JP2007047329A - エレクトロルミネッセンス表示パネル - Google Patents

Abstract

【課題】ＥＬ表示パネルにおいて、配線の簡素化とパネルの狭縁化を図る。
【解決手段】複数の画素を有する表示部と、表示部の周囲に配置され画素を駆動するためのＨ系、Ｖ系ドライバ２２，２４とを備えるＥＬ表示パネルにおいて、外部接続端子３６が設けられた辺と、その対辺、さらにもう一つの辺の３辺にのみ、Ｈ系、Ｖ系ドライバ２２，２４の電源配線７８，７９を配置する。また、二つのドライバ２２，２４で電源配線は共用とし、この電源配線に係る外部接続端子７６，７８も共用する。電源配線を共用することにより、配線数を削減できパネルの狭縁化が達できる。また、パネルの４辺のうち１辺にドライバの電源配線を配置しないことにより、この１辺に有機ＥＬ素子に電力を供給する駆動電流共通配線２７のスペースを確保する。これにより、駆動電流共通配線２７の幅を確保しつつ、額縁を小さいものとすることができる。
【選択図】図３

Description

本発明は、マトリクス配置された各画素の表示素子として、エレクトロルミネッセンス素子（以下ＥＬ素子と記す）を用いた表示パネルのレイアウトに関する。

各画素の表示素子として、ＥＬ素子、特に電流駆動型の発光素子である有機ＥＬ素子が用いられた表示装置が知られている。また、ＥＬ表示装置の内、各画素に設けられた有機ＥＬ素子を画素ごとに個別に駆動するためのトランジスタ（薄膜トランジスタ：ＴＦＴ）を各画素に備えるいわゆるアクティブマトリクス型の表示装置の開発が進んでいる。

図８は、アクティブマトリクス型表示装置の１画素に対応した等価回路の一例を示している。表示装置の水平走査方向（行方向）にゲートラインＧＬが、また垂直走査方向（列方向）にはデータラインＤＬおよび電源ラインＰＬが設けられている。各画素は、ｎチャネル型薄膜トランジスタからなる選択トランジスタＴｓ、保持容量Ｃｓ、ｐチャネルの素子駆動トランジスタＴｄ、有機ＥＬ素子５５を有する。選択トランジスタＴｓは、そのドレインが垂直走査方向に並んだ各画素に対してデータ電圧を供給する共通のデータラインＤＬに接続され、そのゲートは水平走査方向に並んだ画素を選択するゲートラインＧＬに接続され、さらにソースは、素子駆動トランジスタＴｄのゲートに接続されている。

また、素子駆動トランジスタＴｄは、ｐチャネル型薄膜トランジスタであり、そのソースが電源ラインＰＬに接続され、ドレインは有機ＥＬ素子５５のアノードに接続されている。なお、この有機ＥＬ素子５５のカソードは、各画素共通に形成され、カソード電源ＣＶに接続されている。また、素子駆動トランジスタＴｄのゲートおよび選択トランジスタＴｓのソースとの間には、保持容量Ｃｓの一方の電極が接続され、その保持容量Ｃｓの他方の電極は、例えばグランドや、電源ラインなどの一定電圧の電源に接続されている。

このような回路において、ゲートラインＧＬがＨレベルになると、選択トランジスタＴｓがオンになりデータラインＤＬのデータ電圧が、選択トランジスタＴｓを介して素子駆動トランジスタＴｄのゲートに供給され、素子駆動トランジスタＴｄが、そのゲート電圧に応じた駆動電流を電源ラインＰＬより有機ＥＬ素子５５に供給し、この駆動電流に応じた輝度で有機ＥＬ素子５５が発光する。また、先のデータラインＤＬのデータ電圧は、素子駆動トランジスタＴｄに供給されると共に保持容量Ｃｓにも供給されて、保持容量Ｃｓにデータ電圧に応じた電圧が保持される。したがって、ゲートラインＧＬがＬレベルになっても、保持容量Ｃｓの保持された電圧が素子駆動トランジスタＴｄに印加するためトランジスタＴｄが駆動電流を流し続け、有機ＥＬ素子５５は、この駆動電流に応じた輝度で発光が維持される。

図９は、下記特許文献１に開示されたいわゆるドライバ内蔵型のアクティブマトリクス型有機ＥＬ表示装置に用いられるパネル１００の平面的な概略構成を示す概念図である。この図において、一番外側の実線は透明のパネル基板１０２を示し、その中央やや上側に、上述の画素がマトリクス状に配置された破線で示す表示領域１０４が位置している。表示領域１０４の上側の辺に沿ってデータラインＤＬと接続される水平走査駆動回路（以下、Ｈ系ドライバと記す）１０６が形成され、また表示領域１０４の左右の辺に沿ってゲートラインＧＬに接続される垂直走査駆動回路（以下、Ｖ系ドライバと記す）１０８が形成されている。これらのドライバ１０６，１０８は、各画素ごとに設けられた薄膜トランジスタと同時に作り込まれた薄膜トランジスタなどから構成されている。

表示領域１０４内で垂直方向に延びる太い実線は、電源ラインＰＬを示している。個々の電源ラインＰＬは、表示領域１０４の下側の辺に沿って延びる水平方向の幅広部１１０につながり、全体で櫛歯形状になっている。幅広部１１０は更に、その中央付近で、垂直方向に延びるもう一つの幅広部１１２につながっている。さらに、この幅広部１１２は、有機ＥＬ表示パネル１００の下辺に配置される駆動電源入力端子Ｔ１につながっている。

有機ＥＬ表示パネル１００の下辺には、端子Ｔ１の他、カソード端子Ｔ２、Ｖ系ドライバ１０８につながる端子Ｔ３、Ｈ系ドライバ１０６につながる端子Ｔ４の複数の端子が配置される。

Ｈ系ドライバ１０６に電力を供給する配線は、表示パネル１００の下辺の端子Ｔ４から、表示領域１０４の下辺、右辺、上辺に沿って延び、上辺のほぼ左端に達する。また、左辺に配置されるＶ系ドライバ１０８に電力を供給する配線は、端子Ｔ３から下辺および左辺に沿って延び、左辺の上端に達する。右辺に配置されるＶ系ドライバ１０８に電力を供給する配線は、端子Ｔ３から下辺および右辺に沿って延び、右辺の上端に達する。なお、図において、Ｈ系ドライバ、Ｖ系ドライバとして示された長方形の領域には、実際には、ＴＦＴによって構成されるシフトレジスタ等が設けられており、これらの回路素子を駆動するため電源配線は、ドライバの終端部分まで延在されている。

また、下記特許文献２には、外部接続端子を下辺に、Ｈ系ドライバを上辺に、Ｖ系ドライバを左辺に配置した表示装置が開示されている。当該文献の図７に示されるように、ドライバの電源配線の高圧側電源配線（Ｖｄｄ）は、下辺より右辺へまわり、上辺のＨ系ドライバに高圧側電源を供給し、さらにＨ系ドライバから、右辺に形成されたＶ系ドライバに達している。低圧側電源配線（Ｖｓｓ）は、下辺より左辺にまわりＶ系ドライバに低圧側電源を供給し、さらにＶ系ドライバから、上辺のＨ系ドライバに達している。このように、２本の電源配線は、互いに反対周りに配置され、Ｈ系、Ｖ系ドライバが配置されていない辺には、いずれか一方の配線しか配置されない。これにより配線を配置するためのスペースを削減することができる。

特開２００１−１０２１６９号公報 特開２００４−４７９７号公報

特許文献１の装置において、Ｈ系ドライバおよびＶ系ドライバに電力を供給するための配線は、表示装置の４辺に配置されている。下辺においては、このドライバに係る配線と、電源ラインＰＬにつながる幅広部１１０が配置され、また、カソード端子からＥＬ素子の共通カソード電極につながるコンタクト領域も配置されている。このため、外部接続端子の形成されている辺において、表示領域１０４とパネル基板１０２の間の部分、いわゆる額縁部分の幅を狭めることが難しい。また、下辺の額縁の幅が他の辺と比較して大きく、このような表示パネルを、様々な機器の表示装置として組み込む際、レイアウト上の制約を受ける。

Ｖ系ドライバ１０８を左右に配置するのではなく、一方に配置する装置の例も知られているが、その場合であっても、下辺の一部に電力を供給するための配線を配置する必要があり、額縁幅の削減にはつながらない。

また、特許文献２の装置のように、２本の電源配線を一方は右回りに、他方は左回りに配置することで、一部、配線のためのスペースを削減することができるが、配線自体が長くなる。特に、特許文献２に記載された構成では、Ｈ系ドライバが高速動作が要求されることから、高圧側電源を供給する電源配線Ｖｄｄは、上述のように外部接続端子から、まずＨ系ドライバに向かい、そこから更にＶ系ドライバに延びる。つまり電源配線Ｖｄｄは、パネルの下辺から右辺、上辺、さらに左辺の順に延びることとなる。低圧側の電源配線Ｖｓｓと比較してもパネルの４辺を引き回される電源配線Ｖｄｄのトータルの配線距離は長くなる。このように配線が長くなると、電圧降下の発生や、消費電力の増加等を考慮する必要が生じる。

本発明は、配線のレイアウトを適正化して配線効率を高め、合わせて狭縁化や、額縁の幅の均一化などを実現する。

本発明は、画素がマトリクス配置された表示部と、前記表示部の周辺に形成され、前記画素を駆動するための、水平走査方向駆動回路および垂直走査方向駆動回路と、を有するエレクトロルミネッセンス表示パネルであって、当該表示パネルの第１の辺に外部接続端子が配置され、前記水平走査駆動回路および前記垂直走査駆動回路の一方が、前記第１の辺に対向する第２の辺に配置され、他方が第１の辺と第２の辺を結ぶ二つの辺の一つである第３の辺に配置され、前記水平走査駆動回路および前記垂直走査駆動回路の電源配線は、前記第１の辺、第２の辺および第３の辺以外の１辺を通ることなく、前記外部接続端子から対応する前記水平走査駆動回路及び前記垂直走査駆動回路の形成領域に配線されている。

本発明の他の態様では、垂直走査駆動回路を第２の辺に配置することができる。

本発明の他の態様では、水平走査駆動回路の電源配線と垂直走査駆動回路の電源配線を共通の外部接続端子に接続することができる。

本発明の他の態様では、水平走査駆動回路の電源配線および垂直走査駆動回路の電源配線を直列につなげることができる。

さらに本発明の他の態様では、一つの外部接続端子から延びる電源配線から、水平走査駆動回路の電源配線および垂直走査駆動回路の電源配線を、途中で分岐してそれぞれの駆動回路に接続する。

本発明の他の態様では、水平走査駆動回路の電源配線と垂直走査駆動回路の電源配線を直列につなげた場合に、外部接続端子からの配線距離が長い電源配線の幅を短い電源配線の幅より狭くする。

さらに、本発明の他の態様では、水平走査駆動回路の電源配線および垂直走査駆動回路の電源配線を直列につなげた場合において、前記水平走査駆動回路の電源配線および前記垂直走査駆動回路の電源配線は、高圧側電源配線と低圧側電源配線とを有し、該高圧側及び低圧側配線の内の少なくとも一方は、複数本設けられ、該複数本の配線は、前記水平走査駆動回路及び前記垂直走査駆動回路の内、少なくとも前記外部接続端子からの電源配線距離が短い方の駆動回路の終端領域において、前記電源配線材料とは異なる導電層からなるバイパス配線によって互いに電気的に接続する。

さらに、水平走査駆動回路及び垂直走査駆動回路の信号配線の信号配線を、前記第１の辺、第２の辺および第３の辺以外の１辺を通ることなく、前記外部接続端子から対応する前記水平走査駆動回路及び前記垂直走査駆動回路の形成領域に配線する。

さらに、本発明の他の態様では、前記第１の辺、すなわち外部接続端子が配置される辺を、当該表示パネルの垂直走査方向に沿った辺とする。

さらに、本発明の他の態様では、前記第３の辺は、当該表示パネルの水平走査方向に沿った辺であって、かつ各画素のエレクトロルミネッセンス素子にその駆動電力を供給する駆動電力配線の共通配線の配置された辺の対向辺である。

さらに、本発明の他の態様では、画素がマトリクス配置された表示部と、前記表示部の周辺に形成され、前記画素を駆動するための、水平走査方向駆動回路および垂直走査方向駆動回路と、を有するエレクトロルミネッセンス表示パネルであって、当該表示パネル装置の第１の辺に外部接続端子を配置し、該第１の辺に対向する第２の辺に垂直走査駆動回路を配置する。

本発明の他の態様では、前記第１の辺には、さらに各画素のエレクトロルミネッセンス素子の共通電極と、該共通電極に対応する外部接続端子から引き出された共通電極配線とのコンタクト領域が配置されている。

パネル上に表示部と共に内蔵された水平走査駆動回路および垂直走査駆動回路への電力供給を、最小限の外部接続端子数及び電源配線数により実現する。これにより、パネルの狭縁化、消費電力の低減などが容易となる。

また、水平走査駆動回路の電源配線と垂直走査駆動回路の電源配線を共通の外部接続端子を用い、更に二つの駆動回路の電源配線を共用化して直列接続すれば更に配線数を削減できる。またこのような場合において、外部接続端子への配線距離の近い方の駆動回路、動作速度の速い方の駆動回路の電源配線幅を太くすることで、配線距離の遠い方に設けられ電源配線を共用する駆動回路に対しても電圧降下なく確実に電源供給をすることが容易となる。

また、直列に配置する場合、高圧側と低圧側の電源配線の内の少なくとも一方の配線を複数本とすることによっても、配線距離の長い方の駆動回路に対しても確実に電源供給できる。さらに、この複数の電源配線を互いに接続すれば配線抵抗をより低下させることが容易となる。

また、水平走査駆動回路の電源配線と垂直走査駆動回路の電源配線を共通の外部接続端子に接続し、途中で分岐して一方を水平走査駆動回路に、他方を垂直走査駆動回路に接続することで分岐するまでの配線、端子数を削減できる。また分岐させることで、一方の駆動回路での電圧降下の影響を他方の駆動回路において受けにくくすることができる。

また、外部接続端子が設けられる第１の辺に対向する第２の辺に、垂直走査駆動回路を設けることで、この垂直走査駆動回路に接する第３の辺に水平走査駆動回路を配置できる。これにより、各駆動回路への配線距離を最短とすることが容易となる。更に、水平走査方向駆動回路の配置される第３辺に対向する第４辺には駆動回路への電源配線等を設ける必要が無く、この第４辺に、エレクトロルミネッセンス素子にその駆動電力を供給するための駆動配線部を広く形成でき、駆動配線部における電圧降下によるエレクトロルミネッセンス素子の発光輝度のディスプレイ面内でのバラツキなどを確実に低減できる。

また、第１の辺には、駆動回路や、上記エレクトロルミネッセンス素子の駆動配線部を配置しなくて良いので、ここに各画素のエレクトロルミネッセンス素子の共通電極と、該共通電極に対応する外部接続端子から引き出された共通電極配線とのコンタクト領域を配置でき、このコンタクト領域をできるだけ大きくして配線抵抗を低減することも容易となる。

以下、本発明の実施形態を、図面に従って説明する。図１は、本実施形態のＥＬ表示パネル１０の概略配置を示す図である。パネル基板１２上の表示領域１４には、複数の画素がマトリクス状に配置されている。この表示領域１４には、マトリクスの水平走査（行）方向には、順次選択信号が出力されるゲートライン１６（ＧＬ）が形成され、垂直走査（列）方向には、データ信号が出力されるデータライン１８（ＤＬ）と、被駆動素子である有機ＥＬ素子に動作電源（ＰＶＤＤ）を供給するための電源ライン２０（ＰＬ）が形成されている。

各画素は、概ねこれらのラインによって規定された領域に設けられており、各画素は回路構成としては、被駆動素子として有機ＥＬ素子、ｎチャネル型薄膜トランジスタより構成された選択トランジスタＴｒ１、保持容量Ｃｓ、ｐチャネル型薄膜トランジスタより構成された素子駆動トランジスタＴｒ２を有する。選択トランジスタＴｒ１は、そのドレインが垂直走査方向に並ぶ各画素にデータ電圧を供給するデータライン１８に接続され、ゲートが１水平走査ライン上に並ぶ画素を選択するためのゲートライン１６に接続され、更にそのソースが素子駆動トランジスタＴｒ２のゲートに接続される。素子駆動トランジスタＴｒ２は、そのソースが電源ライン２０に接続され、ドレインが有機ＥＬ素子５５のアノードに接続されている。また、有機ＥＬ素子５５のカソードは、各画素共通で形成されており、カソード電源ＣＶに接続されている。また、素子駆動トランジスタＴｒ２のゲートおよび選択トランジスタＴｒ１のソースには、保持容量Ｃｓの一つの電極が接続され、もう一方の電極は一定電位に、例えば電源ライン２０に接続されている。

なお、上記選択トランジスタＴｒ１および素子駆動トランジスタＴｒ２は、例えば、いずれも能動層に、レーザアニール等によって多結晶化された多結晶シリコンなど、結晶性のシリコンを用いることができ、かつ不純物としてそれぞれｎ導電型と、ｐ導電型がドープされたｎチャネル型、ｐチャネル型の薄膜トランジスタを採用することができる。

画素回路のトランジスタとして、上記のように結晶性シリコンを能動層に用いた薄膜トランジスタを採用した場合、この結晶性シリコン薄膜トランジスタは、各画素回路だけでなく、各画素を順次選択、制御するための周辺駆動回路の回路素子としても用いることができる。そこで、本実施形態の有機ＥＬ表示パネル１０においては、パネル基板１２上に、前述の画素回路用トランジスタの製造と同時に、画素回路と同様の結晶性シリコン薄膜トランジスタを形成して、周辺駆動回路、具体的にはＨ系ドライバ２２とＶ系ドライバ２４を表示領域１４の周辺部に内蔵している。図１に示されるように、Ｈ系ドライバ２２は、表示領域１４の上辺に隣接して水平走査方向に沿って形成され、Ｖ系ドライバ２４は、図１の例では、表示領域１４の右辺に隣接し、垂直走査方向に沿って形成されている。

さらに、上記Ｈ系ドライバ２２の形成辺と対向する表示領域１４の下辺に隣接する領域２６には、各画素のＥＬ素子に各電源ラインＰＬを介して駆動電力（ＰＶＤＤ）を供給する駆動電流配線（共通配線）２７（図２参照）が、水平走査方向に沿って複数の電源ラインＰＬに対して共通で形成されている。パネル１０に、外部から各種電源や、Ｖ系、Ｈ系の制御信号やデータ信号を供給するため接続端子（外部接続端子）３６は、パネル基板１２の第１の辺として左辺に、垂直走査方向に沿って複数形成され、この外部接続端子３６にはフレキシブル・プリンテッド・サーキット（以下、ＦＰＣと記す）２８が接続される。したがって、上記Ｖ系ドライバ２４は、この外部接続端子３６が配置された表示パネルの１辺に対し、間に表示領域１４を挟んで対向する辺に配置されていることとなる。また、外部接続端子３６が配置された表示パネルの１辺と、これに対向する１辺とを結ぶ２辺のうちの一つ（図では上辺）にＨ系ドライバ２２が配置されている。

外部接続端子３６から、Ｈ系、Ｖ系ドライバ２２，２４への配線や、駆動電流共通配線２７への配線は外部接続端子の形成されたパネル基板１２の左辺と表示領域１４の左辺との間を延びて形成されている。また、これらの配線と同様に、パネル基板１２の左辺には、Ｈ系に供給される水平クロック信号ＳＫＨ１，２、水平スタート信号ＳＴＨ、Ｈ系ドライバの最終段動作完了やシフト方向などを指示するＨｏｕｔなどの内、必要な信号についてこれをＨ系ドライバ２２の動作に適した振幅にするために、その高圧側及び低圧側の両方又は一方の電圧レベルをシフトするＨ系レベルシフタ（Ｈ系ＬＳ）３０（図２参照）が配置されている。さらに、表示領域１４の右上隅（Ｖ系ドライバ２４への信号入力側）には、Ｖ系レベルシフタ（ＬＳ）３２が設けられている。図２の例では、このＶ系ＬＳ３２は、表示領域１４の各画素に行毎に出力する選択信号のＬレベルを十分低くする目的で、この選択信号を作成して出力するＶ系ドライバ２４に対し、低圧側電源電圧ＶＳＳをこれより低い電源電圧ＶＥＥにシフトして供給している。また、第１の辺には、さらに各画素のＥＬ素子５５の共通電極（ここではカソード）と、該共通電極に対応する外部接続端子から引き出された共通電極配線６４とのコンタクト領域（接点）３４が、表示領域１４の左辺の脇に垂直走査方向に沿って配置されている。

図２は、ＦＰＣ２８と接続する外部接続端子３６から、Ｈ系ドライバ２２、Ｖ系ドライバ２４、駆動電流共通配線２７およびカソード電源用接点３４に達する配線の引き回しの様子を示す図である。パネル基板１２上に形成される外部接続端子３６は、垂直走査方向において上側から順にＶ系端子３８、Ｈ系端子４０，ＣＶ端子４２，駆動電源（ＰＶＤＤ）端子４４が配列されている。Ｖ系端子３８は、Ｖ系ドライバ２４用の垂直走査系配線６０，６１に接続され、Ｈ系端子４０は、Ｈ系ドライバ２２用の水平走査系配線６２，６３用に接続され、ＣＶ端子４２は、ＥＬ素子の各画素共通のカソード（陰極）４６とカソード電源とを接続する共通電極配線６４に接続され、ＰＶＤＤ端子４４は、各画素のＥＬ素子に駆動電流を供給するための駆動電流共通配線２７に接続されている。外部接続端子３６が配列された左辺と反対側である右辺に配置されたＶ系ドライバ２４に係る配線６０，６１は、上辺のＨ系ドライバ２２の外側を回るように配置される。

垂直走査系配線６０，６１のうち、２本の配線６１はＶ系ドライバ２４の電源配線であり（以下、Ｖ系電源配線６１と記す）、一方は高圧側電源配線ＶＤＤ、他方は低圧側電源配線ＶＳＳである。また、水平走査系配線６２，６３のうち、２本の配線６３はＨ系ドライバ２２の電源配線であり（以下、Ｈ系電源配線６３と記す）、Ｖ系と同様に一方は高圧側電源配線ＶＤＤ、他方は低圧側配線ＶＳＳである。Ｖ系電源配線６１は、外部接続端子３６が配置された左辺を垂直走査方向の上に向かって延び、上辺に到達後、この上辺を水平走査方向の右に向かって延び、右辺に到達後、さらに右辺を垂直走査方向の下方に向かって延びる。なお、図中長方形で示したＶ系ドライバ２４は、実際にはこの長方形の領域に、画素を行ごとに駆動するための選択信号をゲートラインＧＬに出力するためのシフトレジスタ等や選択信号出力回路等を構成する回路素子が配列されている。そして、上記Ｖ系電源配線６１はこれら各回路素子に電力を供給するために、図示される長方形の領域内を通ってを設けられている。

Ｈ系電源配線６３は、外部接続端子３６が配置された左辺から、垂直走査方向の上方に向かって延び、Ｈ系ドライバ２２の形成領域付近で水平走査方向に曲がり、その右側に向かって延びる。図中長方形で示したＨ系ドライバ２２は、表示領域１４において列方向に延びて対応する画素に接続されたデータラインＤＬに対し、例えばＲ，Ｇ，Ｂ、Ｗ毎のビデオ信号Ｖｄを所定タイミングで出力するためのシフトレジスタ、ビデオ信号出力回路等を構成する回路素子が配列されている。そして、Ｈ系電源配線６３は、個々の回路素子に電力を供給するために、図示される長方形の領域内を通って設けられている。

この実施形態において、Ｖ系、Ｈ系電源配線６１，６３は、表示パネル１０の左辺と右辺と上辺に沿って設けられ、下辺には設けられていない。下辺には駆動電流共通配線２７のみが設けられ、これにより駆動電流共通配線２７の幅を十分に確保しても、上下の額縁の幅を近いものにすることができる。有機ＥＬ表示装置においては、ＥＬ素子に流れる電流に応じて、その画素の輝度が決まるため、ＥＬ素子に電力を供給する駆動電流共通配線２７の配線負荷が、表示品質に影響する。輝度を確保し、かつ消費電力を抑えるためには、駆動電流共通配線２７の配線負荷、特に配線抵抗は低いことが望まれ、配線２７の幅を広くとれる本実施形態のレイアウトは好適である。

図３は、他の実施形態である有機ＥＬ表示パネル７０の配線の引き回し（配線レイアウト）を示す図である。表示領域内の回路構成、レイアウトは、図１と同様のものであり、説明は省略する。また、図２に示す有機ＥＬ表示パネル１０と同様の構成については、同一の符号を付し、説明を省略する。図３に示す有機ＥＬ表示パネル７０においては、Ｈ系とＶ系のドライバにおいて、電源配線が共用されている。

Ｖ系ドライバ２４に係る複数の外部接続端子７２と、Ｈ系ドライバ２２に係る複数の外部接続端子７４は、双方のドライバの電源に係る端子７６，７７を共用している。この端子からＨ系ドライバ２２に向けて延びる電源配線７８，７９の途中にはＨ系レベルシフタ３０が設けられている。Ｈ系ドライバ２２を通り、Ｈ系ドライバ２２に動作電力を供給する高圧側、低圧側の電源配線７８，７９は、Ｈ系ドライバ２２の形成領域から更に水平走査方向を右に延び、パネルの右上隅から垂直走査方向下側に向きを変え、Ｖ系ドライバ２４に到達し、Ｖ系ドライバ２２に対しても動作電力を供給する。なお、Ｖ系ドライバ２４の手前には、図２等と同様にＶ系レベルシフタ３２が設けられ、低圧側電源配線の電圧ＶＳＳをより低い電源電圧ＶＥＥにシフトしている。

Ｈ系、Ｖ系ドライバ２２，２４の高圧側、低圧側電源配線７８，７９およびこの電源配線が接続される外部接続端子７６，７７は、２個のドライバで共用されている。即ち、外部接続端子７６に対し、Ｖ系ドライバ２４の高圧側電源配線７８は、Ｈ系ドライバ２２の高圧側電源配線７８を介して接続されており、各ドライバの高圧側電源配線７８は直列接続されている。また、同様に外部接続端子７７に対し、Ｖ系ドライバ２４の低圧側電源配線７９は、Ｈ系ドライバ２２の低圧側電源配線７９を介して接続されており、各ドライバの低圧側電源配線７９も直列接続されている。以上のように、Ｈ系、Ｖ系ドライバ２２，２４で電源配線とその外部接続端子とを共用するので、それぞれのドライバ用に同じ電圧の端子、配線を設ける必要がなく、外部接続端子の数と、電源配線本数を削減することができ、端子設置スペース及び配線設置スペースを削減することができる。

また、このＥＬ表示パネル７０では、ドライバ用の電源配線が、外部接続端子の設けられた左辺から上方に延び、上辺を通って、右辺に達し、右辺を下方に向かって延びる。このうち、図２との比較から理解できるように、パネル上辺において、Ｈ系ドライバ２２用の配線とは別に設置する配線数を削減することができ、額縁の幅において、下辺とのバランスをとることが容易となる。これにより、表示領域の縦方向の中心とパネル基板、すなわち表示装置外形の中心とが、一致または近くなる。したがって、このパネルを機器の表示装置として組み込む際のレイアウトの自由度が向上し、パネルとしての商品性向上に有利となる。また、パネル基板の外形も小さくなり、小形化、低コスト化に寄与する。また、図２に示した装置と同様、パネル下辺にＨ系、Ｖ系ドライバの電源配線を配置する必要が無く、またこの辺に配置しないので、電源ラインＶＬ（図１参照）を介してＥＬ素子（ここではその陽極）に、駆動電流を供給するための素子駆動電流共通配線２７を配置するスペースを該パネルの下辺（Ｈ系ドライバ２２の設置辺と対向する辺）において最大限広く確保することができる。

図４は、Ｈ系、Ｖ系ドライバの電源配線を直列接続して、共用化した場合における電源配線レイアウトの一例を示す図である。特に、図３の右上隅に相当し、Ｈ系ドライバ２２の終端部からＶ系ドライバの始端部におけるレイアウトを示している。図４の構成例では、高圧側電源配線（ＶＤＤ）７８と低圧側電源配線（ＶＳＳ）７９の内の一方が複数本設けられている。高圧側低圧側の両方の電源配線をそれぞれ複数本設けても良いが、図４の例では、電圧降下の発生しやすい高圧側電源配線７８を、間に低圧側電源配線７９を挟むようにして複数本（ここでは２本）配置している（７８ａ，７８ｂ）。また、Ｈ系ドライバ２２用の電源配線領域とＶ系ドライバ用電源配線領域では、その電源配線の線幅を変えており、外部接続端子までの配線距離が短いＨ系ドライバ２２用の電源配線の線幅が、配線距離の長いＶ系ドライバ２４の電源配線の線幅よりも広く形成されている。また、線幅は、パネルの右上の角（Ｈ系ドライバ２２とＶ系ドライバ２４の間）を境に変更されている。つまり高圧側電源配線７８ａにおいては、パネル上辺に配置され外部接続端子３６に近い配線７８ａ−１の方が幅が広く、パネルの右辺に延びる高圧側電源配線７８ａ−２の方が狭くなっている。同様に、パネルの上辺に形成されている高圧側電源配線７８ｂ−１，及び低圧側電源配線７９−１が広く、パネルの右辺に形成されている対応する配線７８ｂ−２，７９−２の方が狭くなっている。このように外部接続端子からの配線距離の短い方のドライバの電源配線の幅を配線距離の長い方の配線幅より広くすることで、配線距離の短い方のドライバでの電圧降下を抑制し、消費電力の低減を図ることができる。特に、本実施形態のように、Ｈ系ドライバ２２は、１Ｈ期間毎に全てのデータラインに対してデータ信号を出力する必要がありＶ系ドライバ２４と比較して高速動作する必要があり、このＨ系ドライバ２２が、該Ｖ系ドライバ２４よりも外部接続端子３６に近く、かつ電源配線７８，７９を２つのドライバで共用しているので、Ｈ系ドライバ領域での電源配線幅を広くすることで、Ｈ系ドライバでの電圧降下等を抑制することが可能となる。

図４において、Ｈ系ドライバ２２の形成領域内では、高圧側電源配線７８ａ−１と低圧側電源配線７９−１の間にＨ系のシフトレジスタ回路２２ａが配置されている。また低圧側電源配線７９−１と高圧側電源配線７８ｂ−１との間には、Ｈスイッチ回路２２ｂなどが配置されている。

Ｈ系シフトレジスタ回路２２ａは、水平走査方向に複数のシフトレジスタが配置されており、各段のレジスタは、水平クロック信号ＳＫＨ１，２に応じて水平スタート信号ＳＴＨを順次水平走査方向右側に転送する。Ｈスイッチ回路２２ｂは、対応する段のレジスタの出力端に接続され、レジスタからの出力に応じ、対応する列のデータラインＤＬをビデオ信号線に接続する。つまり、Ｈスイッチ回路は、レジスタからの出力信号に応じて動作して、対応するデータラインＤＬに、対応するビデオ信号Ｖｄを取り込んで出力する。

また、Ｖ系ドライバ２４の形成領域内では、高圧側電源配線７８ａ−２と低圧側電源配線７９−２の間にＶ系のシフトレジスタ回路２４ａが配置され、低圧側電源配線７９−２と高圧側電源配線７８ｂ−２ｂとの間には、Ｖ系シフトレジスタ回路２４ａからの出力に応じて、行毎に所定のタイミングで画素の選択トランジスタをオンさせる選択信号の整形及び出力をする論理回路などから構成された選択信号出力部２４ｂが設けられている。Ｖ系シフトレジスタ回路２４ａは、垂直走査方向に複数のシフトレジスタが配置されており、各段のレジスタは、垂直クロック信号ＳＫＶ１，２に応じて垂直スタート信号ＳＴＶを順次垂直走査方向下側に転送すると共に、対応する選択信号出力部２４ｂにパルス信号をレジスタ出力を供給する。

ここで、低圧側電源配線７９よりもパネルの外側に配置されるＨ系、Ｖ系の各シフトレジスタ２２ａ及び２４ａに対しては、高圧側電源がパネル外周側の配線７８ａから供給され、低圧側電源配線７９よりもパネル内側に配置されるＨスイッチ回路２２ｂ及び選択信号出力部２４ｂに対しては、高圧側電源がパネル内周側の配線７８ｂから供給される。つまり、図４の例では、互いに処理内容の異なる回路であるシフトレジスタ（２２ａ，２４ａ）と、Ｈスイッチ回路または選択信号出力部（２２ｂ，２４ｂ）とに対し、それぞれ独立して高圧電源配線７８ａ，７８ｂが設けられている。このため、処理内容の異なる回路に対してそれぞれ高圧側電源７８を確実に供給できるため電圧降下による消費電力上昇を抑制でき、また回路動作の精度向上がはかられる。さらに、表示領域に対して直接各種信号を出力する回路（Ｈスイッチ回路２２ｂ、選択信号出力部２４ｂ）を、シフトレジスタよりも表示領域に近い位置に形成しつつ、各回路に独立して高圧側電源を供給しており、非常に高いレイアウト効率を実現することが可能となっている。

さらに、この変形例においては、図４に示すように、Ｈ系ドライバ２２の終端部分において、複数本設けられた高圧側電源配線７８ａ−１と、７８ａ−２とを接続するためのバイパス配線（ブリッジ配線）８０が形成されている。このブリッジ配線８０付近の断面（Ａ−Ａ線断面）が図５の範囲Ａに示されている。また、図５は、有機ＥＬ表示パネルの断面を模式的に示したものであり、特にブリッジ配線８０と、他の回路要素、配線等との関係を示している。

ガラスまたはプラスチックなどの透明材料からなるパネル基板１２上には、例えばシリコン窒化（ＳｉＮ）膜と、シリコン酸化（ＳｉＯ₂）膜が基板側からこの順に形成された多層構造のバッファ層８２が化学気相成長法（ＣＶＤ）などにより形成されている。バッファ層８２上には、ＣＶＤなどにより成膜した非晶質（アモルファス）シリコンをレーザアニールなどの処理を行うことにより得た多結晶シリコンなどの結晶性シリコン層が形成される。この結晶性シリコン層は所望の形状にパターニングされ、薄膜トランジスタ（ＴＦＴ）の能動層８４や、必要に応じ電極や配線の一部として利用される。

結晶性シリコン層のパターニング後、この結晶性シリコン層を含む基板の全面を覆うようにゲート絶縁層８６を成膜する。ゲート絶縁層８６は、例えば結晶性シリコン層側からＳｉＯ₂膜とＳｉＮ膜が積層された多層構造を有する。ゲート絶縁層８６の上には、Ｃｒなどの高融点金属層を形成し、この金属層をパターニングによって、薄膜トランジスタの形成領域、つまり能動層８４の形成領域で、そのチャネル領域を形成すべき領域に選択的に残し、ゲート電極８８を得る。また、このゲート電極８８を得るためのパターニングにおいて、ブリッジ配線８０も得る。したがって、ブリッジ配線８０はＣｒなどの金属層により形成される。なお、この金属層は、各画素に選択信号を供給するための選択ライン（ゲートライン）としても用いることができ、ブリッジ配線８０と同様、薄膜トランジスタのゲート電極８８の形成と同時に金属層を選択的に残すことで、この配線を得ることができる。ゲート電極８８を形成した後、これをマスクとして薄膜トランジスタの導電型に応じて、リンまたはボロンなどの不純物が能動層８４にドープされる。能動層８４のゲート電極の下側には、不純物はドープされず真性のチャネル領域が形成され、チャネル領域の両側で不純物がドープされて、ドレイン領域およびソース領域が形成される。

不純物の注入後、ゲート絶縁層８６およびゲート電極８８を覆うように、パネル基板１２全面に層間絶縁層９０が形成される。この層間絶縁層９０は、例えばゲート絶縁層８６側からＳｉＮ膜、ＳｉＯ₂膜が、この順で積層された多層構造を備える。

層間絶縁層９０とゲート絶縁層８６を貫通するように、能動層８４のソース領域およびドレイン領域が露出するようにコンタクトホールが形成される。このコンタクトホールにより、層間絶縁層９０上に形成されるドレイン電極９２、ソース電極９４と能動層８４の対応するドレイン領域、ソース領域とが接続される。ドレイン電極９２、ソース電極９４は、下からＭｏ（モリブデン）、Ａｌ（アルミニウム）、Ｍｏの順で積層されて形成される。１層目のＭｏ層が能動層８４に接触している。このＭｏ／Ａｌ／Ｍｏの金属層は、他の配線としても用いられ、例えば電源配線７８ａ，７８ｂ，７９もドレイン電極９２とソース電極９４と同時にパターニングされて、形成される。この金属層の形成前に、層間絶縁層９０の、ブリッジ配線８０の端にあたる部分にもコンタクトホールを形成しておき、この金属層の所定部分と、ブリッジ配線８０が接続される。

図示するように、ブリッジ配線８０は、高圧側の二つの電源配線７８ａ，７８ｂとは電気的に接続されるが、これらとは別層であり、ＴＦＴのゲート電極８８と同一のＣｒなどの高融点金属層を用いて形成されている。このように、ブリッジ配線８０を電源配線とは別の金属層で構成することにより、図６に示すように、平面上、２本の高圧側電源配線７８ａ，７８ｂの間にこれらと同じ金属層を用いて形成されている低圧側電源配線７９が配置されているような場合であっても、低圧側電源配線とショートすることなく、高圧側電源配線７８ａ，７８ｂを互いに接続することができる。また、ブリッジ配線８０の形成面積及び電源配線７８ａ，７８ｂの接続面積は、他のゲート電極と同一の金属層からなる配線などと重ならない限りにおいて、大きく設定することができる。このように、複数本配置した同じ電圧の電源配線をＨ系、Ｖ系ドライバ２２，２４の内、少なくとも外部接続端子に近く、また高速動作が要求されるドライバ（ここではＨ系ドライバ２２）の終端領域において、ブリッジ配線８０によって、互いに接続することで、電源配線の抵抗を低減でき、電圧降下を抑制できる。なお、Ｍｏ／Ａｌ／Ｍｏの金属層は、電源配線以外の他の配線、例えば、データ信号を供給するデータラインＤＬや有機ＥＬ素子に駆動電力を供給するための電源ラインＰＬとしても用いられる。

ドレイン電極９２、ソース電極９４、電源配線７８ａ，７８ｂ，７９を形成した後、これらの金属層による配線および層間絶縁層９０を覆うようにパネル基板１２全面にアクリル系樹脂などの有機絶縁材料や、他の無機絶縁材料などを用いて第１平坦化絶縁層９６が、例えばスピンコートおよびその後の焼成を経て形成される。

第１平坦化絶縁層９６の更に上には、図３においては示されていないが、有機ＥＬ素子の電極となる導電性透明金属酸化層が、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）をスパッタリングすることにより所望の形状に形成される。この導電性金属酸化層は、第１平坦化絶縁層９６にあけられたコンタクトホールにおいて、画素の素子駆動トランジスタのソース電極に接続され、有機ＥＬ素子の第１電極（陽極）として用いられる。

また、この導電性透明金属酸化層は、外部端子の形成領域（図中、左端付近）において、第１平坦化絶縁層９６を除去して露出させたＭｏ／Ａｌ／Ｍｏの金属層の端子部分の上にも形成される（図中符号９８で示す）。端子の電気特性としては、アルミニウムを含む積層構造の端子を用いれば十分であるが、この金属層の表面を導電性金属酸化層９８で覆うことによって端子の金属表面が外界雰囲気に曝され、大気中の酸素、水などによる表面酸化によって接触抵抗が増大することを防止することができる。

次に、パネル基板１２の全体を覆うように第１平坦化絶縁層９６と同様にアクリル系樹脂などを用いて第２平坦化絶縁層２２０が形成される。第２平坦化絶縁層２２０は、端子部分や画素の第１電極の導電性透明金属酸化層のエッジ部分を除いた部分で開口している。第２平坦化絶縁層２２０を形成後、表示領域には発光素子層（不図示）が形成され、更にこれを覆うように、各画素共通で、アルミニウムや、アルミニウム合金、マグネシウム銀合金などを用いた第２電極４６（図３参照）が形成される。最後に、基板全面を覆うようにスパッタなどによってＳｉＮ等の保護層２２２が形成されている。

図６は、他の実施形態である有機ＥＬ表示パネル１３０の配線の引き回しを示す図である。表示領域内の配線については、図１と同様のものであり、説明は省略する。また、図２に示す有機ＥＬ表示パネル１０と同様の構成については、同一の符号を付し、説明を省略する。有機ＥＬ表示パネル１３０においては、Ｈ系とＶ系ドライバの電源配線および電源配線に係る外部接続端子が一部共用され、途中から分岐して各ドライバに電源配線が延びている。

Ｖ系ドライバ２４に係る外部接続端子（Ｖ系端子）１３２と、Ｈ系ドライバ２２に係る外部接続端子（Ｈ系端子）１３４は、双方のドライバの電源（ＶＤＤ、ＶＳＳ）が供給される端子７６，７７を共用している。この端子からＶ系ドライバ２４に向けて延びる高圧側電源配線（ＶＤＤ）１３６及び低圧側電源配線（ＶＳＳ）１３７は、Ｈ系ドライバ２２の外側を通って、パネル右辺のＶ系ドライバ２４に達している。Ｈ系ドライバの電源配線１３８，１３９は、電源配線１３６，１３７から、左上隅で分岐して右へ（水平走査方向）延び、Ｈ系ドライバ２２に延びる。なお、Ｈ系の外部接続端子１３４の内、Ｈ系ドライバ２２に供給するクロック信号ＣＫＨ１、２、水平スタート信号ＳＴＨなどを十分な振幅とするために、上記分岐点の付近にはレベルシフタ３０が配置されている。もちろん、レベルシフトが不要であればこのレベルシフタ３０は省略することができる。

この構成によっても外部接続端子の数と、左辺における電源配線の配線本数を削減することができ、これらを配置するためのスペースを削減することができる。また、電源配線は、前述の有機ＥＬ表示パネル１０，７０と同様に、左辺、上辺、右辺のみに配置され、Ｈ系ドライバ２２の形成された辺と対向する下辺には形成されていない。このため、パネル下辺において、素子駆動用電流共通配線２７のためのスペースを可能な限り大きくとることができる。また、左辺の配線数を削減できるため、右辺と左辺の額縁の幅を一致、または近いものとすることができる。

図７は、Ｈ系ドライバの高圧側電源配線１３８を上記のようにＶ系ドライバ２４の高圧側電源配線を途中で分岐させる場合の断面構造の一例を示す図である。なお、この場合、低圧側電源配線１３９も同様に分岐構造を取ることができるが、高圧側の接続構造と基本的に同じであるため説明を省略する。また、図示する各層は、基本的に図５と同様の構成であって、図５と共通の符号を用いることにより説明を省略する。

ＶＤＤ端子から延びＭｏ／Ａｌ／Ｍｏの金属層により形成されるＶ系の高圧側電源配線（ＶＤＤ）１３６は、分岐部において、コンタクトホールを介してＨ系電源配線１３８の分岐配線１３８ａに接続されている。この分岐配線１３８ａは、薄膜トランジスタ（ＴＦＴ）のゲート電極８８と同時に形成されたものであり、Ｃｒなどの高融点金属層からなる配線である。Ｖ系高圧側電源配線１３６に平行して、もう１本のＶ系低圧側電源配線１３７と更に低圧の電源配線（ＶＥＥ）１４０が設けられる。分岐配線１３８ａは、これらのＶ系の他の電源配線と絶縁する必要がありこれらの電源配線層の下に形成されている層間絶縁層９０の更に下層に、これら電源配線層の形成領域を横切るように配置されている。Ｖ系の各電源配線の下層を横切ったところにも層間絶縁層９０にコンタクトホールが形成され、、分岐配線１３８ａは、このコンタクトホールにおいて、Ｖ系電源配線１３６などと同層に形成されているＨ系電源配線１３８ｂと接続されている。

以上の実施形態においては、外部接続端子を左辺に配置した場合について説明したが、同様に右辺に配置することもできる。この場合には、Ｖ系ドライバが左辺に配置され、カソード電源用の接点などが右辺に配置される。さらに、外部接続端子は、下辺に配置されてもよく、この場合下辺に対向する辺、すなわち上辺にはＨ系ドライバが配置され、左辺または右辺にＶ系ドライバが配置される。ドライバの電源配線は、外部接続端子が配置された下辺から、Ｖ系ドライバが配置された左辺または右辺を通り、Ｈ系ドライバの配置された上辺に延びるようにすることができる。

本実施形態のＥＬ表示パネルの概略構成を示す図である。 本実施形態のＥＬ表示パネルの端子、配線および回路等の配置を示す図である。 他の実施形態のＥＬ表示パネルの端子、配線および回路等の配置を示す図である。 図３の実施形態の配線の変形例を示す図である。 図４の変形例の断面を模式的に示す図である。 さらに他の実施形態のＥＬ表示パネルの端子、配線および回路などの配置を示す図である。 図６の実施形態の断面を模式的に示す図である。 ＥＬ表示装置の一画素の等価回路を示す図である。 従来のＥＬ表示装置の端子、配線および回路等の配置を示す図である。

符号の説明

１０，７０，１３０ 有機ＥＬ表示パネル、１２ パネル基板、１４ 表示領域、２２ Ｈ系ドライバ、２４ Ｖ系ドライバ、２７ 駆動電流共通配線、３６ 外部接続端子、３８，７２，１３２ Ｖ系端子、４０，７４，１３４ Ｈ系端子、５５ 有機ＥＬ素子、６１ Ｖ系電源配線、６３ Ｈ系電源配線、７６，７７ 電源端子（外部接続端子）、７８，７９ 電源配線、８０ ブリッジ配線（バイパス配線）、１３６，１３７ Ｖ系電源配線、１３８，１３９ Ｈ系電源配線、１３８ａ 分岐配線。

Claims (14)

1. 画素がマトリクス配置された表示部と、前記表示部の周辺に形成され、前記画素を駆動するための、水平走査方向駆動回路および垂直走査方向駆動回路と、を有するエレクトロルミネッセンス表示パネルであって、
   当該表示パネルの第１の辺に外部接続端子が配置され、
   前記水平走査駆動回路および前記垂直走査駆動回路の一方が、前記第１の辺に対向する第２の辺に配置され、他方が第１の辺と第２の辺を結ぶ二つの辺の一つである第３の辺に配置され、
   前記水平走査駆動回路および前記垂直走査駆動回路の電源配線は、前記第１の辺、第２の辺および第３の辺以外の１辺を通ることなく、前記外部接続端子から対応する前記水平走査駆動回路及び前記垂直走査駆動回路の形成領域に配線されている、
   エレクトロルミネッセンス表示パネル。
2. 請求項１に記載のエレクトロルミネッセンス表示パネルにおいて、
   前記垂直走査駆動回路が、第２の辺に垂直走査方向に沿って形成されたエレクトロルミネッセンス表示パネル。
3. 請求項１または２に記載のエレクトロルミネッセンス表示パネルにおいて、
   前記水平走査駆動回路の電源配線と前記垂直走査駆動回路の電源配線が、共通の外部接続端子に接続されている、
   エレクトロルミネッセンス表示パネル。
4. 請求項１〜３のいずれか１項に記載のエレクトロルミネッセンス表示パネルにおいて、
   前記水平走査駆動回路の電源配線および前記垂直走査駆動回路の電源配線が直列につながっている、
   エレクトロルミネッセンス表示パネル。
5. 請求項４に記載のエレクトロルミネッセンス表示パネルにおいて、
   前記水平走査駆動回路の電源配線と前記垂直走査駆動回路の電源配線の内、外部接続端子からの配線距離が長い電源配線は、外部接続端子からの配線距離の短い電源配線より幅が狭い、
   エレクトロルミネッセンス表示パネル。
6. 請求項４または５に記載のエレクトロルミネッセンス表示パネルにおいて、
   前記水平走査駆動回路の電源配線および前記垂直走査駆動回路の電源配線は、高圧側電源配線と低圧側電源配線とを有し、該高圧側及び低圧側配線の内の少なくとも一方は、複数本設けられ、
   該複数本の配線は、前記水平走査駆動回路及び前記垂直走査駆動回路の内、少なくとも前記外部接続端子からの電源配線距離の短い方の駆動回路の終端領域において、前記電源配線材料とは異なる導電層からなるバイパス配線によって互いに電気的に接続されている、
   エレクトロルミネッセンス表示パネル。
7. 請求項３に記載のエレクトロルミネッセンス表示パネルにおいて、
   前記水平走査駆動回路の電源配線および前記垂直走査駆動回路の電源配線は、前記共通の外部接続端子から延びる配線経路中で分岐してそれぞれの駆動回路に接続される、
   エレクトロルミネッセンス表示パネル。
8. 請求項１〜７のいずれか１項に記載のエレクトロルミネッセンス表示パネルにおいて、
   前記水平走査駆動回路の信号配線および前記垂直走査駆動回路の信号配線は、前記第１の辺、第２の辺および第３の辺以外の１辺を通ることなく、前記外部接続端子から対応する前記水平走査駆動回路及び前記垂直走査駆動回路の形成領域に配線されている、
   エレクトロルミネッセンス表示パネル。
9. 請求項１〜８のいずれか１項に記載のエレクトロルミネッセンス表示パネルにおいて、前記第１の辺は、当該表示パネルの垂直走査方向に沿った辺である、
   エレクトロルミネッセンス表示パネル。
10. 請求項１〜９のいずれか１項に記載のエレクトロルミネッセンス表示パネルにおいて、
    前記第３の辺は、当該表示パネルの水平走査方向に沿った辺であって、かつ各画素のエレクトロルミネッセンス素子にその駆動電力を供給する駆動電力配線の共通配線の配置された辺の対向辺である、エレクトロルミネッセンス表示パネル。
11. 画素がマトリクス配置された表示部と、前記表示部の周辺に形成され、前記画素を駆動するための、水平走査方向駆動回路および垂直走査方向駆動回路と、を有するエレクトロルミネッセンス表示パネルであって、
    当該表示パネルの第１の辺に外部接続端子が配置され、
    該第１の辺に対向する第２の辺には、垂直走査駆動回路が配置されている、エレクトロルミネッセンス表示パネル。
12. 請求項１１に記載のエレクトロルミネッセンス表示パネルにおいて、
    前記第１の辺および第２の辺を結ぶ二つの辺の一つである第３の辺には、水平走査駆動回路が配置されている、エレクトロルミネッセンス表示パネル。
13. 画素がマトリクス配置された表示部と、前記表示部の周辺に形成され、前記画素を駆動するための、水平走査方向駆動回路および垂直走査方向駆動回路と、を有するエレクトロルミネッセンス表示パネルであって、
    当該表示パネルの第１の辺に外部接続端子が配置され、該第１の辺と、これに対向する第２の辺を結ぶ二つの辺の一つである第３の辺に水平走査駆動回路が配置されている、エレクトロルミネッセンス表示パネル。
14. 請求項１１〜１３のいずれか１項に記載のエレクトロルミネッセンス表示パネルにおいて、
    前記第１の辺には、さらに各画素のエレクトロルミネッセンス素子の共通電極と、該共通電極に対応する外部接続端子から引き出された共通電極配線とのコンタクト領域が配置されている、エレクトロルミネッセンス表示パネル。

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