JP2006292832A - Tft基板、およびその製造方法、tft基板を用いたアクティブマトリクス型表示装置 - Google Patents
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Abstract
【課題】表示ムラの低減および製造歩留まりの向上を図ることが可能なアクティブマトリクス型表示装置のTFT基板、これを備えたアクティブマトリクス表示装置、およびTFT基板の製造方法を提供する。
【解決手段】表示装置のアレイ基板は、絶縁基板8と、不純物がドープされた半導体層を有するトランジスタにより形成されたスイッチング素子20をそれぞれ含み、絶縁基板上にマトリクス状に設けられた複数の画素部と、を有している。アレイ基板上には、半導体層により形成され、各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線51、画素部の列毎に接続された複数の映像信号線、画素部の行毎にそれぞれスイッチング素子の制御端子に接続された複数の走査線Sgaが設けられている。
【選択図】 図3
【解決手段】表示装置のアレイ基板は、絶縁基板8と、不純物がドープされた半導体層を有するトランジスタにより形成されたスイッチング素子20をそれぞれ含み、絶縁基板上にマトリクス状に設けられた複数の画素部と、を有している。アレイ基板上には、半導体層により形成され、各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線51、画素部の列毎に接続された複数の映像信号線、画素部の行毎にそれぞれスイッチング素子の制御端子に接続された複数の走査線Sgaが設けられている。
【選択図】 図3
Description
本発明は、TFT基板、およびその製造方法、TFT基板を用いたアクティブマトリクス型表示装置に関する。
近年、薄型、軽量、低消費電力の特徴を活かして、液晶表示装置に代表される平面表示装置の需要が急速に伸びている。中でも、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有する画素スイッチを各画素に設けたアクティブマトリクス型表示装置は、隣接画素間でのクロストークのない良好な表示品位が得られることから、携帯情報機器を始め、種々のディスプレイに利用されるようになってきた。
このような平面型のアクティブマトリクス型表示装置として、例えば、表示素子として有機EL素子のような自己発光素子を用いた有機EL表示装置が知られている。例えば、特許文献1に開示されているように、有機EL表示装置はアレイ基板を備え、このアレイ基板は、絶縁基板上に複数行、複数列に並んで設けられ表示画面を構成した複数の表示画素、表示画素の各行に沿って延びた複数の走査線、表示画素の各列に沿って延びた複数の信号線、各走査線を駆動する走査線駆動回路、各信号線を駆動する信号線駆動回路等を備えている。各表示画素は自己発光素子である有機EL素子、およびこの有機EL素子に駆動電流を供給する画素回路を有している。各画素回路は、例えば、走査線および信号線の交差位置近傍に配置された画素スイッチ、一対の電源線間で有機EL素子と直列に接続され薄膜トランジスタおよび出力スイッチ、駆動トランジスタのゲート−ドレイン間に接続され映像信号に応じたゲート電位を保持するダイオード接続スイッチ等を備えている。これらの画素スイッチ、出力スイッチ、ダイオード接続スイッチは、例えば、スイッチング素子としての薄膜トランジスタ(TFT)により構成されている。
また、平面型のアクティブマトリクス型表示装置として、液晶表示装置は、例えば、特許文献2に開示されているように、液晶層を挟んで対向配置されたアレイ基板および対向基板を備えている。アレイ基板は、絶縁基板上に複数行、複数列に並んで設けられ表示画面を構成した複数の画素電極、画素電極の各行に沿って延びた複数の走査線、画素電極の各列に沿って延びた複数の信号線、各走査線と信号線との交差部に設けられているとともに画素電極に接続された画素スイッチ等を設けて構成されている。画素スイッチは、対応する走査線から送られる走査信号によりオン・オフ制御され、信号線から供給された映像信号を画素電極に取り込む。この画素スイッチは、例えば、スイッチング素子としての薄膜トランジスタにより構成されている。
特開2003−280576
特開昭63−106788号公報
上記のような複数の走査線、信号線およびスイッチング素子を有するアレイ基板を備えた表示装置では、例えば、アレイ基板の製造時、静電気や外部ノイズにより走査線あるいは信号線に大きな電位が帯電された場合、スイッチング素子を構成したトランジスタのゲート、ソース間、あるいはゲート、ドレイン間でショートが発生し、トランジスタが損傷する。その結果、輝点等の表示ムラを生じ、製品の歩留まりが低下する。
この発明は以上の点に鑑みなされたもので、その目的は、静電気等によるスッチング素子の損傷を防止し、表示ムラの低減および製造歩留まりの向上を図ることが可能なTFT基板およびTFT基板の製造方法、およびアクティブマトリクス型表示装置を提供することにある。
上記目的を達成するため、この発明の態様に係るTFT基板は、絶縁基板と、それぞれ不純物がドープされた半導体層を有するトランジスタにより形成され、前記絶縁基板上にマトリクス状に配列された複数の複数のスイッチング素子と、それぞれ前記絶縁基板上に形成され、前記各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線と、前記画素部の列毎に接続された複数の映像信号線と、前記画素部の行毎にそれぞれ前記スイッチング素子の制御端子に接続されているとともに前記短絡配線に接続された複数の走査線と、を備えている。
この発明の他の態様に係るTFT基板の製造方法は、絶縁基板と、それぞれ不純物がドープされた半導体層を有するトランジスタにより形成され、前記絶縁基板上にマトリクス状に配列された複数の複数のスイッチング素子と、それぞれ前記絶縁基板上に形成され、前記各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線と、前記画素部の列毎に接続された複数の映像信号線と、前記画素部の行毎にそれぞれ前記スイッチング素子の制御端子に接続されているとともに前記短絡配線に接続された複数の走査線と、を備えたTFT基板の製造方法であって、絶縁基板上に半導体層を形成し、前記半導体層をパターニングし、それぞれ前記絶縁基板の有効領域に位置したスイッチング素子の複数の半導体層と、行に並んだスイッチング素子の半導体層同士を短絡するとともに前記有効領域の外側まで延出した複数の短絡配線とを形成し、前記半導体層および短絡配線に重ねて絶縁層を形成し、前記絶縁層上に各スイッチング素子の制御端子、およびそれぞれ前記制御端子に接続されているとともに前記有効領域の外側まで延出した複数の走査線を形成し、前記有効領域の外側で、各走査線と対応する短絡配線とを導通させて短絡部を形成し、前記スイッチング素子の半導体層に不純物をドープし、前記各スイッチング素子の制御端子および前記走査線に重ねて層間膜を形成し、前記層間膜に重ねて、前記各スイッチング素子の半導体層に導通した第1端子および第2端子、並びに複数の信号線を形成する。
この発明の他の態様に係るアクティブマトリクス型表示装置は、絶縁基板と、不純物がドープされた半導体層を有するトランジスタにより形成されたスイッチング素子をそれぞれ含み、前記絶縁基板上にマトリクス状に設けられた複数の画素部と、それぞれ前記絶縁基板上に形成され、前記各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線と、前記画素部の列毎に接続された複数の映像信号線と、前記画素部の行毎にそれぞれ前記スイッチング素子の制御端子に接続された複数の走査線と、を備えている。
本発明によれば、静電気等によるスッチング素子の損傷を防止し、表示ムラの低減および製造歩留まりの向上を図ることができる。
以下、図面を参照しながら、本発明の第1の実施形態に係るアクティブマトリクス型の有機EL表示装置について詳細に説明する。
図1は、有機EL表示装置を概略的に示す平面図である。図1に示すように、有機EL表示装置は、例えば、10型以上の大型アクティブマトリクス型表示装置として構成され、有機ELパネル10および有機ELパネル10を制御するコントローラ12を備えている。
図1は、有機EL表示装置を概略的に示す平面図である。図1に示すように、有機EL表示装置は、例えば、10型以上の大型アクティブマトリクス型表示装置として構成され、有機ELパネル10および有機ELパネル10を制御するコントローラ12を備えている。
有機ELパネル10は薄膜トランジスタ(TFT)がマトリクス状に配列したTFT基板を有している。TFT基板として、ここでは複数の表示画素を備え、各表示画素毎にTFTを備えたアレイ基板について説明する。アレイ基板は、ガラス板等の光透過性を有する絶縁基板8、この絶縁基板の有効領域17上にマトリクス状に配列され表示領域11を構成したm×n個の表示画素PX、表示画素の列毎に接続されたn本の映像信号線X(1〜n)、表示画素の行毎に接続されているとともにそれぞれ独立してm本ずつ設けられた第1走査線Sga(1〜m)、第2走査線Sgb(1〜m)、絶縁基板8の有効領域17上で、表示領域11の外側に位置した非表示領域19上に設けられ、第1および第2走査線Sga(1〜m)、Sgb(1〜m)を表示画素の行毎に順次駆動する走査線駆動回路14a、14b、および非表示領域19に設けられ複数の映像信号線X(1〜n)を駆動する信号線駆動回路15を備えている。走査線駆動回路14a、14bおよび信号線駆動回路15は、絶縁基板8上で表示領域11の外側に位置した非表示領域に一体的に形成されている。
画素部として機能する各表示画素PXは、対向電極間に光活性層を備えた表示素子と、この表示素子に駆動電流を供給する画素回路18とを含んでいる。表示素子は、例えば自己発光素子であり、本実施形態では、光活性層として少なくとも有機発光層を備えた有機EL素子16を用いている。
画素回路18は電流信号からなる映像信号に応じて有機EL素子16の発光を制御する電流信号方式の画素回路であり、スイッチング素子として機能する画素スイッチ20、駆動トランジスタ22、保持スイッチ24、スイッチング素子として機能する出力スイッチ26、およびキャパシタとしての保持容量Csを備えている。画素スイッチ20、駆動トランジスタ22、保持スイッチ24、出力スイッチ26は、ここでは、同一導電型、例えばPチャネル型の薄膜トランジスタにより構成されている。
本実施形態において、画素スイッチ20、駆動トランジスタ22、保持スイッチ24、出力スイッチ26をそれぞれ構成した薄膜トランジスタは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。画素スイッチ20、駆動トランジスタ22、保持スイッチ24、出力スイッチ26の各々は、第1端子、第2端子、および制御端子を有し、本実施形態では、これら第1端子、第2端子、および制御端子をそれぞれソース、ドレイン、ゲートとしている。また、後述するように、各行の画素スイッチ20を構成する薄膜トランジスタの半導体層は、ノンドープの半導体層で形成された短絡配線により互いに接続され短絡している。
駆動トランジスタ22、出力スイッチ26、および有機EL素子16は、第1電圧電源線Vssと第2電圧電源線Vddとの間で順に直列に接続されている。第1および第2電圧電源線Vss、Vddは、例えば−9Vおよび+6Vの電位にそれぞれ設定される。駆動トランジスタ22は、そのソースが第2電圧電源線Vddに接続され、有機EL素子16は、一方の電極、ここではカソードが第1電圧電源線Vssに接続されている。出力スイッチ26は、ソースが駆動トランジスタ22のドレインに接続されている。また、出力スイッチ26は、ドレインが有機EL素子16のアノードに接続され、更に、ゲートが第2走査線Sgbに接続されている。
駆動トランジスタ22は、映像信号に応じた電流量を有機EL素子16に出力する。出力スイッチ26は、第2走査線Sgbからの制御信号Sbによりオン(導通状態)、オフ(非導通状態)制御され、駆動トランジスタ22と有機EL素子16との接続、非接続を制御する。
保持容量Csは、駆動トランジスタ22のソース、ゲート間に接続され、映像信号により決定される駆動トランジスタ22のゲート制御電位を保持する。画素スイッチ20は、対応する映像信号線X(1〜n)と駆動トランジスタ22のドレインとの間に接続され、そのゲートは対応する第1走査線Sga(1〜m)に接続されている。画素スイッチ20は、対応する第1走査線Sga(1〜m)から供給される制御信号Saに応答して対応映像信号線X(1〜n)から表示画素Pxに映像信号を取り込む。
保持スイッチ24は、駆動トランジスタ22のドレイン、ゲート間に接続され、そのゲートが第1走査線Sgaに接続されている。保持スイッチ24は、対応する第1走査線Sgaからの制御信号Saに応じてオン、オフされ、駆動トランジスタ22のゲート、ドレイン間の接続、非接続を制御するとともに、保持容量Csからの電流リークを規制する。
次に図2を参照して、画素スイッチ20および有機EL素子16の構成を詳細に説明する。図2は、有機EL素子16を含む表示画素Pxの断面を示している。
画素スイッチ20を構成したPチャネル型の薄膜トランジスタは、絶縁基板8上に形成されたポリシリコンからなる半導体層50を備え、この半導体層はソース領域50a、ドレイン領域50b、およびソース、ドレイン領域間に位置したチャネル領域50cを有している。ソース領域50aおよびドレイン領域50bには、それぞれp型不純物、例えば、ボロンがドープされている。絶縁基板8上には、ノンドープのポリシリコンからなる半導体層により短絡配線51が形成されている。そして、各行方向に並んだ画素スイッチ20の半導体層50、例えば、ドレイン領域50bは、短絡配線51によって互いに接続され短絡している。ここでは、短絡配線とドレイン領域50bが連続して一体的に形成される構造について説明するが、これに限定されず、それぞれ島状に形成され、別の導電パターンを用いて電気的に接続される構造であってもよい。
画素スイッチ20を構成したPチャネル型の薄膜トランジスタは、絶縁基板8上に形成されたポリシリコンからなる半導体層50を備え、この半導体層はソース領域50a、ドレイン領域50b、およびソース、ドレイン領域間に位置したチャネル領域50cを有している。ソース領域50aおよびドレイン領域50bには、それぞれp型不純物、例えば、ボロンがドープされている。絶縁基板8上には、ノンドープのポリシリコンからなる半導体層により短絡配線51が形成されている。そして、各行方向に並んだ画素スイッチ20の半導体層50、例えば、ドレイン領域50bは、短絡配線51によって互いに接続され短絡している。ここでは、短絡配線とドレイン領域50bが連続して一体的に形成される構造について説明するが、これに限定されず、それぞれ島状に形成され、別の導電パターンを用いて電気的に接続される構造であってもよい。
半導体層50に重ねてゲート絶縁膜52が形成され、このゲート絶縁膜上にゲート電極Gが設けられチャネル領域50cと対向している。ゲート電極Gに重ねて層間絶縁膜54が形成され、この層間絶縁膜上にソース電極(ソース)Sおよびドレイン電極(ドレイン)Dが設けられている。ソース電極Sおよびドレイン電極Dは、それぞれ層間絶縁膜54およびゲート絶縁膜52に貫通形成されたコンタクトを介して半導体層50のソース領域50aおよびドレイン領域50bにそれぞれ接続されている。画素スイッチ20のソース電極Sは、層間絶縁膜54上に形成された映像信号線X(1〜n)に接続され、ドレイン電極Dは、層間絶縁膜54上に形成された配線を介して保持スイッチ24に接続されている。駆動トランジスタ22、保持スイッチ24、出力スイッチ26を構成する各薄膜トランジスタも上記と同一の構造に形成されている。なお、各薄膜トランジスタにおいて、さらにLDD領域を追加してもよい。
層間絶縁膜54上にはソース電極S、ドレイン電極D、配線を覆って保護膜56が形成されている。保護膜56上には、親水膜58、隔壁膜60が順に積層されている。
有機EL素子16は、ルミネセンス性有機化合物を含む有機発光層64を陽極62および陰極66間に挟持した構造を有している。陽極62は、ITO(インジウム・ティン・オキサイド)等の透明電極材料から形成され、保護膜56上に設けられている。親水膜58および隔壁膜60の内、陽極62と対向した部分はエッチングにより除去されている。そして、陽極62上に陽極バッファ層63および有機発光層64が形成され、更に、有機発光層64および隔壁膜60に重ねて銀・アルミ合金から成る陰極66が積層されている。
有機EL素子16は、ルミネセンス性有機化合物を含む有機発光層64を陽極62および陰極66間に挟持した構造を有している。陽極62は、ITO(インジウム・ティン・オキサイド)等の透明電極材料から形成され、保護膜56上に設けられている。親水膜58および隔壁膜60の内、陽極62と対向した部分はエッチングにより除去されている。そして、陽極62上に陽極バッファ層63および有機発光層64が形成され、更に、有機発光層64および隔壁膜60に重ねて銀・アルミ合金から成る陰極66が積層されている。
このような構造の有機EL素子16では、陽極62から注入されたホールと、陰極66から注入された電子とが有機発光層64の内部で再結合したときに、有機発光層を構成する有機分子を励起して励起子を発生させる。この励起子が放射失活する過程で発光し、この光が有機発光層64から透明な陽極62および絶縁基板8を介して外部へ放出される。
ここで、陰極66に光透過性をもたせ、絶縁基板8と対向する面から光を外部に取り出してもよい。また、陽極62を陰極66に対して絶縁基板8側に配置した逆積層型を採用してもよい。いずれの場合も光出射面側を透明導電材料で形成する必要があり、例えば陰極66を光出射面側に配置する場合には、アルカリ土類金属、希土類金属を光透過性を有する程度に薄く形成することで達成できる。
有機EL表示装置は、静電気等により、オン電位、オフ電位の範囲を超える電位が第1および第2走査線Sga(1〜m)、Sgb(1〜m)に帯電された場合に、第1および第2走査線から電荷を逃がす保護回路を備えている。
図1に示すように、保護回路は、絶縁基板8の非表示領域19において、走査線駆動回路14aと表示領域11との間を表示画素Pxの列に沿ってそれぞれ延びた第1高電位補助配線VGH1および第1低電位補助配線VGL1を有している。第1高電位補助配線VGH1および第1低電位補助配線VGL1は、それぞれ走査線駆動回路14aを介して電圧電源に接続されている。また、保護回路は、絶縁基板8の非表示領域において、走査線駆動回路14bと表示領域11との間を表示画素Pxの列に沿ってそれぞれ延びた第2高電位補助配線VGH2および第2低電位補助配線VGL2を有している。
保護回路は、非表示領域19において、各第1走査線Sga(1〜m)の始端部と第1高電位補助配線VGH1および第1低電位補助配線VGL1との間にそれぞれ接続された一対の保護ダイオード30a、各第1走査線Sga(1〜m)の終端部と第2高電位補助配線VGH2および第2低電位補助配線VGL2との間にそれぞれ接続された一対の保護ダイオード30b、各第2走査線Sgb(1〜m)の始端部と第2高電位補助配線VGH2および第2低電位補助配線VGL2との間にそれぞれ接続された一対の保護ダイオード30c、および各第2走査線Sgb(1〜m)の終端部と第1高電位補助配線VGH1および第1低電位補助配線VGL1との間にそれぞれ接続された一対の保護ダイオード30dを備えている。
一方、図1に示すコントローラ12は有機ELパネル10の外部に配置されたプリント回路基板上に形成され、走査線駆動回路14a、14bおよび信号線駆動回路15を制御する。コントローラ12は外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生する。そして、コントローラ12は、これら垂直走査制御信号および水平走査制御信号をそれぞれ走査線駆動回路14a、14bおよび信号線駆動回路15に供給すると共に、水平および垂直走査タイミングに同期してデジタル映像信号を信号線駆動回路15に供給する。
信号線駆動回路15は水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換して映像信号電流IBとし、複数の映像信号線X(1(1〜n)に並列的に供給する。走査線駆動回路14a、14bは、シフトレジスタ、出力バッファ等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、出力バッファを介して各行の表示画素PXに2種類の制御信号、すなわち、制御信号Sa(1〜m)、Sb(1〜m)を供給する。これにより、各第1、第2走査線Sga(1〜m)、Sgb(1〜m)は、互いに異なる1水平走査期間において、それぞれ制御信号Sa(1〜m)、制御信号Sb(1〜m)により駆動される。
画素回路18の動作は、映像信号書込み動作および発光動作に分けられる。例えば、1行目の表示画素PXの制御信号Sa1が画素スイッチ20および保持スイッチ24をオン状態とする第1オン電位、ここでは−9V、制御信号Sb1が出力スイッチ26をオフ状態とする第2オフ電位、ここでは6.5Vとなる。これにより、画素スイッチ20および保持スイッチ24がオン(導通状態)、出力スイッチ26がオフ(非導通状態)に切換えられ、映像信号書込み動作が開始される。
映像信号書込み期間において、信号線駆動回路15から対応する映像信号線X1に供給された映像信号電流は、選択された表示画素PXに供給される。表示画素PXにおいて、画素スイッチ20および保持スイッチ24はオン状態にあり、取り込まれた映像信号電流は、駆動トランジスタ22に供給され駆動トランジスタ22を書き込み状態とする。これにより、第1電圧電源線Vddから駆動トランジスタ22を通して映像信号線X1に書き込み電流が流れ、映像信号電流の電流量に対応した駆動トランジスタ22のゲート、ソース間電位が保持容量Csに書き込まれる。
次に、制御信号Sa1が第1オフ電位、ここでは6.5Vとなり、画素スイッチ20および保持スイッチ24がオフとなる。これにより、映像信号書込み動作が終了する。続いて、制御信号Sb1がオン電位、ここでは0Vとなり、出力スイッチ26がオンとなる。これにより、発光動作が開始する。発光期間において、駆動トランジスタ22は、保持容量Csに書き込まれたゲート制御電圧によりオン状態に維持され、第1電圧電源線Vddから映像信号電流に対応した電流量の駆動電流を有機EL素子16に供給する。これにより有機EL素子16が発光し、発光動作が開始される。そして、有機EL素子16は、1フレーム期間後に、再び制御信号Sb1が第2オフ電位となるまで発光状態を維持する。
次に、上記のように構成された有機EL表示装置のアレイ基板の製造方法について図2ないし図4を参照して説明する。図3は、製造工程中におけるアレイ基板を概略的に示し、図4は、後述する短絡配線と走査線との短絡部を示している。
図2および図3に示すように、まず、透明性を有した絶縁基板8を構成する大判のマザー基板70を用意する。マザー基板70の表面上に、半導体層としてノンドープのポリシリコン層を形成した後、レジスト塗布、マスク露光、エッチングによりポリシリコン層をパターニングし、それぞれ前記絶縁基板8の有効領域17に位置した画素スイッチ20の複数の半導体層50と、行に並んだ画素スイッチの半導体層同士を短絡するとともに両端部が有効領域17の外側まで延出した複数の短絡配線51とを形成する。なお、必要に応じて、マザー基板70とポリシリコン層との間にシリコン酸化膜等の絶縁膜を介在させてもよい。
続いて、半導体層50および短絡配線51に重ねてゲート絶縁膜52を形成した後、ゲート絶縁膜上に、ゲート電極材料を成膜する。低温プロセスでは、ゲート電極材として、例えば、Al、MoW合金、Cr等を用いる。次いで、レジスト塗布、マスク露光、エッチングによりゲート電極膜をパターニングし、各画素スイッチ20のゲート電極G、および各行に並んだ画素スイッチ20のゲート電極に接続されているとともに両端部が有効領域17の外側まで延出した複数の第1走査線Sga(1〜m)を形成する。同時に、図示しない第2走査線Sgb(1〜m)を形成する。
また、図3および図4に示すように、第1走査線Sga(1〜m)の形成と同時に、有効領域17の外側で、各走査線の両端部と対応する短絡配線51の両端部とをそれぞれ導通させて短絡部55を形成する。従って、第1走査線Sga(1〜m)および短絡配線51を通して各画素スイッチ20のゲート電極Gと半導体層50とが電気的に導通し、互いに導電位に保持される。これにより、以後の製造工程において、静電気や外部ノイズにより走査線あるいは信号線に大きな電位が帯電された場合でも、画素スイッチ20を構成したトランジスタのゲート電極G、ソース間、あるいはゲート電極、ドレイン間のショートを防止し、トランジスタの損傷を防止する。
次いで、図2に示すように、ゲート絶縁膜52を画素スイッチ20のゲート電極Gおよびレジストやポリイミド膜でマスクし、イオンドーピングにより、複数の短絡配線51を除き、画素スイッチの半導体層50に不純物としてボロンをドープする。これにより、各半導体層50にソース領域50a、ドレイン領域50b、チャネル領域50cを形成する。その後、例えば、レーザアニールにより半導体層50を熱処理し、活性化させる。
続いて、プラスマCVD等により、各画素スイッチ20のゲート電極および第1および第2走査線Sga(1〜m)、Sgb(1〜m)に重ねて層間絶縁膜54を形成した後、この層間絶縁膜に、ソース電極およびドレイン電極取り出し用のスルーホールを形成する。更に、層間絶縁膜54に重ねて、ソース、ドレイン電極材料をスパッタ法により成膜した後、パターニングすることにより、各画素スイッチ20の半導体層50に導通したソース電極Sおよびドレイン電極Dを形成するとともに、複数の信号線X(1〜n)を形成する。
なお、図示は省略したが、駆動トランジスタ22、保持スイッチ24、および出力スイッチ26を構成する薄膜トランジスタも、上記画素スイッチと同一工程により同時に形成される。
また、絶縁基板8の有効領域17に第1および第2走査線Sga(1〜m)、Sgb(1〜m)に接続された走査線駆動回路14a、14b、並びに信号線X(1〜n)に接続された信号線駆動回路15を形成する。
なお、図示は省略したが、駆動トランジスタ22、保持スイッチ24、および出力スイッチ26を構成する薄膜トランジスタも、上記画素スイッチと同一工程により同時に形成される。
また、絶縁基板8の有効領域17に第1および第2走査線Sga(1〜m)、Sgb(1〜m)に接続された走査線駆動回路14a、14b、並びに信号線X(1〜n)に接続された信号線駆動回路15を形成する。
その後、層間絶縁膜54上にソース電極S、ドレイン電極D、配線を覆って保護膜56を形成し、更に、保護膜56上に有機EL素子16の陽極62を形成する。保護膜56に重ねて親水膜58を形成した後、隔壁膜60を積層形成する。次いで、パターンニングにより、親水膜58、隔壁膜60を有機EL素子形成用のスルーホールを形成する。各スルーホール内に、陽極62上に重ねて陽極バッファ層63および有機発光層64を形成し、更に、有機発光層64および隔壁膜60に重ねて銀・アルミ合金から成る陰極66を積層する。以上の工程により、有機EL素子16が形成される。
以上の工程が終了した後、図3に示すように、絶縁基板8の有効領域17の周縁を規定するスクライブラインAAに沿ってマザー基板を切断し、アレイ基板を切り出す。この際、第1走査線Sga(1〜m)の両端部および短絡配線51の両端部を切断して、各短絡部55を分離し、各第1走査線と対応する短絡配線との短絡を解除する。以上の工程によりアレイ基板が製造される。
上記のように構成された有機EL表示装置によれば、アレイ基板に設けられたスイッチング素子の半導体層をノンドープの半導体層で形成された短絡配線によって互いに接続し、短絡させることにより、静電気や外部ノイズにより走査線あるいは信号線に大きな電位が帯電された場合でも、画素スイッチを構成したトランジスタのゲート電極G、ソース間、あるいはゲート電極、ドレイン間のショートを防止し、トランジスタの損傷を防止することができる。特に、信号線に最も隣接した画素スイッチに外部ノイズ等が入り易く、この画素スイッチの半導体層を短絡することによりトランジスタの有効に保護することが可能となる。これにより、輝点等の表示ムラの発生を抑制することができる。また、画素スイッチの半導体層は不純物がドープされ低抵抗であるのに対し、短絡配線はノンドープの半導体層により形成され高抵抗となっている。そのため、短絡配線を設けた場合でも、有機EL表示装置の動作に支障を生じることなく、安定した画像表示を行うことができる。
また、上述したアレイ基板の製造方法によれば、アレイ基板に設けられたスイッチング素子の半導体層をノンドープの半導体層で形成された短絡配線によって互いに接続し、短絡するとともに、スイッチング素子のゲート電極に接続された走査線と短絡配線とを電気的に導通させることにより、走査線と短絡配線とを互いに導電位に保持している。これにより、製造工程において、静電気や外部ノイズにより走査線あるいは信号線に大きな電位が帯電された場合でも、スイッチング素子を構成したトランジスタのゲート電極G、ソース間、あるいはゲート電極、ドレイン間のショートを防止し、トランジスタの損傷を防止することができる。従って、製造工程中にスイッチング素子を保護し、高い歩留まりでアレイ基板を製造することができる。また、短絡配線は、スイッチング素子の半導体層と同時に形成することができ、製造工程を増加することなく容易に形成可能である。
以上のことから、表示ムラの低減および製造歩留まりの向上を図ることが可能なアクティブマトリクス型表示装置のアレイ基板およびアレイ基板の製造方法が得られる。
以上のことから、表示ムラの低減および製造歩留まりの向上を図ることが可能なアクティブマトリクス型表示装置のアレイ基板およびアレイ基板の製造方法が得られる。
上述の実施形態において、画素スイッチを構成するTFTのドレインとゲートを電気的に接続する構成について説明したが、画素回路を構成する他のスイッチ、例えば、保持スイッチ24、出力スイッチ26にも適用可能である。
次に、この発明の第2の実施形態に係る有機EL表示装置およびアレイ基板の製造方法について説明する。図5は、有機EL表示装置の画素スイッチを含むアレイ基板の断面図を示し、図6は、製造工程中におけるアレイ基板を概略的に示している。
図5および図6に示すように、有機EL表示装置のアレイ基板は、絶縁基板8、この絶縁基板の有効領域17上にマトリクス状に配列され表示領域11を構成した表示画素を備えている。画素部として機能する各表示画素は、対向電極間に光活性層を備えた表示素子と、この表示素子に駆動電流を供給する画素回路とを含んでいる。画素回路18を構成する画素スイッチ20は、例えばPチャネル型の薄膜トランジスタにより構成されている。画素スイッチ20は、絶縁基板8上に形成されたポリシリコンからなる半導体層50を備え、この半導体層はソース領域50a、ドレイン領域50b、およびソース、ドレイン領域間に位置したチャネル領域50cを有している。ソース領域50aおよびドレイン領域50bには、それぞれ不純物、例えば、ボロンがドープされている。
絶縁基板8上には、ポリシリコンからなる半導体層により短絡配線51が形成されている。この半導体層は、不純物がドープされNチャネル型の半導体層として形成されている。そして、隣合う画素スイッチ20の半導体層50、例えば、ドレイン領域50bは、短絡配線51によって互いに接続されて短絡している。なお、短絡配線51は、Pチャネル型の半導体層により形成してもよい。
半導体層50に重ねてゲート絶縁膜52が形成され、このゲート絶縁膜上にゲート電極Gが設けられチャネル領域50cと対向している。ゲート電極Gに重ねて層間絶縁膜54が形成され、この層間絶縁膜上にソース電極(ソース)Sおよびドレイン電極(ドレイン)Dが設けられている。ソース電極Sおよびドレイン電極Dは、それぞれ層間絶縁膜54およびゲート絶縁膜52に貫通形成されたコンタクトを介して半導体層50のソース領域50aおよびドレイン領域50bにそれぞれ接続されている。画素スイッチ20のソース電極Sは、層間絶縁膜54上に形成された映像信号線X(1〜n)に接続され、ドレイン電極Dは、層間絶縁膜54上に形成された配線を介して保持スイッチ24に接続されている。
また、層間絶縁膜54上には、例えば、Al等からなる複数の電極配線53が形成されている。電極配線53は、各行の画素スイッチ20と並んで設けられ、ゲート絶縁膜52および層間絶縁膜54を間に挟んで、対応する短絡配線51と対向している。この際、各電極配線53は、間隔を置いて並んだ複数の凸部を有し、画素スイッチ20の半導体層50と重なることなく、短絡配線51のみと対向している。また、各電極配線53の両端部は、走査線駆動回路14a、14bにそれぞれ設けられた電位供給部76に接続され、電位供給部から所定の電位が印加されている。
短絡配線51がNチャネルの半導体層により形成されている場合、電極配線53にはマイナスの電位が印加される。それにより、短絡配線51は非導通状態となり、隣合う画素スイッチ20の半導体層50間の短絡を解除する。また、短絡配線51がPチャネルの半導体層により形成されている場合、電極配線53にはプラスの電位が印加され、短絡配線51は非導通状態に維持される。なお、各電極配線53は、層間絶縁膜54上に限らず、ゲート絶縁膜52上に設けてもよい。
層間絶縁膜54上にはソース電極S、ドレイン電極D、および電極配線53を含む配線を覆って保護膜56が形成されている。保護膜56上には、親水膜58、隔壁膜が順に積層されている。
第2の実施形態において、有機EL表示装置の他の構成および動作は前述した第1の実施形態と同一であり、同一の部分には同一の参照符号を付してその詳細な説明を省略する。
第2の実施形態において、有機EL表示装置の他の構成および動作は前述した第1の実施形態と同一であり、同一の部分には同一の参照符号を付してその詳細な説明を省略する。
次に、上記のように構成された有機EL表示装置のアレイ基板の製造方法について図5および図6を参照して説明する。なお、第2の実施形態において、第1の実施形態と製造工程については省略して説明する。
まず、マザー基板70の表面上に、半導体層としてノンドープのポリシリコン層を形成した後、ポリシリコン層をパターニングし、それぞれ絶縁基板8の有効領域17に位置した画素スイッチ20の複数の半導体層50と、行に並んだ画素スイッチの半導体層同士を短絡するとともに両端部が有効領域17の外側まで延出した複数の短絡配線51とを形成する。
続いて、半導体層50および短絡配線51に重ねてゲート絶縁膜52を形成した後、ゲート絶縁膜上に、ゲート電極材料を成膜する。次いで、ゲート電極膜をパターニングし、各画素スイッチ20のゲート電極G、および各行に並んだ画素スイッチ20のゲート電極に接続されているとともに両端部が有効領域17の外側まで延出した複数の第1走査線Sga(1〜m)を形成する。同時に、図示しない第2走査線Sgb(1〜m)を形成する。
また、第1走査線Sga(1〜m)の形成と同時に、有効領域17の外側で、各走査線の両端部と対応する短絡配線51の両端部とをそれぞれ導通させて短絡部55を形成する。従って、第1走査線Sga(1〜m)および短絡配線51を通して各画素スイッチ20のゲート電極Gと半導体層50とが電気的に導通し、互いに導電位に保持される。これにより、以後の製造工程において、静電気や外部ノイズにより走査線あるいは信号線に大きな電位が帯電された場合でも、スイッチング素子を構成したトランジスタのゲート電極G、ソース間、あるいはゲート電極、ドレイン間のショートを防止し、トランジスタが損傷を防止する。
次いで、ゲート絶縁膜52を画素スイッチ20のゲート電極Gおよびレジストやポリイミド膜でマスクし、イオンドーピングにより、短絡配線51にnチャネル型不純物として例えばリンをドープするとともに、画素スイッチの半導体層50に不純物としてボロンをドープする。これにより、Nチャネル型の短絡配線51を形成するとともに、各半導体層50にソース領域50a、ドレイン領域50b、チャネル領域50cを形成する。その後、例えば、レーザアニールにより短絡配線51および半導体層50を熱処理し、活性化させる。なお、短絡配線51に不純物をドープすることにより、短絡配線は低抵抗となり、隣合う画素スイッチ20の半導体層50をより確実に短絡することができる。
続いて、各画素スイッチ20のゲート電極および第1および第2走査線Sga(1〜m)、Sgb(1〜m)に重ねて層間絶縁膜54を形成した後、層間絶縁膜54に重ねて、ソース、ドレイン電極材料をスパッタ法により成膜する。この成膜をパターニングすることにより、各画素スイッチ20の半導体層50に導通したソース電極Sおよびドレイン電極D、複数の信号線X(1〜n)、および複数の電極配線53を形成する。製造工程中において、電極配線53は固定電極として機能し、電極配線に電位を印加しない状態においても、短絡配線51を導通状態に維持することができる程度に大きな容量をもつよう形成される。
絶縁基板8の有効領域17に第1および第2走査線Sga(1〜m)、Sgb(1〜m)に接続された走査線駆動回路14a、14b、並びに信号線X(1〜n)に接続された信号線駆動回路15を形成する。その後、第1の実施形態と同様の工程により有機EL素子16を形成する。
以上の工程が終了した後、図6に示すように、絶縁基板8の有効領域17の周縁を規定するスクライブラインAAに沿ってマザー基板を切断し、アレイ基板を切り出す。この際、第1走査線Sga(1〜m)の両端部および短絡配線51の両端部を切断して、各短絡部55を分離し、各第1走査線と対応する短絡配線との短絡を解除する。以上の工程によりアレイ基板が製造される。
上記のように構成された有機EL表示装置およびアレイ基板の製造方法によれば、アレイ基板に設けられたスイッチング素子の半導体層をドープされた半導体層で形成された短絡配線によって互いに接続し、短絡させることにより、静電気や外部ノイズにより走査線あるいは信号線に大きな電位が帯電された場合でも、画素スイッチを構成したトランジスタのゲート電極G、ソース間、あるいはゲート電極、ドレイン間のショートを防止し、トランジスタの損傷を防止することができる。これにより、輝点等の表示ムラの発生を抑制することができる。また、短絡配線はドープされた半導体層により形成され低抵抗となっているが、製造後は、短絡配線と対向して設けられた電極配線に所定の電位を印加することにより、短絡配線は非導通状態に維持される。そのため、短絡配線を設けた場合でも、有機EL表示装置の動作に支障を生じることなく、安定した画像表示を行うことができる。
また、上述したアレイ基板の製造方法によれば、アレイ基板に設けられたスイッチング素子の半導体層をドープされた半導体層からなる短絡配線によって互いに接続し、短絡するとともに、スイッチング素子のゲート電極に接続された走査線と短絡配線とを電気的に導通させることにより、走査線と短絡配線とを互いに導電位に保持している。これにより、製造工程において、静電気や外部ノイズにより走査線あるいは信号線に大きな電位が帯電された場合でも、スイッチング素子を構成したトランジスタのゲート電極G、ソース間、あるいはゲート電極、ドレイン間のショートを防止し、トランジスタの損傷を防止することができる。従って、製造工程中にスイッチング素子を保護し、高い歩留まりでアレイ基板を製造することができる。また、短絡配線は、スイッチング素子の半導体層と同時に形成することができ、製造工程を増加することなく容易に形成可能である。
表示ムラの低減および製造歩留まりの向上を図ることが可能なTFT基板およびこれを用いた表示装置、TFT基板の製造方法が得られる。
表示ムラの低減および製造歩留まりの向上を図ることが可能なTFT基板およびこれを用いた表示装置、TFT基板の製造方法が得られる。
なお、上述した第1および第2の実施形態において、短絡配線により画素スイッチの半導体層を短絡する構成としたが、これに限らず、他のスイッチング素子、例えば、出力スイッチの半導体層を短絡配線によって短絡する構成としてもよい。あるいは、画素スイッチおよび出力スイッチの両方を、それぞれ短絡配線により短絡する構成としてもよい。
前述した実施形態では、画素回路を構成する薄膜トランジスタを全て同一の導電型、ここではPチャネル型で構成する場合について説明したが、これに限定されず、全てをNチャネル型の薄膜トランジスタで構成することも可能である。また、画素回路を異なる導電型の薄膜トランジスタを混在して形成することも可能である。薄膜トランジスタの半導体層は、ポリシリコンに限らず、アモルファスシリコンで構成することもできる。
表示画素を構成する自己発光素子は、有機EL素子に限定されず自己発光可能な様々な表示素子を適用可能である。前述した実施形態では、電流信号により駆動する電流駆動型の表示装置について説明したが、この発明はこれに限らず、電圧駆動型の表示装置にも適用することができる。
次に、本発明をアクティブマトリクス型表示装置として、液晶表示装置に適用した第3の実施形態について説明する。図7は液晶表示装置の概略的な回路構成を示し、図8は液晶表示装置の断面構造を示している。
図7および図8に示すように、液晶表示装置は、液晶表示パネル1およびこの液晶表示パネル1を制御する液晶コントローラ2を備えている。液晶表示パネル1は、所定の隙間を置いて対向配置されたアレイ基板ARおよび対向基板CTと、これらアレイ基板と対向基板との間に保持された液晶層LQとを有している。液晶コントローラ2は液晶表示パネル1から独立した駆動回路基板上に配置される。
アレイ基板ARは、ガラス基板上の表示領域DSにおいてマトリクス状に配置される複数の画素電極PE、複数の画素電極PEの行に沿って形成される複数の走査線Y(1〜m)、複数の画素電極PEの列に沿って形成される複数の信号線X(1〜n)、信号線X(1〜n)および走査線Y(1〜m)の交差位置にそれぞれ隣接して配置され各々対応走査線Yからの走査信号に応答して対応映像信号線Xからの映像信号Vpix を取り込み対応画素電極PEに印加する画素スイッチ80、走査線を駆動する走査線駆動回路3、並びに信号線を駆動する信号線駆動回路4を備えている。
スイッチング素子としての各画素スイッチ80は例えばNチャネル型の薄膜トランジスタにより構成されている。図9に示すように、各画素スイッチ80は、ポリシリコンからなる半導体層82を有し、この半導体層は、ソース領域82a、ドレイン領域82b、およびソース、ドレイン領域間に位置したチャネル領域82cを有している。ソース領域82aおよびドレイン領域82bには、それぞれ不純物、例えば、リンがドープされている。
半導体層82に重ねてゲート絶縁膜52が形成され、このゲート絶縁膜上にゲート電極Gが設けられチャネル領域82cと対向している。ゲート電極Gに重ねて層間絶縁膜54が形成され、この層間絶縁膜上にソース電極Sおよびドレイン電極Dが設けられている。ソース電極Sおよびドレイン電極Dは、それぞれ層間絶縁膜54およびゲート絶縁膜52に貫通形成されたコンタクトを介して半導体層82のソース領域82aおよびドレイン領域82bにそれぞれ接続されている。画素スイッチ80のソース電極Sは、層間絶縁膜54上に形成された映像信号線X(1〜n)に接続され、ドレイン電極Dは、層間絶縁膜54上に形成された画素電極PEに接続されている。また、層間絶縁膜54に重ねて保護膜84、配向膜85が形成されている。
絶縁基板8上には、複数の画素電極PEの行に沿って複数の短絡配線51が設けられている。各短絡配線51は、ノンドープのポリシリコンからなる半導体層により形成され、行方向に隣合う画素スイッチ80の半導体層82、例えば、ドレイン領域82bは、短絡配線51によって互いに接続され短絡している。
図7および図8に示すように、走査線駆動回路3および信号線駆動回路4は、画素スイッチ80の薄膜トランジスタと同様にアレイ基板AR上に形成される複数のポリシリコン薄膜トランジスタにより一体的に構成されている。対向基板CTは複数の画素電極PEに対向して配置されコモン電位Vcom に設定される単一の対向電極CEおよび図示しないカラーフィルタ等を有している。
上記のように構成された液晶表示装置において、ガラス基板、画素スイッチ80、短絡配線51、走査線Y(1〜m)、信号線X(1〜n)、走査線駆動回路3および信号線駆動回路4を備えたアレイ基板CTは、前述した第1の実施形態と同様の方法により製造することができる。
以上のように構成された液晶表示装置およびアレイ基板の製造方法においても、前述した第1の実施形態と同様の作用効果を得ることができる。
以上のように構成された液晶表示装置およびアレイ基板の製造方法においても、前述した第1の実施形態と同様の作用効果を得ることができる。
本発明は前述した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することできる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
1…液晶表示パネル、 2…液晶コントローラ、 11…表示領域、
12…コントローラ、 3、14a、14b…走査線駆動回路、
4、15…信号線駆動回路、 16…有機EL素子、 17…有効領域、
18…画素回路、 19…非表示領域、 20、80…画素スイッチ、
22…駆動トランジスタ、 24…保持スイッチ、 26…出力スイッチ、
51…短絡配線、 52…短絡部、 53…電極配線、 PX…表示画素、
Vdd…第1電圧電源線、 Vss…第2電圧電源線、
Sga(1〜m)…第1走査線、 Sgb(1〜m)…第2走査線、
X(1〜n)…信号線、 Cs…保持容量、
12…コントローラ、 3、14a、14b…走査線駆動回路、
4、15…信号線駆動回路、 16…有機EL素子、 17…有効領域、
18…画素回路、 19…非表示領域、 20、80…画素スイッチ、
22…駆動トランジスタ、 24…保持スイッチ、 26…出力スイッチ、
51…短絡配線、 52…短絡部、 53…電極配線、 PX…表示画素、
Vdd…第1電圧電源線、 Vss…第2電圧電源線、
Sga(1〜m)…第1走査線、 Sgb(1〜m)…第2走査線、
X(1〜n)…信号線、 Cs…保持容量、
Claims (17)
- 絶縁基板と、
それぞれ不純物がドープされた半導体層を有するトランジスタにより形成され、前記絶縁基板上にマトリクス状に配列された複数の複数のスイッチング素子と、
それぞれ前記絶縁基板上に形成され、前記各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線と、
前記画素部の列毎に接続された複数の映像信号線と、
前記画素部の行毎にそれぞれ前記スイッチング素子の制御端子に接続されているとともに前記短絡配線に接続された複数の走査線と、
を備えたTFT基板。 - 前記複数の短絡配線は、それぞれノンドープの半導体層により形成されている請求項1に記載のTFT基板。
- 前記複数の短絡配線は、それぞれ不純物がドープされた半導体層により形成され、絶縁層を介してそれぞれ前記短絡配線と対向した複数の電極配線が設けられている請求項1に記載のTFT基板。
- 絶縁基板と、それぞれ不純物がドープされた半導体層を有するトランジスタにより形成され、前記絶縁基板上にマトリクス状に配列された複数の複数のスイッチング素子と、それぞれ前記絶縁基板上に形成され、前記各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線と、前記画素部の列毎に接続された複数の映像信号線と、前記画素部の行毎にそれぞれ前記スイッチング素子の制御端子に接続されているとともに前記短絡配線に接続された複数の走査線と、を備えたTFT基板の製造方法において、
絶縁基板上に半導体層を形成し、
前記半導体層をパターニングし、それぞれ前記絶縁基板の有効領域に位置したスイッチング素子の複数の半導体層と、行に並んだスイッチング素子の半導体層同士を短絡するとともに前記有効領域の外側まで延出した複数の短絡配線とを形成し、
前記半導体層および短絡配線に重ねて絶縁層を形成し、
前記絶縁層上に各スイッチング素子の制御端子、およびそれぞれ前記制御端子に接続されているとともに前記有効領域の外側まで延出した複数の走査線を形成し、
前記有効領域の外側で、各走査線と対応する短絡配線とを導通させて短絡部を形成し、
前記スイッチング素子の半導体層に不純物をドープし、
前記各スイッチング素子の制御端子および前記走査線に重ねて層間膜を形成し、
前記層間膜に重ねて、前記各スイッチング素子の半導体層に導通した第1端子および第2端子、並びに複数の信号線を形成するTFT基板の製造方法。 - 前記半導体層に不純物をドープする際、前記複数の短絡配線を除いてドープし、前記短絡配線をノンドープの半導体層とする請求項4に記載のTFT基板の製造方法。
- 前記複数の短絡配線に不純物をドープし、
前記絶縁層および前記層間膜のいずれかに重ねて、それぞれ前記短絡配線と対向する複数の電極配線を形成する請求項4に記載のTFT基板の製造方法。 - 前記絶縁基板の有効領域に前記走査線に接続された走査線駆動回路および前記信号線に接続された信号線駆動回路を設け、
前記絶縁基板を前記有効領域に沿って切断し、前記短絡部を分離して前記各走査線と対応する短絡配線との短絡を解除する請求項4ないし6のいずれか1項に記載のTFT基板の製造方法。 - 絶縁基板と、
不純物がドープされた半導体層を有するトランジスタにより形成されたスイッチング素子をそれぞれ含み、前記絶縁基板上にマトリクス状に設けられた複数の画素部と、
それぞれ前記絶縁基板上に形成され、前記各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線と、
前記画素部の列毎に接続された複数の映像信号線と、
前記画素部の行毎にそれぞれ前記スイッチング素子の制御端子に接続された複数の走査線と、
を備えたアクティブマトリクス型表示装置。 - 前記複数の短絡配線は、それぞれノンドープの半導体層により形成されている請求項8に記載のアクティブマトリクス型表示装置。
- 前記複数の短絡配線は、それぞれ不純物がドープされた半導体層により形成され、
絶縁層を介してそれぞれ前記短絡配線と対向した複数の電極配線が設けられている請求項8に記載のアクティブマトリクス型表示装置。 - 前記電極配線に電位を供給し、前記短絡配線による前記スイッチング素子の短絡を解除する電位供給部を備えている請求項10に記載のアクティブマトリクス型表示装置。
- 前記画素部は、表示素子と、前記表示素子に駆動電流を供給する画素回路とを含んでいる請求項8ないし11のいずれか1項に記載のアクティブマトリクス型表示装置。
- 前記画素回路は、電圧電源間に前記表示素子と直列に接続され前記表示素子に駆動電流を供給する駆動トランジスタと、前記信号線と前記駆動トランジスタとの間に直列に接続され前記スイッチング素子を構成した画素スイッチと、前記駆動トランジスタと表示素子との間に直列に接続された出力スイッチと、を備えている請求項12に記載のアクティブマトリクス型表示装置。
- 前記スイッチング素子は、半導体層にポリシリコンを用いた薄膜トランジスタで構成されている請求項13に記載のアクティブマトリクス型表示装置。
- 前記表示素子は、対向する電極間に有機発光層を備えた自己発光素子である請求項12ないし14のいずれか1項に記載のアクティブマトリクス型表示装置。
- 前記画素部は、画素電極と、前記スイッチング素子により形成された画素スイッチとを含み、前記画素スイッチは、前記映像信号線に接続された第1端子および前記画素電極に接続された第2端子を有している請求項8ないし11のいずれか1項に記載のアクティブマトリクス型表示装置。
- それぞれ前記絶縁基板の有効領域に設けられ、前記走査線に接続された走査線駆動回路および前記映像信号線に接続された信号線駆動回路を備えている請求項8ないし16のいずれか1項に記載のアクティブマトリクス型表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005109934A JP2006292832A (ja) | 2005-04-06 | 2005-04-06 | Tft基板、およびその製造方法、tft基板を用いたアクティブマトリクス型表示装置 |
Applications Claiming Priority (1)
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JP2006292832A true JP2006292832A (ja) | 2006-10-26 |
Family
ID=37413503
Family Applications (1)
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JP (1) | JP2006292832A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015111191A (ja) * | 2013-12-06 | 2015-06-18 | 株式会社ジャパンディスプレイ | 配線基板及び表示装置 |
CN113302674A (zh) * | 2019-01-08 | 2021-08-24 | 株式会社日本显示器 | 显示装置 |
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2005
- 2005-04-06 JP JP2005109934A patent/JP2006292832A/ja active Pending
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