WO2020065796A1 - 表示デバイス - Google Patents
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Definitions
- the present invention relates to a display device.
- ELIn the EL (electroluminescence) panel of Patent Document 1, a plurality of scanning electrodes connected to the scanning driver IC and a plurality of driving electrodes connected to the driving driver IC intersect.
- the wiring resistance of the drive electrode is relatively large on the side closer to the scanning driver IC, and relatively small on the side farther from the scanning driver IC.
- Patent Literature 1 this makes it possible to suppress the rounding of the waveform of the output voltage of the drive driver IC, which is a rectangular wave, caused by the wiring resistance of the scan electrode connected to the scan driver IC.
- a power supply circuit for supplying a constant voltage for generating a voltage corresponding to the gradation of each pixel is arranged in addition to the scanning driver IC and the driving driver IC.
- a plurality of power supply lines are connected to the power supply circuit, and each power supply line extends in a direction away from the power supply circuit.
- the voltage is adjusted for each pixel from the constant voltage supplied to each power supply line, and the adjusted voltage is supplied to each pixel electrode.
- a driver 102 including a power supply circuit for supplying a constant voltage to each pixel is arranged adjacent to a display region 105 in which the pixels are arranged in a matrix. ing. Although not shown, in the display area 105, one end is connected to the driver 102, and each power supply line is arranged to extend to the other end in a direction away from the driver 102.
- the area of the light emitting layer included in each pixel and emitting light by an applied voltage from the pixel electrode is made constant from the side closer to the driver 102 to the side farther from the driver 102, and the width of each power supply line is set to the side farther from the side closer to the driver 102. To make it constant. Then, in each power supply line, the resistance value increases near the side farther from the driver 102 than near the driver 102 due to the integration of the wiring resistance, and the voltage value supplied to the pixel electrode decreases. As a result, the brightness of the pixels becomes dark in an area Z of the display area 105 far from the driver 102. As a result, brightness variations occur in the entire display area 105.
- Patent Document 1 does not consider the wiring resistance of the power supply line at all.
- the present invention has been made in view of the above-described conventional problems, and an object of the present invention is to provide a display device in which a variation in luminance of each pixel is suppressed.
- a display device has a display region in which pixels including an electro-optical element including a pair of electrodes, a first electrode and a second electrode, are arranged.
- a power supply circuit that is a supply source of a voltage supplied to each of the first electrodes; and a power supply circuit connected to the power supply circuit to supply a constant voltage from the power supply circuit.
- a first power supply bus line extending through the display area, a second power supply bus line disposed opposite to the first power supply bus line via the display area, and a first power supply bus line extending from the first power supply bus line to the display area.
- each of the power supply lines is a first end on the side to which the constant voltage is supplied from the power supply circuit.
- the first end A second end that is an opposite end, and each of the power lines has a resistance value per unit length in at least a partial section from the first end to the second end. It is characterized in that it increases from the second end to the first end.
- a display device has a display region in which pixels including an electro-optical element including a pair of electrodes, a first electrode and a second electrode, are arranged.
- the first electrode is provided for each pixel
- the second electrode is provided in common for the plurality of pixels
- the electro-optical element further includes the first electrode and the first electrode.
- the first electrode includes a light emitting layer provided between the two electrodes and provided for each pixel, and further includes an edge cover that covers an end of the first electrode and has an opening that exposes the first electrode.
- a power supply circuit provided in an upper layer and serving as a supply source of a voltage supplied to each of the first electrodes; a power supply line connected to the power supply circuit to supply a constant voltage from the power supply circuit; Placed on the electro-optical element, A pixel circuit including one electrode and the second electrode, the constant voltage being supplied from the power supply line, and controlling a signal applied to the first electrode; and each of the power supply lines being arranged in the row direction or the column direction.
- a first end which is an end on the side to which the constant voltage is supplied from the power supply circuit, extends along each of the arranged pixels, and a first end, which is an end opposite to the first end.
- the area of the opening is larger than the area of the opening included in the pixel on the first end side, and the light emitting layer included in the pixel on the second end side is connected to the light emitting layer on the first end side.
- the light emitting layer included in the pixel has the same shape and the same size.
- a display device in which variation in luminance of each pixel is suppressed can be obtained.
- FIG. 1 is a plan view illustrating a configuration of a display device according to a first embodiment of the present invention.
- 1 is a cross-sectional view illustrating a configuration of a display device according to a first embodiment of the present invention.
- FIG. 2 is a diagram illustrating a configuration of a pixel circuit of the display device according to the first embodiment of the present invention.
- FIG. 2 is a plan view of a pixel in the display device according to the first embodiment of the present invention.
- FIG. 9 is a plan view illustrating a configuration of a display device according to a second embodiment of the present invention.
- FIG. 9 is a plan view illustrating a configuration of a display device according to a third embodiment of the present invention.
- FIG. 14 is a diagram illustrating a configuration of a power supply line of a display device according to a fourth embodiment of the present invention.
- FIG. 11 is a diagram illustrating a configuration of a conventional display device.
- the same layer means being formed in the same process
- lower layer means being formed in a process earlier than the layer to be compared
- upper layer Means that it is formed in a process subsequent to the layer to be compared.
- FIG. 1 is a plan view illustrating a configuration of the display device 1 according to the first embodiment.
- FIG. 2 is a cross-sectional view illustrating a configuration of a pixel of the display device 1 according to the first embodiment.
- 2A is a cross-sectional view illustrating a configuration of a pixel on a first power supply bus line side
- FIG. 2B is a cross-sectional view illustrating a configuration of a pixel on a second power supply bus line side.
- the display device 1 has a display area in which a plurality of pixels PX for displaying an image are arranged. Further, the display device 1 has a frame area which is a peripheral area surrounding the display area and in which the pixels PX are not arranged.
- the display device 1 is of a top emission type that emits light upward, and a base material 10, a resin layer 12, a barrier layer 3 (base coat layer), and a TFT in this order from the bottom. It includes a layer 4, a light emitting element layer 5, a sealing layer 6, an adhesive layer 38, and a functional film 39.
- PET polyethylene terephthalate
- the barrier layer 3 is a layer that prevents moisture and impurities from reaching the TFT layer 4 and the light emitting element layer 5 when the display device is used.
- the TFT layer 4 includes a semiconductor film 15, an inorganic insulating film 16 formed above the semiconductor film 15, a gate electrode G formed above the inorganic insulating film 16, and a layer formed above the gate electrode G.
- a transistor Tr (light emission control transistor) is configured to include the semiconductor film 15, the inorganic insulating film 16 (gate insulating film), and the gate electrode G.
- the source electrode S is connected to a source region of the semiconductor film 15, and the drain electrode D is connected to a drain region of the semiconductor film 15.
- the semiconductor film 15 is made of, for example, low-temperature polysilicon (LTPS) or an oxide semiconductor.
- FIG. 2 shows a TFT having the semiconductor film 15 as a channel in a top gate structure.
- the inorganic insulating films 16, 18, and 20 can be composed of, for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a stacked film of these films formed by a CVD method.
- the flattening film (interlayer insulating film) 21 can be made of a coatable photosensitive organic material such as polyimide and acrylic.
- the gate electrode G, the source electrode S, the drain electrode D, and the terminal are made of, for example, aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper ( It is composed of a single-layer film or a laminated film of a metal containing at least one of Cu).
- the light emitting element layer 5 (for example, an organic light emitting diode layer) includes an anode electrode 22 (first electrode) formed above the planarizing film 21 and a pixel SX in an active area (an area overlapping with the light emitting element layer 5). It includes an edge cover 23, a light emitting layer 24 formed above the anode electrode 22, and a cathode electrode 25 (second electrode) formed above the light emitting layer 24.
- the electro-optical element including the anode electrode 22, the light emitting layer 24, and the cathode electrode 25 constitutes a light emitting element (for example, an organic light emitting diode: OLED).
- the anode electrode 22 and the cathode electrode 25 are a pair of electrodes, and may be arranged in a reverse relationship to the positional relationship shown in FIG.
- the edge cover 23 covers the end of the anode electrode 22.
- An opening H for exposing the surface of the anode electrode 22 is formed in the edge cover 23.
- the light-emitting layer 24 is formed in an opening H (light-emitting region) that is a region surrounded by the edge cover 23 by a vapor deposition method or an inkjet method.
- the light emitting layer 24 and the anode electrode 22 are in contact in the opening H. The details of the opening H and the light emitting layer 24 will be described later.
- the light emitting element layer 5 is an organic light emitting diode (OLED) layer, for example, a hole injection layer, a hole transport layer, and a light emitting layer 24 are provided above the bottom surface of the edge cover 23 (the portion where the anode electrode 22 is exposed). , An electron transport layer, and an electron injection layer.
- a layer other than the light emitting layer 24 can be a common layer.
- the light emitting layer 24 is provided for each pixel PX.
- the anode electrode 22 is made of, for example, a laminate of ITO (Indium Tin In Oxide) and an alloy containing Ag, and has light reflectivity.
- the anode electrode 22 is provided in an island shape for each pixel PX (detailed later).
- the cathode electrode 25 can be made of a light-transmitting conductive material such as ITO and IZO (Indium Zinc Oxide).
- the cathode electrode 25 is provided commonly to a plurality of pixels PX. In other words, the cathode electrode 25 is provided continuously over each pixel PX.
- the light emitting element layer 5 is an OLED layer
- holes and electrons are recombined in the light emitting layer 24 by the driving current between the anode electrode 22 and the cathode electrode 25, and the excitons generated by the recombination fall to the ground state.
- Light is emitted. Since the cathode electrode 25 is translucent and the anode electrode 22 is light-reflective, the light emitted from the light-emitting layer 24 goes upward and becomes top emission.
- the light emitting element layer 5 is not limited to forming an OLED element, but may be an inorganic light emitting diode or a quantum dot light emitting diode.
- the sealing layer 6 is translucent, and has an inorganic sealing film 26 covering the cathode electrode 25, an organic sealing film 27 formed above the inorganic sealing film 26, and an inorganic covering the organic sealing film 27. And a sealing film 28.
- the inorganic sealing films 26 and 28 can be formed of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a stacked film thereof formed by CVD using a mask.
- the organic sealing film 27 is a light-transmitting organic film that is thicker than the inorganic sealing films 26 and 28, and can be made of a photosensitive organic material that can be applied, such as polyimide or acrylic.
- the ink containing such an organic material is inkjet-coated on the inorganic sealing film 26, it is cured by UV irradiation.
- the sealing layer 6 covers the light emitting element layer 5 and prevents penetration of foreign matters such as water and oxygen into the light emitting element layer 5.
- the functional film 39 has, for example, an optical compensation function, a touch sensor function, a protection function, and the like.
- the display device 1 further includes a source driver 41, a gate driver 42, a high-level power supply circuit (power supply circuit) 43, a low-level power supply circuit (not shown), a plurality of source lines S (m), A plurality of gate lines G (n), a plurality of high-level power supply lines 51, a first power supply bus line 54, a second power supply bus line 53, a low-level power supply line (not shown), and the like are provided.
- the source driver 41, the gate driver 42, the high-level power supply circuit 43, and the low-level power supply circuit are formed outside the display area.
- the high-level power supply circuit 43 is a circuit that supplies a high-level power supply voltage ELVDD that is a constant voltage to each pixel PX.
- the low-level power supply circuit is a circuit that supplies a low-level power supply voltage ELVSS to each pixel PX at a constant voltage that is lower than the high-level power supply voltage ELVDD.
- the source wiring S (m) is formed in the same layer as the drain electrode D and the source electrode S of the transistor Tr (FIG. 2), and is connected to the source electrode S.
- the m source wirings S (m) are formed so as to be parallel to each other.
- the gate wiring G (n) is formed in the same layer as the gate electrode G of the transistor Tr (FIG. 2), and is connected to the gate electrode G.
- the n gate lines G (n) are formed so as to be parallel to each other.
- a source driver 41 is connected to one end of the source line S (m), and a gate driver 42 is connected to one end of the gate line G (n).
- the first power supply bus line 54 is connected to the high-level power supply circuit 43, and extends from the high-level power supply circuit 43 along the edge of the display area.
- the first power supply bus line 54 connects the first ends 51 a on the same side of both ends of each high-level power supply line 51.
- the high-level power supply voltage ELVDD supplied from the high-level power supply circuit 43 is supplied to each high-level power supply line 51 through the first power supply bus line 54.
- the second power supply bus line 53 extends along the edge of the display area opposite to the first power supply bus line 54 via the display area.
- the second power supply bus line 53 connects between the second ends 51b, which are ends opposite to the first ends 51a, of both ends of each high-level power supply line 51.
- the high-level power supply voltage ELVDD supplied from the high-level power supply circuit 43 is supplied to the second power supply bus line 53 through the first power supply bus line 54 and each of the high-level power supply lines 51.
- the first power supply bus line 54 is a driver provided in the display device 1 (corresponding to the driver 102 shown in FIG. 8).
- the second power supply bus line 53 is a bus line farther from the driver (the driver 102 shown in FIG. 8).
- the high-level power supply line 51 is formed in parallel with the source line S (m) in the present embodiment.
- the m high-level power supply lines 51 are also formed in parallel with each other.
- the high-level power supply line 51 is a wiring for supplying a high-level power supply voltage ELVDD that is a constant voltage to each pixel PX.
- Each high-level power supply line 51 has a first end 51a and a second end 51b which are both ends.
- Each first end 51a is connected to the first power supply bus line 54, so that adjacent first ends 51a are connected to each other. That is, each first end 51a is an end closer to the first power supply bus line 54.
- Each high-level power supply line 51 extends from the first end 51 a in a direction away from the first power supply bus line 54.
- Each second end 51b is connected to the second power supply bus line 53, so that adjacent second ends 51b are connected to each other.
- Each second end 51b is an end opposite to the first end 51a, and is an end far from the first power supply bus line 54 to which the first end 51a is connected. That is, of the two ends of the high-level power supply line 51, the first end 51 a is an end closer to the path from the high-level power supply circuit 43, and the second end 51 b is a path from the high-level power supply circuit 43. Is the far end.
- each high-level power supply line 51 increases because the width closer to the first end 51a is smaller than that closer to the second end 51b. ing. In the opening H of the edge cover 23, the area of each high-level power line 51 near the first end 51a is smaller than the area near the second end 51b.
- FIG. 3 is a diagram illustrating a configuration of the pixel circuit 62 of the display device 1 according to the first embodiment.
- FIG. 3 shows a configuration of the pixel circuit 62 corresponding to m columns and n rows. Note that the configuration of the pixel circuit 62 described here is an example, and another known configuration can be adopted.
- a plurality of source lines S (m) and a plurality of gate lines G (n) orthogonal to these are arranged.
- a plurality of light emission control lines EM (n) are provided so as to correspond one-to-one with the plurality of gate lines G (n).
- a pixel circuit 62 is provided in the display area so as to correspond to an intersection between the plurality of source lines S (m) and the plurality of gate lines G (n).
- the organic EL element (electro-optical element) OLED shown in FIG. 3 corresponds to the light emitting element layer 5 shown in FIG.
- a power supply line common to each pixel circuit 62 is formed. More specifically, a high-level power supply line 51 for supplying a high-level power supply voltage ELVDD for driving the organic EL element OLED, a low-level power supply line for supplying a low-level power supply voltage ELVSS for driving the organic EL element OLED, And a power supply line for supplying the initialization voltage Vini (hereinafter, referred to as “initialization power supply line”).
- the high-level power supply voltage ELVDD is supplied from the high-level power supply circuit 43.
- the low-level power supply voltage ELVSS and the initialization voltage Vini are supplied from a power supply circuit (not shown).
- the pixel circuit 62 is supplied with the high-level power supply voltage ELVDD from the high-level power supply line 51, and controls a signal supplied to the light emitting layer 24 (FIGS. 1 and 2) included in the organic EL element OLED.
- the pixel circuit 62 includes one organic EL element OLED, six transistors T1 to T6, and one capacitor C1.
- the transistors T1 to T6 are p-channel transistors.
- the capacitor C1 is a capacitive element including two electrodes (a first electrode and a second electrode).
- the transistor T1 is a drive transistor
- the transistor T2 is a write control transistor
- the transistor T3 is a power supply control transistor
- the transistor T4 is a light emission control transistor
- the transistor T5 is a threshold voltage compensation transistor
- the transistor T6 is an initial transistor. Transistor.
- the high-level power supply circuit 43 is connected to the capacitor C1 and the transistor T3 via the first power supply bus line 54 and the high-level power supply line 51.
- the organic EL element OLED can be considered as a diode including the anode electrode 22 (FIG. 2) and the cathode electrode 25 (FIG. 2).
- a voltage corresponding to an image to be displayed is applied to the anode electrode 22.
- the cathode electrode 25 is supplied with a low-level power supply voltage ELVSS which is a constant voltage different from the high-level power supply voltage ELVDD.
- the anode electrode 22 of the organic EL element OLED is connected to the transistor T4, the transistor T4 is connected to the transistor T5, and the transistor T5 is connected to the capacitor C1.
- the source wiring S (m) is connected to the transistor T2, which is connected to the transistor T3, and the transistor T3 is connected to the high-level power supply line 51 and the capacitor C1.
- the capacitor C1 and the transistors T1 to T5 constitute a voltage conversion circuit 63.
- the voltage conversion circuit 63 is connected to the high-level power supply line 51 and the anode 22 of the organic EL element OLED.
- the voltage conversion circuit 63 converts the high-level power supply voltage ELVDD supplied from the high-level power supply line 51 into a voltage corresponding to the gradation level of an image (display image) to be displayed, and a voltage corresponding to the converted display image. Is supplied to the anode electrode 22 of the organic EL element OLED.
- the transistor T6 When a gate signal is input from the gate line G (n-1), the transistor T6 whose gate electrode is connected to the gate line G (n-1) switches from off to on, and initialization supplied to the transistor T6 The capacitor C1 is initialized by the voltage Vini. Then, the transistor T6 switches from on to off. As a result, the high-level power supply voltage ELVDD is supplied from the high-level power supply circuit 43 to the capacitor C1 via the high-level power supply line 51, and charge is accumulated in the capacitor C1.
- the transistors T4 and T3 When a light emission control signal is input from the light emission control line EM (n), the transistors T4 and T3 whose gate electrodes are connected to the light emission control line EM (n) are switched from off to on.
- the transistors T5 and T2 whose gate electrodes are connected to the gate line G (n) are switched from off to on.
- the electric charge stored in the capacitor C1 is extracted to the source line S (m) by a predetermined amount via the transistors T3 and T2, and is output to the organic EL element OLED by the remaining electric charge stored in the capacitor C1.
- a voltage corresponding to the displayed image is supplied to the organic EL element OLED via the transistors T5 and T4.
- the light emitting layer 24 emits light.
- the display device 1 includes the high-level power supply lines 51 connected to the high-level power supply circuit 43 via the first power supply bus line 54 and the pixels arranged in the pixels PX. And a circuit 62.
- the pixel circuit 62 is supplied with the high-level power supply voltage ELVDD supplied from the high-level power supply line 51 and emits light at the predetermined luminance according to the display image by causing the light emitting layer 24 included in the organic EL element OLED to emit light. I do.
- each high-level power supply line 51 is an end connected to the first power supply bus line 54 (that is, an end closer to the first power supply bus line 54).
- the second end 51b on the opposite side is an end farther from the first power supply bus line 54.
- Each high-level power supply line 51 is supplied with a constant high-level power supply voltage ELVDD from the high-level power supply circuit 43 via a first power supply bus line 54.
- the second end where the resistance value due to the wiring resistance is integrated more than the first end 51a which is the end closer to the high-level power supply circuit 43.
- 51b has a larger resistance value.
- the resistance value on the second end 51b side is large, the voltage supplied from the voltage conversion circuit 63 to the anode electrode 22 included in the pixel PX near the second end 51b becomes lower than the voltage corresponding to the display image, The light quantity per unit area of the light emitting layer 24A near the second end 51b tends to be lower than the light quantity per unit area of the light emitting layer 24B near the first end 51a.
- each high-level power supply line 51 when the line width of each high-level power supply line 51 is constant, the second level farther from the high-level power supply circuit 43 than the first end 51 a closer to the high-level power supply circuit 43 in each high-level power supply line 51. The voltage is more likely to decrease near the end 51b. For this reason, when the line width of the high-level power supply line 51 is constant, the luminance of the pixel PX near the second end 51b is higher than the luminance of the pixel PX near the first end 51a of the high-level power supply line 51. Get dark.
- each high-level power supply line 51 in each of the high-level power supply lines 51, the vicinity of the first end 51a on the side to which the high-level power supply voltage ELVDD is supplied among the both ends. Is larger than the resistance value per unit length near the opposite second end 51b.
- each high-level power supply line 51 has an area per unit length near the first end 51a near the second end 51b. It is smaller than the area per unit length. More specifically, when the display area of the display device 1 is viewed from the normal direction, the width L0 of the first end 51a of each high-level power supply line 51 is smaller than the width L1 of the second end 51b.
- each high-level power supply line 51 it is possible to suppress the variation in the resistance value from the first end 51a to the second end 51b. Accordingly, it is possible to suppress a variation between the luminance of the pixel PX near the first end 51a and the luminance of the pixel PX near the second end 51b in the high-level power supply line 51. As a result, it is possible to suppress variations in the brightness of each pixel PX in the entire display area.
- the width of the high-level power supply line 51 gradually decreases from the second end 51b to the first end 51a.
- the resistance value gradually increases from the second end 51b to the first end 51a. Accordingly, in each high-level power supply line 51, the high-level power supply voltage ELVDD can be stably supplied from the high-level power supply circuit 43 from the first end 51a to the second end 51b.
- the width L4 of the first power supply bus line 54 is larger than the width L3 of the second power supply bus line 53. As described above, by increasing the width L4 of the first power supply bus line 54 on the side closer to the high-level power supply circuit 43 among the first power supply bus line 54 and the second power supply bus line 53, The high-level power supply voltage ELVDD can be supplied to each high-level power supply line 51.
- the width L3 of the second power supply bus line 53 is larger than the widest width L1 of each high-level power supply line 51.
- the high-level power supply voltage ELVDD can be stably supplied even between the second ends 51b of the high-level power supply lines 51.
- the second power supply bus line 53 has a function of keeping the potential of each high-level power supply line 51 on the second end 51b side constant. Therefore, it is preferable that the width L3 of the second power supply bus line 53 is as large as possible, but it is not necessary to make the width L4 as large as the width L4 of the first power supply bus line 54. By making the width L3 of the second power supply bus line 53 smaller than the width L4 of the first power supply bus line 54, the frame of the display device 1 can be narrowed.
- the line widths of the high-level power supply line 51, the second power supply bus line 53, and the first power supply bus line 54 are set such that width L0 ⁇ width L1 ⁇ width L3 ⁇ width L4. I have.
- each high-level power supply line 51 in at least a partial section from the first end 51a to the second end 51b, the resistance value per unit length is changed from the second end 51b side to the first end 51a. It only has to be larger toward the side.
- each high-level power supply line 51 has an area per unit length of the section on the first end 51a side in at least a part of the section from the first end 51a to the second end 51b.
- the area of the section on the side of the two ends 51b may be smaller than the area per unit length. More specifically, when the display area of the display device 1 is viewed from the normal direction, each high-level power supply line 51 has a first level in at least a partial section from the first end 51a to the second end 51b.
- the width of the section on the end 51a side may be smaller than the width of the section on the second end 51b side.
- each high-level power supply line 51 the resistance value on the side of the first end 51a to which the high-level power supply voltage ELVDD is supplied can be increased. It is possible to emit light stably at a luminance according to the display image.
- each of the high-level power lines 51 gradually extends from the first end 51a to the second end 51b in at least a part of the section from the first end 51a to the second end 51b.
- the width may be increased.
- the resistance near the second end 51b whose resistance is increased by the wiring resistance can be sufficiently reduced. This also enables the high-level power supply circuit 43 to stably supply the high-level power supply voltage ELVDD from the first end 51a to the second end 51b in each high-level power supply line 51.
- the high-level power supply line 51 is arranged for each pixel from the power supply circuit. Any wiring may be used as long as it supplies voltage or current to the pixel electrode.
- the electro-optical element includes a pixel electrode, a counter electrode, and a liquid crystal layer interposed between the pixel electrode and the counter electrode.
- the transmittance of transmitting light from the backlight is controlled by the potential difference between the pixel electrode and the counter electrode.
- FIG. 4 is a plan view illustrating a configuration of the pixel PX according to the first embodiment.
- 4A illustrates a configuration of a pixel PX near the second end 51b of the high-level power supply line 51
- FIG. 4B illustrates a configuration of a pixel PX near the first end 51a of the high-level power supply line 51. Represents the structure.
- the area of the opening HA which is the opening H near the second end 51 b, is The opening HB near the first end 51a is larger than the area of the opening HB.
- the light emitting layer 24 is provided above the edge cover 23.
- the light emitting layer 24 is formed so as to completely fill at least the opening H.
- the light emitting layer 24 may be provided on the edge cover 23 along the edge of the opening H.
- the area of the light emitting layer 24 is larger than the area of the opening H.
- the range of the light emitting layer 24 that overlaps the opening H contributes to the display of pixels in the display area. That is, in the light emitting layer 24, a region mainly in contact with the anode electrode 22 in the opening H emits light.
- the light emitting layer 24 included in the pixel PX provided with the opening HA is referred to as a light emitting layer 24A
- the light emitting layer included in the pixel PX provided with the opening HB is referred to as a light emitting layer 24B. is there.
- the area of the opening HA included in the pixel PX provided with the light emitting layer 24A is different from the area of the opening HB included in the pixel PX provided with the light emitting layer 24B.
- the light emitting layers 24, that is, the light emitting layer 24A and the light emitting layer 24B have the same shape and the same size when viewed from the normal direction of the substrate surface.
- the “same shape and the same size” means that the light emitting material of the light emitting layer 24 is vapor-deposited on each pixel PX of the display area using a mask having a mask pattern of the same shape and the same size. This means that the light-emitting layers 24 having the same shape and the same size are consequently formed in each pixel PX included in the display area. Therefore, the light emitting layer 24A and the light emitting layer 24B do not necessarily have to have completely the same shape and the same size.
- the high-level power supply line 51 is higher in the high-level power supply line than the first end 51 a closer to the high-level power supply circuit 43. In the vicinity of the second end 51b far from the circuit 43, the voltage tends to decrease due to the integration of the wiring resistance. Therefore, when the line width of the high-level power supply line 51 is constant, the luminance of the light-emitting layer 24A near the second end 51b is lower than the luminance of the light-emitting layer 24B near the first end 51a of the high-level power supply line 51. It gets darker.
- the area of the opening HA near the second end 51b is equal to the area of the opening HB near the first end 51a. Is larger than the area. In other words, the distance W0 between the openings HB and HB is greater than the distance W1 between the openings HA and HA between the adjacent openings H across the high-level power supply line 51.
- the difference between the luminance of the light emitting layer 24B near the second end 51b and the luminance of the light emitting layer 24A near the first end 51a can be suppressed. As a result, it is possible to suppress variations in the brightness of each pixel PX in the entire display area.
- Embodiment 2 of the present invention will be described below.
- members having the same functions as those described in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
- FIG. 5 is a plan view illustrating a configuration of a display device 1A according to Embodiment 2 of the present invention.
- the display device 1A has a configuration in which the display device 1 (FIG. 1 and the like) has the same area from the opening HA arranged along the high-level power supply line 51 to the opening HB. That is, the opening H has the same area as the entire display region.
- the distance W1 between the openings HA and HA and the distance W0 between the openings HB and HB adjacent to each other across the high-level power supply line 51 are the same. That is, the distance between the openings H, which are adjacent to each other across the high-level power supply line 51, is the same over the entire display area.
- Each high-level power supply line 51 has a width L1 near the second end 51b is wider than a width L0 near the first end 51a. Further, each high-level power supply line 51 is gradually widened from the first end 51a to the second end 51b. In other words, the resistance of each high-level power line 51 gradually decreases from the first end 51a to the second end 51b. Even with such a display device 1A, it is possible to suppress variations in the brightness of each pixel PX in the entire display area.
- Embodiment 3 of the present invention will be described below.
- members having the same functions as the members described in Embodiments 1 and 2 are denoted by the same reference numerals, and description thereof will be omitted.
- FIG. 6 is a plan view illustrating a configuration of a display device 1B according to Embodiment 3 of the present invention.
- the display device 1B replaces the high-level power supply line 51, the first power supply bus line 54, the second power supply bus line 53, the high-level power supply circuit 43, and the light emitting layers 24A and 24B of the display device 1 (FIG. 1 and the like). It includes level power supply lines 51B1, 51B2, first power supply bus lines 54B1, 54B2, second power supply bus lines 53B1, 53B2, high-level power supply circuits 43B1, 43B2, and light emitting layers 24A1, 24A2, 24B1, 24B2. Other configurations of the display device 1B are the same as those of the display device 1.
- the first power bus line 54B1 is connected to the high-level power circuit 43B1 and extends from the high-level power circuit 43B1 along the edge of the display area.
- the first power supply bus line 54B1 connects between the first ends 51B1a on the same side of each high-level power supply line 51B1.
- the high-level power supply voltage ELVDD supplied from the high-level power supply circuit 43B1 is supplied to each high-level power supply line 51B1 through the first power supply bus line 54B1.
- the second power bus line 53B1 extends along the edge of the display area opposite to the first power bus line 54B1 via the display area.
- the second power supply bus line 53B1 connects the second ends 51B1b of the high-level power supply lines 51B1 opposite to the first end 51B1a.
- the high-level power supply voltage ELVDD supplied from the high-level power supply circuit 43B1 is supplied to the second power supply bus line 53B1 through the first power supply bus line 54B1 and each high-level power supply line 51
- the first power supply bus line 54B2 is connected to the high-level power supply circuit 43B2, extends from the high-level power supply circuit 43B2, and extends along the second power supply bus line 53B1.
- the first power supply bus line 54B2 connects between the first ends 51B2a on the same side of each high-level power supply line 51B2.
- the high-level power supply voltage ELVDD supplied from the high-level power supply circuit 43B2 is supplied to each high-level power supply line 51B2 through the first power supply bus line 54B2.
- the second power supply bus line 53B2 extends along the first power supply bus line 54B1 while facing the edge of the display area opposite to the first power supply bus line 54B2 via the display area.
- the second power supply bus line 53B2 connects between the second ends 51B2b, which are ends of the high-level power supply lines 51B2 opposite to the first ends 51B2a.
- the high-level power supply voltage ELVDD supplied from the high-level power supply circuit 43B2 is supplied to the second power supply bus line 53B2 through the first power supply bus line 54B2 and each high-level power supply line 51B2.
- the high-level power supply lines 51B1 and the high-level power supply lines 51B2 are alternately arranged.
- the high-level power supply line 51B1 is an odd-numbered column high-level power supply line
- the high-level power supply line 51B2 is an even-numbered column high-level power supply line.
- Each high-level power supply line 51B1 has a first end 51B1a and a second end 51B1b, which are both ends.
- the first ends 51B1a are connected to each other by being connected to the first power supply bus line 54B1. That is, each first end 51B1a is an end closer to the first power supply bus line 54B1.
- Each high-level power supply line 51B1 extends from the first end 51B1a in a direction away from the first power supply bus line 54B1.
- Each second end 51B1b is connected to the second power supply bus line 53B1, so that the adjacent second ends 51B1b are connected to each other.
- Each second end 51B1b is an end opposite to the first end 51B1a, and is an end far from the first power supply bus line 54B1 to which the first end 51B1a is connected. That is, of the two ends of the high-level power supply line 51B1, the first end 51B1a is the end on the side closer to the path from the high-level power supply circuit 43B1, and the second end 51B1b is the path from the high-level power supply circuit 43B1. Is the far end.
- Each high-level power supply line 51B2 has a first end 51B2a and a second end 51B2b which are both ends.
- the first ends 51B2a are connected to each other by being connected to the first power bus line 54B2. That is, each first end 51B2a is an end closer to the first power supply bus line 54B2.
- Each high-level power supply line 51B2 extends from the first end 51B2a in a direction away from the first power supply bus line 54B2.
- Each second end 51B2b is connected to the second power supply bus line 53B2, so that adjacent second ends 51B2b are connected to each other.
- Each second end 51B2b is an end opposite to the first end 51B2a, and is an end far from the first power supply bus line 54B2 to which the first end 51B2a is connected. That is, of both ends of the high-level power supply line 51B2, the first end 51B2a is an end closer to the path from the high-level power supply circuit 43B2, and the second end 51B2b is a path from the high-level power supply circuit 43B2. Is the far end.
- each high-level power supply line 51B1 gradually increases from the width L0 of the first end 51B1a to the width L1 of the second end 51B1b. For this reason, in each high-level power supply line 51B1, it is possible to suppress the variation of the resistance value from the first end 51B1a to the second end 51B1b. Accordingly, it is possible to suppress a variation between the luminance of the pixel PX near the first end 51B1a and the luminance of the pixel PX near the second end 51B1b in the high-level power supply line 51B1. As a result, it is possible to suppress variations in the brightness of each pixel PX in the entire display area.
- each high-level power supply line 51B2 gradually increases from the width L0 of the first end 51B2a to the width L1 of the second end 51B2b. For this reason, in each high-level power supply line 51B2, variation in the resistance value from the first end 51B2a to the second end 51B2b can be suppressed. Accordingly, it is possible to suppress a variation between the luminance of the pixel PX near the first end 51B2a and the luminance of the pixel PX near the second end 51B2b in the high-level power supply line 51B2. As a result, it is possible to suppress variations in the brightness of each pixel PX in the entire display area.
- the adjacent high-level power lines 51B1 and 51B2 are formed in a comb-like shape in which the positions of the first ends 51B1a and 51B2a and the second ends 51B1b and 51B2b are inverted. I have. That is, the first end 51B1a of the high-level power supply line 51B1 is adjacent to the second end 51B2b of the high-level power supply line 51B2, and the second end 51B1b of the high-level power supply line 51B1 and the high-level power supply line 51B2. The first end 51B2a is adjacent.
- a high-level power supply voltage ELVDD which is a constant voltage with a reduced voltage value, is supplied to each pixel PX from both directions of the pixels PX arranged in the display area.
- the high-level power supply voltage ELVDD to the high-level power supply lines 51B1 and 51B2 from the plurality of high-level power supply circuits 43B1 and 43B2.
- the size of each of the high-level power supply circuits 43B1 and 43B2 can be reduced as compared with the case where the high-level power supply voltage ELVDD is supplied from one power supply circuit to all the high-level power supply lines. For this reason, the degree of freedom in the position where the high-level power supply circuits 43B1 and 43B2 are arranged can be increased. In other words, the degree of freedom in circuit design can be increased.
- the area of the opening HA which is the opening H near the second end 51B1b, is the opening H near the first end 51B1a. It is larger than the area of a certain opening HB.
- the light emitting layer included in the pixel PX provided with the opening HA is referred to as the light emitting layer 24A1
- the light emitting layer included in the pixel PX provided with the opening HB is provided.
- the layer may be referred to as a light emitting layer 24B1.
- the area of the opening HA near the second end 51B1b is larger than the area of the opening HB near the first end 51B1a. Therefore, the difference between the luminance of the light emitting layer 24B1 near the second end 51B1b and the luminance of the light emitting layer 24A1 near the first end 51B1a can be suppressed.
- the area of the opening HA which is the opening H near the second end 51B2b, is the opening H near the first end 51B2a. It is larger than the area of a certain opening HB. The area gradually increases from the opening HB to the opening HA.
- the light emitting layer included in the pixel PX provided with the opening HA is referred to as a light emitting layer 24A2
- the light emitting layer included in the pixel PX provided with the opening HB is provided.
- the layer may be referred to as a light emitting layer 24B2.
- the area of the opening HA near the second end 51B2b is larger than the area of the opening HB near the first end 51B2a.
- the area gradually increases from the opening HB to the opening HA. Therefore, the difference between the luminance of the light emitting layer 24B2 near the second end 51B2b and the luminance of the light emitting layer 24A2 near the first end 51B2a can be suppressed.
- the distance between the openings H and H (the distance between the openings HA and HB) adjacent to each other across the high-level power supply line 51B1 or 51B2 is the same as the high-level power supply line 51B1 or the high-level power supply line 51B2. It is constant along the level power supply line 51B2. That is, the distance between the openings H and H (the distance between the openings HA and HB) adjacent to each other across the high-level power supply line 51B1 or 51B2 is the same in the entire display area.
- Embodiment 4 of the present invention will be described below.
- members having the same functions as those described in Embodiments 1 to 3 are denoted by the same reference numerals, and description thereof is omitted.
- FIG. 7 is a plan view illustrating the configuration of the high-level power supply line 51C of the display device 1C according to Embodiment 4 of the present invention.
- the display device 1 (FIG. 1 and the like) may include a high-level power supply line 51C shown in FIG.
- the configuration of the display device 1C is the same as that of the display device 1 except that the high-level power line 51 is changed from the display device 1 to the high-level power line 51C.
- the high-level power supply line 51C has a constant width L1 from the first end 51Ca to the second end 51Cb, but adjusts a resistance value in at least a part of the section from the first end 51Ca to the second end 51Cb. Notches 51Cd are formed.
- the area of the plurality of notches 51Cd included per unit length P near the first end 51Ca of the high-level power supply line 51C is included per unit length P near the second end 51Cb of the high-level power supply line 51C. Larger than the area of the plurality of cutouts 51Cd.
- FIG. 7 when the substrate surface is viewed from the normal direction, the area of each notch 51Cd is the same, and the notch 51Cd included per unit length P near the first end 51Ca of the high-level power supply line 51C is formed.
- An example is shown in which the number is larger than the number of notches 51Cd included per unit length P near the second end 51Cb of the high-level power supply line 51C.
- the area of the notch 51Cd included per unit length P is defined as an area (P ⁇ L1) assuming that the width of the unit length P of the high-level power supply line 51C is constant at the width L1. This is a decrease in the area of the high-level power supply line 51C per unit length P.
- each high-level power supply line 51C is configured such that the area per unit length P near the first end 51Ca is smaller than the area per unit length P near the second end 51Cb. Therefore, in each high-level power supply line 51C, the resistance value per unit length P near the first end 51Ca is larger than the resistance value per unit length P near the second end 51Cb. Thus, it is possible to prevent the value of the high-level power supply voltage ELVDD near the second end 51Cb from becoming smaller than the value of the high-level power supply voltage ELVDD near the first end 51Ca.
- Each high-level power supply line 51C has a notch 51Cd included in a unit length P of the section on the first end 51Ca side in at least a part of the section from the first end 51Ca to the second end 51Cb.
- the area only needs to be smaller than the area of the notch 51Cd included per unit length P in the section on the second end 51Cb side.
- the notch 51Cd is provided in each high-level power supply line 51C, the area of the high-level power supply line 51C per unit length P of the section on the first end 51Ca side is reduced on the second end 51Cb side. It is sufficient that the area is smaller than the area of the high-level power supply line 51C per unit length P of the section.
- Display device 1, 1A to 1C Display device 5 Light emitting element layer 6 Sealing layer 10 Base material 12 Resin layer 15 Semiconductor films 16, 18, 20 Inorganic insulating film 21 Flattening film 22 Anode electrode (first electrode) 23 Edge cover 24, 24A, 24B, 24A1, 24A2, 24B1, 24B2 Light emitting layer 25 Cathode electrode (second electrode) 26, 28 Inorganic sealing film 27 Organic sealing film 38 Adhesive layer 39 Functional film 41 Source driver 42 Gate driver 43, 43B1, 43B2 High-level power supply circuit (power supply circuit) 51, 51B1, 51B2, 51C, high-level power supply line (power supply line) 51a, 51B1a, 51B2a, 51Ca First end 51b, 51B1b, 51B2b, 51Cb Second end 53, 53B1, 53B2 Second power bus line 54, 54B1, 54B2 First power bus line 62 Pixel circuit 63 Voltage conversion circuit C1 Capacitors T1 to T6, Tr transistor
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Abstract
表示デバイス(1)のハイレベル電源線(51)は、第1電源バスライン(54)と接続された第1端部(51a)から逆側の第2端部(51b)へ至る少なくとも一部区間において、単位長さ当たりの抵抗値が、第2端部(51b)側から第1端部(51a)側にかけて大きくなっている。これにより、各画素の輝度のバラツキを抑制する。
Description
本発明は、表示デバイスに関する。
特許文献1のEL(エレクトロルミネッセンス)パネルでは、走査ドライバICに接続された複数の走査電極と、駆動ドライバICに接続された複数の駆動電極とが交差している。そして、駆動電極の配線抵抗を、走査ドライバICに近い側では相対的に大きい抵抗とし、走査ドライバICに遠い側では相対的に小さい抵抗としている。
特許文献1によると、これにより、走査ドライバICに接続されている走査電極の配線抵抗によって生じる、矩形波である上記駆動ドライバICの出力電圧の波形のなまりを抑制できるとされている。
表示デバイス等の各種の表示デバイスでは、走査ドライバICおよび駆動ドライバIC以外にも、各画素の階調に応じた電圧を生成するための一定電圧を供給する電源回路が配置される。電源回路には、複数の電源線が接続されており、各電源線は、電源回路から離れる方向に延伸する。
そして、各電源線に供給される一定電圧から、画素毎に電圧が調整されて、当該調整された電圧が各画素電極に供給される。
図8に示す表示デバイス101には、画素がマトリクス状に配置された表示領域105に隣接して、各画素に一定電圧を各画素に供給するための電源回路が搭載されたドライバ102が配置されている。図示しないが、表示領域105には、ドライバ102と一方の端部が接続され、他方の端部にかけてドライバ102から離れる方向に延伸して各電源線が配置されている。
各画素に含まれ画素電極からの印加電圧によって発光する発光層の面積を、ドライバ102に近い側から遠い側にかけて全て一定にし、また、各電源線の幅を、ドライバ102に近い側から遠い側にかけて一定にする。すると、各電源線において、ドライバ102に近い側近傍よりも遠い側近傍の方が、配線抵抗が積算されることで抵抗値が上昇し、画素電極に供給される電圧値が低くなる。この結果、表示領域105における、ドライバ102から遠い側の領域Zでは画素の輝度が暗くなる。この結果、表示領域105全体として輝度バラツキが生じる。
特許文献1では、この電源線の配線抵抗について何ら考慮されていない。本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、各画素の輝度のバラツキが抑制された表示デバイスを得ることである。
上記の課題を解決するために、本発明の一態様に係る表示デバイスは、一対の電極である第1電極および第2電極を含む電気光学素子を有する画素が配列された表示領域を有する表示デバイスであって、上記各第1電極に供給される電圧の供給源である電源回路と、上記電源回路と接続されることで当該電源回路から一定電圧が供給される、上記表示領域の縁に沿って延伸する第1電源バスラインと、上記表示領域を介して、上記第1電源バスラインと対向配置されている第2電源バスラインと、上記第1電源バスラインから、上記表示領域に向かって分岐し、上記第2電源バスラインと接続されている複数の電源線とを備え、上記各電源線は、上記電源回路から上記一定電圧が供給されてくる側の端部である第1端部と、上記第1端部とは逆側の端部である第2端部とを有し、上記各電源線は、上記第1端部から上記第2端部へ至る少なくとも一部区間において、単位長さ当たりの抵抗値が、上記第2端部側から上記第1端部側にかけて大きくなっていることを特徴とする。
上記の課題を解決するために、本発明の一態様に係る表示デバイスは、一対の電極である第1電極および第2電極を含む電気光学素子を有する画素が配列された表示領域を有する表示デバイスであって、上記第1電極は画素毎に設けられており、上記第2電極は複数の上記画素に共通して設けられており、上記電気光学素子は、さらに、上記第1電極と上記第2電極との間であって画素毎に設けられた発光層を含み、さらに、当該第1電極の端部を覆い、当該第1電極を露出させる開口が形成されたエッジカバーを上記第1電極の上層に備え、上記各第1電極に供給される電圧の供給源である電源回路と、上記電源回路と接続されることで当該電源回路から一定電圧が供給される電源線と、上記各画素に配置され、上記電気光学素子、上記第1電極および上記第2電極を含み、上記電源線から上記一定電圧が供給され、上記第1電極に与える信号を制御する画素回路とを備え、上記各電源線は、上記行方向または列方向に並ぶ各画素に沿って延伸しており、上記電源回路から上記一定電圧が供給されてくる側の端部である第1端部と、当該第1端部とは逆側の端部である第2端部とを有し、上記各電源線における上記第1端部から上記第2端部へ至る少なくとも一部区間に隣接して並ぶ画素のうち、上記第2端部側の上記画素に含まれる上記開口の面積は、上記第1端部側の上記画素に含まれる上記開口の面積より大きく、上記第2端部側の上記画素に含まれる上記発光層と、上記第1端部側の上記画素に含まれる上記発光層とは、同一の形状かつ同一の大きさであることを特徴とする。
本発明の一態様によれば、各画素の輝度のバラツキが抑制された表示デバイスを得ることができる。
〔実施形態1〕
以下において、「同層」とは同一のプロセスにて形成されていることを意味し、「下層」とは、比較対象の層よりも先のプロセスで形成されていることを意味し、「上層」とは比較対象の層よりも後のプロセスで形成されていることを意味する。
以下において、「同層」とは同一のプロセスにて形成されていることを意味し、「下層」とは、比較対象の層よりも先のプロセスで形成されていることを意味し、「上層」とは比較対象の層よりも後のプロセスで形成されていることを意味する。
(表示デバイス1の構成)
図1は、実施形態1に係る表示デバイス1の構成を表す平面図である。図2は、実施形態1に係る表示デバイス1の画素の構成を表す断面図である。図2の(a)は第1電源バスライン側の画素の構成を表す断面図であり、(b)は第2電源バスライン側の画素の構成を表す断面図である。
図1は、実施形態1に係る表示デバイス1の構成を表す平面図である。図2は、実施形態1に係る表示デバイス1の画素の構成を表す断面図である。図2の(a)は第1電源バスライン側の画素の構成を表す断面図であり、(b)は第2電源バスライン側の画素の構成を表す断面図である。
図1および図2に示すように、表示デバイス1は、画像を表示する複数の画素PXが配列された表示領域を有する。さらに、表示デバイス1は、表示領域の周囲を囲み画素PXが配置されていない周辺領域である額縁領域を有する。
(表示デバイス1の断面構成)
図2に示すように、本実施形態に係る表示デバイス1は上方に向けて発光するトップエミッション型であり、下側から順に、基材10、樹脂層12、バリア層3(ベースコート層)、TFT層4、発光素子層5、封止層6、接着層38および機能フィルム39を備える。
図2に示すように、本実施形態に係る表示デバイス1は上方に向けて発光するトップエミッション型であり、下側から順に、基材10、樹脂層12、バリア層3(ベースコート層)、TFT層4、発光素子層5、封止層6、接着層38および機能フィルム39を備える。
樹脂層12の材料としては、例えば、ポリイミド、エポキシ、ポリアミド等が挙げられる。基材10の材料としては、例えばポリエチレンテレフタレート(PET)が挙げられる。
バリア層3は、表示デバイスの使用時に、水分や不純物が、TFT層4や発光素子層5に到達することを防ぐ層であり、例えば、CVDにより形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。
TFT層4は、半導体膜15と、半導体膜15よりも上層に形成される無機絶縁膜16と、無機絶縁膜16よりも上層に形成されるゲート電極Gと、ゲート電極Gよりも上層に形成される無機絶縁膜18と、無機絶縁膜18よりも上層に形成される容量電極Cと、容量電極Cよりも上層に形成される無機絶縁膜20と、無機絶縁膜20よりも上層に形成される、ソース電極Sおよびドレイン電極Dと、ソース電極Sおよびドレイン電極Dよりも上層に形成される平坦化膜21とを含む。
半導体膜15、無機絶縁膜16(ゲート絶縁膜)、ゲート電極Gを含むようにトランジスタTr(発光制御トランジスタ)が構成される。ソース電極Sは半導体膜15のソース領域に接続され、ドレイン電極Dは半導体膜15のドレイン領域に接続される。
半導体膜15は、例えば低温ポリシリコン(LTPS)あるいは酸化物半導体で構成される。図2では、半導体膜15をチャネルとするTFTがトップゲート構造で示されている。
無機絶縁膜16・18・20は、例えば、CVD法によって形成された、酸化シリコン(SiOx)膜あるいは窒化シリコン(SiNx)膜またはこれらの積層膜によって構成することができる。平坦化膜(層間絶縁膜)21は、例えば、ポリイミド、アクリル等の塗布可能な感光性有機材料によって構成することができる。
ゲート電極G、ソース電極S、ドレイン電極D、および端子は、例えば、アルミニウム(Al)、タングステン(W)、モリブデン(Mo)、タンタル(Ta)、クロム(Cr)、チタン(Ti)、銅(Cu)の少なくとも1つを含む金属の単層膜あるいは積層膜によって構成される。
発光素子層5(例えば、有機発光ダイオード層)は、平坦化膜21よりも上層に形成されるアノード電極22(第1電極)と、アクティブ領域(発光素子層5と重なる領域)の画素SXを規定するエッジカバー23と、アノード電極22よりも上層に形成される発光層24と、発光層24よりも上層に形成されるカソード電極25(第2電極)とを含む。アノード電極22、発光層24、およびカソード電極25を含む電気光学素子が、発光素子(例えば、有機発光ダイオード:OLED)を構成している。表示デバイス1において、アノード電極22とカソード電極25とは、一対の電極であり、図2に示す位置関係とは逆に配置されてもよい。
エッジカバー23は、アノード電極22の端部を覆っている。エッジカバー23には、アノード電極22の表面を露出させる開口Hが形成されている。発光層24は、蒸着法又はインクジェット法によって、エッジカバー23で囲まれた領域である開口H(発光領域)に形成される。開口H内において発光層24とアノード電極22とが接触する。なお、この開口H及び発光層24の詳細は後述する。発光素子層5が有機発光ダイオード(OLED)層である場合、エッジカバー23の底面(アノード電極22が露出した部分)よりも上層に、例えば、正孔注入層、正孔輸送層、発光層24、電子輸送層、電子注入層が積層される。ここでは、発光層24以外を共通層とすることができる。発光層24は画素PX毎に設けられる。
アノード電極22は、例えばITO(Indium Tin Oxide)とAgを含む合金との積層によって構成され、光反射性を有する。アノード電極22は画素PX毎に島状に設けられる(後に詳述)。カソード電極25は、ITO、IZO(Indium Zinc Oxide)等の透光性の導電材で構成することができる。カソード電極25は、複数の画素PXに共通して設けられる。換言すると、カソード電極25は、各画素PXに跨って連続して設けられている。
発光素子層5がOLED層である場合、アノード電極22およびカソード電極25間の駆動電流によって正孔と電子が発光層24内で再結合し、これによって生じたエキシトンが基底状態に落ちることによって、光が放出される。カソード電極25が透光性であり、アノード電極22が光反射性であるため、発光層24から放出された光は上方に向かい、トップエミッションとなる。
発光素子層5は、OLED素子を構成する場合に限られず、無機発光ダイオードあるいは量子ドット発光ダイオードを構成してもよい。
封止層6は透光性であり、カソード電極25を覆う無機封止膜26と、無機封止膜26よりも上層に形成される有機封止膜27と、有機封止膜27を覆う無機封止膜28とを含む。無機封止膜26・28は、例えば、マスクを用いたCVDにより形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。有機封止膜27は、無機封止膜26・28よりも厚い、透光性有機膜であり、ポリイミド、アクリル等の塗布可能な感光性有機材料によって構成することができる。例えば、このような有機材料を含むインクを無機封止膜26上にインクジェット塗布した後、UV照射により硬化させる。封止層6は、発光素子層5を覆い、水、酸素等の異物の発光素子層5への浸透を防いでいる。
機能フィルム39は、例えば、光学補償機能、タッチセンサ機能、保護機能等を有する。
(表示デバイス1の平面構成の概略)
図1に示すように、表示デバイス1は、さらに、ソースドライバ41、ゲートドライバ42、ハイレベル電源回路(電源回路)43、ローレベル電源回路(不図示)、複数のソース配線S(m)、複数のゲート配線G(n)、複数のハイレベル電源線51、第1電源バスライン54、第2電源バスライン53、ローレベル電源線(不図示)等を備えている。
図1に示すように、表示デバイス1は、さらに、ソースドライバ41、ゲートドライバ42、ハイレベル電源回路(電源回路)43、ローレベル電源回路(不図示)、複数のソース配線S(m)、複数のゲート配線G(n)、複数のハイレベル電源線51、第1電源バスライン54、第2電源バスライン53、ローレベル電源線(不図示)等を備えている。
ソースドライバ41、ゲートドライバ42、ハイレベル電源回路43及びローレベル電源回路は、表示領域より外側に形成されている。ハイレベル電源回路43は、各画素PXに、一定電圧であるハイレベル電源電圧ELVDDを供給する回路である。ローレベル電源回路は、各画素PXに、一定電圧であり、ハイレベル電源電圧ELVDDより低いローレベル電源電圧ELVSSを供給する回路である。
ソース配線S(m)は、トランジスタTr(図2)のドレイン電極Dおよびソース電極Sと同層に形成され、ソース電極Sと接続されている。ソース配線S(m)は、互いに平行になるようにm本形成されている。ゲート配線G(n)は、トランジスタTr(図2)のゲート電極Gと同層に形成され、ゲート電極Gと接続されている。ゲート配線G(n)は互いに平行になるようにn本形成されている。
ソース配線S(m)とゲート配線G(n)とは交差している。ソース配線S(m)とゲート配線G(n)とによって区画された領域に画素PXが規定されている。ソース配線S(m)の一方の端部にはソースドライバ41が接続されており、ゲート配線G(n)の一方の端部にはゲートドライバ42が接続されている。
第1電源バスライン54はハイレベル電源回路43と接続されており、ハイレベル電源回路43から、表示領域の縁に沿って延設されている。第1電源バスライン54は、各ハイレベル電源線51の両端部のうち、同じ側にある第1端部51a間を接続している。ハイレベル電源回路43から供給されたハイレベル電源電圧ELVDDは、第1電源バスライン54を通って各ハイレベル電源線51へ供給される。第2電源バスライン53は、表示領域を介して、第1電源バスライン54とは反対側の表示領域の縁に沿って延設されている。第2電源バスライン53は、各ハイレベル電源線51の両端部のうち、第1端部51aとは逆側の端部である第2端部51b間を接続している。ハイレベル電源回路43から供給されたハイレベル電源電圧ELVDDは、第1電源バスライン54及び各ハイレベル電源線51を通って、第2電源バスライン53へ供給される。
すなわち、本実施形態において、第1電源バスライン54および第2電源バスライン53のうち、第1電源バスライン54は、表示デバイス1に設けられているドライバ(図8に示すドライバ102に対応)に近い側のバスラインであり、第2電源バスライン53はドライバ(図8に示すドライバ102)から遠い側のバスラインである。
ハイレベル電源線51は、本実施形態ではソース配線S(m)と平行に形成されている。ハイレベル電源線51も互いに平行になるようにm本形成されている。ハイレベル電源線51は、各画素PXに、一定電圧であるハイレベル電源電圧ELVDDを供給するための配線である。各ハイレベル電源線51は、両端部である第1端部51aおよび第2端部51bを有する。
各第1端部51aは第1電源バスライン54に接続されることで、隣接する第1端部51a同士が互いに接続されている。すなわち、各第1端部51aは第1電源バスライン54に近い側の端部である。各ハイレベル電源線51は、第1端部51aから、第1電源バスライン54から離れる方向に延伸している。
各第2端部51bは、第2電源バスライン53に接続されることで、隣接する第2端部51b同士が互いに接続されている。各第2端部51bは第1端部51aとは逆側の端部であり、第1端部51aが接続されている第1電源バスライン54から遠い側の端部である。すなわち、ハイレベル電源線51の両端部のうち、第1端部51aはハイレベル電源回路43からの経路が近い側の端部であり、第2端部51bはハイレベル電源回路43からの経路が遠い側の端部である。
詳細は後述するが、本実施形態では、各ハイレベル電源線51は、第1端部51aに近い側が、第2端部51bに近い側よりも、幅が狭くなることで抵抗値が大きくなっている。
また、エッジカバー23の開口Hは、各ハイレベル電源線51の第1端部51aに近い側の面積が、第2端部51bに近い側の面積よりも小さくなっている。
また、エッジカバー23の開口Hは、各ハイレベル電源線51の第1端部51aに近い側の面積が、第2端部51bに近い側の面積よりも小さくなっている。
(画素回路の構成例)
図1及び図3を用いて、表示デバイス1の画素回路62の構成について説明する。図3は、実施形態1に係る表示デバイス1の画素回路62の構成を表す図である。図3では、m列n行に対応する画素回路62の構成を示している。なお、ここで説明する画素回路62の構成は一例であって、他の公知の構成を採用することもできる。
図1及び図3を用いて、表示デバイス1の画素回路62の構成について説明する。図3は、実施形態1に係る表示デバイス1の画素回路62の構成を表す図である。図3では、m列n行に対応する画素回路62の構成を示している。なお、ここで説明する画素回路62の構成は一例であって、他の公知の構成を採用することもできる。
上述のように、表示デバイス1の表示領域には、複数のソース配線S(m)およびこれらに直交する複数のゲート配線G(n)が配設されている。また、表示領域には、複数のゲート配線G(n)と1対1で対応するように、複数の発光制御線EM(n)が配設されている。さらに、表示領域には複数のソース配線S(m)と複数のゲート配線G(n)との交差点に対応するように、画素回路62が設けられている。このように画素回路62が設けられることによって、複数の画素PXが表示領域に配列する。なお、図3に示す有機EL素子(電気光学素子)OLEDは、図2に示した発光素子層5に対応する。
表示領域には、各画素回路62に共通の電源線が形成されている。より詳細には、有機EL素子OLEDを駆動するためのハイレベル電源電圧ELVDDを供給するハイレベル電源線51、有機EL素子OLEDを駆動するためのローレベル電源電圧ELVSSを供給するローレベル電源線、および初期化電圧Viniを供給する電源線(以下、「初期化電源線」という。)が形成されている。ハイレベル電源電圧ELVDDはハイレベル電源回路43から供給される。ローレベル電源電圧ELVSSおよび初期化電圧Viniは、図示しない電源回路から供給される。
画素回路62は、ハイレベル電源線51からハイレベル電源電圧ELVDDが供給され、有機EL素子OLEDに含まれる発光層24(図1、図2)に与える信号を制御する。画素回路62は、1個の有機EL素子OLEDと6個のトランジスタT1~T6と1個のコンデンサC1とを含んでいる。トランジスタT1~T6は、pチャネル型のトランジスタである。コンデンサC1は、2つの電極(第1電極および第2電極)からなる容量素子である。トランジスタT1は駆動トランジスタであり、トランジスタT2は書き込み制御トランジスタであり、トランジスタT3は電源供給制御トランジスタであり、トランジスタT4は発光制御トランジスタであり、トランジスタT5は閾値電圧補償トランジスタであり、トランジスタT6は初期化トランジスタである。
ハイレベル電源回路43は、第1電源バスライン54及びハイレベル電源線51を介して、コンデンサC1およびトランジスタT3と接続されている。
有機EL素子OLEDは、アノード電極22(図2)及びカソード電極25(図2)を含むダイオードであると考えることができる。アノード電極22には表示する画像に応じた電圧が印加される。カソード電極25には、ハイレベル電源電圧ELVDDとは異なる一定電圧であるローレベル電源電圧ELVSSが供給される。
有機EL素子OLEDのアノード電極22は、トランジスタT4と接続されており、トランジスタT4はトランジスタT5と接続されており、トランジスタT5はコンデンサC1と接続されている。
ソース配線S(m)は、トランジスタT2と接続されており、トランジスタT2はトランジスタT3と接続されており、トランジスタT3はハイレベル電源線51およびコンデンサC1と接続されている。
コンデンサC1と、トランジスタT1~T5は、電圧変換回路63を構成している。電圧変換回路63は、ハイレベル電源線51および有機EL素子OLEDのアノード電極22と接続されている。電圧変換回路63は、ハイレベル電源線51から供給されるハイレベル電源電圧ELVDDを、表示する画像(表示画像)の階調レベルに応じた電圧に変換し、この変換した表示画像に応じた電圧を有機EL素子OLEDのアノード電極22へ供給する。
ゲート配線G(n-1)からゲート信号が入力されると、ゲート配線G(n-1)にゲート電極が接続されたトランジスタT6がオフからオンへ切り換わり、トランジスタT6に供給される初期化電圧ViniによりコンデンサC1が初期化される。そして、トランジスタT6はオンからオフへと切り換わる。これにより、ハイレベル電源線51を介してハイレベル電源回路43から、ハイレベル電源電圧ELVDDがコンデンサC1に供給され、コンデンサC1に電荷が蓄積される。そして、発光制御線EM(n)から発光制御信号が入力されると、発光制御線EM(n)にゲート電極が接続されたトランジスタT4・T3がオフからオンへと切り換わる。
次いで、ゲート配線G(n)からゲート信号が入力されると、ゲート配線G(n)にゲート電極が接続されたトランジスタT5・T2がオフからオンへと切り換わる。これにより、コンデンサC1に蓄積された電荷がトランジスタT3・T2を介してソース配線S(m)へ所定量引き抜かれ、コンデンサC1に蓄積された残りの電荷によって、有機EL素子OLEDへ出力されるべき表示画像に応じた電圧が、トランジスタT5・T4を介して有機EL素子OLEDへ供給される。これにより、有機EL素子OLEDにおいて、アノード電極22へ供給される表示画像に応じた電圧と、カソード電極25へ供給されている一定電圧であるローレベル電源電圧ELVSSとによって、有機EL素子OLED内の発光層24が発光する。
(ハイレベル電源線51、第1電源バスライン54及び第2電源バスライン53の詳細な説明)
図1~図3に示したように、表示デバイス1は、第1電源バスライン54を介してハイレベル電源回路43に接続された各ハイレベル電源線51と、各画素PXに配置された画素回路62とを有する。各画素PXにおいて、画素回路62は、ハイレベル電源線51から供給されるハイレベル電源電圧ELVDDが供給され、有機EL素子OLEDに含まれる発光層24を、表示画像に応じた所定の輝度で発光する。
図1~図3に示したように、表示デバイス1は、第1電源バスライン54を介してハイレベル電源回路43に接続された各ハイレベル電源線51と、各画素PXに配置された画素回路62とを有する。各画素PXにおいて、画素回路62は、ハイレベル電源線51から供給されるハイレベル電源電圧ELVDDが供給され、有機EL素子OLEDに含まれる発光層24を、表示画像に応じた所定の輝度で発光する。
ここで、各ハイレベル電源線51の両端部のうち、第1端部51aは第1電源バスライン54に接続された端部(すなわち第1電源バスライン54に近い側の端部)であり、逆側の第2端部51bは第1電源バスライン54から遠い側の端部である。各ハイレベル電源線51には、第1電源バスライン54を介して、ハイレベル電源回路43から、一定電圧であるハイレベル電源電圧ELVDDが供給される。
ここで、各ハイレベル電源線の線幅が一定の場合、ハイレベル電源回路43に近い側の端部である第1端部51aよりも、配線抵抗による抵抗値が積算される第2端部51bの方が、抵抗値が大きくなる。第2端部51b側の抵抗値が大きいと、電圧変換回路63から第2端51b部近傍の画素PXに含まれるアノード電極22へ供給される電圧は表示画像に応じた電圧よりも低くなり、第2端部51b近傍の発光層24Aの単位面積当たりの光量は、第1端部51a近傍の発光層24Bの単位面積当たりの光量よりも低下しやすい。すなわち、各ハイレベル電源線51の線幅が一定の場合、各ハイレベル電源線51において、ハイレベル電源回路43に近い側の第1端部51aよりも、ハイレベル電源回路43から遠い第2端部51b近傍の方が、電圧が低下しやすい。このため、ハイレベル電源線51の線幅が一定の場合、ハイレベル電源線51の第1端部51a近傍の画素PXの輝度よりも、第2端部51b近傍の画素PXの輝度の方が暗くなる。
そこで、図1に示すように、本実施形態に係る表示デバイス1では、各ハイレベル電源線51において、両端部のうち、ハイレベル電源電圧ELVDDが供給されてくる側の第1端部51a近傍の単位長さ当たりの抵抗値を、逆側の第2端部51b近傍の当該単位長さ当たりの抵抗値よりも大きくしている。具体的には、表示デバイス1の表示領域を法線方向から見たとき、各ハイレベル電源線51は、第1端部51a近傍の単位長さ当たりの面積が、第2端部51b近傍の当該単位長さ当たりの面積よりも小さくなっている。さらに具体的には、表示デバイス1の表示領域を法線方向から見たとき、各ハイレベル電源線51は、第1端部51aの幅L0が、第2端部51bの幅L1よりも細い。
このため、各ハイレベル電源線51において、第1端部51aから第2端部51bまで、抵抗値のバラツキを抑えることができる。これにより、ハイレベル電源線51における第1端部51a近傍の画素PXの輝度と、第2端部51b近傍の画素PXの輝度とのバラツキを抑えることができる。この結果、表示領域全体として各画素PXの輝度のバラツキを抑えることができる。
特に、本実施形態においては、各ハイレベル電源線51において、第2端部51b側から第1端部51a側にかけて次第にハイレベル電源線51の幅が細くなっている。換言すると、各ハイレベル電源線51において、第2端部51b側から第1端部51a側にかけて次第に抵抗値が大きくなっている。これにより、各ハイレベル電源線51において、第1端部51aから第2端部51bに至るまで安定してハイレベル電源回路43からハイレベル電源電圧ELVDDを供給することができる。
また、第1電源バスライン54の幅L4は、第2電源バスライン53の幅L3よりも太い。このように、第1電源バスライン54及び第2電源バスライン53のうち、ハイレベル電源回路43に近い側の第1電源バスライン54の方の幅L4を太くすることで、安定して、ハイレベル電源電圧ELVDDを、各ハイレベル電源線51に供給することができる。
さらに、第2電源バスライン53の幅L3は、各ハイレベル電源線51における最も太い幅L1よりも太い。これにより、各ハイレベル電源線51における第2端部51b間においても安定して、ハイレベル電源電圧ELVDDを供給することができる。
第2電源バスライン53は、第2端部51b側での各ハイレベル電源線51の電位を一定に保つ機能を有する。このため、第2電源バスライン53の幅L3もなるべく太い方が好ましいが、第1電源バスライン54の幅L4ほど太くする必要はない。そして、第2電源バスライン53の幅L3を第1電源バスライン54の幅L4より細くすることで、表示デバイス1の狭額縁化を行うことができる。
すなわち、表示デバイス1では、幅L0<幅L1<幅L3<幅L4となるように、ハイレベル電源線51、第2電源バスライン53及び第1電源バスライン54それぞれの線幅が設定されている。
なお、各ハイレベル電源線51は、第1端部51aから第2端部51bへ至る少なくとも一部区間において、単位長さ当たりの抵抗値が、第2端部51b側から第1端部51a側にかけて大きくなっていればよい。具体的には、各ハイレベル電源線51は、第1端部51aから第2端部51bへ至る少なくとも一部区間において、第1端部51a側の区間の単位長さ当たりの面積が、第2端部51b側の区間の当該単位長さ当たりの面積よりも小さくてもよい。さらに具体的には、表示デバイス1の表示領域を法線方向から見たとき、各ハイレベル電源線51は、第1端部51aから第2端部51bへ至る少なくとも一部区間において、第1端部51a側の区間の幅が、第2端部51b側の区間の幅よりも細くてもよい。
これによっても、各ハイレベル電源線51において、ハイレベル電源電圧ELVDDが供給されてくる側である第1端部51a側の抵抗値を上げることができるため、画素回路62は、発光層24を表示画像に応じた輝度に、安定して発光させることができる。
特に、各ハイレベル電源線51は、第1端部51aから第2端部51bへ至る少なくとも一部区間において、第1端部51a側から第2端部51b側にかけて次第にハイレベル電源線51の幅を太くしてもよい。これにより、上記少なくとも一部区間を含む上記ハイレベル電源線51において、配線抵抗によって抵抗値が高くなる第2端部51b近傍の抵抗値を十分に下げることができる。これによっても、各ハイレベル電源線51において、第1端部51aから第2端部51bに至るまで安定してハイレベル電源回路43からハイレベル電源電圧ELVDDを供給することができる。
なお、ハイレベル電源線51は、本実施形態に係る有機EL表示デバイス以外の表示デバイス、例えば、無機EL表示デバイスまたは液晶表示デバイスを用いる場合であっても、電源回路から、画素毎に配置された画素電極に、電圧または電流を供給するための配線であればよい。
また、表示デバイス1を、有機EL表示デバイスではなく、液晶表示デバイスとして構成する場合、電気光学素子は、画素電極と、対向電極と、画素電極及び対向電極に挟まれた液晶層とを含む。この画素電極と対向電極とに挟まれた液晶層は、画素電極と対向電極との間の電位差によって、バックライトからの光を透過する透過率が制御される。
(発光層24および開口Hの詳細な説明)
図4は、実施形態1に係る画素PXの構成を示す平面図である。図4の(a)はハイレベル電源線51の第2端部51b近傍の画素PXの構成を表し、図4の(b)はハイレベル電源線51の第1端部51a近傍の画素PXの構造を表す。
図4は、実施形態1に係る画素PXの構成を示す平面図である。図4の(a)はハイレベル電源線51の第2端部51b近傍の画素PXの構成を表し、図4の(b)はハイレベル電源線51の第1端部51a近傍の画素PXの構造を表す。
図1、図2及び図4に示すように、表示デバイス1においては、各ハイレベル電源線51に沿って並ぶ開口Hのうち、第2端部51b近傍の開口Hである開口HAの面積は、第1端部51a近傍の開口Hである開口HBの面積よりも大きい。
発光層24は、エッジカバー23よりも上層に設けられている。発光層24は、少なくとも開口Hを完全に充填するように形成されている。発光層24は、開口Hの縁に沿ってエッジカバー23上にも設けられていてもよい。発光層24の面積は、開口Hの面積よりも大きい。発光層24のうち開口Hに重畳する範囲が、表示領域における画素の表示に寄与する。つまり、発光層24のうち、開口H内でアノード電極22と接触している領域が主として発光する。なお、発光層24のうち、開口HAが設けられた画素PXに含まれる発光層24を発光層24Aと称し、開口HBが設けられた画素PXに含まれる発光層を発光層24Bと称する場合がある。
発光層24Aが設けられた画素PXに含まれる開口HAと、発光層24Bが設けられた画素PXに含まれる開口HBとは面積が異なる。しかし、発光層24同士、すなわち、発光層24Aと発光層24Bとは、基板面の法線方向からみたときに、同一の形状かつ同一の大きさを有する。この「同一の形状かつ同一の大きさ」とは、発光層24の発光材料を同一の形状かつ同一の大きさのマスクパターンを有するマスクを用いて表示領域の各画素PXに蒸着した場合に、同一の形状かつ同一の大きさの発光層24が、表示領域に含まれる各画素PXに結果的に形成されることを意味する。したがって、発光層24Aと発光層24Bとは、必ずしも完全に同一の形状かつ同一の大きさである必要はない。
ここで、上述したように、各ハイレベル電源線51の線幅が一定の場合、各ハイレベル電源線51において、ハイレベル電源回路43に近い側の第1端部51aよりも、ハイレベル電源回路43から遠い第2端部51b近傍の方が、配線抵抗が積算されることで電圧が低下しやすい。このため、ハイレベル電源線51の線幅が一定の場合、ハイレベル電源線51の第1端部51a近傍の発光層24Bの輝度よりも、第2端部51b近傍の発光層24Aの輝度の方が暗くなる。
そこで、上述のように、表示デバイス1においては、各ハイレベル電源線51に沿って並ぶ開口Hのうち、第2端部51b近傍の開口HAの面積は、第1端部51a近傍の開口HBの面積よりも大きい。換言すると、ハイレベル電源線51を跨いで隣接する開口H間の距離は、開口HA・HA間の距離W1よりも、開口HB・HB間の距離W0の方が大きい。
このため、第2端部51b近傍の発光層24Bの輝度と、第1端部51a近傍の発光層24Aの輝度との差を抑えることができる。この結果、表示領域全体として各画素PXの輝度のバラツキを抑えることができる。
表示デバイス1においては、開口HBから、開口HAにかけて次第に面積が大きくなっているため、表示デバイス1の表示領域全体として、各画素PXの輝度のバラツキを抑えることができる。
〔実施形態2〕
本発明の実施形態2について説明すれば以下のとおりである。なお、説明の便宜上、実施形態1にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
本発明の実施形態2について説明すれば以下のとおりである。なお、説明の便宜上、実施形態1にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
図5は、本発明の実施形態2に係る表示デバイス1Aの構成を表す平面図である。表示デバイス1Aは、表示デバイス1(図1等)のうち、ハイレベル電源線51に沿って並ぶ開口HAから開口HBにかけて面積を同じにした構成である。すなわち、開口Hは、表示領域全体的に同じ面積を有する。
ハイレベル電源線51を跨いで隣接する、開口HA・HA間の距離W1と、開口HB・HB間の距離W0とも同じである。すなわち、ハイレベル電源線51を跨いで隣接する、開口H・H間の距離は、表示領域全体的に同じである。
各ハイレベル電源線51は、第2端部51b近傍の幅L1は、第1端部51a近傍の幅L0よりも広くなっている。さらに、各ハイレベル電源線51は、第1端部51aから第2端部51bにかけて次第に広くなっている。換言すると、各ハイレベル電源線51は、第1端部51aから第2端部51bにかけて次第に抵抗値が低くなっている。このような表示デバイス1Aによっても、表示領域全体として、各画素PXの輝度のバラツキを抑えることができる。
〔実施形態3〕
本発明の実施形態3について説明すれば以下のとおりである。なお、説明の便宜上、実施形態1~2にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
本発明の実施形態3について説明すれば以下のとおりである。なお、説明の便宜上、実施形態1~2にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
図6は、本発明の実施形態3に係る表示デバイス1Bの構成を表す平面図である。表示デバイス1Bは、表示デバイス1(図1等)のハイレベル電源線51、第1電源バスライン54、第2電源バスライン53、ハイレベル電源回路43および発光層24A・24Bに換えて、ハイレベル電源線51B1・51B2、第1電源バスライン54B1・54B2、第2電源バスライン53B1・53B2、ハイレベル電源回路43B1・43B2、発光層24A1・24A2・24B1・24B2を備えている。表示デバイス1Bの他の構成は表示デバイス1と同様である。
第1電源バスライン54B1はハイレベル電源回路43B1と接続されており、ハイレベル電源回路43B1から、表示領域の縁に沿って延設されている。第1電源バスライン54B1は、各ハイレベル電源線51B1の同じ側にある第1端部51B1a間を接続している。ハイレベル電源回路43B1から供給されたハイレベル電源電圧ELVDDは、第1電源バスライン54B1を通って各ハイレベル電源線51B1へ供給される。第2電源バスライン53B1は、表示領域を介して、第1電源バスライン54B1とは反対側の表示領域の縁に沿って延設されている。第2電源バスライン53B1は、各ハイレベル電源線51B1の第1端部51B1aとは逆側の端部である第2端部51B1b間を接続している。ハイレベル電源回路43B1から供給されたハイレベル電源電圧ELVDDは、第1電源バスライン54B1及び各ハイレベル電源線51B1を通って、第2電源バスライン53B1へ供給される。
第1電源バスライン54B2はハイレベル電源回路43B2と接続されており、ハイレベル電源回路43B2から延伸していき、第2電源バスライン53B1に沿って延設されている。第1電源バスライン54B2は、各ハイレベル電源線51B2の同じ側にある第1端部51B2a間を接続している。ハイレベル電源回路43B2から供給されたハイレベル電源電圧ELVDDは、第1電源バスライン54B2を通って各ハイレベル電源線51B2へ供給される。第2電源バスライン53B2は、表示領域を介して、第1電源バスライン54B2とは反対側の表示領域の縁と対向しつつ第1電源バスライン54B1に沿って延設されている。第2電源バスライン53B2は、各ハイレベル電源線51B2の第1端部51B2aとは逆側の端部である第2端部51B2b間を接続している。ハイレベル電源回路43B2から供給されたハイレベル電源電圧ELVDDは、第1電源バスライン54B2及び各ハイレベル電源線51B2を通って、第2電源バスライン53B2へ供給される。
ハイレベル電源線51B1と、ハイレベル電源線51B2とは交互に並んで配置されている。ハイレベル電源線51B1は奇数列のハイレベル電源線であり、ハイレベル電源線51B2は偶数列のハイレベル電源線である。
各ハイレベル電源線51B1は、両端部である第1端部51B1aおよび第2端部51B1bを有する。各第1端部51B1aは第1電源バスライン54B1に接続されることで互いに接続されている。すなわち、各第1端部51B1aは第1電源バスライン54B1に近い側の端部である。各ハイレベル電源線51B1は、第1端部51B1aから、第1電源バスライン54B1から離れる方向に延伸している。
各第2端部51B1bは、第2電源バスライン53B1に接続されることで、隣接する第2端部51B1b同士が互いに接続されている。各第2端部51B1bは第1端部51B1aとは逆側の端部であり、第1端部51B1aが接続されている第1電源バスライン54B1から遠い側の端部である。すなわち、ハイレベル電源線51B1の両端部のうち、第1端部51B1aはハイレベル電源回路43B1からの経路が近い側の端部であり、第2端部51B1bはハイレベル電源回路43B1からの経路が遠い側の端部である。
各ハイレベル電源線51B2は、両端部である第1端部51B2aおよび第2端部51B2bを有する。各第1端部51B2aは第1電源バスライン54B2に接続されることで互いに接続されている。すなわち、各第1端部51B2aは第1電源バスライン54B2に近い側の端部である。各ハイレベル電源線51B2は、第1端部51B2aから、第1電源バスライン54B2から離れる方向に延伸している。
各第2端部51B2bは、第2電源バスライン53B2に接続されることで、隣接する第2端部51B2b同士が互いに接続されている。各第2端部51B2bは第1端部51B2aとは逆側の端部であり、第1端部51B2aが接続されている第1電源バスライン54B2から遠い側の端部である。すなわち、ハイレベル電源線51B2の両端部のうち、第1端部51B2aはハイレベル電源回路43B2からの経路が近い側の端部であり、第2端部51B2bはハイレベル電源回路43B2からの経路が遠い側の端部である。
各ハイレベル電源線51B1の幅は、第1端部51B1aの幅L0から第2端部51B1bの幅L1にかけて次第に広くなっている。このため、各ハイレベル電源線51B1において、第1端部51B1aから第2端部51B1bまで、抵抗値のバラツキを抑えることができる。これにより、ハイレベル電源線51B1における第1端部51B1a近傍の画素PXの輝度と、第2端部51B1b近傍の画素PXの輝度とのバラツキを抑えることができる。この結果、表示領域全体として各画素PXの輝度のバラツキを抑えることができる。
さらに、各ハイレベル電源線51B2の幅は、第1端部51B2aの幅L0から第2端部51B2bの幅L1にかけて次第に広くなっている。このため、各ハイレベル電源線51B2において、第1端部51B2aから第2端部51B2bまで、抵抗値のバラツキを抑えることができる。これにより、ハイレベル電源線51B2における第1端部51B2a近傍の画素PXの輝度と、第2端部51B2b近傍の画素PXの輝度とのバラツキを抑えることができる。この結果、表示領域全体として各画素PXの輝度のバラツキを抑えることができる。
換言すると、互いに隣接するハイレベル電源線51B1およびハイレベル電源線51B2は、第1端部51B1a・51B2aと、第2端部51B1b・51B2bとの位置が反転している櫛刃状に形成されている。すなわち、ハイレベル電源線51B1の第1端部51B1aと、ハイレベル電源線51B2の第2端部51B2bとが隣接し、ハイレベル電源線51B1の第2端部51B1bと、ハイレベル電源線51B2の第1端部51B2aとが隣接している。
これにより、表示領域に配列された画素PXの両方向から、電圧値のバラツキが抑制された一定電圧であるハイレベル電源電圧ELVDDが各画素PXに供給される。
これによると、複数のハイレベル電源回路43B1・43B2から、各ハイレベル電源線51B1・51B2にハイレベル電源電圧ELVDDを供給することができる。これにより、安定して、ハイレベル電源電圧ELVDDを各ハイレベル電源線51B1・51B2に供給することができる。また、1つの電源回路から全てのハイレベル電源線にハイレベル電源電圧ELVDDを供給する場合と比べて、ハイレベル電源回路43B1・43B2それぞれの大きさを小さくすることができる。このため、ハイレベル電源回路43B1・43B2を配置する位置の自由度を高めることができる。換言すると、回路設計の自由度を高めることができる。
また、表示デバイス1Bにおいては、各ハイレベル電源線51B1に沿って並ぶ開口Hのうち、第2端部51B1b近傍の開口Hである開口HAの面積は、第1端部51B1a近傍の開口Hである開口HBの面積よりも大きい。なお、各ハイレベル電源線51B1に沿って並ぶ発光層24のうち、開口HAが設けられた画素PXに含まれる発光層を発光層24A1と称し、開口HBが設けられた画素PXに含まれる発光層を発光層24B1と称する場合がある。表示デバイス1Bにおいては、各ハイレベル電源線51B1に沿って並ぶ開口Hのうち、第2端部51B1b近傍の開口HAの面積は、第1端部51B1a近傍の開口HBの面積よりも大きい。このため、第2端部51B1b近傍の発光層24B1の輝度と、第1端部51B1a近傍の発光層24A1の輝度との差を抑えることができる。
また、表示デバイス1Bにおいては、各ハイレベル電源線51B2に沿って並ぶ開口Hのうち、第2端部51B2b近傍の開口Hである開口HAの面積は、第1端部51B2a近傍の開口Hである開口HBの面積よりも大きい。開口HBから開口HAにかけて次第に面積が大きくなっている。なお、各ハイレベル電源線51B2に沿って並ぶ発光層24のうち、開口HAが設けられた画素PXに含まれる発光層を発光層24A2と称し、開口HBが設けられた画素PXに含まれる発光層を発光層24B2と称する場合がある。
表示デバイス1Bにおいては、各ハイレベル電源線51B2に沿って並ぶ開口Hのうち、第2端部51B2b近傍の開口HAの面積は、第1端部51B2a近傍の開口HBの面積よりも大きい。開口HBから開口HAにかけて次第に面積が大きくなっている。このため、第2端部51B2b近傍の発光層24B2の輝度と、第1端部51B2a近傍の発光層24A2の輝度との差を抑えることができる。
この結果、表示領域全体として各画素PXの輝度のバラツキを抑えることができる。
なお、表示デバイス1Bにおいては、ハイレベル電源線51B1又はハイレベル電源線51B2を跨いて隣接する開口H・H間の距離(開口HA・HB間の距離)は、当該ハイレベル電源線51B1又はハイレベル電源線51B2に沿って一定である。すなわち、ハイレベル電源線51B1又はハイレベル電源線51B2を跨いて隣接する開口H・H間の距離(開口HA・HB間の距離)は、表示領域全体的に同じである。
〔実施形態4〕
本発明の実施形態4について説明すれば以下のとおりである。なお、説明の便宜上、実施形態1~3にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
本発明の実施形態4について説明すれば以下のとおりである。なお、説明の便宜上、実施形態1~3にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
図7は、本発明の実施形態4に係る表示デバイス1Cのハイレベル電源線51Cの構成を表す平面図である。表示デバイス1(図1等)は、ハイレベル電源線51に換えて、図7に示すハイレベル電源線51Cを備えていてもよい。なお、表示デバイス1Cは、表示デバイス1からハイレベル電源線51をハイレベル電源線51Cへ変更した以外の構成は、表示デバイス1と同じである。
ハイレベル電源線51Cは、第1端部51Caから第2端部51Cbにかけて一定の幅L1を有するが、第1端部51Caから第2端部51Cbまでの少なくとも一部区間における抵抗値を調整するための複数の切り欠き51Cdが形成されている。
ハイレベル電源線51Cの第1端部51Ca近傍における単位長さP当たりに含まれる複数の切り欠き51Cdの面積が、ハイレベル電源線51Cの第2端部51Cb近傍における単位長さP当たりに含まれる複数の切り欠き51Cdの面積よりも大きい。図7では、基板面を法線方向から見たときの各切り欠き51Cdの面積は同じで、ハイレベル電源線51Cの第1端部51Ca近傍における単位長さP当たりに含まれる切り欠き51Cdの個数が、ハイレベル電源線51Cの第2端部51Cb近傍における単位長さP当たりに含まれる切り欠き51Cdの個数よりも多い例を表している。
なお、単位長さP当たりに含まれる切り欠き51Cdの面積とは、ハイレベル電源線51Cの単位長さPの幅が幅L1で一定であると仮定したときの面積(P×L1)から、単位長さP当たりのハイレベル電源線51Cの面積の減少分である。
これにより、各ハイレベル電源線51Cは、第1端部51Ca近傍の単位長さP当たりの面積が、第2端部51Cb近傍の単位長さP当たりの面積よりも小さい構成となっている。このため、各ハイレベル電源線51Cは、第1端部51Ca近傍の単位長さP当たりの抵抗値が、第2端部51Cb近傍の単位長さP当たりの抵抗値より大きい。これにより、第1端部51Ca近傍のハイレベル電源電圧ELVDDの値よりも、第2端部51Cb近傍のハイレベル電源電圧ELVDDの値が小さくなってしまうことを防止することができる。
なお、各ハイレベル電源線51Cは、第1端部51Caから第2端部51Cbまでの少なくとも一部区間において、第1端部51Ca側の区間の単位長さP当たりに含まれる切り欠き51Cdの面積が、第2端部51Cb側の区間における単位長さP当たりに含まれる切り欠き51Cdの面積よりも小さければよい。
換言すると、各ハイレベル電源線51Cに切り欠き51Cdが設けられることで、第1端部51Ca側の区間の単位長さP当たりのハイレベル電源線51Cの面積が、第2端部51Cb側の区間の単位長さP当たりのハイレベル電源線51Cの面積より小さくなっていればよい。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
1、1A~1C 表示デバイス
5 発光素子層
6 封止層
10 基材
12 樹脂層
15 半導体膜
16、18、20 無機絶縁膜
21 平坦化膜
22 アノード電極(第1電極)
23 エッジカバー
24、24A、24B、24A1、24A2、24B1、24B2 発光層
25 カソード電極(第2電極)
26、28 無機封止膜
27 有機封止膜
38 接着層
39 機能フィルム
41 ソースドライバ
42 ゲートドライバ
43、43B1、43B2 ハイレベル電源回路(電源回路)
51、51B1、51B2、51C、 ハイレベル電源線(電源線)
51a、51B1a、51B2a、51Ca 第1端部
51b、51B1b、51B2b、51Cb 第2端部
53、53B1、53B2 第2電源バスライン
54、54B1、54B2 第1電源バスライン
62 画素回路
63 電圧変換回路
C1 コンデンサ
T1~T6、Tr トランジスタ
5 発光素子層
6 封止層
10 基材
12 樹脂層
15 半導体膜
16、18、20 無機絶縁膜
21 平坦化膜
22 アノード電極(第1電極)
23 エッジカバー
24、24A、24B、24A1、24A2、24B1、24B2 発光層
25 カソード電極(第2電極)
26、28 無機封止膜
27 有機封止膜
38 接着層
39 機能フィルム
41 ソースドライバ
42 ゲートドライバ
43、43B1、43B2 ハイレベル電源回路(電源回路)
51、51B1、51B2、51C、 ハイレベル電源線(電源線)
51a、51B1a、51B2a、51Ca 第1端部
51b、51B1b、51B2b、51Cb 第2端部
53、53B1、53B2 第2電源バスライン
54、54B1、54B2 第1電源バスライン
62 画素回路
63 電圧変換回路
C1 コンデンサ
T1~T6、Tr トランジスタ
Claims (16)
- 一対の電極である第1電極および第2電極を含む電気光学素子を有する画素が配列された表示領域を有する表示デバイスであって、
上記各第1電極に供給される電圧の供給源である電源回路と、
上記電源回路と接続されることで当該電源回路から一定電圧が供給される、上記表示領域の縁に沿って延伸する第1電源バスラインと、
上記表示領域を介して、上記第1電源バスラインと対向配置されている第2電源バスラインと、
上記第1電源バスラインから、上記表示領域に向かって分岐し、上記第2電源バスラインと接続されている複数の電源線とを備え、
上記各電源線は、上記電源回路から上記一定電圧が供給されてくる側の端部である第1端部と、上記第1端部とは逆側の端部である第2端部とを有し、
上記各電源線は、上記第1端部から上記第2端部へ至る少なくとも一部区間において、単位長さ当たりの抵抗値が、上記第2端部側から上記第1端部側にかけて大きくなっていることを特徴とする表示デバイス。 - 上記第1電源バスラインの幅は、上記第2電源バスラインの幅よりも太いことを特徴とする請求項1に記載の表示デバイス。
- 上記第2電源バスラインの幅は、上記各電源線における最も太い幅よりも太いことを特徴とする請求項1又は2に記載の表示デバイス。
- 上記各電源線は、上記第2端部から上記第1端部にかけて次第に抵抗値が大きくなっていることを特徴とする請求項1~3の何れか1項に記載の表示デバイス。
- 上記各電源線は、上記少なくとも一部区間における、上記第1端部側の区間の単位長さ当たりの面積が、上記第2端部側の区間の単位長さ当たりの面積よりも小さいことを特徴とする請求項1~4の何れか1項に記載の表示デバイス。
- 上記各電源線は、切り欠きが形成されていることで、上記少なくとも一部区間における抵抗値が調整されていることを特徴とする請求項1~4の何れか1項に記載の表示デバイス。
- 上記第1電源バスラインの幅は上記第2電源バスラインの幅より太く、
上記第2電源バスラインの幅は、上記各電源線のうち上記切り欠きが形成されていない領域の幅より太いことを特徴とする請求項6に記載の表示デバイス。 - 上記少なくとも一部区間における、上記第1端部側の区間の単位長さ当たりに含まれる上記切り欠きの面積が、上記第2端部側の区間における上記単位長さ当たりに含まれる上記切り欠きの面積よりも大きいことを特徴とする請求項6又は7に記載の表示デバイス。
- 上記各電源線は、隣接する電源線同士で上記第1端部と上記第2端部との位置が反転している櫛刃状に形成されていることを特徴とする請求項1~8の何れか1項に記載の表示デバイス。
- 上記第1電極は画素毎に設けられており、上記第2電極は複数の上記画素に共通して設けられており、
上記電気光学素子は、さらに、上記第1電極と上記第2電極との間であって上記画素毎に設けられた発光層を含み、
さらに、当該第1電極の端部を覆い、当該第1電極を露出させる開口が形成されたエッジカバーを上記第1電極の上層に備え、
上記電源線の上記少なくとも一部区間に隣接して並ぶ上記画素のうち、上記第2端部側の上記画素に含まれる上記開口の面積は、上記第1端部側の上記画素に含まれる上記開口の面積より大きく、
上記第2端部側の上記画素に含まれる上記発光層と、上記第1端部側の上記画素に含まれる上記発光層とは、同一の形状かつ同一の大きさであることを特徴とする請求項1~9の何れか1項に記載の表示デバイス。 - 一対の電極である第1電極および第2電極を含む電気光学素子を有する画素が配列された表示領域を有する表示デバイスであって、
上記第1電極は画素毎に設けられており、上記第2電極は複数の上記画素に共通して設けられており、
上記電気光学素子は、さらに、上記第1電極と上記第2電極との間であって上記画素毎に設けられた発光層を含み、
さらに、当該第1電極の端部を覆い、当該第1電極を露出させる開口が形成されたエッジカバーを上記第1電極の上層に備え、
上記各第1電極に供給される電圧の供給源である電源回路と、
上記電源回路と接続されることで当該電源回路から一定電圧が供給される電源線と、
上記各画素に配置され、上記電気光学素子、上記第1電極および上記第2電極を含み、上記電源線から上記一定電圧が供給され、上記第1電極に与える信号を制御する画素回路とを備え、
上記各電源線は、上記画素が並ぶ方向に沿って延伸しており、上記電源回路から上記一定電圧が供給されてくる側の端部である第1端部と、当該第1端部とは逆側の端部である第2端部とを有し、
上記各電源線における上記第1端部から上記第2端部へ至る少なくとも一部区間に隣接して並ぶ上記画素のうち、上記第2端部側の上記画素に含まれる上記開口の面積は、上記第1端部側の上記画素に含まれる上記開口の面積より大きく、
上記第2端部側の上記画素に含まれる上記発光層と、上記第1端部側の上記画素に含まれる上記発光層とは、同一の形状かつ同一の大きさであることを特徴とする表示デバイス。 - 上記第1端部側の上記画素に含まれる上記開口から、上記第2端部側の上記画素に含まれる上記開口にかけて次第に面積が大きくなっていることを特徴とする請求項11に記載の表示デバイス。
- 上記各電源線は、隣接する上記第1端部同士が接続されていることを特徴とする請求項1~12の何れか1項に記載の表示デバイス。
- 上記各電源線は、隣接する上記第2端部同士が接続されていることを特徴とする請求項1~13の何れか1項に記載の表示デバイス。
- 上記第1電極は上記画素毎に島状に形成されており、
上記第2電極は、各画素に跨って連続して形成されており、
上記第2電極には、上記一定電圧とは異なる一定電圧が供給されることを特徴とする請求項1~14の何れか1項に記載の表示デバイス。 - 上記画素は有機EL素子を備えていることを特徴とする請求項1~15の何れか1項に記載の表示デバイス。
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