WO2020065796A1

WO2020065796A1 - 表示デバイス

Info

Publication number: WO2020065796A1
Application number: PCT/JP2018/035804
Authority: WO
Inventors: 彬野村; 中野　武俊
Original assignee: シャープ株式会社
Priority date: 2018-09-26
Filing date: 2018-09-26
Publication date: 2020-04-02
Also published as: US20210351264A1; US12048209B2

Abstract

表示デバイス（１）のハイレベル電源線（５１）は、第１電源バスライン（５４）と接続された第１端部（５１ａ）から逆側の第２端部（５１ｂ）へ至る少なくとも一部区間において、単位長さ当たりの抵抗値が、第２端部（５１ｂ）側から第１端部（５１ａ）側にかけて大きくなっている。これにより、各画素の輝度のバラツキを抑制する。

Description

表示デバイス

　本発明は、表示デバイスに関する。

　特許文献１のＥＬ（エレクトロルミネッセンス）パネルでは、走査ドライバＩＣに接続された複数の走査電極と、駆動ドライバＩＣに接続された複数の駆動電極とが交差している。そして、駆動電極の配線抵抗を、走査ドライバＩＣに近い側では相対的に大きい抵抗とし、走査ドライバＩＣに遠い側では相対的に小さい抵抗としている。

　特許文献１によると、これにより、走査ドライバＩＣに接続されている走査電極の配線抵抗によって生じる、矩形波である上記駆動ドライバＩＣの出力電圧の波形のなまりを抑制できるとされている。

日本国公開特許公報「特開２００１‐８３９３４号」

　表示デバイス等の各種の表示デバイスでは、走査ドライバＩＣおよび駆動ドライバＩＣ以外にも、各画素の階調に応じた電圧を生成するための一定電圧を供給する電源回路が配置される。電源回路には、複数の電源線が接続されており、各電源線は、電源回路から離れる方向に延伸する。

　そして、各電源線に供給される一定電圧から、画素毎に電圧が調整されて、当該調整された電圧が各画素電極に供給される。

　図８に示す表示デバイス１０１には、画素がマトリクス状に配置された表示領域１０５に隣接して、各画素に一定電圧を各画素に供給するための電源回路が搭載されたドライバ１０２が配置されている。図示しないが、表示領域１０５には、ドライバ１０２と一方の端部が接続され、他方の端部にかけてドライバ１０２から離れる方向に延伸して各電源線が配置されている。

　各画素に含まれ画素電極からの印加電圧によって発光する発光層の面積を、ドライバ１０２に近い側から遠い側にかけて全て一定にし、また、各電源線の幅を、ドライバ１０２に近い側から遠い側にかけて一定にする。すると、各電源線において、ドライバ１０２に近い側近傍よりも遠い側近傍の方が、配線抵抗が積算されることで抵抗値が上昇し、画素電極に供給される電圧値が低くなる。この結果、表示領域１０５における、ドライバ１０２から遠い側の領域Ｚでは画素の輝度が暗くなる。この結果、表示領域１０５全体として輝度バラツキが生じる。

　特許文献１では、この電源線の配線抵抗について何ら考慮されていない。本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、各画素の輝度のバラツキが抑制された表示デバイスを得ることである。

　上記の課題を解決するために、本発明の一態様に係る表示デバイスは、一対の電極である第１電極および第２電極を含む電気光学素子を有する画素が配列された表示領域を有する表示デバイスであって、上記各第１電極に供給される電圧の供給源である電源回路と、上記電源回路と接続されることで当該電源回路から一定電圧が供給される、上記表示領域の縁に沿って延伸する第１電源バスラインと、上記表示領域を介して、上記第１電源バスラインと対向配置されている第２電源バスラインと、上記第１電源バスラインから、上記表示領域に向かって分岐し、上記第２電源バスラインと接続されている複数の電源線とを備え、上記各電源線は、上記電源回路から上記一定電圧が供給されてくる側の端部である第１端部と、上記第１端部とは逆側の端部である第２端部とを有し、上記各電源線は、上記第１端部から上記第２端部へ至る少なくとも一部区間において、単位長さ当たりの抵抗値が、上記第２端部側から上記第１端部側にかけて大きくなっていることを特徴とする。

　上記の課題を解決するために、本発明の一態様に係る表示デバイスは、一対の電極である第１電極および第２電極を含む電気光学素子を有する画素が配列された表示領域を有する表示デバイスであって、上記第１電極は画素毎に設けられており、上記第２電極は複数の上記画素に共通して設けられており、上記電気光学素子は、さらに、上記第１電極と上記第２電極との間であって画素毎に設けられた発光層を含み、さらに、当該第１電極の端部を覆い、当該第１電極を露出させる開口が形成されたエッジカバーを上記第１電極の上層に備え、上記各第１電極に供給される電圧の供給源である電源回路と、上記電源回路と接続されることで当該電源回路から一定電圧が供給される電源線と、上記各画素に配置され、上記電気光学素子、上記第１電極および上記第２電極を含み、上記電源線から上記一定電圧が供給され、上記第１電極に与える信号を制御する画素回路とを備え、上記各電源線は、上記行方向または列方向に並ぶ各画素に沿って延伸しており、上記電源回路から上記一定電圧が供給されてくる側の端部である第１端部と、当該第１端部とは逆側の端部である第２端部とを有し、上記各電源線における上記第１端部から上記第２端部へ至る少なくとも一部区間に隣接して並ぶ画素のうち、上記第２端部側の上記画素に含まれる上記開口の面積は、上記第１端部側の上記画素に含まれる上記開口の面積より大きく、上記第２端部側の上記画素に含まれる上記発光層と、上記第１端部側の上記画素に含まれる上記発光層とは、同一の形状かつ同一の大きさであることを特徴とする。

　本発明の一態様によれば、各画素の輝度のバラツキが抑制された表示デバイスを得ることができる。

本発明の実施形態１に係る表示デバイスの構成を表す平面図である。本発明の実施形態１に係る表示デバイスの構成を表す断面図である。本発明の実施形態１に係る表示デバイスの画素回路の構成を表す図である。本発明の実施形態１に係る表示デバイスにおける画素の平面図である。本発明の実施形態２に係る表示デバイスの構成を表す平面図である。本発明の実施形態３に係る表示デバイスの構成を表す平面図である。本発明の実施形態４に係る表示デバイスの電源線の構成を表す図である。従来の表示デバイスの構成を表す図である。

　〔実施形態１〕
　以下において、「同層」とは同一のプロセスにて形成されていることを意味し、「下層」とは、比較対象の層よりも先のプロセスで形成されていることを意味し、「上層」とは比較対象の層よりも後のプロセスで形成されていることを意味する。

　（表示デバイス１の構成）
　図１は、実施形態１に係る表示デバイス１の構成を表す平面図である。図２は、実施形態１に係る表示デバイス１の画素の構成を表す断面図である。図２の（ａ）は第１電源バスライン側の画素の構成を表す断面図であり、（ｂ）は第２電源バスライン側の画素の構成を表す断面図である。

　図１および図２に示すように、表示デバイス１は、画像を表示する複数の画素ＰＸが配列された表示領域を有する。さらに、表示デバイス１は、表示領域の周囲を囲み画素ＰＸが配置されていない周辺領域である額縁領域を有する。

　（表示デバイス１の断面構成）
　図２に示すように、本実施形態に係る表示デバイス１は上方に向けて発光するトップエミッション型であり、下側から順に、基材１０、樹脂層１２、バリア層３（ベースコート層）、ＴＦＴ層４、発光素子層５、封止層６、接着層３８および機能フィルム３９を備える。

　樹脂層１２の材料としては、例えば、ポリイミド、エポキシ、ポリアミド等が挙げられる。基材１０の材料としては、例えばポリエチレンテレフタレート（ＰＥＴ）が挙げられる。

　バリア層３は、表示デバイスの使用時に、水分や不純物が、ＴＦＴ層４や発光素子層５に到達することを防ぐ層であり、例えば、ＣＶＤにより形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。

　ＴＦＴ層４は、半導体膜１５と、半導体膜１５よりも上層に形成される無機絶縁膜１６と、無機絶縁膜１６よりも上層に形成されるゲート電極Ｇと、ゲート電極Ｇよりも上層に形成される無機絶縁膜１８と、無機絶縁膜１８よりも上層に形成される容量電極Ｃと、容量電極Ｃよりも上層に形成される無機絶縁膜２０と、無機絶縁膜２０よりも上層に形成される、ソース電極Ｓおよびドレイン電極Ｄと、ソース電極Ｓおよびドレイン電極Ｄよりも上層に形成される平坦化膜２１とを含む。

　半導体膜１５、無機絶縁膜１６（ゲート絶縁膜）、ゲート電極Ｇを含むようにトランジスタＴｒ（発光制御トランジスタ）が構成される。ソース電極Ｓは半導体膜１５のソース領域に接続され、ドレイン電極Ｄは半導体膜１５のドレイン領域に接続される。

　半導体膜１５は、例えば低温ポリシリコン（ＬＴＰＳ）あるいは酸化物半導体で構成される。図２では、半導体膜１５をチャネルとするＴＦＴがトップゲート構造で示されている。

　無機絶縁膜１６・１８・２０は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。平坦化膜（層間絶縁膜）２１は、例えば、ポリイミド、アクリル等の塗布可能な感光性有機材料によって構成することができる。

　ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄ、および端子は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）の少なくとも１つを含む金属の単層膜あるいは積層膜によって構成される。

　発光素子層５（例えば、有機発光ダイオード層）は、平坦化膜２１よりも上層に形成されるアノード電極２２（第１電極）と、アクティブ領域（発光素子層５と重なる領域）の画素ＳＸを規定するエッジカバー２３と、アノード電極２２よりも上層に形成される発光層２４と、発光層２４よりも上層に形成されるカソード電極２５（第２電極）とを含む。アノード電極２２、発光層２４、およびカソード電極２５を含む電気光学素子が、発光素子（例えば、有機発光ダイオード：ＯＬＥＤ）を構成している。表示デバイス１において、アノード電極２２とカソード電極２５とは、一対の電極であり、図２に示す位置関係とは逆に配置されてもよい。

　エッジカバー２３は、アノード電極２２の端部を覆っている。エッジカバー２３には、アノード電極２２の表面を露出させる開口Ｈが形成されている。発光層２４は、蒸着法又はインクジェット法によって、エッジカバー２３で囲まれた領域である開口Ｈ（発光領域）に形成される。開口Ｈ内において発光層２４とアノード電極２２とが接触する。なお、この開口Ｈ及び発光層２４の詳細は後述する。発光素子層５が有機発光ダイオード（ＯＬＥＤ）層である場合、エッジカバー２３の底面（アノード電極２２が露出した部分）よりも上層に、例えば、正孔注入層、正孔輸送層、発光層２４、電子輸送層、電子注入層が積層される。ここでは、発光層２４以外を共通層とすることができる。発光層２４は画素ＰＸ毎に設けられる。

　アノード電極２２は、例えばＩＴＯ（Indium Tin Oxide）とＡｇを含む合金との積層によって構成され、光反射性を有する。アノード電極２２は画素ＰＸ毎に島状に設けられる（後に詳述）。カソード電極２５は、ＩＴＯ、ＩＺＯ（Indium Zinc Oxide）等の透光性の導電材で構成することができる。カソード電極２５は、複数の画素ＰＸに共通して設けられる。換言すると、カソード電極２５は、各画素ＰＸに跨って連続して設けられている。

　発光素子層５がＯＬＥＤ層である場合、アノード電極２２およびカソード電極２５間の駆動電流によって正孔と電子が発光層２４内で再結合し、これによって生じたエキシトンが基底状態に落ちることによって、光が放出される。カソード電極２５が透光性であり、アノード電極２２が光反射性であるため、発光層２４から放出された光は上方に向かい、トップエミッションとなる。

　発光素子層５は、ＯＬＥＤ素子を構成する場合に限られず、無機発光ダイオードあるいは量子ドット発光ダイオードを構成してもよい。

　封止層６は透光性であり、カソード電極２５を覆う無機封止膜２６と、無機封止膜２６よりも上層に形成される有機封止膜２７と、有機封止膜２７を覆う無機封止膜２８とを含む。無機封止膜２６・２８は、例えば、マスクを用いたＣＶＤにより形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。有機封止膜２７は、無機封止膜２６・２８よりも厚い、透光性有機膜であり、ポリイミド、アクリル等の塗布可能な感光性有機材料によって構成することができる。例えば、このような有機材料を含むインクを無機封止膜２６上にインクジェット塗布した後、ＵＶ照射により硬化させる。封止層６は、発光素子層５を覆い、水、酸素等の異物の発光素子層５への浸透を防いでいる。

　機能フィルム３９は、例えば、光学補償機能、タッチセンサ機能、保護機能等を有する。

　（表示デバイス１の平面構成の概略）
　図１に示すように、表示デバイス１は、さらに、ソースドライバ４１、ゲートドライバ４２、ハイレベル電源回路（電源回路）４３、ローレベル電源回路（不図示）、複数のソース配線Ｓ（ｍ）、複数のゲート配線Ｇ（ｎ）、複数のハイレベル電源線５１、第１電源バスライン５４、第２電源バスライン５３、ローレベル電源線（不図示）等を備えている。

　ソースドライバ４１、ゲートドライバ４２、ハイレベル電源回路４３及びローレベル電源回路は、表示領域より外側に形成されている。ハイレベル電源回路４３は、各画素ＰＸに、一定電圧であるハイレベル電源電圧ＥＬＶＤＤを供給する回路である。ローレベル電源回路は、各画素ＰＸに、一定電圧であり、ハイレベル電源電圧ＥＬＶＤＤより低いローレベル電源電圧ＥＬＶＳＳを供給する回路である。

　ソース配線Ｓ（ｍ）は、トランジスタＴｒ（図２）のドレイン電極Ｄおよびソース電極Ｓと同層に形成され、ソース電極Ｓと接続されている。ソース配線Ｓ（ｍ）は、互いに平行になるようにｍ本形成されている。ゲート配線Ｇ（ｎ）は、トランジスタＴｒ（図２）のゲート電極Ｇと同層に形成され、ゲート電極Ｇと接続されている。ゲート配線Ｇ（ｎ）は互いに平行になるようにｎ本形成されている。

　ソース配線Ｓ（ｍ）とゲート配線Ｇ（ｎ）とは交差している。ソース配線Ｓ（ｍ）とゲート配線Ｇ（ｎ）とによって区画された領域に画素ＰＸが規定されている。ソース配線Ｓ（ｍ）の一方の端部にはソースドライバ４１が接続されており、ゲート配線Ｇ（ｎ）の一方の端部にはゲートドライバ４２が接続されている。

　第１電源バスライン５４はハイレベル電源回路４３と接続されており、ハイレベル電源回路４３から、表示領域の縁に沿って延設されている。第１電源バスライン５４は、各ハイレベル電源線５１の両端部のうち、同じ側にある第１端部５１ａ間を接続している。ハイレベル電源回路４３から供給されたハイレベル電源電圧ＥＬＶＤＤは、第１電源バスライン５４を通って各ハイレベル電源線５１へ供給される。第２電源バスライン５３は、表示領域を介して、第１電源バスライン５４とは反対側の表示領域の縁に沿って延設されている。第２電源バスライン５３は、各ハイレベル電源線５１の両端部のうち、第１端部５１ａとは逆側の端部である第２端部５１ｂ間を接続している。ハイレベル電源回路４３から供給されたハイレベル電源電圧ＥＬＶＤＤは、第１電源バスライン５４及び各ハイレベル電源線５１を通って、第２電源バスライン５３へ供給される。

　すなわち、本実施形態において、第１電源バスライン５４および第２電源バスライン５３のうち、第１電源バスライン５４は、表示デバイス１に設けられているドライバ（図８に示すドライバ１０２に対応）に近い側のバスラインであり、第２電源バスライン５３はドライバ（図８に示すドライバ１０２）から遠い側のバスラインである。

　ハイレベル電源線５１は、本実施形態ではソース配線Ｓ（ｍ）と平行に形成されている。ハイレベル電源線５１も互いに平行になるようにｍ本形成されている。ハイレベル電源線５１は、各画素ＰＸに、一定電圧であるハイレベル電源電圧ＥＬＶＤＤを供給するための配線である。各ハイレベル電源線５１は、両端部である第１端部５１ａおよび第２端部５１ｂを有する。

　各第１端部５１ａは第１電源バスライン５４に接続されることで、隣接する第１端部５１ａ同士が互いに接続されている。すなわち、各第１端部５１ａは第１電源バスライン５４に近い側の端部である。各ハイレベル電源線５１は、第１端部５１ａから、第１電源バスライン５４から離れる方向に延伸している。

　各第２端部５１ｂは、第２電源バスライン５３に接続されることで、隣接する第２端部５１ｂ同士が互いに接続されている。各第２端部５１ｂは第１端部５１ａとは逆側の端部であり、第１端部５１ａが接続されている第１電源バスライン５４から遠い側の端部である。すなわち、ハイレベル電源線５１の両端部のうち、第１端部５１ａはハイレベル電源回路４３からの経路が近い側の端部であり、第２端部５１ｂはハイレベル電源回路４３からの経路が遠い側の端部である。

　詳細は後述するが、本実施形態では、各ハイレベル電源線５１は、第１端部５１ａに近い側が、第２端部５１ｂに近い側よりも、幅が狭くなることで抵抗値が大きくなっている。
また、エッジカバー２３の開口Ｈは、各ハイレベル電源線５１の第１端部５１ａに近い側の面積が、第２端部５１ｂに近い側の面積よりも小さくなっている。

　（画素回路の構成例）
　図１及び図３を用いて、表示デバイス１の画素回路６２の構成について説明する。図３は、実施形態１に係る表示デバイス１の画素回路６２の構成を表す図である。図３では、ｍ列ｎ行に対応する画素回路６２の構成を示している。なお、ここで説明する画素回路６２の構成は一例であって、他の公知の構成を採用することもできる。

　上述のように、表示デバイス１の表示領域には、複数のソース配線Ｓ（ｍ）およびこれらに直交する複数のゲート配線Ｇ（ｎ）が配設されている。また、表示領域には、複数のゲート配線Ｇ（ｎ）と１対１で対応するように、複数の発光制御線ＥＭ（n）が配設されている。さらに、表示領域には複数のソース配線Ｓ（ｍ）と複数のゲート配線Ｇ（n）との交差点に対応するように、画素回路６２が設けられている。このように画素回路６２が設けられることによって、複数の画素ＰＸが表示領域に配列する。なお、図３に示す有機ＥＬ素子（電気光学素子）ＯＬＥＤは、図２に示した発光素子層５に対応する。

　表示領域には、各画素回路６２に共通の電源線が形成されている。より詳細には、有機ＥＬ素子ＯＬＥＤを駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給するハイレベル電源線５１、有機ＥＬ素子ＯＬＥＤを駆動するためのローレベル電源電圧ＥＬＶＳＳを供給するローレベル電源線、および初期化電圧Ｖｉｎｉを供給する電源線（以下、「初期化電源線」という。）が形成されている。ハイレベル電源電圧ＥＬＶＤＤはハイレベル電源回路４３から供給される。ローレベル電源電圧ＥＬＶＳＳおよび初期化電圧Ｖｉｎｉは、図示しない電源回路から供給される。

　画素回路６２は、ハイレベル電源線５１からハイレベル電源電圧ＥＬＶＤＤが供給され、有機ＥＬ素子ＯＬＥＤに含まれる発光層２４（図１、図２）に与える信号を制御する。画素回路６２は、１個の有機ＥＬ素子ＯＬＥＤと６個のトランジスタＴ１～Ｔ６と１個のコンデンサＣ１とを含んでいる。トランジスタＴ１～Ｔ６は、ｐチャネル型のトランジスタである。コンデンサＣ１は、２つの電極（第１電極および第２電極）からなる容量素子である。トランジスタＴ１は駆動トランジスタであり、トランジスタＴ２は書き込み制御トランジスタであり、トランジスタＴ３は電源供給制御トランジスタであり、トランジスタＴ４は発光制御トランジスタであり、トランジスタＴ５は閾値電圧補償トランジスタであり、トランジスタＴ６は初期化トランジスタである。

　ハイレベル電源回路４３は、第１電源バスライン５４及びハイレベル電源線５１を介して、コンデンサＣ１およびトランジスタＴ３と接続されている。

　有機ＥＬ素子ＯＬＥＤは、アノード電極２２（図２）及びカソード電極２５（図２）を含むダイオードであると考えることができる。アノード電極２２には表示する画像に応じた電圧が印加される。カソード電極２５には、ハイレベル電源電圧ＥＬＶＤＤとは異なる一定電圧であるローレベル電源電圧ＥＬＶＳＳが供給される。

　有機ＥＬ素子ＯＬＥＤのアノード電極２２は、トランジスタＴ４と接続されており、トランジスタＴ４はトランジスタＴ５と接続されており、トランジスタＴ５はコンデンサＣ１と接続されている。

　ソース配線Ｓ（ｍ）は、トランジスタＴ２と接続されており、トランジスタＴ２はトランジスタＴ３と接続されており、トランジスタＴ３はハイレベル電源線５１およびコンデンサＣ１と接続されている。

　コンデンサＣ１と、トランジスタＴ１～Ｔ５は、電圧変換回路６３を構成している。電圧変換回路６３は、ハイレベル電源線５１および有機ＥＬ素子ＯＬＥＤのアノード電極２２と接続されている。電圧変換回路６３は、ハイレベル電源線５１から供給されるハイレベル電源電圧ＥＬＶＤＤを、表示する画像（表示画像）の階調レベルに応じた電圧に変換し、この変換した表示画像に応じた電圧を有機ＥＬ素子ＯＬＥＤのアノード電極２２へ供給する。

　ゲート配線Ｇ（ｎ－１）からゲート信号が入力されると、ゲート配線Ｇ（ｎ－１）にゲート電極が接続されたトランジスタＴ６がオフからオンへ切り換わり、トランジスタＴ６に供給される初期化電圧ＶｉｎｉによりコンデンサＣ１が初期化される。そして、トランジスタＴ６はオンからオフへと切り換わる。これにより、ハイレベル電源線５１を介してハイレベル電源回路４３から、ハイレベル電源電圧ＥＬＶＤＤがコンデンサＣ１に供給され、コンデンサＣ１に電荷が蓄積される。そして、発光制御線ＥＭ（ｎ）から発光制御信号が入力されると、発光制御線ＥＭ（ｎ）にゲート電極が接続されたトランジスタＴ４・Ｔ３がオフからオンへと切り換わる。

　次いで、ゲート配線Ｇ（ｎ）からゲート信号が入力されると、ゲート配線Ｇ（ｎ）にゲート電極が接続されたトランジスタＴ５・Ｔ２がオフからオンへと切り換わる。これにより、コンデンサＣ１に蓄積された電荷がトランジスタＴ３・Ｔ２を介してソース配線Ｓ（ｍ）へ所定量引き抜かれ、コンデンサＣ１に蓄積された残りの電荷によって、有機ＥＬ素子ＯＬＥＤへ出力されるべき表示画像に応じた電圧が、トランジスタＴ５・Ｔ４を介して有機ＥＬ素子ＯＬＥＤへ供給される。これにより、有機ＥＬ素子ＯＬＥＤにおいて、アノード電極２２へ供給される表示画像に応じた電圧と、カソード電極２５へ供給されている一定電圧であるローレベル電源電圧ＥＬＶＳＳとによって、有機ＥＬ素子ＯＬＥＤ内の発光層２４が発光する。

　（ハイレベル電源線５１、第１電源バスライン５４及び第２電源バスライン５３の詳細な説明）
　図１～図３に示したように、表示デバイス１は、第１電源バスライン５４を介してハイレベル電源回路４３に接続された各ハイレベル電源線５１と、各画素ＰＸに配置された画素回路６２とを有する。各画素ＰＸにおいて、画素回路６２は、ハイレベル電源線５１から供給されるハイレベル電源電圧ＥＬＶＤＤが供給され、有機ＥＬ素子ＯＬＥＤに含まれる発光層２４を、表示画像に応じた所定の輝度で発光する。

　ここで、各ハイレベル電源線５１の両端部のうち、第１端部５１ａは第１電源バスライン５４に接続された端部（すなわち第１電源バスライン５４に近い側の端部）であり、逆側の第２端部５１ｂは第１電源バスライン５４から遠い側の端部である。各ハイレベル電源線５１には、第１電源バスライン５４を介して、ハイレベル電源回路４３から、一定電圧であるハイレベル電源電圧ＥＬＶＤＤが供給される。

　ここで、各ハイレベル電源線の線幅が一定の場合、ハイレベル電源回路４３に近い側の端部である第１端部５１ａよりも、配線抵抗による抵抗値が積算される第２端部５１ｂの方が、抵抗値が大きくなる。第２端部５１ｂ側の抵抗値が大きいと、電圧変換回路６３から第２端５１ｂ部近傍の画素ＰＸに含まれるアノード電極２２へ供給される電圧は表示画像に応じた電圧よりも低くなり、第２端部５１ｂ近傍の発光層２４Ａの単位面積当たりの光量は、第１端部５１ａ近傍の発光層２４Ｂの単位面積当たりの光量よりも低下しやすい。すなわち、各ハイレベル電源線５１の線幅が一定の場合、各ハイレベル電源線５１において、ハイレベル電源回路４３に近い側の第１端部５１ａよりも、ハイレベル電源回路４３から遠い第２端部５１ｂ近傍の方が、電圧が低下しやすい。このため、ハイレベル電源線５１の線幅が一定の場合、ハイレベル電源線５１の第１端部５１ａ近傍の画素ＰＸの輝度よりも、第２端部５１ｂ近傍の画素ＰＸの輝度の方が暗くなる。

　そこで、図１に示すように、本実施形態に係る表示デバイス１では、各ハイレベル電源線５１において、両端部のうち、ハイレベル電源電圧ＥＬＶＤＤが供給されてくる側の第１端部５１ａ近傍の単位長さ当たりの抵抗値を、逆側の第２端部５１ｂ近傍の当該単位長さ当たりの抵抗値よりも大きくしている。具体的には、表示デバイス１の表示領域を法線方向から見たとき、各ハイレベル電源線５１は、第１端部５１ａ近傍の単位長さ当たりの面積が、第２端部５１ｂ近傍の当該単位長さ当たりの面積よりも小さくなっている。さらに具体的には、表示デバイス１の表示領域を法線方向から見たとき、各ハイレベル電源線５１は、第１端部５１ａの幅Ｌ０が、第２端部５１ｂの幅Ｌ１よりも細い。

　このため、各ハイレベル電源線５１において、第１端部５１ａから第２端部５１ｂまで、抵抗値のバラツキを抑えることができる。これにより、ハイレベル電源線５１における第１端部５１ａ近傍の画素ＰＸの輝度と、第２端部５１ｂ近傍の画素ＰＸの輝度とのバラツキを抑えることができる。この結果、表示領域全体として各画素ＰＸの輝度のバラツキを抑えることができる。

　特に、本実施形態においては、各ハイレベル電源線５１において、第２端部５１ｂ側から第１端部５１ａ側にかけて次第にハイレベル電源線５１の幅が細くなっている。換言すると、各ハイレベル電源線５１において、第２端部５１ｂ側から第１端部５１ａ側にかけて次第に抵抗値が大きくなっている。これにより、各ハイレベル電源線５１において、第１端部５１ａから第２端部５１ｂに至るまで安定してハイレベル電源回路４３からハイレベル電源電圧ＥＬＶＤＤを供給することができる。

　また、第１電源バスライン５４の幅Ｌ４は、第２電源バスライン５３の幅Ｌ３よりも太い。このように、第１電源バスライン５４及び第２電源バスライン５３のうち、ハイレベル電源回路４３に近い側の第１電源バスライン５４の方の幅Ｌ４を太くすることで、安定して、ハイレベル電源電圧ＥＬＶＤＤを、各ハイレベル電源線５１に供給することができる。

　さらに、第２電源バスライン５３の幅Ｌ３は、各ハイレベル電源線５１における最も太い幅Ｌ１よりも太い。これにより、各ハイレベル電源線５１における第２端部５１ｂ間においても安定して、ハイレベル電源電圧ＥＬＶＤＤを供給することができる。

　第２電源バスライン５３は、第２端部５１ｂ側での各ハイレベル電源線５１の電位を一定に保つ機能を有する。このため、第２電源バスライン５３の幅Ｌ３もなるべく太い方が好ましいが、第１電源バスライン５４の幅Ｌ４ほど太くする必要はない。そして、第２電源バスライン５３の幅Ｌ３を第１電源バスライン５４の幅Ｌ４より細くすることで、表示デバイス１の狭額縁化を行うことができる。

　すなわち、表示デバイス１では、幅Ｌ０＜幅Ｌ１＜幅Ｌ３＜幅Ｌ４となるように、ハイレベル電源線５１、第２電源バスライン５３及び第１電源バスライン５４それぞれの線幅が設定されている。

　なお、各ハイレベル電源線５１は、第１端部５１ａから第２端部５１ｂへ至る少なくとも一部区間において、単位長さ当たりの抵抗値が、第２端部５１ｂ側から第１端部５１ａ側にかけて大きくなっていればよい。具体的には、各ハイレベル電源線５１は、第１端部５１ａから第２端部５１ｂへ至る少なくとも一部区間において、第１端部５１ａ側の区間の単位長さ当たりの面積が、第２端部５１ｂ側の区間の当該単位長さ当たりの面積よりも小さくてもよい。さらに具体的には、表示デバイス１の表示領域を法線方向から見たとき、各ハイレベル電源線５１は、第１端部５１ａから第２端部５１ｂへ至る少なくとも一部区間において、第１端部５１ａ側の区間の幅が、第２端部５１ｂ側の区間の幅よりも細くてもよい。

　これによっても、各ハイレベル電源線５１において、ハイレベル電源電圧ＥＬＶＤＤが供給されてくる側である第１端部５１ａ側の抵抗値を上げることができるため、画素回路６２は、発光層２４を表示画像に応じた輝度に、安定して発光させることができる。

　特に、各ハイレベル電源線５１は、第１端部５１ａから第２端部５１ｂへ至る少なくとも一部区間において、第１端部５１ａ側から第２端部５１ｂ側にかけて次第にハイレベル電源線５１の幅を太くしてもよい。これにより、上記少なくとも一部区間を含む上記ハイレベル電源線５１において、配線抵抗によって抵抗値が高くなる第２端部５１ｂ近傍の抵抗値を十分に下げることができる。これによっても、各ハイレベル電源線５１において、第１端部５１ａから第２端部５１ｂに至るまで安定してハイレベル電源回路４３からハイレベル電源電圧ＥＬＶＤＤを供給することができる。

　なお、ハイレベル電源線５１は、本実施形態に係る有機ＥＬ表示デバイス以外の表示デバイス、例えば、無機ＥＬ表示デバイスまたは液晶表示デバイスを用いる場合であっても、電源回路から、画素毎に配置された画素電極に、電圧または電流を供給するための配線であればよい。

　また、表示デバイス１を、有機ＥＬ表示デバイスではなく、液晶表示デバイスとして構成する場合、電気光学素子は、画素電極と、対向電極と、画素電極及び対向電極に挟まれた液晶層とを含む。この画素電極と対向電極とに挟まれた液晶層は、画素電極と対向電極との間の電位差によって、バックライトからの光を透過する透過率が制御される。

　（発光層２４および開口Ｈの詳細な説明）
　図４は、実施形態１に係る画素ＰＸの構成を示す平面図である。図４の（ａ）はハイレベル電源線５１の第２端部５１ｂ近傍の画素ＰＸの構成を表し、図４の（ｂ）はハイレベル電源線５１の第１端部５１ａ近傍の画素ＰＸの構造を表す。

　図１、図２及び図４に示すように、表示デバイス１においては、各ハイレベル電源線５１に沿って並ぶ開口Ｈのうち、第２端部５１ｂ近傍の開口Ｈである開口ＨＡの面積は、第１端部５１ａ近傍の開口Ｈである開口ＨＢの面積よりも大きい。

　発光層２４は、エッジカバー２３よりも上層に設けられている。発光層２４は、少なくとも開口Ｈを完全に充填するように形成されている。発光層２４は、開口Ｈの縁に沿ってエッジカバー２３上にも設けられていてもよい。発光層２４の面積は、開口Ｈの面積よりも大きい。発光層２４のうち開口Ｈに重畳する範囲が、表示領域における画素の表示に寄与する。つまり、発光層２４のうち、開口Ｈ内でアノード電極２２と接触している領域が主として発光する。なお、発光層２４のうち、開口ＨＡが設けられた画素ＰＸに含まれる発光層２４を発光層２４Ａと称し、開口ＨＢが設けられた画素ＰＸに含まれる発光層を発光層２４Ｂと称する場合がある。

　発光層２４Ａが設けられた画素ＰＸに含まれる開口ＨＡと、発光層２４Ｂが設けられた画素ＰＸに含まれる開口ＨＢとは面積が異なる。しかし、発光層２４同士、すなわち、発光層２４Ａと発光層２４Ｂとは、基板面の法線方向からみたときに、同一の形状かつ同一の大きさを有する。この「同一の形状かつ同一の大きさ」とは、発光層２４の発光材料を同一の形状かつ同一の大きさのマスクパターンを有するマスクを用いて表示領域の各画素ＰＸに蒸着した場合に、同一の形状かつ同一の大きさの発光層２４が、表示領域に含まれる各画素ＰＸに結果的に形成されることを意味する。したがって、発光層２４Ａと発光層２４Ｂとは、必ずしも完全に同一の形状かつ同一の大きさである必要はない。

　ここで、上述したように、各ハイレベル電源線５１の線幅が一定の場合、各ハイレベル電源線５１において、ハイレベル電源回路４３に近い側の第１端部５１ａよりも、ハイレベル電源回路４３から遠い第２端部５１ｂ近傍の方が、配線抵抗が積算されることで電圧が低下しやすい。このため、ハイレベル電源線５１の線幅が一定の場合、ハイレベル電源線５１の第１端部５１ａ近傍の発光層２４Ｂの輝度よりも、第２端部５１ｂ近傍の発光層２４Ａの輝度の方が暗くなる。

　そこで、上述のように、表示デバイス１においては、各ハイレベル電源線５１に沿って並ぶ開口Ｈのうち、第２端部５１ｂ近傍の開口ＨＡの面積は、第１端部５１ａ近傍の開口ＨＢの面積よりも大きい。換言すると、ハイレベル電源線５１を跨いで隣接する開口Ｈ間の距離は、開口ＨＡ・ＨＡ間の距離Ｗ１よりも、開口ＨＢ・ＨＢ間の距離Ｗ０の方が大きい。

　このため、第２端部５１ｂ近傍の発光層２４Ｂの輝度と、第１端部５１ａ近傍の発光層２４Ａの輝度との差を抑えることができる。この結果、表示領域全体として各画素ＰＸの輝度のバラツキを抑えることができる。

　表示デバイス１においては、開口ＨＢから、開口ＨＡにかけて次第に面積が大きくなっているため、表示デバイス１の表示領域全体として、各画素ＰＸの輝度のバラツキを抑えることができる。

　〔実施形態２〕
　本発明の実施形態２について説明すれば以下のとおりである。なお、説明の便宜上、実施形態１にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

　図５は、本発明の実施形態２に係る表示デバイス１Ａの構成を表す平面図である。表示デバイス１Ａは、表示デバイス１（図１等）のうち、ハイレベル電源線５１に沿って並ぶ開口ＨＡから開口ＨＢにかけて面積を同じにした構成である。すなわち、開口Ｈは、表示領域全体的に同じ面積を有する。

　ハイレベル電源線５１を跨いで隣接する、開口ＨＡ・ＨＡ間の距離Ｗ１と、開口ＨＢ・ＨＢ間の距離Ｗ０とも同じである。すなわち、ハイレベル電源線５１を跨いで隣接する、開口Ｈ・Ｈ間の距離は、表示領域全体的に同じである。

　各ハイレベル電源線５１は、第２端部５１ｂ近傍の幅Ｌ１は、第１端部５１ａ近傍の幅Ｌ０よりも広くなっている。さらに、各ハイレベル電源線５１は、第１端部５１ａから第２端部５１ｂにかけて次第に広くなっている。換言すると、各ハイレベル電源線５１は、第１端部５１ａから第２端部５１ｂにかけて次第に抵抗値が低くなっている。このような表示デバイス１Ａによっても、表示領域全体として、各画素ＰＸの輝度のバラツキを抑えることができる。

　〔実施形態３〕
　本発明の実施形態３について説明すれば以下のとおりである。なお、説明の便宜上、実施形態１～２にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

　図６は、本発明の実施形態３に係る表示デバイス１Ｂの構成を表す平面図である。表示デバイス１Ｂは、表示デバイス１（図１等）のハイレベル電源線５１、第１電源バスライン５４、第２電源バスライン５３、ハイレベル電源回路４３および発光層２４Ａ・２４Ｂに換えて、ハイレベル電源線５１Ｂ１・５１Ｂ２、第１電源バスライン５４Ｂ１・５４Ｂ２、第２電源バスライン５３Ｂ１・５３Ｂ２、ハイレベル電源回路４３Ｂ１・４３Ｂ２、発光層２４Ａ１・２４Ａ２・２４Ｂ１・２４Ｂ２を備えている。表示デバイス１Ｂの他の構成は表示デバイス１と同様である。

　第１電源バスライン５４Ｂ１はハイレベル電源回路４３Ｂ１と接続されており、ハイレベル電源回路４３Ｂ１から、表示領域の縁に沿って延設されている。第１電源バスライン５４Ｂ１は、各ハイレベル電源線５１Ｂ１の同じ側にある第１端部５１Ｂ１ａ間を接続している。ハイレベル電源回路４３Ｂ１から供給されたハイレベル電源電圧ＥＬＶＤＤは、第１電源バスライン５４Ｂ１を通って各ハイレベル電源線５１Ｂ１へ供給される。第２電源バスライン５３Ｂ１は、表示領域を介して、第１電源バスライン５４Ｂ１とは反対側の表示領域の縁に沿って延設されている。第２電源バスライン５３Ｂ１は、各ハイレベル電源線５１Ｂ１の第１端部５１Ｂ１ａとは逆側の端部である第２端部５１Ｂ１ｂ間を接続している。ハイレベル電源回路４３Ｂ１から供給されたハイレベル電源電圧ＥＬＶＤＤは、第１電源バスライン５４Ｂ１及び各ハイレベル電源線５１Ｂ１を通って、第２電源バスライン５３Ｂ１へ供給される。

　第１電源バスライン５４Ｂ２はハイレベル電源回路４３Ｂ２と接続されており、ハイレベル電源回路４３Ｂ２から延伸していき、第２電源バスライン５３Ｂ１に沿って延設されている。第１電源バスライン５４Ｂ２は、各ハイレベル電源線５１Ｂ２の同じ側にある第１端部５１Ｂ２ａ間を接続している。ハイレベル電源回路４３Ｂ２から供給されたハイレベル電源電圧ＥＬＶＤＤは、第１電源バスライン５４Ｂ２を通って各ハイレベル電源線５１Ｂ２へ供給される。第２電源バスライン５３Ｂ２は、表示領域を介して、第１電源バスライン５４Ｂ２とは反対側の表示領域の縁と対向しつつ第１電源バスライン５４Ｂ１に沿って延設されている。第２電源バスライン５３Ｂ２は、各ハイレベル電源線５１Ｂ２の第１端部５１Ｂ２ａとは逆側の端部である第２端部５１Ｂ２ｂ間を接続している。ハイレベル電源回路４３Ｂ２から供給されたハイレベル電源電圧ＥＬＶＤＤは、第１電源バスライン５４Ｂ２及び各ハイレベル電源線５１Ｂ２を通って、第２電源バスライン５３Ｂ２へ供給される。

　ハイレベル電源線５１Ｂ１と、ハイレベル電源線５１Ｂ２とは交互に並んで配置されている。ハイレベル電源線５１Ｂ１は奇数列のハイレベル電源線であり、ハイレベル電源線５１Ｂ２は偶数列のハイレベル電源線である。

　各ハイレベル電源線５１Ｂ１は、両端部である第１端部５１Ｂ１ａおよび第２端部５１Ｂ１ｂを有する。各第１端部５１Ｂ１ａは第１電源バスライン５４Ｂ１に接続されることで互いに接続されている。すなわち、各第１端部５１Ｂ１ａは第１電源バスライン５４Ｂ１に近い側の端部である。各ハイレベル電源線５１Ｂ１は、第１端部５１Ｂ１ａから、第１電源バスライン５４Ｂ１から離れる方向に延伸している。

　各第２端部５１Ｂ１ｂは、第２電源バスライン５３Ｂ１に接続されることで、隣接する第２端部５１Ｂ１ｂ同士が互いに接続されている。各第２端部５１Ｂ１ｂは第１端部５１Ｂ１ａとは逆側の端部であり、第１端部５１Ｂ１ａが接続されている第１電源バスライン５４Ｂ１から遠い側の端部である。すなわち、ハイレベル電源線５１Ｂ１の両端部のうち、第１端部５１Ｂ１ａはハイレベル電源回路４３Ｂ１からの経路が近い側の端部であり、第２端部５１Ｂ１ｂはハイレベル電源回路４３Ｂ１からの経路が遠い側の端部である。

　各ハイレベル電源線５１Ｂ２は、両端部である第１端部５１Ｂ２ａおよび第２端部５１Ｂ２ｂを有する。各第１端部５１Ｂ２ａは第１電源バスライン５４Ｂ２に接続されることで互いに接続されている。すなわち、各第１端部５１Ｂ２ａは第１電源バスライン５４Ｂ２に近い側の端部である。各ハイレベル電源線５１Ｂ２は、第１端部５１Ｂ２ａから、第１電源バスライン５４Ｂ２から離れる方向に延伸している。

　各第２端部５１Ｂ２ｂは、第２電源バスライン５３Ｂ２に接続されることで、隣接する第２端部５１Ｂ２ｂ同士が互いに接続されている。各第２端部５１Ｂ２ｂは第１端部５１Ｂ２ａとは逆側の端部であり、第１端部５１Ｂ２ａが接続されている第１電源バスライン５４Ｂ２から遠い側の端部である。すなわち、ハイレベル電源線５１Ｂ２の両端部のうち、第１端部５１Ｂ２ａはハイレベル電源回路４３Ｂ２からの経路が近い側の端部であり、第２端部５１Ｂ２ｂはハイレベル電源回路４３Ｂ２からの経路が遠い側の端部である。

　各ハイレベル電源線５１Ｂ１の幅は、第１端部５１Ｂ１ａの幅Ｌ０から第２端部５１Ｂ１ｂの幅Ｌ１にかけて次第に広くなっている。このため、各ハイレベル電源線５１Ｂ１において、第１端部５１Ｂ１ａから第２端部５１Ｂ１ｂまで、抵抗値のバラツキを抑えることができる。これにより、ハイレベル電源線５１Ｂ１における第１端部５１Ｂ１ａ近傍の画素ＰＸの輝度と、第２端部５１Ｂ１ｂ近傍の画素ＰＸの輝度とのバラツキを抑えることができる。この結果、表示領域全体として各画素ＰＸの輝度のバラツキを抑えることができる。

　さらに、各ハイレベル電源線５１Ｂ２の幅は、第１端部５１Ｂ２ａの幅Ｌ０から第２端部５１Ｂ２ｂの幅Ｌ１にかけて次第に広くなっている。このため、各ハイレベル電源線５１Ｂ２において、第１端部５１Ｂ２ａから第２端部５１Ｂ２ｂまで、抵抗値のバラツキを抑えることができる。これにより、ハイレベル電源線５１Ｂ２における第１端部５１Ｂ２ａ近傍の画素ＰＸの輝度と、第２端部５１Ｂ２ｂ近傍の画素ＰＸの輝度とのバラツキを抑えることができる。この結果、表示領域全体として各画素ＰＸの輝度のバラツキを抑えることができる。

　換言すると、互いに隣接するハイレベル電源線５１Ｂ１およびハイレベル電源線５１Ｂ２は、第１端部５１Ｂ１ａ・５１Ｂ２ａと、第２端部５１Ｂ１ｂ・５１Ｂ２ｂとの位置が反転している櫛刃状に形成されている。すなわち、ハイレベル電源線５１Ｂ１の第１端部５１Ｂ１ａと、ハイレベル電源線５１Ｂ２の第２端部５１Ｂ２ｂとが隣接し、ハイレベル電源線５１Ｂ１の第２端部５１Ｂ１ｂと、ハイレベル電源線５１Ｂ２の第１端部５１Ｂ２ａとが隣接している。

　これにより、表示領域に配列された画素ＰＸの両方向から、電圧値のバラツキが抑制された一定電圧であるハイレベル電源電圧ＥＬＶＤＤが各画素ＰＸに供給される。

　これによると、複数のハイレベル電源回路４３Ｂ１・４３Ｂ２から、各ハイレベル電源線５１Ｂ１・５１Ｂ２にハイレベル電源電圧ＥＬＶＤＤを供給することができる。これにより、安定して、ハイレベル電源電圧ＥＬＶＤＤを各ハイレベル電源線５１Ｂ１・５１Ｂ２に供給することができる。また、１つの電源回路から全てのハイレベル電源線にハイレベル電源電圧ＥＬＶＤＤを供給する場合と比べて、ハイレベル電源回路４３Ｂ１・４３Ｂ２それぞれの大きさを小さくすることができる。このため、ハイレベル電源回路４３Ｂ１・４３Ｂ２を配置する位置の自由度を高めることができる。換言すると、回路設計の自由度を高めることができる。

　また、表示デバイス１Ｂにおいては、各ハイレベル電源線５１Ｂ１に沿って並ぶ開口Ｈのうち、第２端部５１Ｂ１ｂ近傍の開口Ｈである開口ＨＡの面積は、第１端部５１Ｂ１ａ近傍の開口Ｈである開口ＨＢの面積よりも大きい。なお、各ハイレベル電源線５１Ｂ１に沿って並ぶ発光層２４のうち、開口ＨＡが設けられた画素ＰＸに含まれる発光層を発光層２４Ａ１と称し、開口ＨＢが設けられた画素ＰＸに含まれる発光層を発光層２４Ｂ１と称する場合がある。表示デバイス１Ｂにおいては、各ハイレベル電源線５１Ｂ１に沿って並ぶ開口Ｈのうち、第２端部５１Ｂ１ｂ近傍の開口ＨＡの面積は、第１端部５１Ｂ１ａ近傍の開口ＨＢの面積よりも大きい。このため、第２端部５１Ｂ１ｂ近傍の発光層２４Ｂ１の輝度と、第１端部５１Ｂ１ａ近傍の発光層２４Ａ１の輝度との差を抑えることができる。

　また、表示デバイス１Ｂにおいては、各ハイレベル電源線５１Ｂ２に沿って並ぶ開口Ｈのうち、第２端部５１Ｂ２ｂ近傍の開口Ｈである開口ＨＡの面積は、第１端部５１Ｂ２ａ近傍の開口Ｈである開口ＨＢの面積よりも大きい。開口ＨＢから開口ＨＡにかけて次第に面積が大きくなっている。なお、各ハイレベル電源線５１Ｂ２に沿って並ぶ発光層２４のうち、開口ＨＡが設けられた画素ＰＸに含まれる発光層を発光層２４Ａ２と称し、開口ＨＢが設けられた画素ＰＸに含まれる発光層を発光層２４Ｂ２と称する場合がある。

　表示デバイス１Ｂにおいては、各ハイレベル電源線５１Ｂ２に沿って並ぶ開口Ｈのうち、第２端部５１Ｂ２ｂ近傍の開口ＨＡの面積は、第１端部５１Ｂ２ａ近傍の開口ＨＢの面積よりも大きい。開口ＨＢから開口ＨＡにかけて次第に面積が大きくなっている。このため、第２端部５１Ｂ２ｂ近傍の発光層２４Ｂ２の輝度と、第１端部５１Ｂ２ａ近傍の発光層２４Ａ２の輝度との差を抑えることができる。

　この結果、表示領域全体として各画素ＰＸの輝度のバラツキを抑えることができる。

　なお、表示デバイス１Ｂにおいては、ハイレベル電源線５１Ｂ１又はハイレベル電源線５１Ｂ２を跨いて隣接する開口Ｈ・Ｈ間の距離（開口ＨＡ・ＨＢ間の距離）は、当該ハイレベル電源線５１Ｂ１又はハイレベル電源線５１Ｂ２に沿って一定である。すなわち、ハイレベル電源線５１Ｂ１又はハイレベル電源線５１Ｂ２を跨いて隣接する開口Ｈ・Ｈ間の距離（開口ＨＡ・ＨＢ間の距離）は、表示領域全体的に同じである。

　〔実施形態４〕
　本発明の実施形態４について説明すれば以下のとおりである。なお、説明の便宜上、実施形態１～３にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

　図７は、本発明の実施形態４に係る表示デバイス１Ｃのハイレベル電源線５１Ｃの構成を表す平面図である。表示デバイス１（図１等）は、ハイレベル電源線５１に換えて、図７に示すハイレベル電源線５１Ｃを備えていてもよい。なお、表示デバイス１Ｃは、表示デバイス１からハイレベル電源線５１をハイレベル電源線５１Ｃへ変更した以外の構成は、表示デバイス１と同じである。

　ハイレベル電源線５１Ｃは、第１端部５１Ｃａから第２端部５１Ｃｂにかけて一定の幅Ｌ１を有するが、第１端部５１Ｃａから第２端部５１Ｃｂまでの少なくとも一部区間における抵抗値を調整するための複数の切り欠き５１Ｃｄが形成されている。

　ハイレベル電源線５１Ｃの第１端部５１Ｃａ近傍における単位長さＰ当たりに含まれる複数の切り欠き５１Ｃｄの面積が、ハイレベル電源線５１Ｃの第２端部５１Ｃｂ近傍における単位長さＰ当たりに含まれる複数の切り欠き５１Ｃｄの面積よりも大きい。図７では、基板面を法線方向から見たときの各切り欠き５１Ｃｄの面積は同じで、ハイレベル電源線５１Ｃの第１端部５１Ｃａ近傍における単位長さＰ当たりに含まれる切り欠き５１Ｃｄの個数が、ハイレベル電源線５１Ｃの第２端部５１Ｃｂ近傍における単位長さＰ当たりに含まれる切り欠き５１Ｃｄの個数よりも多い例を表している。

　なお、単位長さＰ当たりに含まれる切り欠き５１Ｃｄの面積とは、ハイレベル電源線５１Ｃの単位長さＰの幅が幅Ｌ１で一定であると仮定したときの面積（Ｐ×Ｌ１）から、単位長さＰ当たりのハイレベル電源線５１Ｃの面積の減少分である。

　これにより、各ハイレベル電源線５１Ｃは、第１端部５１Ｃａ近傍の単位長さＰ当たりの面積が、第２端部５１Ｃｂ近傍の単位長さＰ当たりの面積よりも小さい構成となっている。このため、各ハイレベル電源線５１Ｃは、第１端部５１Ｃａ近傍の単位長さＰ当たりの抵抗値が、第２端部５１Ｃｂ近傍の単位長さＰ当たりの抵抗値より大きい。これにより、第１端部５１Ｃａ近傍のハイレベル電源電圧ＥＬＶＤＤの値よりも、第２端部５１Ｃｂ近傍のハイレベル電源電圧ＥＬＶＤＤの値が小さくなってしまうことを防止することができる。

　なお、各ハイレベル電源線５１Ｃは、第１端部５１Ｃａから第２端部５１Ｃｂまでの少なくとも一部区間において、第１端部５１Ｃａ側の区間の単位長さＰ当たりに含まれる切り欠き５１Ｃｄの面積が、第２端部５１Ｃｂ側の区間における単位長さＰ当たりに含まれる切り欠き５１Ｃｄの面積よりも小さければよい。

　換言すると、各ハイレベル電源線５１Ｃに切り欠き５１Ｃｄが設けられることで、第１端部５１Ｃａ側の区間の単位長さＰ当たりのハイレベル電源線５１Ｃの面積が、第２端部５１Ｃｂ側の区間の単位長さＰ当たりのハイレベル電源線５１Ｃの面積より小さくなっていればよい。

　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

１、１Ａ～１Ｃ　表示デバイス
５　発光素子層
６　封止層
１０　基材
１２　樹脂層
１５　半導体膜
１６、１８、２０　無機絶縁膜
２１　平坦化膜
２２　アノード電極（第１電極）
２３　エッジカバー
２４、２４Ａ、２４Ｂ、２４Ａ１、２４Ａ２、２４Ｂ１、２４Ｂ２　発光層
２５　カソード電極（第２電極）
２６、２８　無機封止膜
２７　有機封止膜
３８　接着層
３９　機能フィルム
４１　ソースドライバ
４２　ゲートドライバ
４３、４３Ｂ１、４３Ｂ２　ハイレベル電源回路（電源回路）
５１、５１Ｂ１、５１Ｂ２、５１Ｃ、　ハイレベル電源線（電源線）
５１ａ、５１Ｂ１ａ、５１Ｂ２ａ、５１Ｃａ　第１端部
５１ｂ、５１Ｂ１ｂ、５１Ｂ２ｂ、５１Ｃｂ　第２端部
５３、５３Ｂ１、５３Ｂ２　第２電源バスライン
５４、５４Ｂ１、５４Ｂ２　第１電源バスライン
６２　画素回路
６３　電圧変換回路
Ｃ１　コンデンサ
Ｔ１～Ｔ６、Ｔｒ　トランジスタ

Claims

　一対の電極である第１電極および第２電極を含む電気光学素子を有する画素が配列された表示領域を有する表示デバイスであって、
　上記各第１電極に供給される電圧の供給源である電源回路と、
　上記電源回路と接続されることで当該電源回路から一定電圧が供給される、上記表示領域の縁に沿って延伸する第１電源バスラインと、
　上記表示領域を介して、上記第１電源バスラインと対向配置されている第２電源バスラインと、
　上記第１電源バスラインから、上記表示領域に向かって分岐し、上記第２電源バスラインと接続されている複数の電源線とを備え、
　上記各電源線は、上記電源回路から上記一定電圧が供給されてくる側の端部である第１端部と、上記第１端部とは逆側の端部である第２端部とを有し、
　上記各電源線は、上記第１端部から上記第２端部へ至る少なくとも一部区間において、単位長さ当たりの抵抗値が、上記第２端部側から上記第１端部側にかけて大きくなっていることを特徴とする表示デバイス。
　上記第１電源バスラインの幅は、上記第２電源バスラインの幅よりも太いことを特徴とする請求項１に記載の表示デバイス。
　上記第２電源バスラインの幅は、上記各電源線における最も太い幅よりも太いことを特徴とする請求項１又は２に記載の表示デバイス。
　上記各電源線は、上記第２端部から上記第１端部にかけて次第に抵抗値が大きくなっていることを特徴とする請求項１～３の何れか１項に記載の表示デバイス。
　上記各電源線は、上記少なくとも一部区間における、上記第１端部側の区間の単位長さ当たりの面積が、上記第２端部側の区間の単位長さ当たりの面積よりも小さいことを特徴とする請求項１～４の何れか１項に記載の表示デバイス。
　上記各電源線は、切り欠きが形成されていることで、上記少なくとも一部区間における抵抗値が調整されていることを特徴とする請求項１～４の何れか１項に記載の表示デバイス。
　上記第１電源バスラインの幅は上記第２電源バスラインの幅より太く、
　上記第２電源バスラインの幅は、上記各電源線のうち上記切り欠きが形成されていない領域の幅より太いことを特徴とする請求項６に記載の表示デバイス。
　上記少なくとも一部区間における、上記第１端部側の区間の単位長さ当たりに含まれる上記切り欠きの面積が、上記第２端部側の区間における上記単位長さ当たりに含まれる上記切り欠きの面積よりも大きいことを特徴とする請求項６又は７に記載の表示デバイス。
　上記各電源線は、隣接する電源線同士で上記第１端部と上記第２端部との位置が反転している櫛刃状に形成されていることを特徴とする請求項１～８の何れか１項に記載の表示デバイス。
　上記第１電極は画素毎に設けられており、上記第２電極は複数の上記画素に共通して設けられており、
　上記電気光学素子は、さらに、上記第１電極と上記第２電極との間であって上記画素毎に設けられた発光層を含み、
　さらに、当該第１電極の端部を覆い、当該第１電極を露出させる開口が形成されたエッジカバーを上記第１電極の上層に備え、
　上記電源線の上記少なくとも一部区間に隣接して並ぶ上記画素のうち、上記第２端部側の上記画素に含まれる上記開口の面積は、上記第１端部側の上記画素に含まれる上記開口の面積より大きく、
　上記第２端部側の上記画素に含まれる上記発光層と、上記第１端部側の上記画素に含まれる上記発光層とは、同一の形状かつ同一の大きさであることを特徴とする請求項１～９の何れか１項に記載の表示デバイス。
　一対の電極である第１電極および第２電極を含む電気光学素子を有する画素が配列された表示領域を有する表示デバイスであって、
　上記第１電極は画素毎に設けられており、上記第２電極は複数の上記画素に共通して設けられており、
　上記電気光学素子は、さらに、上記第１電極と上記第２電極との間であって上記画素毎に設けられた発光層を含み、
　さらに、当該第１電極の端部を覆い、当該第１電極を露出させる開口が形成されたエッジカバーを上記第１電極の上層に備え、
　上記各第１電極に供給される電圧の供給源である電源回路と、
　上記電源回路と接続されることで当該電源回路から一定電圧が供給される電源線と、
　上記各画素に配置され、上記電気光学素子、上記第１電極および上記第２電極を含み、上記電源線から上記一定電圧が供給され、上記第１電極に与える信号を制御する画素回路とを備え、
　上記各電源線は、上記画素が並ぶ方向に沿って延伸しており、上記電源回路から上記一定電圧が供給されてくる側の端部である第１端部と、当該第１端部とは逆側の端部である第２端部とを有し、
　上記各電源線における上記第１端部から上記第２端部へ至る少なくとも一部区間に隣接して並ぶ上記画素のうち、上記第２端部側の上記画素に含まれる上記開口の面積は、上記第１端部側の上記画素に含まれる上記開口の面積より大きく、
　上記第２端部側の上記画素に含まれる上記発光層と、上記第１端部側の上記画素に含まれる上記発光層とは、同一の形状かつ同一の大きさであることを特徴とする表示デバイス。
　上記第１端部側の上記画素に含まれる上記開口から、上記第２端部側の上記画素に含まれる上記開口にかけて次第に面積が大きくなっていることを特徴とする請求項１１に記載の表示デバイス。
　上記各電源線は、隣接する上記第１端部同士が接続されていることを特徴とする請求項１～１２の何れか１項に記載の表示デバイス。
　上記各電源線は、隣接する上記第２端部同士が接続されていることを特徴とする請求項１～１３の何れか１項に記載の表示デバイス。
　上記第１電極は上記画素毎に島状に形成されており、
　上記第２電極は、各画素に跨って連続して形成されており、
　上記第２電極には、上記一定電圧とは異なる一定電圧が供給されることを特徴とする請求項１～１４の何れか１項に記載の表示デバイス。
　上記画素は有機ＥＬ素子を備えていることを特徴とする請求項１～１５の何れか１項に記載の表示デバイス。