JP4265515B2 - ディスプレイパネル - Google Patents

Description

本発明は、発光素子をサブピクセルに用いたディスプレイパネルに関する。

特許文献１に記載されているように、発光素子である有機エレクトロルミネッセンス素子は基板上にアノード、エレクトロルミネッセンス層（以下、ＥＬ層という。）、カソードの順に積層した積層構造となっており、アノードとカソードとの間に電圧が印加されるとＥＬ層に正孔及び電子が注入され、ＥＬ層で電界発光する。ＥＬ層が設けられている基板からＥＬ層の光を出射するように基板及び基板側の電極を光透過性に設計したエレクトロルミネッセンス素子をボトムエミッション型という。一方、ＥＬ層が設けられている基板と反対側からＥＬ層の光を出射するように設計したエレクトロルミネッセンス素子をトップエミッション型という。

アクティブマトリクス駆動方式のディスプレイパネルでは１ドットのサブピクセルにつき一又は複数の薄膜トランジスタが設けられており、薄膜トランジスタによって有機エレクトロルミネッセンス素子を発光させる。例えば、特許文献１に記載されたディスプレイパネルにおいては、２つの薄膜トランジスタがサブピクセルごとに設けられている。アクティブマトリクス駆動方式のディスプレイパネルを製造するに際しては、薄膜トランジスタをサブピクセルごとにパターニングしたトランジスタアレイ基板を作製した後にそのトランジスタアレイ基板の表面に有機エレクトロルミネッセンス素子をサブピクセルごとにパターニングする。薄膜トランジスタの後に有機エレクトロルミネッセンス素子をパターニングするのは、薄膜トランジスタをパターニングする際の温度が有機エレクトロルミネッセンス素子の耐熱温度を超えてしまうためである。

サブピクセルごとに薄膜トランジスタがパターニングされているから、複数の有機エレクトロルミネッセンス素子をマトリクス状にパターニングするに際して薄膜トランジスタに接続する下層側の電極（例えば、アノード）をサブピクセルごとに独立するようパターニングする。一方、対向電極（例えば、カソード）は全ての有機エレクトロルミネッセンス素子に共通した共通電極としてべた一面に成膜する。
特開平８−３３０６００号公報

ところで、対向電極を成膜している時に熱的要因・化学的要因でＥＬ層が損傷することがあるため、ＥＬ層の損傷を抑えるために対向電極の成膜時間をできる限り短くすることが考えられるが、対向電極の成膜時間を短くすると対向電極が薄くなる。また、有機エレクトロルミネッセンス素子をトップエミッション型にした場合、ＥＬ層で発光した光が対向電極の透過中にできる限り減衰しないように、対向電極をできる限り薄く形成することが望まれている。

しかしながら、対向電極の薄膜化に伴い対向電極のシート抵抗が高くなってしまい、対向電極の高抵抗化によって対向電極の電圧が面内で一様にならず電圧の高低差が面内で顕著に表れてしまう。すなわち、対向電極が共通電極としてべた一面に形成されているから、仮に全てのサブピクセル電極に同じ大きさの電圧が印加された場合でも有機エレクトロルミネッセンス素子ごとに発光強度が異なってしまい、面内の発光強度が一様にならない。

そこで、本発明は、上記のような問題点を解決しようとしてなされたものであり、対向電極を薄くしても対向電極の電圧を面内で一様にできるようにすることを目的とする。

以上の課題を解決するために、本発明のディスプレイパネルは、
ゲート絶縁膜上にソース、ドレインを有し、サブピクセルごとに設けられたトランジスタを絶縁膜によって被覆してなるトランジスタアレイ基板と、
前記絶縁膜を介して前記トランジスタにおけるソース−ドレイン間を被覆した複数の共通配線と、
前記共通配線の表面に成膜された撥液性導電層と、
前記各共通配線の間において前記トランジスタアレイ基板の表面に配列され、サブピクセルごとに設けられた複数のサブピクセル電極と、
前記各サブピクセル電極上に成膜された発光層と、
前記発光層を被覆するとともに前記撥液性導電層を介して前記共通配線に接続された対向電極と、
前記共通配線に沿って前記共通配線と重ならないように前記ゲート絶縁膜の下方に延在する複数の信号線と、
を備える。

好ましくは、ソース、ドレインの一方がサブピクセル電極に接続された駆動トランジスタが前記トランジスタとしてサブピクセルごとに設けられている。

好ましくは、発光期間に前記駆動トランジスタのソース−ゲート間の電圧を保持する保持トランジスタが前記トランジスタとしてサブピクセルごとに設けられている。

好ましくは、前記駆動トランジスタのソース−ドレイン間に書込電流を流すスイッチトランジスタが前記トランジスタとしてサブピクセルごとに設けられている。

好ましくは、前記ディスプレイパネルが、前記駆動トランジスタのソース、ドレインの他方と接続された給電配線を更に有する。

なお、前記ディスプレイパネルが、前記各共通配線それぞれを被覆し、撥水性・撥油性及び導電性を有し、前記対向電極によって被覆された撥液性導電層を更に備えても良い。また、前記有機ＥＬ層が湿式塗布法により成膜されたものとしても良い。また、前記絶縁膜は一層構造であっても良いし、積層構造であっても良い。

本発明によれば、対向電極の下に共通配線が形成されているので、対向電極自体が薄膜化してより高抵抗になった場合でも、対向電極の電圧を面内で一様にすることができる。また、対向電極をより薄膜化することが可能なので、有機ＥＬ層を発した光が対向電極の透過中に減衰し難くなる。

また、対向電極の下に形成された共通配線はトランジスタのゲート・ソース・ドレインとは別にパターニングしたものであるから、共通配線を厚くすることができる。そのため、共通配線を低抵抗することができる。従って、対向電極の電圧を面内で一様にすることができる。

以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。また、以下の説明において、エレクトロルミネッセンス（Electro Luminescence）という用語をＥＬと略称する。

〔ディスプレイパネルの平面レイアウト〕
図１には、アクティブマトリクス駆動方式で動作するカラー表示のディスプレイパネル１の画素３の概略平面図が示されている。このディスプレイパネル１においては、１ピクセルの画素３につき１ドットの赤サブピクセルＰｒと、１ドットの緑サブピクセルＰｇと、１ドットの青サブピクセルＰｂとが水平方向に隣り合って配列されている。このディスプレイパネル１においては、画素３がマトリクス状に配列されている。サブピクセルＰｒ，Ｐｇ，Ｐｂそれぞれが垂直方向（列方向）に沿って同色となるよう一列に配列されている。水平方向（行方向）には、赤サブピクセルＰｒ、緑サブピクセルＰｇ、青サブピクセルＰｂの順に繰り返し配列されており、全体としてサブピクセルＰｒ，Ｐｇ，Ｐｂがマトリクス状に配列されている。具体的には、サブピクセルＰｒ，Ｐｇ，Ｐｂが全体として垂直方向に沿ってｍドットだけ配列され（但し、ｍは２以上の自然数）、水平方向に沿ってｎドットだけ配列されている（但し、ｎは３の整数倍）。以下の説明において、サブピクセルＰはこれら赤サブピクセルＰｒ、緑サブピクセルＰｇ、青サブピクセルＰｂの中の任意のサブピクセルを表し、サブピクセルＰについての説明は赤サブピクセルＰｒ、緑サブピクセルＰｇ、青サブピクセルＰｂの何れについても適用され、サブピクセルＰに下付けした数字の前側がディスプレイパネル１の上からの配列順を表し、後ろ側がディスプレイパネル１の左からの配列順を表す。すなわち、１〜ｍのうちの任意の自然数をｉとし、１からｎのうちの任意の自然数をｊとした場合に、サブピクセルＰ_i,jは上からｉ行目、左からｊ列目である。

また、垂直方向の赤サブピクセルＰｒの列に沿って信号線Ｙｒが延在し、垂直方向の緑サブピクセルＰｇの列に沿って信号線Ｙｇが延在し、垂直方向の青サブピクセルＰｂの列に沿って信号線Ｙｇが延在している。信号線Ｙｒは垂直方向に沿った画素３の一列のうち全ての赤サブピクセルＰｒに対して信号を供給するものであり、信号線Ｙｇは垂直方向に沿った画素３の一列のうち全ての緑サブピクセルＰｇに対して信号を供給するものであり、信号線Ｙｂは垂直方向に沿った画素３の一列のうち全ての青サブピクセルＰｂに対して信号を供給するものである。以下の説明において、信号線Ｙについての説明は、信号線Ｙｒ，Ｙｇ，Ｙｂの何れについても適用され、信号線Ｙに下付けした数字はディスプレイパネル１の左からの配列順を表す。すなわち、信号線Ｙ_jは左からｊ列目である。

垂直方向の赤サブピクセルＰｒの列、緑サブピクセルＰｇの列及び青サブピクセルＰｂの列のそれぞれに沿って共通配線９１が延在している。つまり、垂直方向のサブピクセルＰの列１列につき一本の共通配線９１が垂直方向に延在している。

水平方向の画素３の行１行につき１本の走査線Ｘと１本の供給線Ｚと１本の給電配線９０が水平方向に延在している。平面視して、供給線Ｚには給電配線９０が重なっている。ここで、走査線Ｘに下付けした数字がディスプレイパネル１の上からの配列順を表し、供給線Ｚに下付けした数字がディスプレイパネル１の上から配列順を表す。即ち、走査線Ｘ_iは上からｉ番目であり、供給線Ｚ_iは上からｉ番目である。

サブピクセルＰｒ，Ｐｇ，Ｐｂの色は、後述する有機ＥＬ素子２０（図２等に図示）の発光色によって定まる。ディスプレイパネル１全体に着目して平面視した場合、有機ＥＬ素子２０のアノードであるサブピクセル電極２０ａ（図２等に図示）がマトリクス状に配列されており、１つのサブピクセル電極２０ａによって１ドットのサブピクセルＰが定まる。ディスプレイパネル１全体としては、各信号線Ｙ₁〜Ｙ_nの一方側に沿ってサブピクセル電極２０ａの列が、図７又は図９に示すように配列されており、このような垂直方向のサブピクセル電極２０ａの列が合計ｎ列ある。サブピクセル電極２０ａは、水平方向の両側が共通配線９１、９１に囲まれている。このため、共通配線９１の本数は、（ｎ＋１）本になる。後で詳述するように、第ｋ列の共通配線９１（２≦ｋ≦ｎ＋１）が第（ｋ−１）列のサブピクセルＰのトランジスタ２２，２３を平面視して覆っている。

〔サブピクセルの回路構成〕
次に、サブピクセルＰｒ，Ｐｇ，Ｐｂの回路構成について図２を用いて説明する。ここで、図２は、ｉ行目ｊ列目のサブピクセルＰ_i,jの等価回路図である。

何れのサブピクセルＰｒ，Ｐｇ，Ｐｂも同様に構成されており、１ドットのサブピクセルＰにつき、有機ＥＬ素子２０、Ｎチャネル型のアモルファスシリコン薄膜トランジスタ（以下単にトランジスタと記述する。）２１，２２，２３及びキャパシタ２４が設けられている。以下では、トランジスタ２１をスイッチトランジスタ２１と称し、トランジスタ２２を保持トランジスタ２２と称し、トランジスタ２３を駆動トランジスタ２３と称する。

スイッチトランジスタ２１においては、ソース２１ｓが信号線Ｙに導通し、ドレイン２１ｄが有機ＥＬ素子２０のサブピクセル電極２０ａ、駆動トランジスタ２３のソース２３ｓ及びキャパシタ２４の上層電極２４Ｂに導通し、ゲート２１ｇが保持トランジスタ２２のゲート２２ｇ及び走査線Ｘに導通している。

保持トランジスタ２２においては、ソース２２ｓが駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の下層電極２４Ａに導通し、ドレイン２２ｄが駆動トランジスタ２３のドレイン２３ｄ及び供給線Ｚに導通し、ゲート２２ｇがスイッチトランジスタ２１のゲート２１ｇ及び走査線Ｘに導通している。

駆動トランジスタ２３においては、ソース２３ｓが有機ＥＬ素子２０のサブピクセル電極２０ａ、スイッチトランジスタ２１のドレイン２１ｄ及びキャパシタ２４の上層電極２４Ｂに導通し、ドレイン２３ｄが保持トランジスタ２２のドレイン２２ｄ及び供給線Ｚに導通し、ゲート２３ｇが保持トランジスタ２２のソース２２ｓ及びキャパシタ２４の下層電極２４Ａに導通している。

有機ＥＬ素子２０のカソードとなる対向電極２０ｃは共通配線９１に導通している。なお、詳細には後述するが、対向電極２０ｃは、全てのサブピクセルＰｒ，Ｐｇ，Ｐｂに共通した共通電極である。

垂直方向に沿って一列に配列された何れの赤サブピクセルＰｒにおいても、スイッチトランジスタ２１のソース２１ｓが共通の信号線Ｙｒに導通している。垂直方向に沿って一列に配列された何れの緑サブピクセルＰｇにおいても、スイッチトランジスタ２１のソース２１ｓが共通の信号線Ｙｇに導通している。垂直方向に沿って一列に配列された何れの青サブピクセルＰｂにおいても、スイッチトランジスタ２１のソース２１ｓが共通の信号線Ｙｂに導通している。

一方、水平方向に沿って一行に配列された何れのサブピクセルＰｒ，Ｐｇ，Ｐｂにおいても、スイッチトランジスタ２１のゲート２１ｇが共通の走査線Ｘに導通し、保持トランジスタ２２のゲート２２ｇが共通の走査線Ｘに導通している。

サブピクセルＰの平面レイアウトについて図３を用いて説明する。図３は、サブピクセルＰの電極を主に示した平面図である。なお、図３においては、図面を見やすくするために、有機ＥＬ素子２０のサブピクセル電極２０ａ及び対向電極２０ｃの図示を省略する。

図３に示すように、平面視して、スイッチトランジスタ２１が信号線Ｙに沿うように配置され、保持トランジスタ２２が走査線Ｘに沿うように配置され、駆動トランジスタ２３が隣の信号線Ｙに沿うように配置されている。

ディスプレイパネル１全体を平面視して、全てのサブピクセルＰｒ，Ｐｇ，Ｐｂのスイッチトランジスタ２１だけに着目すると、複数のスイッチトランジスタ２１がマトリクス状に配列され、全てのサブピクセルＰｒ，Ｐｇ，Ｐｂの保持トランジスタ２２だけに着目すると、複数の保持トランジスタ２２がマトリクス状に配列され、全てのサブピクセルＰｒ，Ｐｇ，Ｐｂの駆動トランジスタ２３だけに着目すると、複数の駆動トランジスタ２３がマトリクス状に配列されている。

垂直方向に沿った赤サブピクセルＰｒの列、緑サブピクセルＰｇの列、青サブピクセルＰｂの列それぞれにおいて、垂直方向に沿って配列された複数の保持トランジスタ２２が共通の共通配線９１によって覆われている。また、垂直方向に沿った赤サブピクセルＰｒの列、緑サブピクセルＰｇの列、青サブピクセルＰｂの列それぞれにおいて、垂直方向に沿って配列された複数の駆動トランジスタ２３が共通の共通配線９１によって覆われている。なお、保持トランジスタ２２の全体が共通配線９１に覆われていても良いし、共通配線９１の幅が狭くなることで保持トランジスタ２２の一部が共通配線９１に覆われていても良い。

〔ディスプレイパネルの層構造〕
ディスプレイパネル１の層構造について図４〜図６を用いて説明する。ここで、図４は、図３に示された切断線IV−IVに沿った面の矢視断面図であり、図５は、図３に示された切断線V−Vに沿った面の矢視断面図であり、図６は、図３に示された切断線VI−VIに沿った面の矢視断面図である。なお、図３では、１ドットのサブピクセルＰを図示するが、図４〜図６では、水平方向に隣り合う２ドットのサブピクセルＰを図示する。

このディスプレイパネル１は、光透過性を有する絶縁基板２に対して種々の層を積層したものである。絶縁基板２は可撓性のシート状に設けられているか、又は剛性の板状に設けられている。

トランジスタ２１〜２３の層構造について説明する。図４に示すように、スイッチトランジスタ２１は、絶縁基板２上に形成されたゲート２１ｇと、ゲート２１ｇ上に形成されたゲート絶縁膜３１を挟んでゲート２１ｇに対向した半導体膜２１ｃと、半導体膜２１ｃの中央部上に形成されたチャネル保護膜２１ｐと、半導体膜２１ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２１ｐに一部重なった不純物半導体膜２１ａ，２１ｂと、不純物半導体膜２１ａ上に形成されたドレイン２１ｄと、不純物半導体膜２１ｂ上に形成されたソース２１ｓと、から構成されている。なお、ドレイン２１ｄ及びソース２１ｓは一層構造であっても良いし、二層以上の積層構造であっても良い。

駆動トランジスタ２３は、絶縁基板２上に形成されたゲート２３ｇと、ゲート２３ｇ上に形成されたゲート絶縁膜３１を挟んでゲート２３ｇに対向した半導体膜２３ｃと、半導体膜２３ｃの中央部上に形成されたチャネル保護膜２３ｐと、半導体膜２３ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２３ｐに一部重なった不純物半導体膜２３ａ，２３ｂと、不純物半導体膜２３ａ上に形成されたドレイン２３ｄと、不純物半導体膜２３ｂ上に形成されたソース２３ｓと、から構成されている。図３に示すように平面視した場合、駆動トランジスタ２３が櫛歯状に設けられていることで、駆動トランジスタ２３のチャネル幅が広くなっている。ドレイン２３ｄ及びソース２３ｓは一層構造であっても良いし、二層以上の積層構造であっても良い。

チャネル長方向に平行な面の保持トランジスタ２２の断面図については省略するが、チャネル幅方向に平行な図５の断面図においては、保持トランジスタ２２のゲート２２ｇ、半導体膜２２ｃ及びチャネル保護膜２３ｐが示されている。保持トランジスタ２２は、駆動トランジスタ２３と同様の層構造となっている。また、何れのサブピクセルＰｒ，Ｐｇ，Ｐｂでも、スイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３が同様の層構造になっている。

次に、キャパシタ２４の層構造について説明する。図４に示すように、キャパシタ２４は、絶縁基板２上に形成された下層電極２４Ａと、ゲート絶縁膜３１を挟んで下層電極２４Ａに対向した上層電極２４Ｂと、から構成されている。何れのサブピクセルＰｒ，Ｐｇ，Ｐｂでもキャパシタ２４は同様の層構造になっている。

次に、図４〜図６を用いて、トランジスタ２１〜２３及びキャパシタ２４の各層と信号線Ｙ、走査線Ｘ及び供給線Ｚとの関係について説明する。

全てのサブピクセルＰのスイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の下層電極２４Ａ並びに全ての信号線Ｙは、絶縁基板２上にべた一面に成膜された導電性膜をフォトリソグラフィー法・エッチング法によってパターニングすることで形成されたものである。以下では、スイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の下層電極２４Ａ並びに信号線Ｙの元となる導電性膜をゲートレイヤーという。

ゲート絶縁膜３１は、全てのサブピクセルＰのスイッチトランジスタ２１、保持トランジスタ２２、駆動トランジスタ２３及びキャパシタ２４に共通した膜であり、面内にべた一面に成膜されている。従って、ゲート絶縁膜３１は、スイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の下層電極２４Ａ並びに信号線Ｙを被覆している。

全てのサブピクセルＰのスイッチトランジスタ２１のドレイン２１ｄ・ソース２１ｓ、保持トランジスタ２２のドレイン２２ｄ・ソース２２ｓ、駆動トランジスタ２３のドレイン２３ｄ・ソース２３ｓ及びキャパシタ２４の上層電極２４Ｂ並びに全ての走査線Ｘ及び供給線Ｚは、ゲート絶縁膜３１上にべた一面に成膜された導電性膜をフォトリソグラフィー法・エッチング法によってパターニングすることで形成されたものである。以下では、スイッチトランジスタ２１のドレイン２１ｄ・ソース２１ｓ、保持トランジスタ２２のドレイン２２ｄ・ソース２２ｓ、駆動トランジスタ２３のドレイン２３ｄ・ソース２３ｓ及びキャパシタ２４の上層電極２４Ｂ並びに走査線Ｘ及び供給線Ｚの元となる導電性膜をドレインレイヤーという。

図１、図３に示すように、１ドットのサブピクセルＰにつき１つのコンタクトホール９２がゲート絶縁膜３１に形成され、スイッチトランジスタ２１のゲート２１ｇ及び保持トランジスタ２２のゲート２２ｇがコンタクトホール９２を介して走査線Ｘに導通している。１ドットのサブピクセルＰにつき１つのコンタクトホール９４がゲート絶縁膜３１に形成され、スイッチトランジスタ２１のソース２１ｓがコンタクトホール９４を介して信号線Ｙに導通している。１ドットのサブピクセルＰにつき１つのコンタクトホール９３がゲート絶縁膜３１に形成され、保持トランジスタ２２のソース２２ｓが駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の下層電極２４Ａに導通している。

図４〜図６に示すように、全てのサブピクセルＰのスイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３並びに全ての走査線Ｘ及び供給線Ｚは、べた一面に成膜された窒化シリコン又は酸化シリコン等の保護絶縁膜３２によって被覆されている。なお、保護絶縁膜３２は、供給線Ｚに重なる箇所で矩形状に分断されている。

保護絶縁膜３２には平坦化膜３３が積層されており、スイッチトランジスタ２１、保持トランジスタ２２、駆動トランジスタ２３、走査線Ｘ及び供給線Ｚによる凹凸が平坦化膜３３によって解消されている。つまり、平坦化膜３３の表面が平坦となっている。平坦化膜３３は、ポリイミド等の感光性絶縁樹脂を硬化させたものであり、絶縁性を有する。この平坦化膜３３は、供給線Ｚに重なる箇所で矩形状に分断されている。絶縁基板２から平坦化膜３３までの積層構造をトランジスタアレイ基板５０という。本実施形態では、トランジスタアレイ基板５０の表層は保護絶縁膜３２及び平坦化膜３３からなる積層型絶縁膜となっている。平坦化膜３３を設けずに、保護絶縁膜３２をトランジスタアレイ基板５０の表層としても良いし、保護絶縁膜３２を設けずに、平坦化膜３３をトランジスタアレイ基板５０の表層としても良いし、保護絶縁膜３２及び平坦化膜３３の上層に更に別の絶縁膜を成膜しても良い。

このディスプレイパネル１をボトムエミッション型として用いる場合、すなわち、絶縁基板２を表示面として用いる場合には、ゲート絶縁膜３１、保護絶縁膜３２及び平坦化膜３３には透明な材料を用いる。

保護絶縁膜３２及び平坦化膜３３の供給線Ｚに重なる箇所には、水平方向に沿って長尺な溝が凹設され、これら溝によって保護絶縁膜３２及び平坦化膜３３が矩形状に分断されている。溝には給電配線９０がそれぞれ埋設されており、溝内において給電配線９０が供給線Ｚの延在方向に沿って積層されている。以上により、給電配線９０が供給線Ｚにそれぞれ導通している。このため、給電配線９０はサブピクセル電極２０ａよりも下層に位置している。

給電配線９０は供給線Ｚを下地として電解メッキ法により形成されたものであるので、供給線Ｚよりも十分に厚い。給電配線９０は、銅、アルミ、金、ニッケルのうちの少なくともいずれかを含むことが好ましい。

平坦化膜３３の表面、即ちトランジスタアレイ基板５０の表面上には、複数のサブピクセル電極２０ａがマトリクス状に配列されている。これらサブピクセル電極２０ａは、平坦化膜３３上にべた一面に成膜された透明導電性膜をフォトリソグラフィー法・エッチング法によってパターニングしたものである。

サブピクセル電極２０ａは、有機ＥＬ素子２０のアノードとして機能する電極である。即ち、サブピクセル電極２０ａの仕事関数が比較的高く、後述する有機ＥＬ層２０ｂへ正孔を効率よく注入するものが好ましい。サブピクセル電極２０ａは、ディスプレイパネル１がボトムエミッションの場合、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ₂Ｏ₃）、酸化スズ（ＳｎＯ₂）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）のいずれかのような透明導電性膜からなる。

このようにディスプレイパネル１をボトムエミッション型として用いる場合、サブピクセル電極２０ａが可視光に対して透過性を有している。一方、このディスプレイパネル１をトップエミッション型として用いる場合、すなわち、絶縁基板２の反対側を表示面として用いる場合には、サブピクセル電極２０ａと平坦化膜３３との間に、導電性且つ可視光反射性の高い反射膜を成膜するか、サブピクセル電極２０ａ自体を反射性電極とすれば良い。

なお、図６に示すように、サブピクセル電極２０ａのもととなる透明導電性膜をエッチングすることで、サブピクセル電極２０ａがパターニングされるが、給電配線９０上にも透明導電性膜の一部５１が残留する。

図３に示すように、１ドットのサブピクセルＰにつき３つのコンタクトホール８８が平坦化膜３３及び保護絶縁膜３２に形成されている。コンタクトホール８８を介して、サブピクセル電極２０ａが、キャパシタ２４の上層電極２４Ｂ、スイッチトランジスタ２１のドレイン２１ｄ及び駆動トランジスタ２３のソース２３ｓに導通している。

図４〜図６に示すように、平坦化膜３３の表面、即ちトランジスタアレイ基板５０の表面上には、窒化シリコン、酸化シリコン、その他の絶縁材からなるメッシュ状の絶縁膜５２がパターニングされている。具体的には、絶縁膜５２は、サブピクセル電極２０ａの間を埋めるようメッシュ状（格子状）にパターニングされている。サブピクセル電極２０ａの一部の外周部が絶縁膜５２によって覆われているが、サブピクセル電極２０ａの大部分（中央部）は絶縁膜５２によって覆われていない。透明導電性膜の残留した部分５１及び給電配線９０は、絶縁膜５２によって被覆されている。

水平方向に隣り合うサブピクセル電極２０ａの間であって絶縁膜５２上には、共通配線９１が積層されている。共通配線９１は、水平方向に隣り合うサブピクセル電極２０ａの間において垂直方向に延在しており、サブピクセル電極２０ａは、隣り合う共通配線９１の間で共通配線９１に沿って配列されている。共通配線９１は、メッキ法により形成されたものであるので、対向電極２０ｃやトランジスタ２１〜２３の各電極よりも十分に厚い。このため有機ＥＬ素子２０の有機ＥＬ層２０ｂからの発光を十分に遮光する。上述したように、保持トランジスタ２２及び駆動トランジスタ２３の上方に共通配線９１が位置し、共通配線９１が保護絶縁膜３２、平坦化膜３３及び絶縁膜５２を挟んで保持トランジスタ２２及び駆動トランジスタ２３を被覆している。つまり、平面視して、共通配線９１の縁よりも内側に保持トランジスタ２２及び駆動トランジスタ２３が配置されている。

共通配線９１の表面には、撥水性・撥油性を有した撥液性導電層５５が成膜されている。撥液性導電層５５は、次の化学式（１）に示されたトリアジルトリチオールのチオール基（−ＳＨ）の水素原子（Ｈ）が還元離脱し、硫黄原子（Ｓ）が共通配線９１の表面に酸化吸着したものである。

撥液性導電層５５は単分子層である。つまり、撥液性導電層５５は、トリアジルトリチオール分子が共通配線９１の表面に規則正しく並んだ分子一層からなる膜であるから、非常に低抵抗であって導電性を有する。なお、撥水性・撥油性を顕著にするためにトリアジルトリチオールに代えて、トリアジルトリチオールの１又は２のチオール基がフッ化アルキル基に置換されたものでも良い。

サブピクセル電極２０ａ上には、有機ＥＬ素子２０の有機ＥＬ層２０ｂが成膜されている。有機ＥＬ層２０ｂは広義の発光層であり、有機ＥＬ層２０ｂには、有機化合物である発光材料（蛍光体）が含有されている。有機ＥＬ層２０ｂは、サブピクセル電極２０ａから順に正孔輸送層、狭義の発光層の順に積層した二層構造である。正孔輸送層は、導電性高分子であるＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなり、狭義の発光層は、ポリフルオレン系発光材料からなる。

赤サブピクセルＰｒの場合には、有機ＥＬ層２０ｂが赤色に発光し、緑サブピクセルＰｇの場合には、有機ＥＬ層２０ｂが緑色に発光し、青サブピクセルＰｂの場合には、有機ＥＬ層２０ｂが青色に発光する。

有機ＥＬ層２０ｂはサブピクセル電極２０ａごとに独立して設けられ、平面視した場合、複数の有機ＥＬ層２０ｂがマトリクス状に配列されている。なお、赤サブピクセルＰｒが垂直方向に沿って一列に配列されているので、垂直方向に沿って一列に配列された複数のサブピクセル電極２０ａが、垂直方向に沿って帯状に長尺な共通の赤色発光の有機ＥＬ層２０ｂによって被覆されていても良い。隣りにおいて垂直方向に配列された複数のサブピクセル電極２０ａが、垂直方向に沿って帯状に長尺な共通の緑色発光の有機ＥＬ層２０ｂによって被覆されていても良いし、反対隣りにおいて垂直方向に配列された複数のサブピクセル電極２０ａが垂直方向に沿って帯状に長尺な共通の青色発光の有機ＥＬ層２０ｂによって被覆されていても良い。

有機ＥＬ層２０ｂは、撥液性導電層５５の形成後に湿式塗布法（例えば、インクジェット法）によって成膜される。この場合、有機ＥＬ層２０ｂとなる有機化合物を含有する有機化合物含有液をサブピクセル電極２０ａに塗布するが、塗布時におけるの有機化合物含有液の液面は、絶縁膜５２の頭頂部よりも高い。しかし水平方向に隣り合うサブピクセル電極２０ａ間には、頭頂部が絶縁膜５２の頭頂部よりも十分高い共通配線９１が設けられているので、有機化合物含有液が共通配線９１を乗り越えて隣のサブピクセル電極２０ａに漏れることがない。従って、有機ＥＬ層２０ｂを湿式塗布法によって色ごとに塗り分けることができる。

更に、撥液性導電層５５の撥水性・撥油性によって、サブピクセル電極２０ａに塗布された有機化合物含有液がサブピクセル電極２０ａの周囲で厚くならないので、有機ＥＬ層２０ｂを均一な膜厚で成膜することができる。

なお、有機ＥＬ層２０ｂは、二層構造の他に、サブピクセル電極２０ａから順に正孔輸送層、狭義の発光層、電子輸送層となる三層構造であっても良いし、狭義の発光層からなる一層構造であっても良いし、これらの層構造において適切な層間に電子或いは正孔の注入層が介在した積層構造であっても良いし、その他の積層構造であっても良い。

有機ＥＬ層２０ｂ上には、有機ＥＬ素子２０のカソードとして機能する対向電極２０ｃが成膜されている。対向電極２０ｃは、全てのサブピクセルＰに共通して形成された共通電極であり、べた一面に成膜されている。給電配線９０が絶縁膜５２によって被覆されているから、対向電極２０ｃに対して給電配線９０が絶縁されている。一方、共通配線９１が撥液性導電層５５によって被覆されているから、対向電極２０ｃに対して共通配線９１が電気的に導通している。

対向電極２０ｃは、サブピクセル電極２０ａよりも仕事関数の低い材料で形成されており、例えば、マグネシウム、カルシウム、リチウム、バリウム、インジウム、希土類金属の少なくとも一種を含む単体又は合金で形成されていることが好ましい。また、対向電極２０ｃは、上記各種材料の層が積層された積層構造となっていても良いし、以上の各種材料の層に加えてシート抵抗を低くするために酸化されにくい金属層が堆積した積層構造となっていても良く、具体的には、有機ＥＬ層２０ｂと接する界面側に設けられた低仕事関数の高純度のバリウム層と、バリウム層を被覆するように設けられたアルミニウム層との積層構造や、下層にリチウム層、上層にアルミニウム層が設けられた積層構造が挙げられる。またトップエミッション構造の場合、対向電極２０ｃを上述のような低仕事関数の薄膜とその上にＩＴＯ等の透明導電膜を積層した透明電極としてもよい。

対向電極２０ｃ上には封止絶縁膜５６が対向電極２０ｃ全体を被覆するよう成膜されている。封止絶縁膜５６は、対向電極２０ｃの劣化を防止するために設けられている無機膜又は有機膜である。

なお、従来のトップエミッション型構造のディスプレイパネルは、この対向電極２０ｃに相当する対向電極の少なくとも一部を金属酸化物のように抵抗値が高い透明電極を用いることになるが、このような材料は十分に厚くしなければシート抵抗が十分に低くならないので、厚くすることによって必然的に光透過率が下がってしまい、逆に対向電極を薄くすると、大画面になるほど面内で均一の電位になりにくく表示特性が低くなってしまっていた。

しかしながら、本実施形態では、十分な厚さのために低抵抗な複数の共通配線９１を設けているので、対向電極２０ｃと合わせて複数の有機ＥＬ素子２０のカソード電極全体のシート抵抗値を下げ、十分且つ面内で均一に大電流を流すことが可能となる。さらにこのような構造では、共通配線９１がカソード電極としてのシート抵抗を下げているので、対向電極２０ｃを薄膜にして透過率を向上したりすることが可能である。

そして、薄膜トランジスタ２１〜２３の電極のもととなる導電層以外の厚い導電層から給電配線９０を形成し、給電配線９０をそれぞれ供給線Ｚに電気的に接続するように設けているので、薄膜トランジスタ２１〜２３の電極のもととなる導電層のみで形成された供給線Ｚでの電圧降下による複数の有機ＥＬ素子２０に後述する書込電流や駆動電流が所定の大きさに達するまでの遅延を防止し、良好に駆動することが可能となる。

〔ディスプレイパネルの駆動方法〕
ディスプレイパネル１を駆動するための構造は、図７のようになっている。走査線Ｘ₁〜Ｘ_mがそれぞれ接続された選択ドライバ１１１が絶縁基板２の第一の周縁部に配置され、互いに電気的に絶縁された給電配線９０，９０，…（供給線Ｚ₁〜Ｚ_m）が接続された給電ドライバ１１２が絶縁基板２の第一の周縁部と対向する周縁部である第二周縁部に配置されている。

このディスプレイパネル１をアクティブマトリクス方式で駆動するには、次のようになる。すなわち、図８に示すように、走査線Ｘ₁〜Ｘ_mに接続された選択ドライバ１１１によって、走査線Ｘ₁から走査線Ｘ_mへの順（走査線Ｘ_mの次は走査線Ｘ₁）にハイレベルのシフトパルスを順次出力することにより走査線Ｘ₁〜Ｘ_mを順次選択する。また、選択期間に各給電配線９０を介して供給線Ｚ₁〜Ｚ_mにそれぞれ接続された駆動トランジスタ２３に書込電流を流すための書込給電電圧ＶLを印加し、発光期間に駆動トランジスタ２３を介して有機ＥＬ素子２０に駆動電流を流すための駆動給電電圧ＶHを印加する給電ドライバ１１２が各給電配線９０に接続されている。この給電ドライバ１１２によって、選択ドライバ１１１と同期するよう、供給線Ｚ₁から供給線Ｚ_mへの順（供給線Ｚ_mの次は供給線Ｚ₁）にローレベル（有機ＥＬ素子２０の対向電極の電圧より低レベル）の書込給電電圧ＶLを順次出力することにより供給線Ｚ₁〜Ｚ_mを順次選択する。また、選択ドライバ１１１が各走査線Ｘ₁〜Ｘ_mを選択している時に、データドライバが引抜電流である書込電流（電流信号）を所定の行の駆動トランジスタ２３のソース−ドレイン間を介して全信号線Ｙ₁〜Ｙ_nに流す。なお、対向電極２０ｃ及び共通配線９１群は引き回し配線９５及び配線端子Ｔｃによって外部と接続され、一定のコモン電位Ｖcom（例えば、接地＝０ボルト）に保たれている。

各選択期間において、データドライバ側の電位は、給電配線９０，９０，…及び供給線Ｚ₁〜Ｚ_mに出力された書込給電電圧ＶL以下で且つこの書込給電電圧ＶLはコモン電位Ｖcom以下に設定されている。したがってこの時、有機ＥＬ素子２０から信号線Ｙ₁〜Ｙ_nに流れることはないので図２に示すように、データドライバによって階調に応じた電流値の書込電流（引抜電流）が矢印Ａの通り、信号線Ｙ₁〜Ｙ_nに流れ、サブピクセルＰ_i,jにおいては給電配線９０及び供給線Ｚ_iから駆動トランジスタ２３のソース−ドレイン間、スイッチトランジスタ２１のソース−ドレイン間を介して信号線Ｙ_jに向かった書込電流（引抜電流）が流れる。このように駆動トランジスタ２３のソース−ドレイン間を流れる電流の電流値は、データドライバによって一義的に制御され、データドライバは、外部から入力された階調に応じて書込電流（引抜電流）の電流値を設定する。書込電流（引抜電流）が流れている間、ｉ行目のＰ_i,1〜Ｐ_i,nの各駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧は、それぞれ信号線Ｙ₁〜Ｙ_nに流れる書込電流（引抜電流）の電流値、つまり駆動トランジスタ２３のＶg−Ｉds特性の経時変化にかかわらず駆動トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間を流れる書込電流（引抜電流）の電流値に見合うように強制的に設定され、この電圧のレベルに従った大きさの電荷がキャパシタ２４にチャージされて、書込電流（引抜電流）の電流値が駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに変換される。その後の発光期間では、走査線Ｘ_iがローレベルになり、スイッチトランジスタ２１及び保持トランジスタ２２がオフ状態となるが、オフ状態の保持トランジスタ２２によってキャパシタ２４の電極２４Ａ側の電荷が閉じ込められてフローティング状態になり、駆動トランジスタ２３のソース２３ｓの電圧が選択期間から発光期間に移行する際に変調しても、駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電位差がそのまま維持される。この発光期間では、供給線Ｚ_i及びそれに接続された給電配線９０の電位が駆動給電電圧ＶHとなり、有機ＥＬ素子２０の対向電極２０ｃの電位Ｖcomより高くなることによって、供給線Ｚ_i及びそれに接続された給電配線９０から駆動トランジスタ２３を介して有機ＥＬ素子２０に駆動電流が矢印Ｂの方向に流れ、有機ＥＬ素子２０が発光する。駆動電流の電流値は駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧に依存するため、発光期間における駆動電流の電流値は、選択期間における書込電流（引抜電流）の電流値に等しくなる。

一方、ディスプレイパネル１の別の駆動方法で駆動するための構造は、図９に示すようになっている。図９に示すように、走査線Ｘ₁〜Ｘ_mがそれぞれ接続された選択ドライバ１１１が絶縁基板２の第一の周縁部に配置され、給電配線９０，９０，……が互いに電気的に接続されるよう給電配線９０，９０，……と一体的に形成された引き回し配線１０９が絶縁基板２の第一の周縁部と対向する周縁部である第二周縁部に配置されている。引き回し配線１０９は、第一周縁部及び第二周縁部と直交する第三の周縁部及び第四の周縁部のそれぞれに位置する端子部１０９ａ及び端子部１０９ｂの両方からクロック信号が入力されている。

ディスプレイパネル１の別のアクティブマトリクス駆動方法は次のようになる。すなわち、図１０に示すように、外部の発振回路が端子部１０９ａ及び端子部１０９ｂから引き回し配線１０９を介して給電配線９０，９０，…及び供給線Ｚ₁〜Ｚ_mに対してクロック信号を出力する。また、選択ドライバ１１１によって走査線Ｘ₁から走査線Ｘ_mへの順（走査線Ｘ_mの次は走査線Ｘ₁）にハイレベルのシフトパルスを順次出力することにより走査線Ｘ₁〜Ｘ_mを順次選択するが、選択ドライバ１１１が走査線Ｘ₁〜Ｘ_mの何れか１つがハイレベルつまりオンレベルのシフトパルスを出力している時には発振回路のクロック信号がローレベルになる。また、選択ドライバ１１１が各走査線Ｘ₁〜Ｘ_mを選択している時に、データドライバが書込電流である引抜電流（電流信号）を駆動トランジスタ２３のソース−ドレイン間を介して全信号線Ｙ₁〜Ｙ_nに流す。なお、対向電極２０ｃ及び給電配線９０の一定のコモン電位Ｖcom（例えば、接地＝０ボルト）に保たれている。

走査線Ｘ_iの選択期間においては、ｉ行目の走査線Ｘ_iにシフトパルスが出力されているから、スイッチトランジスタ２１及び保持トランジスタ２２がオン状態となる。各選択期間において、データドライバ側の電位は、給電配線９０，９０，…及び供給線Ｚ₁〜Ｚ_mに出力されたクロック信号のローレベル以下で且つこのクロック信号のローレベルはコモン電位Ｖcom以下に設定されている。したがってこの時、有機ＥＬ素子２０から信号線Ｙ₁〜Ｙ_nに流れることはないので図２に示すように、データドライバによって階調に応じた電流値の書込電流（引抜電流）が矢印Ａの通り、信号線Ｙ₁〜Ｙ_nに流れ、サブピクセルＰ_i,jにおいては給電配線９０及び供給線Ｚ_iから駆動トランジスタ２３のソース−ドレイン間、スイッチトランジスタ２１のソース−ドレイン間を介して信号線Ｙ_jに向かった書込電流（引抜電流）が流れる。このように駆動トランジスタ２３のソース−ドレイン間を流れる電流の電流値は、データドライバによって一義的に制御され、データドライバは、外部から入力された階調に応じて書込電流（引抜電流）の電流値を設定する。書込電流（引抜電流）が流れている間、ｉ行目のＰ_i,1〜Ｐ_i,nの各駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧は、それぞれ信号線Ｙ₁〜Ｙ_nに流れる書込電流（引抜電流）の電流値、つまり駆動トランジスタ２３のＶg−Ｉds特性の経時変化にかかわらず駆動トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間を流れる書込電流（引抜電流）の電流値に見合うように強制的に設定され、この電圧のレベルに従った大きさの電荷がキャパシタ２４にチャージされて、書込電流（引抜電流）の電流値が駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに変換される。その後の発光期間では、走査線Ｘ_iがローレベルになり、スイッチトランジスタ２１及び保持トランジスタ２２がオフ状態となるが、オフ状態の保持トランジスタ２２によってキャパシタ２４の電極２４Ａ側の電荷が閉じ込められてフローティング状態になり、駆動トランジスタ２３のソース２３ｓの電圧が選択期間から発光期間に移行する際に変調しても、駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電位差がそのまま維持される。この発光期間のうち、いずれの行の選択期間でもない間、つまり、クロック信号が給電配線９０及び供給線Ｚ_iの電位が有機ＥＬ素子２０の対向電極２０ｃ及び給電配線９０の電位Ｖcomより高いハイレベルの間、より高電位の給電配線９０及び供給線Ｚ_iから駆動トランジスタ２３のソース−ドレイン間を介して有機ＥＬ素子２０に駆動電流が矢印Ｂの方向に流れ、有機ＥＬ素子２０が発光する。駆動電流の電流値は駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧に依存するため、発光期間における駆動電流の電流値は、選択期間における書込電流（引抜電流）の電流値に等しくなる。また発光期間において、いずれかの行の選択期間の間、つまりクロック信号がローレベルである時は、給電配線９０及び供給線Ｚ_iの電位が対向電極２０ｃ及び給電配線９０の電位Ｖcom以下であるので、有機ＥＬ素子２０に駆動電流は流れず発光しない。

何れの駆動方法においても、スイッチトランジスタ２１は、駆動トランジスタ２３のソース２３ｓと信号線Ｙとの間の電流のオン（選択期間）・オフ（発光期間）を行うものとして機能する。また、保持トランジスタ２２は、選択期間に駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間に電流が流れることができる状態にし、発光期間に駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間に印加した電圧を保持するものとして機能する。そして、駆動トランジスタ２３は、発光期間中に供給線Ｚ及び給電配線９０がハイレベルになった時に、階調に応じた大きさの電流を有機ＥＬ素子２０に流して有機ＥＬ素子２０を駆動するものとして機能する。

以上のように、給電配線９０に流れる電流の大きさは一列の供給線Ｚ_iに接続されたｎ個の有機ＥＬ素子２０に流れる駆動電流の大きさの和になるので、ＶＧＡ以上の画素数で動画駆動するための選択期間に設定した場合、給電配線９０の寄生容量が増大してしまい、薄膜トランジスタのゲート電極又はソース、ドレイン電極のような薄膜からなる配線では一行の供給線Ｚに接続されているｎ個の有機ＥＬ素子２０に書込電流を流すには抵抗が高すぎるが、本実施形態では、サブピクセルＰ_1,1〜Ｐ_m,nの薄膜トランジスタのゲート電極やソース、ドレイン電極とは異なる導電層によって給電配線９０を各供給線Ｚにそれぞれ接続するように構成しているので給電配線９０による電圧降下は小さくなり、短い選択期間であっても遅延なく十分に書込電流を流すことができる。そして、給電配線９０を厚くすることで給電配線９０を低抵抗化したので、給電配線９０の幅を狭くすることができ且つ給電配線９０を供給線Ｚに重ね合わせているため、ボトムエミッションの場合、画素開口率の減少を最小限に抑えることができる。

同様に、発光期間に共通配線９１に流れる電流の大きさは、選択期間に給電配線９０に流れる書込電流の大きさと同じであるが、サブピクセルＰ_1,1〜Ｐ_m,nの薄膜トランジスタのゲート電極やソース、ドレイン電極とは異なる導電層を共通配線９１に用いているので共通配線９１を十分な厚さにすることができるため、共通配線９１を低抵抗化することができ、さらに対向電極２０ｃ自体が薄膜化してより高抵抗になっても対向電極２０ｃの電圧を面内で一様にすることができる。従って、仮に全てのサブピクセル電極２０ａに同じ電圧を印加した場合でも、どの有機ＥＬ層２０ｂの発光強度もほぼ等しくなり、面内の発光強度を一様することができる。また、ディスプレイパネル１をトップエミッション型として用いた場合、対向電極２０ｃをより薄膜化ことが可能なので、有機ＥＬ層２０ｂを発した光が対向電極２０ｃを透過中に減衰し難くなる。更に、平面視して水平方向に隣り合うサブピクセル電極２０ａの間に共通配線９１が設けられているため、画素開口率の減少を最小限に抑えることができる。

更に、駆動トランジスタ２３、保持トランジスタ２２が遮光性を有するが、平面視して駆動トランジスタ２３、保持トランジスタ２２が遮光性の共通配線９１に重なっているため、画素開口率の減少を最小限に抑えることができる。

そして、第ｋ列の共通配線９１（２≦ｋ≦ｎ＋１）が第（ｋ−１）列のサブピクセルＰのトランジスタ２２，２３を平面視して覆っているので、つまり、トランジスタ２２、２３のソース−ドレイン間に有機ＥＬ層２０ｂが平面視して重ならないようにしたので、有機ＥＬ層２０ｂからの光が、トランジスタ２２、２３のソース−ドレイン間からトランジスタ２２、２３の半導体膜２２ｃ、２３ｃに入射されにくくなり、トランジスタ２２ｃ、２３ｃの光入射によるトランジスタの変調を抑えることができる。特に駆動トランジスタ２３は、有機ＥＬ素子２０に駆動電流を流すトランジスタであるため、光入射によって正確な輝度階調が阻害される恐れがあるので、本実施形態における構造によって正確な輝度階調を表現することができる。

〔給電配線及び共通配線の幅、断面積及び抵抗率〕
以下、ディスプレイパネル１の給電配線９０及び共通配線９１の幅、断面積及び抵抗率を定義する。ここで、ディスプレイパネル１のサブピクセル数をＷＸＧＡ（７６８×１３６６）としたときに、給電配線９０及び共通配線９１の望ましい幅、断面積を定義する。図１１は、各サブピクセルの駆動トランジスタ２３及び有機ＥＬ素子２０の電流−電圧特性を示すグラフである。

図１１において、縦軸は１つの駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間を流れる書込電流の大きさ又は１つの有機ＥＬ素子２０のアノード−カソード間を流れる駆動電流の大きさを表し、横軸は１つの駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間の電圧（同時に１つの駆動トランジスタ２３のゲート２３ｇ−ドレイン２３ｄ間の電圧）のレベルを表す。図中、実線Ｉds maxは、最高輝度階調（最も明るい表示）のときの書込電流及び駆動電流であり、一点鎖線Ｉds midは、最高輝度階調と最低輝度階調との間の中間輝度階調のときの書込電流及び駆動電流であり、二点鎖線Ｖpoは駆動トランジスタ２３の不飽和領域（線形領域）と飽和領域との閾値つまりピンチオフ電圧であり、三点鎖線Ｖdsは駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間を流れる書込電流であり、破線Ｉelは有機ＥＬ素子２０のアノード−カソード間を流れる駆動電流である。

ここで電圧ＶP1は、最高輝度階調時の駆動トランジスタ２３のピンチオフ電圧であり、電圧ＶP2は、駆動トランジスタ２３が最高輝度階調の書込電流が流れるときのソース−ドレイン間電圧であり、電圧ＶELmax（電圧ＶP4−電圧ＶP3）は有機ＥＬ素子２０が最高輝度階調の書込電流と大きさが等しい最高輝度階調の駆動電流で発光するときのアノード−カソード間の電圧である。電圧ＶP2’は、駆動トランジスタ２３が中間輝度階調の書込電流が流れるときのソース−ドレイン間電圧であり、電圧（電圧ＶP4’−電圧ＶP3’）は有機ＥＬ素子２０が中間輝度階調の書込電流と大きさが等しい中間輝度階調の駆動電流で発光するときのアノード−カソード間電圧である。

駆動トランジスタ２３及び有機ＥＬ素子２０はいずれも飽和領域で駆動させるために、（給電配線９０の発光期間時の電圧ＶH）から（共通配線９１の発光期間時の電圧Ｖcom）を減じた値ＶXは下記の式（１）を満たす。

ＶX＝Ｖpo＋Ｖth＋Ｖm＋ＶEL ……（１）

Ｖth（最高輝度時の場合ＶP2−ＶP1に等しい）は駆動トランジスタ２３の閾値電圧であり、ＶEL（最高輝度時の場合ＶELmaxに等しい）は有機ＥＬ素子２０のアノード−カソード間電圧であり、Ｖmは、階調に応じて変位する許容電圧である。

図から明らかなように、電圧ＶXのうち、輝度階調が高くなる程、トランジスタ２３のソース−ドレイン間に要する電圧（Ｖpo＋Ｖth）が高くなるとともに有機ＥＬ素子２０のアノード−カソード間に要する電圧ＶELが高くなる。したがって、許容電圧Ｖmは、輝度階調が高くなるほど低くなり、最小許容電圧ＶmminはＶP3−ＶP2となる。

有機ＥＬ素子２０は低分子ＥＬ材料及び高分子ＥＬ材料にかかわらず一般的に経時劣化し、高抵抗化する。１００００時間後のアノード−カソード間電圧は初期時の１．４倍程度になることが確認されている。つまり、電圧ＶELは、同じ輝度階調時でも時間が経つ程高くなる。このため、駆動初期時の許容電圧Ｖmが高い程長期間にわたって動作が安定するので、電圧ＶELが８Ｖ以上、より望ましくは１３Ｖ以上となるように電圧ＶXを設定している。

この許容電圧Ｖmには、有機ＥＬ素子２０の高抵抗化ばかりでなく、さらに、給電配線９０による電圧降下の分も含まれる。

給電配線９０の配線抵抗のために電圧降下が大きいとディスプレイパネル１の消費電力が著しく増大してしまうため、給電配線９０の電圧降下は１Ｖ以下に設定することが特に好ましい。

行方向の一つのサブピクセルＰの長さであるサブピクセル幅Ｗpと、行方向のサブピクセル数（１３６６）と、を考慮した結果、ディスプレイパネル１のパネルサイズが３２インチ、４０インチの場合、給電配線９０の全長はそれぞれ７０６．７ｍｍ、８９５．２ｍｍとなる。ここで、給電配線９０の線幅ＷL及び共通配線９１の線幅ＷLが広くなると、構造上有機ＥＬ層２０ｂの面積が小さくなり、さらに他の配線との重なり寄生容量を発生してさらなる電圧降下をもたらすため、給電配線９０の幅ＷL及び共通配線９１の線幅ＷLはそれぞれサブピクセル幅Ｗpの５分の１以下に抑えることが望ましい。このようなことを考慮すると、ディスプレイパネル１のパネルサイズが３２インチ、４０インチの場合、幅ＷLはそれぞれ３４μｍ以内、４４μｍ以内となる。また給電配線９０及び共通配線９１の最大膜厚Ｈmaxはアスペクト比を考慮すると、トランジスタ２１〜２３の最小加工寸法４μｍの１．５倍、つまり６μｍとなる。したがって給電配線９０及び共通配線９１の最大断面積Ｓmaxは３２インチ、４０インチで、それぞれ２０４μｍ²、２６４μｍ²となる。

このような３２インチのディスプレイパネル１について、最大電流が流れるように全点灯したときの給電配線９０及び共通配線９１のそれぞれの最大電圧降下を１Ｖ以下にするためには図１２に示すように、給電配線９０及び共通配線９１のそれぞれの配線抵抗率ρ／断面積Ｓは４．７Ω／ｃｍ以下に設定される必要がある。図１３に３２インチのディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの断面積と電流密度の相関関係を表す。なお、上述した給電配線９０及び共通配線９１の最大断面積Ｓmax時に許容される抵抗率は、３２インチで９．６μΩｃｍ、４０インチで６．４μΩｃｍとなる。

そして、４０インチのディスプレイパネル１について、最大電流が流れるように全点灯したときの給電配線９０及び共通配線９１のそれぞれの最大電圧降下を１Ｖ以下にするためには図１４に示すように、給電配線９０及び共通配線９１のそれぞれの配線抵抗率ρ／断面積Ｓは２．４Ω／ｃｍ以下に設定される必要がある。図１５に４０インチのディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの断面積と電流密度の相関関係を表す。

給電配線９０及び共通配線９１の故障により動作しなくなる故障寿命ＭＴＦは、下記の式（２）を満たす。

ＭＴＦ＝Ａ ｅｘｐ（Ｅａ／Ｋ_bＴ）／ρＪ² ……（２）

Ｅａは活性化エネルギー、Ｋ_bＴ＝８．６１７×１０―⁵ｅＶ、ρは給電配線９０及び共通配線９１の抵抗率、Ｊは電流密度である。

給電配線９０及び共通配線９１の故障寿命ＭＴＦは抵抗率の増大やエレクトロマイグレーションに律速する。給電配線９０及び共通配線９１をＡｌ系（Ａｌ単体或いはＡｌＴｉやＡｌＮｄ等の合金）に設定し、ＭＴＦが１００００時間、８５℃の動作温度で試算すると、電流密度Ｊは２．１×１０⁴Ａ／ｃｍ²以下にする必要がある。同様に給電配線９０及び共通配線９１をＣｕに設定すると、２．８×１０⁶Ａ／ｃｍ²以下にする必要がある。なおＡｌ合金内のＡｌ以外の材料はＡｌよりも低い抵抗率であることを前提としている。
これらのことを考慮して、３２インチのディスプレイパネル１では、全点灯状態で１００００時間に給電配線９０及び共通配線９１が故障しないようなＡｌ系の給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１２から、５７μｍ²以上必要になり、同様にＣｕの給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１３から、０．４３μｍ²以上必要になる。

そして４０インチのディスプレイパネル１では、全点灯状態で１００００時間に給電配線９０及び共通配線９１が故障しないようなＡｌ系の給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１４から、９２μｍ²以上必要になり、同様にＣｕの給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１５から、０．６９μｍ²以上必要になる。

Ａｌ系の給電配線９０及び共通配線９１では、Ａｌ系の抵抗率が４．００μΩｃｍとすると、３２インチのディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが４．７Ω／ｃｍ以下なので、最小断面積Ｓminは８５．１μｍ²となる。このとき上述のように給電配線９０及び共通配線９１の配線幅ＷLは３４μｍ以内なので給電配線９０及び共通配線９１の最小膜厚Ｈminは２．５０μｍとなる。

またＡｌ系の給電配線９０及び共通配線９１の４０インチのディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが２．４Ω／ｃｍ以下なので、最小断面積Ｓminは１６７μｍ²となる。このとき上述のように給電配線９０及び共通配線９１の配線幅ＷLは４４μｍ以内なので給電配線９０及び共通配線９１の最小膜厚Ｈminは３．８０μｍとなる。

Ｃｕの給電配線９０及び共通配線９１では、Ｃｕの抵抗率が２．１０μΩｃｍとすると、３２インチのディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが４．７Ω／ｃｍ以下なので、最小断面積Ｓminは４４．７μｍ²となる。このとき上述のように給電配線９０及び共通配線９１の配線幅ＷLは３４μｍ以内なので給電配線９０及び共通配線９１の最小膜厚Ｈminは１．３１μｍとなる。

またＣｕの給電配線９０及び共通配線９１の４０インチのディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが２．４Ω／ｃｍ以下なので、最小断面積Ｓminは８７．５μｍ²となる。このとき上述のように給電配線９０及び共通配線９１の配線幅ＷLは４４μｍ以内なので給電配線９０及び共通配線９１の最小膜厚Ｈminは１．９９μｍとなる。

以上のことから、ディスプレイパネル１を正常且つ消費電力を低く動作させるには、給電配線９０及び共通配線９１での電圧降下を１Ｖ以下にした方が好ましく、このような条件にするには、給電配線９０及び共通配線９１がＡｌ系の３２インチのパネルでは、膜厚Ｈが２．５０μｍ〜６μｍ、幅ＷLが１４．１μｍ〜３４．０μｍ、抵抗率が４．０μΩｃｍ〜９．６μΩｃｍとなり、給電配線９０及び共通配線９１がＡｌ系の４０インチのパネルでは、給電配線９０及び共通配線９１がＡｌ系の場合、膜厚Ｈが３．８０μｍ〜６μｍ、幅ＷLが２７．８μｍ〜４４．０μｍ、抵抗率が４．０μΩｃｍ〜９．６μΩｃｍとなる。

総じてＡｌ系の給電配線９０及び共通配線９１の場合、膜厚Ｈが２．５０μｍ〜６μｍ、幅ＷLが１４．１μｍ〜４４μｍ、抵抗率が４．０μΩｃｍ〜９．６μΩｃｍとなる。
同様に、給電配線９０及び共通配線９１がＣｕの３２インチのパネルでは、膜厚Ｈが１．３１μｍ〜６μｍ、幅ＷLが７．４５μｍ〜３４μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなり、給電配線９０及び共通配線９１がＣｕの４０インチのパネルでは、給電配線９０及び共通配線９１がＣｕ系の場合、膜厚Ｈが１．９９μｍ〜６μｍ、幅ＷLが１４．６μｍ〜４４．０μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなる。

総じてＣｕの給電配線９０及び共通配線９１の場合、膜厚Ｈが１．３１μｍ〜６μｍ、幅ＷLが７．４５μｍ〜４４μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなる。
したがって、給電配線９０及び共通配線９１としてＡｌ系材料又はＣｕを適用した場合、ディスプレイパネル１の給電配線９０及び共通配線９１は、膜厚Ｈが１．３１μｍ〜６μｍ、幅ＷLが７．４５μｍ〜４４μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなる。

以上のように、対向電極２０ｃの表面に設けられた共通配線９１がトランジスタ２１〜２３の電極とは別層で形成されているから、共通配線９１を厚膜にすることができ、共通配線９１を低抵抗化することができる。そして、低抵抗な共通配線９１が対向電極２０ｃに導通しているから、対向電極２０ｃ自体が薄膜化してより高抵抗になっても対向電極２０ｃの電圧を面内で一様にすることができる。従って、仮に全てのサブピクセル電極２０ａに同じ電位を印加した場合でも、どの有機ＥＬ層２０ｂの発光強度もほぼ等しくなり、面内の発光強度を一様することができる。

また、ディスプレイパネル１をトップエミッション型として用いた場合、対向電極２０ｃをより薄膜化することが可能なので、有機ＥＬ層２０ｂを発した光が対向電極２０ｃを透過中に減衰し難くなる。更に、平面視して水平方向に隣り合うサブピクセル電極２０ａの間に共通配線９１が設けられているため、画素開口率の減少を最小限に抑えることができる。

また、平坦化膜３３及び保護絶縁膜３２の溝に埋設された給電配線９０がトランジスタ２１〜２３の電極とは別層で形成されているから、給電配線９０を厚膜にすることができ、給電配線９０を低抵抗化することができる。低抵抗な給電配線９０が薄膜の供給線Ｚにそれぞれ積層されているから、供給線Ｚの電圧降下を抑えることができ、更には供給線Ｚ及び給電配線９０の信号遅延を抑えることができる。例えば、仮に給電配線９０がない場合にディスプレイパネル１を大画面化したときには、供給線Ｚの電圧降下によって面内の発光強度のムラが発生したり、発光しない有機ＥＬ素子２０が存在したりするおそれがある。しかしながら、本実施形態では、低抵抗な給電配線９０が供給線Ｚに導通しているから、面内の発光強度のムラを抑えることができ、更に発光しない有機ＥＬ素子２０をなくすことができる。

更に、給電配線９０を厚くすることで給電配線９０を低抵抗化したので、給電配線９０の幅を狭くすることができる。更に、平面視して垂直方向に隣り合うサブピクセル電極２０ａの間に幅の狭い給電配線９０が設けられているから、画素開口率の減少を最小限に抑えることができる。

また、共通配線９１の表面に撥液性導電層５５が成膜されているから、有機ＥＬ層２０ｂを湿式塗布法によって色ごとに塗り分けることができる。

〔変形例１〕
なお、本発明は、上記各実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。

上記実施形態では、共通配線９１によってトランジスタ２２，２３が覆われていたが、図１６〜図２１に示されたディスプレイパネル１Ａ示すように、（ｎ＋１）本の各共通配線９１Ａの幅を共通配線９１の幅よりも広くすることによって第ｋ列の共通配線９１Ａ（２≦ｋ≦ｎ）が第（ｋ−１）列のサブピクセルＰのトランジスタ２２，２３に加えて第ｋ列のサブピクセルＰのスイッチトランジスタ２１及び第ｋ列の信号線Ｙ_kを覆っても良い。また第１列の共通配線９１Ａは、第１列のサブピクセルＰのスイッチトランジスタ２１及び第１列の信号線Ｙ_kを覆っており、第（ｎ＋１）列の共通配線９１Ａは、第ｎ列のサブピクセルＰのトランジスタ２２，２３を覆っている。このようにすることによって、トランジスタ２１〜２３のソース−ドレイン間に有機ＥＬ層２０ｂが平面視して重ならないようにしたので、有機ＥＬ層２０ｂからの光が、トランジスタ２１〜２３のソース−ドレイン間からトランジスタ２１〜２３の半導体膜２１ｃ〜２３ｃに入射されにくくなり、トランジスタ２１〜２３の光入射によるトランジスタの変調を抑えることができる。ここで図１６は、水平方向に連続する赤サブピクセルＰｒ、緑サブピクセルＰｇ、青サブピクセルＰｂの略平面図であり、図１７は、そのうちの１ドットのサブピクセルＰを図示し、図１８は、図１７に示された切断線XVIII−XVIIIに沿った面の矢視断面図であり、図１９は、図１７に示された切断線XIX−XIXに沿った面の矢視断面図である。また図２０は、本変形例におけるディスプレイパネル１の配線構造を示した略平面図であり、図２１は、本変形例における他のディスプレイパネル１の配線構造を示した略平面図である。なお、図２０のディスプレイパネル１は、図の第一のディスプレイパネル１と同様に図８に示す波形チャートによって動作され、図２１のディスプレイパネル１は、図の第二のディスプレイパネル１と同様に図１０に示す波形チャートによって動作される。これにより、共通配線９１Ａの縁よりも内側に隣りのトランジスタ２１〜２３及び隣の信号線Ｙが配置される。なお、ディスプレイパネル１Ａについては、上記実施形態のディスプレイパネル１と同様の構成要素に同様の符号を付してその説明を省略する。

〔変形例２〕
上記各実施形態では、トランジスタ２１〜２３がＮチャネル型の電界効果トランジスタとして説明を行った。トランジスタ２１〜２３がＰチャネル型の電界効果トランジスタであっても良い。その場合、図２の回路構成では、トランジスタ２１〜２３のソース２１ｓ，２２ｓ，２３ｓとトランジスタ２１〜２３のドレイン２１ｄ，２２ｄ，２３ｄの関係が逆になる。例えば、駆動トランジスタ２３がＰチャネル型の電界効果トランジスタの場合には、駆動トランジスタ２３のドレイン２３ｄが有機ＥＬ素子２０のサブピクセル電極２０ａに導通し、ソース２３ｓが供給線Ｚに導通する。

〔変形例３〕
また、上記各実施形態では、１ドットのサブピクセルＰにつき３つのトランジスタ２１〜２３が設けられているが、１ドットのサブピクセルＰにつき１又は複数のトランジスタが設けられ、これらトランジスタを用いてアクティブ駆動することができるディスプレイパネルであれば、本発明を適用することができる。

〔変形例４〕
また、上記各実施形態では、信号線Ｙがゲートレイヤーからパターニングされたものであるが、信号線Ｙがドレインレイヤーからパターニングされたものでも良い。この場合、走査線Ｘ及び供給線Ｚがゲートレイヤーからパターニングされたものとなり、信号線Ｙが走査線Ｘ及び供給線Ｚよりも上層になる。

〔変形例５〕
また、上記実施形態では、垂直方向の列毎に、赤サブピクセルＰｒの有機ＥＬ層２０ｂ、緑サブピクセルＰｇの有機ＥＬ層２０ｂ、青サブピクセルＰｂの有機ＥＬ層２０ｂの順に繰り返し配列したが、必ずしもこの順に配列しなくてもよい。

〔変形例６〕
また、上記各実施形態では、対向電極２０ｃを有機ＥＬ素子２０のカソードとし、サブピクセル電極２０ａを有機ＥＬ素子２０のアノードとしたが、対向電極２０ｃを有機ＥＬ素子２０のアノードとし、サブピクセル電極２０ａを有機ＥＬ素子２０のカソードとしてもよい。

〔変形例７〕
また上記各実施形態では、保持トランジスタ２２のドレイン２２ｄは、供給線Ｚに接続されていたが、これに限らず、保持トランジスタ２２のドレイン２２ｄは駆動トランジスタ２３のドレイン２３ｄと導通せずに走査線Ｘに接続されていてもよい。
なお、整合性のある限り、上記変形例を複数組み合わせても差し支えない。

ディスプレイパネル１の画素３を示した平面図である。 ディスプレイパネル１のサブピクセルＰの等価回路図である。 サブピクセルＰの電極を示した平面図である。 図３に示された切断線IV−IVに沿った断面の矢視断面図である。 図３に示された破断線V−Vに沿った断面の矢視断面図である。 図３に示された破断線VI−VIに沿った断面の矢視断面図である。 ディスプレイパネルの配線構造を示した略平面図である。 図７に示すディスプレイパネル１の駆動方法を説明するためのタイミングチャートである。 他のディスプレイパネルの配線構造を示した略平面図である。 図９に示すディスプレイパネル１の駆動方法を説明するためのタイミングチャートである。 各サブピクセルの駆動トランジスタ２３及び有機ＥＬ素子２０の電流−電圧特性を示すグラフである。 ３２インチのディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの最大電圧降下と配線抵抗率ρ／断面積Ｓの相関を示すグラフである。 ３２インチのディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの断面積と電流密度の相関を示すグラフである。 ４０インチのディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの最大電圧降下と配線抵抗率ρ／断面積Ｓの相関を示すグラフである。 ４０インチのディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの断面積と電流密度の相関を示すグラフである。 ディスプレイパネル１の水平方向に連続する赤サブピクセルＰｒ、緑サブピクセルＰｇ、青サブピクセルＰｂで構成された画素３の略平面図である。 図１６のサブピクセルＰの電極を示した平面図である。 図１７に示された切断線XVIII−XVIIIに沿った面の矢視断面図である。 図１７に示された切断線XIX−XIXに沿った面の矢視断面図である。 変形例におけるディスプレイパネルの配線構造を示した略平面図である。 変形例における他のディスプレイパネルの配線構造を示した略平面図である。

符号の説明

１、１Ａ ディスプレイパネル
２０ａ サブピクセル電極
２０ｂ 有機ＥＬ層
２０ｃ 対向電極
２１ スイッチトランジスタ
２２ 保持トランジスタ
２３ 駆動トランジスタ
５０ トランジスタアレイ基板
９１、９１Ａ 共通配線
Ｐｒ 赤サブピクセル
Ｐｇ 緑サブピクセル
Ｐｂ 青サブピクセル

Claims (4)

1. ゲート絶縁膜上にソース、ドレインを有し、サブピクセルごとに設けられたトランジスタを、絶縁膜によって被覆してなるトランジスタアレイ基板と、
   前記絶縁膜を介して前記トランジスタにおけるソース−ドレイン間を被覆した複数の共通配線と、
   前記共通配線の表面に成膜された撥液性導電層と、
   前記各共通配線の間において前記トランジスタアレイ基板の表面に配列され、サブピクセルごとに設けられた複数のサブピクセル電極と、
   前記各サブピクセル電極上に成膜された発光層と、
   前記発光層を被覆するとともに前記撥液性導電層を介して前記共通配線に接続された対向電極と、
   前記共通配線に沿って前記共通配線と重ならないように前記ゲート絶縁膜の下方に延在する複数の信号線と、
   を備えることを特徴とするディスプレイパネル。
2. ソース、ドレインの一方がサブピクセル電極に接続された駆動トランジスタを前記トランジスタとしてサブピクセルごとに設けたことを特徴とする請求項１記載のディスプレイパネル。
3. 発光期間に前記駆動トランジスタのソース−ゲート間の電圧を保持する保持トランジスタを前記トランジスタとしてサブピクセルごとに設けたことを特徴とする請求項２に記載のディスプレイパネル。
4. 前記駆動トランジスタのソース−ドレイン間に書込電流を流すスイッチトランジスタを前記トランジスタとしてサブピクセルごとに設けたことを特徴とする請求項３に記載のディスプレイパネル。

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