WO2020026308A1 - 表示デバイス - Google Patents

表示デバイス Download PDF

Info

Publication number
WO2020026308A1
WO2020026308A1 PCT/JP2018/028486 JP2018028486W WO2020026308A1 WO 2020026308 A1 WO2020026308 A1 WO 2020026308A1 JP 2018028486 W JP2018028486 W JP 2018028486W WO 2020026308 A1 WO2020026308 A1 WO 2020026308A1
Authority
WO
WIPO (PCT)
Prior art keywords
line
power supply
insulating film
metal layer
inorganic insulating
Prior art date
Application number
PCT/JP2018/028486
Other languages
English (en)
French (fr)
Inventor
達 岡部
信介 齋田
市川　伸治
博己 谷山
遼佑 郡司
広司 有賀
芳浩 仲田
康治 谷村
義博 小原
浩治 神村
彬 井上
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to PCT/JP2018/028486 priority Critical patent/WO2020026308A1/ja
Priority to CN201880096085.4A priority patent/CN112513959B/zh
Priority to US17/264,162 priority patent/US11957014B2/en
Publication of WO2020026308A1 publication Critical patent/WO2020026308A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/341—Short-circuit prevention
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment

Definitions

  • the present invention relates to a display device.
  • Patent Literature 1 discloses a measure against the ESD.
  • ESD may occur in the gate line in a process until the gate wiring is electrically connected to the short ring.
  • a display device includes a display region including a pixel circuit, a frame region including a plurality of drivers, a plurality of control lines, and a plurality of power lines parallel to the plurality of control lines,
  • a display device having a plurality of data signal lines intersecting with the plurality of control lines, comprising an oxide semiconductor layer, a first metal layer including the plurality of control lines, a gate insulating film, and the gate insulating film A first inorganic insulating film above the first inorganic insulating film, a second metal layer above the first inorganic insulating film, and a second inorganic insulating film above the second metal layer.
  • a plurality of data signal lines, a third metal layer above the second inorganic insulating film is provided, and one of the oxide semiconductor layer and the first metal layer is formed on an upper surface of the gate insulating film. And the other is in contact with the lower surface of the gate insulating film.
  • Each control line is electrically connected to a corresponding driver via the third metal layer, and the oxide semiconductor layer is an island-shaped semiconductor located between the plurality of drivers and the display region in plan view.
  • a plurality of control lines and the plurality of power supply lines, and the first inorganic insulating film contacts with the plurality of control lines at one or more openings of the gate insulating film. And a plurality of constrictions formed in the semiconductor line at one or more openings.
  • a possibility that ESD occurs in a plurality of control lines included in the first metal layer is reduced.
  • FIG. 3A is a schematic diagram illustrating a configuration example of a display device
  • FIG. 3B is a circuit diagram illustrating a configuration example of a pixel circuit.
  • 5 is a flowchart illustrating an example of a method for manufacturing a display device. 5 is a flowchart illustrating details of a method for manufacturing a display device according to the first embodiment.
  • FIG. 2B is a plan view illustrating a configuration of a frame area and a display area according to the first exemplary embodiment, and FIG. 2B is a bb cross-sectional view of FIG.
  • FIG. 3 is a cross-sectional view of a region A and a region B shown by a dashed line in FIG. FIG.
  • FIG. 4 is a process chart illustrating a method for forming a semiconductor line in the first embodiment. It is a top view which shows another structure of the frame area
  • FIG. 9 is a process chart showing a method for forming a semiconductor line in Embodiment 2.
  • the same layer means that they are formed in the same process (film formation step), and “lower layer” means that they are formed in a process before (before) the layer to be compared. “Upper layer” means that the layer is formed in a process subsequent to the layer to be compared.
  • the display device 2 includes a display area DA including a plurality of sub-pixels SP, and a frame area (non-display area) NA surrounding the display area DA.
  • the display area DA and the frame area NA include a scanning signal line (control line) Gn extending in the x direction, a data signal line Dm extending in the y direction orthogonal to the x direction, and a light emission control line (control line) extending in the x direction.
  • Gn scanning signal line
  • Dm data signal line
  • Dm data signal line
  • control line light emission control line
  • the display area DA has a shape whose longitudinal direction is the y-direction.
  • gate drivers (drivers) GD1 and GD2 and emission drivers (drivers) ED1 and ED2 are provided in a frame area NA along two long sides of the display area DA.
  • the driver chip DT and the control board FK are mounted in a frame area formed and along one short side of the display area DA.
  • the data signal line Dm is connected to the driver chip DT, the scanning signal lines Gn and Gn + 1 are connected to the gate drivers GD1 and GD2, and the light emission control lines En and En + 1 are connected to the emission drivers ED1 and ED2.
  • the high-voltage power supply lines Pm and Qn are electrically connected to each other and are connected to a first power supply main wiring QM (high-voltage-side power supply main wiring).
  • the first power supply main wiring QM is supplied with a high voltage side power supply (ELVDD) from the driver chip DT.
  • the initialization power supply line In is connected to the second power supply main wiring IM.
  • Initializing power (Vi) is supplied from the driver chip DT to the second power main wiring IM.
  • a scanning signal line Gn In the frame area NA along the two long sides of the display area DA, a scanning signal line Gn, a light emission control line En, a high voltage side power supply line Qn, and a semiconductor line SS which is in contact with the initialization power supply line In are provided (described later). ).
  • the pixel circuit SP including the light emitting element ES includes a data signal line Dm, a scanning signal line Gn, a light emission control line En, a high voltage side power supply line (at least one of Pm and Qn), and an initialization power supply line In. Connected. Note that one electrode of the capacitor Cp is connected to the high-voltage power supply line (Pm or Qn), and the other electrode is connected to the gate terminal of the drive transistor Ta.
  • the gate terminal of the writing transistor Tb is connected to the scanning signal line Gn, the source terminal of the driving transistor Ta is connected to the data signal line Dm via the writing transistor Tb, and the drain terminal of the driving transistor Ta is connected to the emission control transistor Td. Connected to light emitting element ES.
  • the resin layer 12 is formed on a light-transmitting support substrate (eg, mother glass) (Step S1).
  • the barrier layer 3 is formed (Step S2).
  • the TFT layer 4 is formed (Step S3).
  • a top emission type light emitting element layer 5 is formed (Step S4).
  • the sealing layer 6 is formed (Step S5).
  • an upper surface film is attached on the sealing layer 6 (Step S6).
  • Step S7 the support substrate is separated from the resin layer 12 by laser light irradiation or the like (Step S7).
  • the lower surface film 10 is attached to the lower surface of the resin layer 12 (Step S8).
  • the laminate including the lower film 10, the resin layer 12, the barrier layer 3, the TFT layer 4, the light emitting element layer 5, and the sealing layer 6 is divided to obtain a plurality of pieces (Step S9).
  • the functional film 39 is attached to the obtained individual pieces (Step S10).
  • an electronic circuit board (driver chip DT, control board FK) is mounted on a part (terminal section) of the frame area (step S11). Steps S1 to S11 are performed by a display device manufacturing apparatus (including a film forming apparatus that performs each step of steps S1 to S5).
  • the resin layer 12 for example, polyimide or the like can be used.
  • the resin layer 12 may be replaced with a two-layer resin film (for example, a polyimide film) and an inorganic insulating film sandwiched between them.
  • the barrier layer (barrier film) 3 is a layer that prevents foreign substances such as water and oxygen from entering the TFT layer 4 and the light emitting element layer 5, and is, for example, a silicon oxide film or a silicon nitride film formed by a CVD method. Or a silicon oxynitride film or a stacked film of these.
  • the TFT layer 4 includes a first metal layer (including the gate electrode GE, the scanning signal line Gn, and the emission control line En) above the barrier layer 3 and a first metal layer. Also, an upper inorganic insulating film 16 (gate insulating film), an oxide semiconductor layer above the inorganic insulating film 16 (including the semiconductor film 15 and the semiconductor line SS), and an inorganic insulating film above the oxide semiconductor layer 18 (first inorganic insulating film), a second metal layer above the inorganic insulating film 18 (including the high-voltage side power supply line Qn and the initialization power supply line In), and an inorganic insulating layer above the second metal layer.
  • a first metal layer including the gate electrode GE, the scanning signal line Gn, and the emission control line En
  • an upper inorganic insulating film 16 gate insulating film
  • an oxide semiconductor layer above the inorganic insulating film 16 including the semiconductor film 15 and the semiconductor line SS
  • the film 20 (second inorganic insulating film) and a third metal layer above the inorganic insulating film 20 (including the source wiring SH, the first power supply main wiring QM, the second power supply main wiring IM, and the data signal line Dm) And a flattening film 21 above the third metal layer.
  • the oxide semiconductor layer is formed of, for example, an In—Ga—Zn—O-based semiconductor, and the thin film transistor Tr is configured to include the gate electrode GE and the semiconductor film 15.
  • the first metal layer, the second metal layer, and the third metal layer are each formed of, for example, a single-layer film or a multi-layer film of a metal containing at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper. You.
  • the inorganic insulating films 16, 18, and 20 can be composed of, for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a stacked film of these films formed by a CVD method.
  • the flattening film 21 can be made of, for example, an applyable organic material such as polyimide or acrylic resin.
  • the light emitting element layer 5 includes an anode 22 above the planarizing film 21, an insulating edge cover 23 covering the edge of the anode 22, an EL (electroluminescence) layer 24 above the edge cover 23, and an EL layer 24 and a cathode 25 above.
  • the edge cover 23 is formed, for example, by applying an organic material such as polyimide or acrylic resin and then patterning the same by photolithography.
  • a light emitting element ES (for example, OLED: organic light emitting diode, QLED: quantum dot light emitting diode) including an island-shaped anode 22, an EL layer 24, and a cathode 25 is formed in the light emitting element layer 5 for each sub-pixel.
  • An ES control circuit is formed in the TFT layer 4, and a pixel circuit is configured by the light emitting element ES and the control circuit.
  • the EL layer 24 is formed by, for example, stacking a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer in this order from the lower layer side.
  • the light emitting layer is formed in an island shape at the opening (for each sub-pixel) of the edge cover 23 by a vapor deposition method or an inkjet method.
  • Other layers are formed in an island shape or a solid shape (common layer). Further, a configuration in which one or more of the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer are not formed is also possible.
  • an FMM fine metal mask
  • the FMM is a sheet having a large number of openings (for example, made of Invar material), and an organic material that has passed through one opening forms an island-shaped light-emitting layer (corresponding to one sub-pixel).
  • the light emitting layer of the QLED can form an island-shaped light emitting layer (corresponding to one sub-pixel), for example, by inkjet coating a solvent in which quantum dots are diffused.
  • the anode (anode) 22 is made of, for example, a laminate of ITO (Indium Tin Oxide) and Ag (silver) or an alloy containing Ag, and has light reflectivity.
  • the cathode (cathode) 25 can be made of a light-transmitting conductive material such as an MgAg alloy (extremely thin film), ITO, or IZO (Indium Zinc Oxide).
  • the light emitting element ES is an OLED
  • holes and electrons are recombined in the light emitting layer due to a driving current between the anode 22 and the cathode 25, and light is emitted in a process in which the generated excitons transition to the ground state.
  • the cathode 25 is translucent and the anode 22 is light-reflective, the light emitted from the EL layer 24 goes upward, and becomes top emission.
  • the light emitting device ES is a QLED
  • holes and electrons are recombined in the light emitting layer due to the driving current between the anode 22 and the cathode 25, and the excitons generated by the recombination generate conduction band levels of the quantum dots.
  • Light (fluorescence) is emitted in the process of transitioning from to the valence band (valence band).
  • a light emitting element (such as an inorganic light emitting diode) other than the OLED and QLED may be formed in the light emitting element layer 5.
  • the sealing layer 6 is translucent, and covers an inorganic sealing film 26 covering the cathode 25, an organic buffer film 27 above the inorganic sealing film 26, and an inorganic sealing film 28 above the organic buffer film 27. And The sealing layer 6 covering the light emitting element layer 5 prevents foreign substances such as water and oxygen from penetrating into the light emitting element layer 5.
  • Each of the inorganic sealing film 26 and the inorganic sealing film 28 is an inorganic insulating film, and is formed of, for example, a silicon oxide film, a silicon nitride film, or a silicon oxynitride film formed by a CVD method, or a stacked film thereof. be able to.
  • the organic buffer film 27 is a light-transmitting organic film having a flattening effect, and can be made of an applicable organic material such as an acrylic resin.
  • the organic buffer film 27 can be formed by, for example, ink-jet coating, but a bank for stopping the liquid droplets may be provided in the non-display area.
  • the lower surface film 10 is, for example, a PET film for realizing a display device having excellent flexibility by peeling off the support substrate and attaching the lower surface film 10 to the lower surface of the resin layer 12.
  • the functional film 39 has, for example, at least one of an optical compensation function, a touch sensor function, and a protection function.
  • the barrier layer 3, the TFT layer 4, the light emitting element layer 5, and the sealing layer 6 are laminated on a substrate (for example, a glass substrate). Steps S9 to S11 in FIG. 2 may be performed.
  • the cathode 25 of FIG. 4 is connected to the relay wiring LW in the same layer as the anode 22 at the trench TN.
  • the relay wiring LW is a low-voltage side (ELVSS) power supply main wiring included in the third metal layer. Connected to LM.
  • the banks BK1 and BK2 function as liquid stoppers when the organic buffer film 27 is formed by inkjet.
  • the barrier layer 3 and the inorganic insulating films 16, 18, and 20 are penetrated, and the penetrating space is filled with the organic insulating film 19.
  • the organic insulating film 19 is formed in a step between step S3u and step S3v in FIG.
  • the terminal wiring TWa (included in the first metal layer) electrically connected to the display area DA includes the bridge wiring BW (included in the third metal layer) and the terminal wiring TWB (included in the first metal layer) of the bent portion ZS. Connected to a terminal TM (included in the third metal layer). The edges of the bridge wiring BW and the terminals TM are covered with an organic insulating film 21y in the same layer as the flattening film 21 in FIG.
  • the transistors in the display area DA have a bottom gate structure, and the semiconductor line SS in contact with the upper surface of the inorganic insulating film 16 is formed.
  • the semiconductor line SS is located outside the two long sides of the display area DA (frame area NA), and extends in the y direction.
  • the semiconductor line SS (included in the oxide semiconductor layer) extends in the y direction and is located in a gap between the first power supply main wiring QM and the second power supply main wiring IM (included in the third metal layer).
  • the scanning signal lines Gn and Gn + 1 (included in the first metal layer), the emission control lines En and En + 1 (included in the first metal layer), and the high-voltage side power supply lines Qn and Qn + 1 (which are arranged and extend in the x direction) Intersect with the second metal layer) and the initialization power line In ⁇ In + 1 (included in the second metal layer).
  • the scanning signal line Gn, the initialization power line In, the light emission control line En, and the high voltage side power line Qn are arranged in this order in the y direction, and the scanning signal line Gn and the semiconductor line SS contacts in the contact hole Hb (opening) formed in the inorganic insulating film 16 (gate insulating film), and the initialization power line In and the semiconductor line SS are formed in the inorganic insulating film 18 (first inorganic insulating film).
  • the first power supply main line QM (included in the third metal layer) intersects the initialization power supply line In ⁇ In + 1 and the high voltage side power supply line Qn ⁇ Qn + 1, for example, the first power supply main line QM and the high voltage side power supply Lines Qn are electrically connected by contact holes Hf formed in inorganic insulating film 20.
  • the first power supply main line QM transmits a high power supply voltage (ELVDD) for driving the sub-pixel to the high voltage side power supply line Qn.
  • EUVDD high power supply voltage
  • the second power supply main wiring IM (included in the third metal layer) crosses the initialization power supply lines In and In + 1. For example, the second power supply main wiring IM and the initialization power supply line In (2 inorganic insulating films). The second power supply main wiring IM does not intersect with the high-voltage-side power supply lines Qn and Qn + 1. The second power supply main wiring IM transmits an initialization power supply voltage to the initialization power supply line In.
  • the scanning signal lines Gn and Gn + 1 are connected to a gate driver (see FIG. 1) via a third metal layer, and the emission control lines En and En + 1 are connected to an emission driver (see FIG. 1) via the third metal layer. Connected.
  • FIGS. 3 and 6 show a process for forming a semiconductor line in the first embodiment.
  • a first metal layer including the scanning signal line Gn and the light emission control line En
  • steps S3d to S3f the inorganic insulating film 16 (the lower oxidation layer) covering the first metal layer is formed.
  • a gate insulating film made of a silicon film and an upper silicon nitride film is formed.
  • step S3g of FIG. 3 as shown in FIG. 6A, the oxide semiconductor film SF is formed on the inorganic insulating film 16. At this time, the scanning signal line Gn and the oxide semiconductor film SF come into contact in the contact hole Hb formed in the inorganic insulating film 16, and the light emission control line En and the oxide come in the contact hole Hd formed in the inorganic insulating film 16. The semiconductor film SF contacts.
  • An oxide semiconductor layer is formed by steps S3g to S3i.
  • step S3j hydrogen plasma treatment is performed on the surface of the oxide semiconductor layer.
  • the oxide semiconductor film SF is reduced and changes to a conductor film SK as shown in FIG.
  • steps S3k to S3m an inorganic insulating film 18 (silicon nitride film) covering the conductive film SK is formed.
  • steps S3n to S3q a second metal layer (including the high-voltage power supply line Qn and the initialization power supply line In) is formed.
  • step S3q patterning of the second metal layer
  • the initialization power supply line In and the conductor film SK contact each other in the contact hole Hc formed in the inorganic insulating film 18, and
  • the high-voltage-side power supply line Qn and the conductor film SK contact each other in the contact hole He formed in the insulating film 18.
  • steps S3r to 3u an inorganic insulating film 20 (silicon oxide film) is formed, and in steps S3v to 3x, a third metal layer (including the first power supply main wiring QM and the second power supply main wiring IM) is formed.
  • the initialization power supply line In and the second power supply main wiring IM come into contact with each other in the contact hole Ha formed in the inorganic insulating film 20, and the high-voltage side power supply line in the contact hole Hf formed in the inorganic insulating film 20.
  • Qn and the first power supply main wiring QM come into contact with each other.
  • step S3y of FIG. 3 an annealing step is performed.
  • oxygen is supplied from the silicon oxide film included in the inorganic insulating film 16 (gate insulating film) to the conductive film SK (the conductive film SK is oxidized), and the conductive film SK is formed as shown in FIG. It changes to a semiconductor line SS (oxide semiconductor).
  • step S3z the flattening film 21 is formed.
  • step S3j which is a stage prior to the formation of the third metal layer (step S3v in FIG. 3)
  • the scanning signal line Gn and the emission control line En are connected to the conductive film. It is electrically connected to the SK and can suppress a short circuit of the first metal layer due to the ESD (for example, a short circuit between the scanning signal line and the light emission control line).
  • step S3q patterning of the second metal layer
  • the initialization power supply line In and the voltage-side power supply line Qn are electrically connected to the conductive film SK, and are connected to the ESD.
  • Short-circuiting of the power supply line or the high-voltage side power supply line and short-circuiting of the light emission control line and the initialization power supply line or the high-voltage side power supply line can be suppressed.
  • the semiconductor line SS includes a gap between the scanning signal line Gn and the initialization power line In, a gap between the initialization power line In and the light emission control line En, the light emission control line En and the high voltage side.
  • a constricted portion WT is provided in each of the gap between the power supply lines Qn and the gap between the high voltage side power supply line Qn and the scanning signal line Gn + 1.
  • the line width of the constricted portion WT is equal to the first power supply main wiring QM, the second power supply main wiring IM, the scanning signal line Gn, the initialization power supply line In, the light emission control line En, the high voltage side power supply line Qn, and the scanning signal line Gn + 1.
  • the width is smaller than the line width, even if a large amount of static electricity is generated in any of these wirings, it is highly possible that ESD occurs at the constricted portion WT of the semiconductor line SS. Therefore, the first power supply main wiring QM, the second power supply main wiring IM, the scanning signal line Gn, the initialization power supply line In, the light emission control line En, the high-voltage side power supply line Qn, and the scanning signal line Gn + 1 are short-circuited by ESD. The likelihood of occurrence is reduced.
  • the semiconductor line SS, the scanning signal line Gn or the light emission control line En, and the initialization power supply line In or the high-voltage power supply line Qn do not overlap. This is because, if there is an overlapping portion, when these wirings are driven, the semiconductor line behaves as a conductor (not a semiconductor) and a current path (short-circuit path) may occur.
  • the longitudinal region AF including the semiconductor line SS penetrates the inorganic insulating film 18 (provided with an opening), and the semiconductor line SS and the inorganic insulating film 20 which is a silicon oxide film are formed. Contact can also be made.
  • step S3y annealing step in FIG. 3 oxygen is supplied from the inorganic insulating film 20 (silicon oxide film) to the conductor film SK in the state before the semiconductor line SS, and the conductor film SK is reliably formed of the semiconductor. It can be changed to line SS.
  • the semiconductor line SS is disposed in the gap between the first power supply main wiring QM and the second power supply main wiring IM extending in the y-direction, but is not limited thereto. As shown in FIG. 8, the semiconductor line SS can be arranged outside (on the driver side) of the first power supply main wiring QM and the second power supply main wiring IM extending in the y direction. In this way, even if an ESD occurs, the place where the ESD occurs is located outside the electrical connection between the second power supply main line IM and the initialization power supply line In ⁇ In + 1. In the first embodiment, as shown in FIG.
  • the third power supply main wiring qM (which is included in the second metal layer) runs below the first power supply main wiring QM (which is included in the third metal layer). ), And the third power supply main wiring qM may be connected in the same layer as the high-voltage power supply lines Qn and Qn + 1.
  • a fourth power supply main wiring iM (included in the second metal layer) running under the second power supply main wiring IM (included in the third metal layer) is provided.
  • the main wiring iM may be connected in the same layer as the initialization power supply lines In and In + 1.
  • a third power supply main line qM (included in the second metal layer) running below the first power supply main line QM (included in the third metal layer) is provided.
  • the three power supply main lines qM may be connected in the same layer as the high voltage side power supply lines Qn and Qn + 1.
  • a transistor in the display area DA has a top gate structure, and a semiconductor line SS in contact with the lower surface of the inorganic insulating film 16 is formed.
  • the semiconductor line SS is located outside the two long sides of the display area DA (frame area NA), and extends in the y direction.
  • the semiconductor line SS (included in the oxide semiconductor layer) is arranged in a gap between the first power supply main wiring QM and the second power supply main wiring IM extending in the y direction, and extends in the x direction.
  • Signal lines Gn ⁇ Gn + 1 (included in the first metal layer), light emission control lines En ⁇ En + 1 (included in the first metal layer), high-voltage side power supply lines Qn ⁇ Qn + 1 (included in the second metal layer), and Intersects with the initialization power supply line In ⁇ In + 1 (included in the second metal layer).
  • the scanning signal line Gn, the initialization power line In, the light emission control line En, and the high voltage side power line Qn are arranged in this order in the y direction, and the scanning signal line Gn and the semiconductor line SS contacts in a contact hole Hb (opening) formed in the inorganic insulating film 16, and the initialization power line In and the semiconductor line SS contact in a contact hole Hc (opening) formed in the inorganic insulating films 16 and 18.
  • the light emission control line En and the semiconductor line SS come into contact in the contact hole Hd (opening) formed in the inorganic insulating film 16, and the high voltage side power supply line Qn and the semiconductor line SS are formed in the inorganic insulating films 16 and 18.
  • the contact is made within the contact hole He (opening).
  • the second power supply main wiring IM (included in the third metal layer) intersects with the initialization power supply lines In ⁇ In + 1.
  • the second power supply main wiring IM and the initialization power supply line In are formed on the inorganic insulating film 20. Electrically connected by the contact hole Ha.
  • the second power supply main wiring IM does not intersect with the high-voltage-side power supply lines Qn and Qn + 1.
  • the first power supply main line QM (included in the third metal layer) intersects the initialization power supply line In ⁇ In + 1 and the high voltage side power supply line Qn ⁇ Qn + 1, for example, the first power supply main line QM and the high voltage side power supply Lines Qn are electrically connected by contact holes Hf formed in inorganic insulating film 20.
  • the scanning signal lines Gn and Gn + 1 are connected to a gate driver (see FIG. 1) via a third metal layer, and the emission control lines En and En + 1 are connected to an emission driver (see FIG. 1) via the third metal layer. Connected.
  • FIGS. 14 and 15 show a semiconductor line forming process according to the second embodiment.
  • the oxide semiconductor film SF is formed on the barrier layer 3 as shown in FIG.
  • step S3D hydrogen plasma treatment is performed on the surface of the oxide semiconductor layer.
  • the oxide semiconductor film SF is reduced, and changes to a conductor film SK as shown in FIG.
  • steps S3E to S3G an inorganic insulating film 16 (a gate insulating film made of a lower silicon nitride film and an upper silicon oxide film) covering the conductor film SK is formed.
  • the first metal layer (including the gate wiring GH, the scanning signal line Gn, and the light emission control line En) is formed.
  • the scanning signal line Gn and the conductor film SK come into contact in the contact hole Hb formed in the inorganic insulating film 16 and contact in the contact hole Hd formed in the inorganic insulating film 16.
  • the light emission control line En and the semiconductor film SK come into contact with each other.
  • an inorganic insulating film 18 (silicon nitride film) is formed on the first metal layer.
  • a second metal layer (including the capacitor electrode CE, the high-voltage-side power line Qn, and the initialization power line In) is formed.
  • step S3q patterning of the second metal layer
  • the initialization power supply line In and the conductor film SK come into contact in the contact holes Hc formed in the inorganic insulating films 16 and 18,
  • the high-voltage-side power supply line Qn and the conductive film SK contact each other in the contact holes He formed in the inorganic insulating films 16 and 18.
  • steps S3r to 3u an inorganic insulating film 20 (silicon oxide film) is formed, and in steps S3v to 3x, a third metal layer (including the first power supply main wiring QM and the second power supply main wiring IM) is formed.
  • the initialization power supply line In and the second power supply main wiring IM come into contact with each other in the contact hole Ha formed in the inorganic insulating film 20, and the high-voltage side power supply line in the contact hole Hf formed in the inorganic insulating film 20.
  • Qn and the first power supply main wiring QM come into contact with each other.
  • step S3y of FIG. 14 an annealing step is performed. At this time, oxygen is supplied from the silicon oxide film included in the inorganic insulating film 16 (gate insulating film) to the conductive film SK (the conductive film SK is oxidized), and the conductive film SK is changed as shown in FIG. It changes to a semiconductor line SS (oxide semiconductor). In step S3z, the flattening film 21 is formed.
  • step S3J which is a stage prior to the formation of the third metal layer (step S3v in FIG. 3)
  • the scanning signal line Gn and the emission control line En are electrically connected to the conductive film SK.
  • a short circuit of the first metal layer due to the ESD for example, a short circuit between the scanning signal line and the light emission control line
  • step S3q patterning of the second metal layer
  • the initialization power supply line In and the voltage-side power supply line Qn are electrically connected to the conductive film SK, and are connected to the ESD.
  • Short-circuiting of the power supply line or the high-voltage side power supply line and short-circuiting of the light emission control line and the initialization power supply line or the high-voltage side power supply line can be suppressed.
  • the semiconductor line SS includes a gap between the scanning signal line Gn and the initialization power line In, a gap between the initialization power line In and the light emission control line En, the light emission control line En and the high voltage side.
  • a constricted portion WT is provided in each of the gap between the power supply lines Qn and the gap between the high voltage side power supply line Qn and the scanning signal line Gn + 1.
  • the line width of the constricted portion WT is equal to the first power supply main wiring QM, the second power supply main wiring IM, the scanning signal line Gn, the initialization power supply line In, the light emission control line En, the high voltage side power supply line Qn, and the scanning signal line Gn + 1.
  • the width is smaller than the line width, even if a large amount of static electricity is generated in any of these wirings, it is highly possible that ESD occurs at the constricted portion WT of the semiconductor line SS. Therefore, the first power supply main wiring QM, the second power supply main wiring IM, the scanning signal line Gn, the initialization power supply line In, the light emission control line En, the high voltage side power supply line Qn, and the scanning signal line Gn + 1 are short-circuited by ESD. The likelihood of occurrence is reduced.
  • the longitudinal region AF including the semiconductor line SS may penetrate the inorganic insulating film 18 (provide an opening).
  • step S3y annealing step in FIG. 3
  • oxygen is supplied from the inorganic insulating film 20 (silicon oxide film) to the conductor film SK in the state before the semiconductor line SS, and the conductor film SK is reliably formed of the semiconductor. It can be changed to line SS.
  • the semiconductor line SS is disposed in the gap between the first power supply main wiring QM and the second power supply main wiring IM extending in the y-direction, but is not limited thereto. As shown in FIG. 17, the semiconductor line SS can be arranged outside (on the driver side) of the first power supply main wiring QM and the second power supply main wiring IM extending in the y-direction. This can reduce the influence on the wiring when EDS occurs.
  • a third power supply main wiring qM (included in the second metal layer) running below the first power supply main wiring QM (included in the third metal layer) is provided.
  • the main wiring qM may be connected in the same layer as the high-voltage-side power supply lines Qn and Qn + 1.
  • a fourth power supply main wiring iM (included in the second metal layer) running below the second power supply main wiring IM (included in the third metal layer) is provided.
  • the main wiring iM may be connected in the same layer as the initialization power supply lines In and In + 1.
  • a third power supply main wiring qM (included in the second metal layer) running below the first power supply main wiring QM (included in the third metal layer) is provided.
  • the three power supply main lines qM may be connected in the same layer as the high voltage side power supply lines Qn and Qn + 1.
  • a display region including a pixel circuit, a frame region including a plurality of drivers, a plurality of control lines, a plurality of power lines parallel to the plurality of control lines, and a plurality of data crossing the plurality of control lines
  • a display device having a signal line, An oxide semiconductor layer, a first metal layer including the plurality of control lines, a gate insulating film, a first inorganic insulating film above the gate insulating film, and the plurality of power supply lines; A second metal layer above the inorganic insulating film, a second inorganic insulating film above the second metal layer, and a third metal layer above the second inorganic insulating film that includes the plurality of data signal lines; A metal layer is provided, One of the oxide semiconductor layer and the first metal layer contacts an upper surface of the gate insulating film, and the other contacts a lower surface of the gate insulating film; Each control line is electrically connected to a corresponding driver via the third metal layer,
  • the oxide semiconductor layer including the plurality
  • the plurality of control lines include an adjacent light emission control line and a scanning signal line, 5.
  • the display device according to any one of aspects 1 to 4, wherein in a plan view, at least one of the plurality of constricted portions is disposed between the light emission control line and the scanning signal line.
  • At least one of the plurality of constricted portions is arranged between one of the plurality of control lines and one of the plurality of power lines, for example, according to any one of aspects 1 to 5.
  • the plurality of power lines include a high voltage side power line,
  • the third metal layer includes a first power supply main wiring;
  • the high-voltage side power supply line and the first power supply main line intersect between the display region and the semiconductor line in plan view, and are electrically connected via a contact hole formed in the second inorganic insulating film.
  • the display device according to any one of aspects 1 to 7, which is connected.
  • Aspect 9 An initialization power line included in the plurality of power lines; A second power main wiring included in the third metal layer; The initialization power supply line and the second power supply main wiring intersect between the display area and the semiconductor line in plan view, and are electrically connected via a contact hole formed in the second inorganic insulating film.
  • the display device according to any one of aspects 1 to 7, for example.
  • the plurality of power lines include a high voltage side power line and an initialization power line
  • the third metal layer includes a first power supply main wiring and a second power supply main wiring
  • the second metal layer includes a third power supply main wiring
  • the high-voltage side power supply line and the first power supply main line intersect between the plurality of drivers and the semiconductor line in plan view, and are electrically connected via a contact hole formed in the second inorganic insulating film.
  • the third power supply main line is arranged between the plurality of drivers and the semiconductor line, and the high-voltage side power supply line extends to the display region side so as to branch off from the third power supply main line.
  • the initialization power supply line and the second power supply main wiring intersect between the display area and the semiconductor line in plan view, and are electrically connected via a contact hole formed in the second inorganic insulating film.
  • the display device according to any one of aspects 1 to 7, for example.
  • the plurality of power lines include a high voltage side power line and an initialization power line
  • the third metal layer includes a first power supply main wiring and a second power supply main wiring
  • the second metal layer includes a fourth power supply main wiring
  • the high-voltage side power supply line and the first power supply main line intersect between the display region and the semiconductor line in plan view, and are electrically connected via a contact hole formed in the second inorganic insulating film.
  • Connected The initialization power supply line and the second power supply main wiring intersect between the plurality of drivers and the semiconductor line in plan view, and are electrically connected via a contact hole formed in the second inorganic insulating film.
  • the fourth power supply main line is disposed between the plurality of drivers and the semiconductor lines, and the initialization power supply line extends toward the display area so as to branch off from the fourth power supply main line.
  • the display device according to any one of aspects 1 to 7.
  • the plurality of power lines include a high voltage side power line,
  • the third metal layer includes a first power supply main wiring; A third power main wiring included in the second metal layer;
  • the high-voltage side power supply line and the first power supply main line intersect between the display region and the semiconductor line in plan view, and are electrically connected via a contact hole formed in the second inorganic insulating film.
  • the third power supply main line is arranged between the plurality of drivers and the semiconductor line, and the high-voltage side power supply line extends to the display region side so as to branch off from the third power supply main line.
  • the display device according to any one of aspects 1 to 7, for example.
  • the first inorganic insulating film is a nitride film, and the second inorganic insulating film is an oxide film,
  • the display device according to mode 2 for example, wherein the first inorganic insulating film is provided with a slit that exposes the semiconductor line from the first inorganic insulating film.
  • a display device including a display region and a frame region including a pixel circuit, and passing through the display region and the frame region, including a plurality of wirings, In the frame region, a semiconductor line which is the same layer as a channel of a transistor of the pixel circuit and is formed using an oxide semiconductor, and an inorganic insulating film are provided.
  • the display device wherein the semiconductor line is in contact with the plurality of wirings at a plurality of openings of the inorganic insulating film and has a constricted portion formed so as not to overlap with the plurality of wirings.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

酸化物半導体層に、平面視において複数のドライバおよび表示領域の間に位置し、複数の制御線および複数の電源線と交差する島状の半導体ライン（ＳＳ）が含まれ、前記半導体ラインは、ゲート絶縁膜（１６）の開口において前記複数の制御線（Ｇｎ・Ｅｎ）と接触するとともに、第１無機絶縁膜（１８）の開口において前記複数の電源線（Ｉｎ・Ｑｎ）と接触し、かつ複数の括れ部（ＷＴ）を有する。

Description

表示デバイス
　本発明は表示デバイスに関する。
　表示デバイスの製造工程では、配線、回路素子等に静電気放電(Electro-Static-Discharge：ＥＳＤ)が生じるおそれがあり、特許文献１にはＥＳＤへの対策が開示されている。
日本国公開特許公報「特開２０１１－１６４２３１（２０１１年８月２５日）公開」
　特許文献１に開示された技術では、例えば、ゲート配線をショートリングに電気的に接続するまでの工程においてゲート線にＥＳＤが生じるおそれがある。
　本発明の一態様に係る表示デバイスは、画素回路を含む表示領域と、複数のドライバを含む額縁領域とを備え、複数の制御線と、前記複数の制御線に平行な複数の電源線と、前記複数の制御線と交差する複数のデータ信号線とを有する表示デバイスであって、酸化物半導体層と、前記複数の制御線を含む第１金属層と、ゲート絶縁膜と、前記ゲート絶縁膜よりも上層の第１無機絶縁膜と、前記複数の電源線を含み、前記第１無機絶縁膜よりも上層の第２金属層と、前記第２金属層よりも上層の第２無機絶縁膜と、前記複数のデータ信号線を含み、前記第２無機絶縁膜よりも上層の第３金属層とが設けられ、前記酸化物半導体層および前記第１金属層の一方が前記ゲート絶縁膜の上面に接するとともに、他方が前記ゲート絶縁膜の下面に接し、各制御線は、前記第３金属層を介して対応するドライバと電気的に接続され、前記酸化物半導体層は、平面視において前記複数のドライバおよび前記表示領域の間に位置する島状の半導体ラインを含み、前記半導体ラインは、前記複数の制御線および前記複数の電源線と交差し、前記ゲート絶縁膜の１以上の開口において前記複数の制御線と接触するとともに、前記第１無機絶縁膜の１以上の開口において前記複数の電源線と接触し、前記半導体ラインに複数の括れ部が形成されている。
　本発明の一態様によれば、第１金属層に含まれる複数の制御線にＥＳＤが生じるおそれが低減する。
（ａ）は表示デバイスの構成例を示す模式図であり、（ｂ）は画素回路の構成例を示す回路図である。 表示デバイスの製造方法の一例を示すフローチャートである。 実施形態１における表示デバイスの製造方法の詳細を示すフローチャートである。 実施形態１における額縁領域および表示領域の構成を示す平面図であり、（ｂ）は（ａ）のｂ－ｂ断面図である。 図２（ａ）において破線囲みで示されたＡ領域およびＢ領域の断面図である。 実施形態１における半導体ラインの形成方法を示す工程図である。 実施形態１における額縁領域および表示領域の別構成を示す平面図であり、（ｂ）は（ａ）のｂ－ｂ断面図である。 実施形態１における額縁領域および表示領域の別構成を示す平面図であり、（ｂ）は（ａ）のｂ－ｂ断面図である。 実施形態１における額縁領域および表示領域の別構成を示す平面図であり、（ｂ）は（ａ）のｂ－ｂ断面図である。 実施形態１における額縁領域および表示領域の別構成を示す平面図であり、（ｂ）は（ａ）のｂ－ｂ断面図である。 実施形態１における額縁領域および表示領域の別構成を示す平面図であり、（ｂ）は（ａ）のｂ－ｂ断面図である。 実施形態１における額縁領域および表示領域の別構成を示す平面図であり、（ｂ）は（ａ）のｂ－ｂ断面図である。 実施形態２における額縁領域および表示領域の構成を示す平面図であり、（ｂ）は（ａ）のｂ－ｂ断面図である。 実施形態２における表示デバイスの製造方法の詳細を示すフローチャートである。 実施形態２における半導体ラインの形成方法を示す工程図である。 実施形態２における額縁領域および表示領域の別構成を示す平面図であり、（ｂ）は（ａ）のｂ－ｂ断面図である。 実施形態２における額縁領域および表示領域の別構成を示す平面図であり、（ｂ）は（ａ）のｂ－ｂ断面図である。 実施形態２における額縁領域および表示領域の別構成を示す平面図であり、（ｂ）は（ａ）のｂ－ｂ断面図である。 実施形態２における額縁領域および表示領域の別構成を示す平面図であり、（ｂ）は（ａ）のｂ－ｂ断面図である。 実施形態２における額縁領域および表示領域の別構成を示す平面図であり、（ｂ）は（ａ）のｂ－ｂ断面図である。 実施形態２における額縁領域および表示領域の別構成を示す平面図であり、（ｂ）は（ａ）のｂ－ｂ断面図である。
　以下においては、「同層」とは同一のプロセス（成膜工程）にて形成されていることを意味し、「下層」とは、比較対象の層よりも先の（前の）プロセスで形成されていることを意味し、「上層」とは比較対象の層よりも後のプロセスで形成されていることを意味する。
　図１に示すように、表示デバイス２は、複数のサブ画素ＳＰを含む表示領域ＤＡと、表示領域ＤＡを取り囲む額縁領域（非表示領域）ＮＡを含む。表示領域ＤＡおよび額縁領域ＮＡには、ｘ方向に延伸する走査信号線（制御線）Ｇｎ、ｘ方向に直交するｙ方向に延伸するデータ信号線Ｄｍ、ｘ方向に延伸する発光制御線（制御線）Ｅｎ、ｙ方向に延伸する高電圧側電源線Ｐｍ、ｘ方向に延伸する初期化電源線（電源線）Ｉｎ、およびｘ方向に延伸する高電圧側電源線（電源線）Ｑｎが設けられる。
　表示領域ＤＡは、ｙ方向を長手方向とする形状であり、表示領域ＤＡの２つの長辺に沿う額縁領域ＮＡには、ゲートドライバ（ドライバ）ＧＤ１・ＧＤ２およびエミッションドライバ（ドライバ）ＥＤ１・ＥＤ２が形成され、表示領域ＤＡの１つの短辺に沿う額縁領域には、ドライバチップＤＴおよび制御基板ＦＫが実装されている。
　データ信号線ＤｍはドライバチップＤＴに接続され、走査信号線Ｇｎ・Ｇｎ＋１はゲートドライバＧＤ１・ＧＤ２に接続され、発光制御線Ｅｎ・Ｅｎ＋１はエミッションドライバＥＤ１・ＥＤ２に接続される。高電圧側電源線Ｐｍ・Ｑｎは、互いに電気的に接続され、第１電源幹配線ＱＭ（高電圧側の電源幹配線）に接続される。第１電源幹配線ＱＭには、ドライバチップＤＴから高電圧側電源（ＥＬＶＤＤ）が供給される。初期化電源線Ｉｎは第２電源幹配線ＩＭに接続される。第２電源幹配線ＩＭには、ドライバチップＤＴから初期化電源（Ｖｉ）が供給される。
　表示領域ＤＡの２つの長辺に沿う額縁領域ＮＡには、走査信号線Ｇｎ、発光制御線Ｅｎ、高電圧側電源線Ｑｎ、および初期化電源線Ｉｎと接触する半導体ラインＳＳが設けられる（後述）。
　発光素子ＥＳを含む画素回路ＳＰは、データ信号線Ｄｍと、走査信号線Ｇｎと、発光制御線Ｅｎと、高電圧側電源線（Ｐｍ・Ｑｎの少なくとも一方）と、初期化電源線Ｉｎとに接続される。なお、容量Ｃｐの一方電極が高電圧側電源線（ＰｍまたはＱｎ）に接続され、他方電極が駆動トランジスタＴａのゲート端子に接続される。書き込みトランジスタＴｂのゲート端子は走査信号線Ｇｎに接続され、駆動トランジスタＴａのソース端子が書き込みトランジスタＴｂを介してデータ信号線Ｄｍに接続され、駆動トランジスタＴａのドレイン端子が発光制御トランジスタＴｄを介して発光素子ＥＳに接続される。
　図２～図４に示すように、フレキシブルな表示デバイスを製造する場合、まず、透光性の支持基板（例えば、マザーガラス）上に樹脂層１２を形成する（ステップＳ１）。次いで、バリア層３を形成する（ステップＳ２）。次いで、ＴＦＴ層４を形成する（ステップＳ３）。次いで、トップエミッション型の発光素子層５を形成する（ステップＳ４）。次いで、封止層６を形成する（ステップＳ５）。次いで、封止層６上に上面フィルムを貼り付ける（ステップＳ６）。
　次いで、レーザ光の照射等によって支持基板を樹脂層１２から剥離する（ステップＳ７）。次いで、樹脂層１２の下面に下面フィルム１０を貼り付ける（ステップＳ８）。次いで、下面フィルム１０、樹脂層１２、バリア層３、ＴＦＴ層４、発光素子層５、封止層６を含む積層体を分断し、複数の個片を得る（ステップＳ９）。次いで、得られた個片に機能フィルム３９を貼り付ける（ステップＳ１０）。次いで、額縁領域の一部（端子部）に、電子回路基板（ドライバチップＤＴ、制御基板ＦＫ）を実装する（ステップＳ１１）。なお、ステップＳ１～Ｓ１１は、表示デバイス製造装置（ステップＳ１～Ｓ５の各工程を行う成膜装置を含む）が行う。
　樹脂層１２の材料としては、例えばポリイミド等が挙げられる。樹脂層１２の部分を、２層の樹脂膜（例えば、ポリイミド膜）およびこれらに挟まれた無機絶縁膜で置き換えることもできる。
　バリア層（バリア膜）３は、水、酸素等の異物がＴＦＴ層４および発光素子層５に侵入することを防ぐ層であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。
　図３・図４に示すように、ＴＦＴ層４は、バリア層３よりも上層の第１金属層（ゲート電極ＧＥ、走査信号線Ｇｎおよび発光制御線Ｅｎを含む）と、第１金属層よりも上層の無機絶縁膜１６（ゲート絶縁膜）と、無機絶縁膜１６よりも上層の酸化物半導体層（半導体膜１５および半導体ラインＳＳを含む）と、酸化物半導体層よりも上層の無機絶縁膜１８（第１無機絶縁膜）と、無機絶縁膜１８よりも上層の第２金属層（高電圧側電源線Ｑｎおよび初期化電源線Ｉｎを含む）と、第２金属層よりも上層の無機絶縁膜２０（第２無機絶縁膜）と、無機絶縁膜２０よりも上層の第３金属層（ソース配線ＳＨ、第１電源幹配線ＱＭ、第２電源幹配線ＩＭ、およびデータ信号線Ｄｍを含む）と、第３金属層よりも上層の平坦化膜２１と、を含む。
　酸化物半導体層は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体で構成され、ゲート電極ＧＥおよび半導体膜１５を含むように、薄膜トランジスタＴｒが構成される。
　第１金属層、第２金属層、および第３金属層は、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅の少なくとも１つを含む金属の単層膜あるいは複層膜によって構成される。
　無機絶縁膜１６・１８・２０は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。平坦化膜２１は、例えば、ポリイミド、アクリル樹脂等の塗布可能な有機材料によって構成することができる。
　発光素子層５は、平坦化膜２１よりも上層のアノード２２と、アノード２２のエッジを覆う絶縁性のエッジカバー２３と、エッジカバー２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層のカソード２５とを含む。エッジカバー２３は、例えば、ポリイミド、アクリル樹脂等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。
　サブ画素ごとに、島状のアノード２２、ＥＬ層２４、およびカソード２５を含む発光素子ＥＳ（例えば、ＯＬＥＤ：有機発光ダイオード，ＱＬＥＤ：量子ドット発光ダイオード）が発光素子層５に形成され、発光素子ＥＳの制御回路がＴＦＴ層４に形成され、発光素子ＥＳおよびその制御回路で画素回路が構成される。
　ＥＬ層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法によって、エッジカバー２３の開口（サブ画素ごと）に、島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成も可能である。
　ＯＬＥＤの発光層を蒸着形成する場合は、ＦＭＭ（ファインメタルマスク）を用いる。ＦＭＭは多数の開口を有するシート（例えば、インバー材製）であり、１つの開口を通過した有機物質によって島状の発光層（１つのサブ画素に対応）が形成される。
　ＱＬＥＤの発光層は、例えば、量子ドットを拡散させた溶媒をインクジェット塗布することで、島状の発光層（１つのサブ画素に対応）を形成することができる。
　アノード（陽極）２２は、例えばＩＴＯ（Indium Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成され、光反射性を有する。カソード（陰極）２５は、ＭｇＡｇ合金（極薄膜）、ＩＴＯ、ＩＺＯ（Indium zinc Oxide）等の透光性の導電材で構成することができる。
　発光素子ＥＳがＯＬＥＤである場合、アノード２２およびカソード２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。カソード２５が透光性であり、アノード２２が光反射性であるため、ＥＬ層２４から放出された光は上方に向かい、トップエミッションとなる。
　発光素子ＥＳがＱＬＥＤである場合、アノード２２およびカソード２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光（蛍光）が放出される。
　発光素子層５には、前記のＯＬＥＤ、ＱＬＥＤ以外の発光素子（無機発光ダイオード等）を形成してもよい。
　封止層６は透光性であり、カソード２５を覆う無機封止膜２６と、無機封止膜２６よりも上層の有機バッファ膜２７と、有機バッファ膜２７よりも上層の無機封止膜２８とを含む。発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防いでいる。
　無機封止膜２６および無機封止膜２８はそれぞれ無機絶縁膜であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。有機バッファ膜２７は、平坦化効果のある透光性有機膜であり、アクリル樹脂等の塗布可能な有機材料によって構成することができる。有機バッファ膜２７は例えばインクジェット塗布によって形成することができるが、液滴を止めるためのバンクを非表示領域に設けてもよい。
　下面フィルム１０は、支持基板を剥離した後に樹脂層１２の下面に貼り付けることで柔軟性に優れた表示デバイスを実現するための、例えばＰＥＴフィルムである。機能フィルム３９は、例えば、光学補償機能、タッチセンサ機能、保護機能の少なくとも１つを有する。
　以上にフレキシブルな表示デバイスについて説明したが、フレキシブルでない表示デバイスを製造する場合には、基板（例えばガラス基板）にバリア層３、ＴＦＴ層４、発光素子層５、封止層６を積層した後に、図２のステップＳ９～ステップＳ１１を行えばよい。
　図５（ａ）のように、額縁領域ＮＡのトレンチＴＮでは、図４の平坦化膜２１と同層の有機絶縁膜２１ｙと、図４のエッジカバー２３と同層の有機絶縁膜２３ｙとが貫かれており、トレンチＴＮにて、図４のカソード２５がアノード２２と同層の中継配線ＬＷに接続される。接続部ＳＢでは、有機絶縁膜２１ｙと有機絶縁膜２３ｙとが貫かれており、接続部ＳＢにて、中継配線ＬＷが、第３金属層に含まれる、低電圧側（ＥＬＶＳＳ）の電源幹配線ＬＭに接続される。なお、バンクＢＫ１・ＢＫ２は、有機バッファ膜２７をインクジェット形成する際の液止めとして機能する。折り曲げ部ＺＳでは、バリア層３、無機絶縁膜１６・１８・２０が貫かれ、その貫き空間が有機絶縁膜１９で埋められている。有機絶縁膜１９は、図３のステップＳ３ｕとステップＳ３ｖとの間の工程にて形成される。
　表示領域ＤＡと電気的に接続する端子配線ＴＷａ（第１金属層に含まれる）は、折り曲げ部ＺＳのブリッジ配線ＢＷ（第３金属層に含まれる）および端子配線ＴＷＢ（第１金属層に含まれる）を介して端子ＴＭ（第３金属層に含まれる）に接続される。ブリッジ配線ＢＷおよび端子ＴＭのエッジは、図４の平坦化膜２１と同層の有機絶縁膜２１ｙで覆われている。
　〔実施形態１〕
　実施形態１では、図４のように、表示領域ＤＡのトランジスタをボトムゲート構造とし、無機絶縁膜１６の上面に接する半導体ラインＳＳを形成する。半導体ラインＳＳは、表示領域ＤＡの２つの長辺の外側（額縁領域ＮＡ）に位置し、ｙ方向に延伸する。
　平面視においては、半導体ラインＳＳ（酸化物半導体層に含まれる）は、ｙ方向に延伸する、第１電源幹配線ＱＭおよび第２電源幹配線ＩＭ（第３金属層に含まれる）の間隙に配され、ｘ方向に延伸する、走査信号線Ｇｎ・Ｇｎ＋１（第１金属層に含まれる）、発光制御線Ｅｎ・Ｅｎ＋１（第１金属層に含まれる）、高電圧側電源線Ｑｎ・Ｑｎ＋１（第２金属層に含まれる）、および初期化電源線Ｉｎ・Ｉｎ＋１（第２金属層に含まれる）と交差する。
　図４のように、平面視においては、走査信号線Ｇｎ、初期化電源線Ｉｎ、発光制御線Ｅｎ、および高電圧側電源線Ｑｎが、ｙ方向にこの順に並び、走査信号線Ｇｎおよび半導体ラインＳＳが無機絶縁膜１６（ゲート絶縁膜）に形成されたコンタクトホールＨｂ（開口）内で接触し、初期化電源線Ｉｎおよび半導体ラインＳＳが無機絶縁膜１８（第１無機絶縁膜）に形成されたコンタクトホールＨｃ（開口）内で接触し、発光制御線Ｅｎおよび半導体ラインＳＳが無機絶縁膜１６に形成されたコンタクトホールＨｄ（開口）内で接触し、高電圧側電源線Ｑｎおよび半導体ラインＳＳが無機絶縁膜１８に形成されたコンタクトホールＨｅ（開口）内で接触する。
　第１電源幹配線ＱＭ（第３金属層に含まれる）は、初期化電源線Ｉｎ・Ｉｎ＋１および高電圧側電源線Ｑｎ・Ｑｎ＋１と交差し、例えば、第１電源幹配線ＱＭおよび高電圧側電源線Ｑｎは、無機絶縁膜２０に形成されたコンタクトホールＨｆによって電気的に接続される。第１電源幹配線ＱＭは、高電圧側電源線Ｑｎに、サブ画素駆動用の高電源電圧（ＥＬＶＤＤ）を伝達する。
　第２電源幹配線ＩＭ（第３金属層に含まれる）は、初期化電源線Ｉｎ・Ｉｎ＋１と交差し、例えば、第２電源幹配線ＩＭおよび初期化電源線Ｉｎは、無機絶縁膜２０（第２無機絶縁膜）に形成されたコンタクトホールＨａによって電気的に接続される。第２電源幹配線ＩＭは、高電圧側電源線Ｑｎ・Ｑｎ＋１とは交差しない。第２電源幹配線ＩＭは、初期化電源線Ｉｎに、初期化用電源電圧を伝達する。
　なお、走査信号線Ｇｎ・Ｇｎ＋１は第３金属層を介してゲートドライバ（図１参照）に接続され、発光制御線Ｅｎ・Ｅｎ＋１は、第３金属層を介してエミッションドライバ（図１参照）に接続される。
　実施形態１における半導体ラインの形成工程を図３および図６に示す。図３のステップＳ３ａ～Ｓ３ｃでは第１金属層（走査信号線Ｇｎおよび発光制御線Ｅｎを含む）を形成し、ステップＳ３ｄ～Ｓ３ｆでは、第１金属層を覆う無機絶縁膜１６（下層側の酸化シリコン膜および上層側の窒化シリコン膜からなるゲート絶縁膜）を形成する。
　図３のステップＳ３ｇでは、図６（ａ）に示すように、無機絶縁膜１６上に酸化物半導体膜ＳＦを成膜する。このとき、無機絶縁膜１６に形成されたコンタクトホールＨｂ内で走査信号線Ｇｎおよび酸化物半導体膜ＳＦが接触し、無機絶縁膜１６に形成されたコンタクトホールＨｄ内で発光制御線Ｅｎおよび酸化物半導体膜ＳＦが接触する。ステップＳ３ｇ～Ｓ３ｉによって酸化物半導体層が形成される。
　ステップＳ３ｊでは、酸化物半導体層の表面に水素プラズマ処理を施す。これにより、酸化物半導体膜ＳＦが還元され、図６（ｂ）に示すような導体膜ＳＫに変化する。ステップＳ３ｋ～Ｓ３ｍでは、導体膜ＳＫを覆う無機絶縁膜１８（窒化シリコン膜）を形成する。
　ステップＳ３ｎ～Ｓ３ｑでは第２金属層（高電圧側電源線Ｑｎおよび初期化電源線Ｉｎを含む）を形成する。ステップＳ３ｑ（第２金属層のパターニング）においては、図６（ｃ）に示すように、無機絶縁膜１８に形成されたコンタクトホールＨｃ内で初期化電源線Ｉｎおよび導体膜ＳＫが接触し、無機絶縁膜１８に形成されたコンタクトホールＨｅ内で高電圧側電源線Ｑｎおよび導体膜ＳＫが接触する。
　ステップＳ３ｒ～３ｕでは無機絶縁膜２０（酸化シリコン膜）が形成され、ステップＳ３ｖ～３ｘでは第３金属層（第１電源幹配線ＱＭおよび第２電源幹配線ＩＭが含まれる）が形成される。このとき、無機絶縁膜２０に形成されたコンタクトホールＨａ内で初期化電源線Ｉｎおよび第２電源幹配線ＩＭが接触し、無機絶縁膜２０に形成されたコンタクトホールＨｆ内で高電圧側電源線Ｑｎおよび第１電源幹配線ＱＭが接触する。
　次いで図３のステップＳ３ｙではアニール工程を行う。これにより、無機絶縁膜１６（ゲート絶縁膜）に含まれる酸化シリコン膜から導体膜ＳＫに酸素が供給され（導体膜ＳＫが酸化され）、導体膜ＳＫが、図６（ｄ）に示すような半導体ラインＳＳ（酸化物半導体）に変化する。ステップＳ３ｚでは平坦化膜２１を形成する。
　図３・図４および図６に示す手法によれば、第３金属層の成膜（図３のステップＳ３ｖ）の前段階であるステップＳ３ｊにおいて、走査信号線Ｇｎおよび発光制御線Ｅｎが導体膜ＳＫと電気的に接続され、ＥＳＤに起因する第１金属層の配線短絡（例えば、走査信号線と発光制御線の短絡）を抑制することができる。
　また、第３金属層の成膜の前段階であるステップＳ３ｑ（第２金属層のパターニング）において、初期化電源線Ｉｎおよび電圧側電源線Ｑｎが導体膜ＳＫと電気的に接続され、ＥＳＤに起因する、第２金属層の配線短絡（例えば、初期化電源線と高電圧側電源線の短絡）、並びに、第１金属層および第２金属層間の配線短絡（例えば、走査信号線と初期化電源線あるいは高電圧側電源線の短絡、発光制御線と初期化電源線あるいは高電圧側電源線の短絡）を抑制することができる。
　図４のように、平面視においては、半導体ラインＳＳは、走査信号線Ｇｎおよび初期化電源線Ｉｎの間隙、初期化電源線Ｉｎおよび発光制御線Ｅｎの間隙、発光制御線Ｅｎおよび高電圧側電源線Ｑｎの間隙、高電圧側電源線Ｑｎおよび走査信号線Ｇｎ＋１の間隙それぞれに括れ部ＷＴを有する。括れ部ＷＴの線幅は、第１電源幹配線ＱＭ、第２電源幹配線ＩＭ、走査信号線Ｇｎ、初期化電源線Ｉｎ、発光制御線Ｅｎ、高電圧側電源線Ｑｎおよび走査信号線Ｇｎ＋１の線幅よりも小さいため、これら配線のいずれかに大きな静電気が生じたとしても、ＥＳＤは半導体ラインＳＳの括れ部ＷＴで発生する可能性が高い。このため、第１電源幹配線ＱＭ，第２電源幹配線ＩＭ、走査信号線Ｇｎ、初期化電源線Ｉｎ、発光制御線Ｅｎ、高電圧側電源線Ｑｎおよび走査信号線Ｇｎ＋１に、ＥＳＤによる短絡が生じるおそれが低減する。
　図４では、半導体ラインＳＳと、走査信号線Ｇｎあるいは発光制御線Ｅｎと、初期化電源線Ｉｎあるいは高電圧側電源線Ｑｎとが重ならない構成とする。これらが重なる部分があると、これら配線を駆動したときに半導体ラインが（半導体ではなく）導体として振る舞い、電流経路（短絡経路）が生じうるためである。
　実施形態１では、図７のように、半導体ラインＳＳを含む長手領域ＡＦについては、無機絶縁膜１８を貫き（開口を設け）、半導体ラインＳＳと、酸化シリコン膜である無機絶縁膜２０とを接触させることもできる。こうすれば、図３のステップＳ３ｙ（アニール工程）において、無機絶縁膜２０（酸化シリコン膜）から、半導体ラインＳＳの前状態である導体膜ＳＫに酸素が供給され、導体膜ＳＫを確実に半導体ラインＳＳに変化させることができる。
　図４では、半導体ラインＳＳが、ｙ方向に延伸する第１電源幹配線ＱＭおよび第２電源幹配線ＩＭの間隙に配されているがこれに限定されない。図８のように、半導体ラインＳＳを、ｙ方向に延伸する第１電源幹配線ＱＭおよび第２電源幹配線ＩＭよりも外側（ドライバ側）に配することもできる。こうすれば、ＥＳＤが発生したとしても、その発生箇所は第２電源幹線ＩＭと初期化電源線Ｉｎ・Ｉｎ＋１との電気的接続箇所よりも外側になるため、初期化電源線Ｉｎ・Ｉｎ＋１への影響を低減することができる
　実施形態１では、図９のように、第１電源幹配線ＱＭ（第３金属層に含まれる）下を走る第３電源幹配線ｑＭ（第２金属層に含まれる）を設け、第３電源幹配線ｑＭを、高電圧側電源線Ｑｎ・Ｑｎ＋１と同層にて繋げてもよい。
　実施形態１では、図１０のように、第２電源幹配線ＩＭ（第３金属層に含まれる）下を走る第４電源幹配線ｉＭ（第２金属層に含まれる）を設け、第４電源幹配線ｉＭを、初期化電源線Ｉｎ・Ｉｎ＋１と同層にて繋げてもよい。
　初期化電源線と高電圧電側電源線とを同電位として画素回路を駆動できる場合には、図１１のように、第２電源幹配線ＩＭおよび初期化電源線Ｉｎ等を設けない構成も可能である。図１１の変形例として、図１２のように、第１電源幹配線ＱＭ（第３金属層に含まれる）下を走る第３電源幹配線ｑＭ（第２金属層に含まれる）を設け、第３電源幹配線ｑＭを、高電圧側電源線Ｑｎ・Ｑｎ＋１と同層にて繋げてもよい。
　〔実施形態２〕
　実施形態２では、図１３のように、表示領域ＤＡのトランジスタをトップゲート構造とし、無機絶縁膜１６の下面に接する半導体ラインＳＳを形成する。半導体ラインＳＳは、表示領域ＤＡの２つの長辺の外側（額縁領域ＮＡ）に位置し、ｙ方向に延伸する。
　平面視においては、半導体ラインＳＳ（酸化物半導体層に含まれる）は、ｙ方向に延伸する第１電源幹配線ＱＭおよび第２電源幹配線ＩＭの間隙に配され、ｘ方向に延伸する、走査信号線Ｇｎ・Ｇｎ＋１（第１金属層に含まれる）、発光制御線Ｅｎ・Ｅｎ＋１（第１金属層に含まれる）、高電圧側電源線Ｑｎ・Ｑｎ＋１（第２金属層に含まれる）、および初期化電源線Ｉｎ・Ｉｎ＋１（第２金属層に含まれる）と交差する。
　図１３のように、平面視においては、走査信号線Ｇｎ、初期化電源線Ｉｎ、発光制御線Ｅｎ、および高電圧側電源線Ｑｎが、ｙ方向にこの順に並び、走査信号線Ｇｎおよび半導体ラインＳＳが無機絶縁膜１６に形成されたコンタクトホールＨｂ（開口）内で接触し、初期化電源線Ｉｎおよび半導体ラインＳＳが無機絶縁膜１６・１８に形成されたコンタクトホールＨｃ（開口）内で接触し、発光制御線Ｅｎおよび半導体ラインＳＳが無機絶縁膜１６に形成されたコンタクトホールＨｄ（開口）内で接触し、高電圧側電源線Ｑｎおよび半導体ラインＳＳが無機絶縁膜１６・１８に形成されたコンタクトホールＨｅ（開口）内で接触する。
　第２電源幹配線ＩＭ（第３金属層に含まれる）は、初期化電源線Ｉｎ・Ｉｎ＋１と交差し、例えば、第２電源幹配線ＩＭおよび初期化電源線Ｉｎは、無機絶縁膜２０に形成されたコンタクトホールＨａによって電気的に接続される。第２電源幹配線ＩＭは、高電圧側電源線Ｑｎ・Ｑｎ＋１とは交差しない。
　第１電源幹配線ＱＭ（第３金属層に含まれる）は、初期化電源線Ｉｎ・Ｉｎ＋１および高電圧側電源線Ｑｎ・Ｑｎ＋１と交差し、例えば、第１電源幹配線ＱＭおよび高電圧側電源線Ｑｎは、無機絶縁膜２０に形成されたコンタクトホールＨｆによって電気的に接続される。
　なお、走査信号線Ｇｎ・Ｇｎ＋１は第３金属層を介してゲートドライバ（図１参照）に接続され、発光制御線Ｅｎ・Ｅｎ＋１は、第３金属層を介してエミッションドライバ（図１参照）に接続される。
　実施形態２における半導体ラインの形成工程を図１４および図１５に示す。図１４のステップＳ３Ａ～Ｓ３Ｃでは、図１５（ａ）のように、バリア層３上に酸化物半導体膜ＳＦを形成する。
　ステップＳ３Ｄでは、酸化物半導体層の表面に水素プラズマ処理を施す。これにより、酸化物半導体膜ＳＦが還元され、図１５（ｂ）に示すような導体膜ＳＫに変化する。ステップＳ３Ｅ～Ｓ３Ｇでは、導体膜ＳＫを覆う無機絶縁膜１６（下層側の窒化シリコン膜および上層側の酸化シリコン膜からなるゲート絶縁膜）を形成する。
　図１４のステップＳ３Ｈ～Ｓ３Ｊでは第１金属層（ゲート配線ＧＨ、走査信号線Ｇｎおよび発光制御線Ｅｎを含む）を形成する。このとき、図１５（ｃ）のように、無機絶縁膜１６に形成されたコンタクトホールＨｂ内で走査信号線Ｇｎおよび導体膜ＳＫが接触し、無機絶縁膜１６に形成されたコンタクトホールＨｄ内で発光制御線Ｅｎおよび半導体膜ＳＫが接触する。ステップＳ３ｋ～Ｓ３ｍでは、第１金属層上に無機絶縁膜１８（窒化シリコン膜）を形成する。
　ステップＳ３ｎ～Ｓ３ｑでは第２金属層（容量電極ＣＥ、高電圧側電源線Ｑｎ、初期化電源線Ｉｎを含む）を形成する。ステップＳ３ｑ（第２金属層のパターニング）においては、図１５（ｃ）のように、無機絶縁膜１６・１８に形成されたコンタクトホールＨｃ内で初期化電源線Ｉｎおよび導体膜ＳＫが接触し、無機絶縁膜１６・１８に形成されたコンタクトホールＨｅ内で高電圧側電源線Ｑｎおよび導体膜ＳＫが接触する。
　ステップＳ３ｒ～３ｕでは無機絶縁膜２０（酸化シリコン膜）が形成され、ステップＳ３ｖ～３ｘでは第３金属層（第１電源幹配線ＱＭおよび第２電源幹配線ＩＭが含まれる）が形成される。このとき、無機絶縁膜２０に形成されたコンタクトホールＨａ内で初期化電源線Ｉｎおよび第２電源幹配線ＩＭが接触し、無機絶縁膜２０に形成されたコンタクトホールＨｆ内で高電圧側電源線Ｑｎおよび第１電源幹配線ＱＭが接触する。
　次いで図１４のステップＳ３ｙではアニール工程を行う。このとき、無機絶縁膜１６（ゲート絶縁膜）に含まれる酸化シリコン膜から導体膜ＳＫに酸素が供給され（導体膜ＳＫが酸化され）、導体膜ＳＫが、図１５（ｄ）に示すような半導体ラインＳＳ（酸化物半導体）に変化する。ステップＳ３ｚでは平坦化膜２１を形成する。
　図１３～図１５に示す手法によれば、第３金属層の成膜（図３のステップＳ３ｖ）の前段階であるステップＳ３Ｊにおいて、走査信号線Ｇｎおよび発光制御線Ｅｎが導体膜ＳＫと電気的に接続され、ＥＳＤに起因する第１金属層の配線短絡（例えば、走査信号線と発光制御線の短絡）を抑制することができる。
　また、第３金属層の成膜の前段階であるステップＳ３ｑ（第２金属層のパターニング）において、初期化電源線Ｉｎおよび電圧側電源線Ｑｎが導体膜ＳＫと電気的に接続され、ＥＳＤに起因する、第２金属層の配線短絡（例えば、初期化電源線と高電圧側電源線の短絡）、並びに、第１金属層および第２金属層間の配線短絡（例えば、走査信号線と初期化電源線あるいは高電圧側電源線の短絡、発光制御線と初期化電源線あるいは高電圧側電源線の短絡）を抑制することができる。
　図１３のように、平面視においては、半導体ラインＳＳは、走査信号線Ｇｎおよび初期化電源線Ｉｎの間隙、初期化電源線Ｉｎおよび発光制御線Ｅｎの間隙、発光制御線Ｅｎおよび高電圧側電源線Ｑｎの間隙、高電圧側電源線Ｑｎおよび走査信号線Ｇｎ＋１の間隙それぞれに括れ部ＷＴを有する。括れ部ＷＴの線幅は、第１電源幹配線ＱＭ、第２電源幹配線ＩＭ、走査信号線Ｇｎ、初期化電源線Ｉｎ、発光制御線Ｅｎ、高電圧側電源線Ｑｎおよび走査信号線Ｇｎ＋１の線幅よりも小さいため、これら配線のいずれかに大きな静電気が生じたとしても、ＥＳＤは半導体ラインＳＳの括れ部ＷＴで発生する可能性が高い。このため、第１電源幹配線ＱＭ、第２電源幹配線ＩＭ、走査信号線Ｇｎ、初期化電源線Ｉｎ、発光制御線Ｅｎ、高電圧側電源線Ｑｎおよび走査信号線Ｇｎ＋１に、ＥＳＤによる短絡が生じるおそれが低減する。
　実施形態２では、図１６のように、半導体ラインＳＳを含む長手領域ＡＦについては、無機絶縁膜１８を貫く（開口を設ける）こともできる。こうすれば、図３のステップＳ３ｙ（アニール工程）において、無機絶縁膜２０（酸化シリコン膜）から、半導体ラインＳＳの前状態である導体膜ＳＫに酸素が供給され、導体膜ＳＫを確実に半導体ラインＳＳに変化させることができる。
　図１３では、半導体ラインＳＳが、ｙ方向に延伸する第１電源幹配線ＱＭおよび第２電源幹配線ＩＭの間隙に配されているがこれに限定されない。図１７のように、半導体ラインＳＳを、ｙ方向に延伸する、第１電源幹配線ＱＭおよび第２電源幹配線ＩＭよりも外側（ドライバ側）に配することもできる。こうすれば、ＥＤＳが生じたときの配線への影響を低減することができる。
　実施形態２では、図１８のように、第１電源幹配線ＱＭ（第３金属層に含まれる）下を走る第３電源幹配線ｑＭ（第２金属層に含まれる）を設け、第３電源幹配線ｑＭを、高電圧側電源線Ｑｎ・Ｑｎ＋１と同層にて繋げてもよい。
　実施形態２では、図１９のように、第２電源幹配線ＩＭ（第３金属層に含まれる）下を走る第４電源幹配線ｉＭ（第２金属層に含まれる）を設け、第４電源幹配線ｉＭを、初期化電源線Ｉｎ・Ｉｎ＋１と同層にて繋げてもよい。
　初期化電源線と高電圧電側電源線とを同電位として画素回路を駆動できる場合には、図２０のように、第２電源幹配線ＩＭおよび初期化電源線Ｉｎ等を設けない構成も可能である。図２０の変形例として、図２１のように、第１電源幹配線ＱＭ（第３金属層に含まれる）下を走る第３電源幹配線ｑＭ（第２金属層に含まれる）を設け、第３電源幹配線ｑＭを、高電圧側電源線Ｑｎ・Ｑｎ＋１と同層にて繋げてもよい。
　〔まとめ〕
　〔態様１〕
　画素回路を含む表示領域と、複数のドライバを含む額縁領域とを備え、複数の制御線と、前記複数の制御線に平行な複数の電源線と、前記複数の制御線と交差する複数のデータ信号線とを有する表示デバイスであって、
　酸化物半導体層と、前記複数の制御線を含む第１金属層と、ゲート絶縁膜と、前記ゲート絶縁膜よりも上層の第１無機絶縁膜と、前記複数の電源線を含み、前記第１無機絶縁膜よりも上層の第２金属層と、前記第２金属層よりも上層の第２無機絶縁膜と、前記複数のデータ信号線を含み、前記第２無機絶縁膜よりも上層の第３金属層とが設けられ、
　前記酸化物半導体層および前記第１金属層の一方が前記ゲート絶縁膜の上面に接するとともに、他方が前記ゲート絶縁膜の下面に接し、
　各制御線は、前記第３金属層を介して対応するドライバと電気的に接続され、
　前記酸化物半導体層は、平面視において前記複数のドライバおよび前記表示領域の間に位置する島状の半導体ラインを含み、
　前記半導体ラインは、前記複数の制御線および前記複数の電源線と交差し、前記ゲート絶縁膜の１以上の開口において前記複数の制御線と接触するとともに、前記第１無機絶縁膜の１以上の開口において前記複数の電源線と接触し、
　前記半導体ラインに複数の括れ部が形成されている表示デバイス。
　〔態様２〕
　前記酸化物半導体層が前記ゲート絶縁膜の上面に接する例えば態様１に記載の表示デバイス。
　〔態様３〕
　前記酸化物半導体層が前記ゲート絶縁膜の下面に接する例えば態様１に記載の表示デバイス。
　〔態様４〕
　前記ゲート絶縁膜が酸化シリコンを含み、前記第１無機絶縁膜が窒化シリコンを含み、前記第２無機絶縁膜が酸化シリコンを含む例えば態様１に記載の表示デバイス。
　〔態様５〕
　前記複数の制御線に、隣り合う発光制御線および走査信号線が含まれ、
　平面視においては、前記複数の括れ部の少なくとも１つが、前記発光制御線および前記走査信号線の間に配されている例えば態様１～４いずれか１項に記載の表示デバイス。
　〔態様６〕
　平面視においては、前記複数の制御線の１つと前記複数の電源線の１つとの間に前記複数の括れ部の少なくとも１つが配されている例えば態様１～５のいずれか１項に記載の表示デバイス。
　〔態様７〕
　前記複数の電源線それぞれと前記半導体ラインとの重畳領域は、前記複数の制御線のいずれとも重ならない例えば態様１～６のいずれか１項に記載の表示デバイス。
　〔態様８〕
　前記複数の電源線に高電圧側電源線が含まれ、
　前記第３金属層に第１電源幹配線が含まれ、
　前記高電圧側電源線および前記第１電源幹配線は、平面視における前記表示領域および前記半導体ラインの間において交差し、かつ前記第２無機絶縁膜に形成されたコンタクトホールを介して電気的に接続される例えば態様１～７のいずれか１項に記載の表示デバイス。
　〔態様９〕
　前記複数の電源線に初期化電源線が含まれ、
　前記第３金属層に第２電源幹配線が含まれ、
　前記初期化電源線および前記第２電源幹配線は、平面視における前記表示領域および前記半導体ラインの間において交差し、かつ前記第２無機絶縁膜に形成されたコンタクトホールを介して電気的に接続される例えば態様１～７のいずれか１項に記載の表示デバイス。
　〔態様１０〕
　前記複数の電源線に、高電圧側電源線および初期化電源線が含まれ、
　前記第３金属層に、第１電源幹配線および第２電源幹配線が含まれ、
　前記第２金属層に、第３電源幹配線が含まれ、
　前記高電圧側電源線および前記第１電源幹配線は、平面視における前記複数のドライバおよび前記半導体ラインの間において交差し、かつ前記第２無機絶縁膜に形成されたコンタクトホールを介して電気的に接続され、
　平面視において、前記第３電源幹配線は、前記複数のドライバおよび前記半導体ラインの間に配され、前記高電圧側電源線は、前記第３電源幹配線から枝分かれするように表示領域側へ延伸し、
　前記初期化電源線および前記第２電源幹配線は、平面視における前記表示領域および前記半導体ラインの間において交差し、かつ前記第２無機絶縁膜に形成されたコンタクトホールを介して電気的に接続される例えば態様１～７のいずれか１項に記載の表示デバイス。
　〔態様１１〕
　前記複数の電源線に、高電圧側電源線および初期化電源線が含まれ、
　前記第３金属層に、第１電源幹配線および第２電源幹配線が含まれ、
　前記第２金属層に、第４電源幹配線が含まれ、
　前記高電圧側電源線および前記第１電源幹配線は、平面視における前記表示領域および前記半導体ラインの間において交差し、かつ前記第２無機絶縁膜に形成されたコンタクトホールを介して電気的に接続され、
　前記初期化電源線および前記第２電源幹配線は、平面視における前記複数のドライバおよび前記半導体ラインの間において交差し、かつ前記第２無機絶縁膜に形成されたコンタクトホールを介して電気的に接続され、
　平面視において、前記第４電源幹配線は、前記複数のドライバおよび前記半導体ラインの間に配され、前記初期化電源線は、前記第４電源幹配線から枝分かれするように表示領域側へ延伸する例えば態様１～７のいずれか１項に記載の表示デバイス。
　〔態様１２〕
　前記複数の電源線に高電圧側電源線が含まれ、
　前記第３金属層に第１電源幹配線が含まれ、
　前記第２金属層に第３電源幹配線が含まれ、
　前記高電圧側電源線および前記第１電源幹配線は、平面視における前記表示領域および前記半導体ラインの間において交差し、かつ前記第２無機絶縁膜に形成されたコンタクトホールを介して電気的に接続され、
　平面視において、前記第３電源幹配線は、前記複数のドライバおよび前記半導体ラインの間に配され、前記高電圧側電源線は、前記第３電源幹配線から枝分かれするように表示領域側へ延伸する例えば態様１～７のいずれか１項に記載の表示デバイス。
　〔態様１３〕
　前記第１無機絶縁膜は窒化膜であるとともに、前記第２無機絶縁膜は酸化膜であり、
　前記第１無機絶縁膜には、前記第１無機絶縁膜から前記半導体ラインを露出させるスリットが設けられている例えば態様２に記載の表示デバイス。
　〔態様１４〕
　前記画素回路には、一方の電極が前記第１金属層に含まれ、他方の電極が前記第２金属層に含まれる容量が設けられている例えば態様１～１３のいずれか１項に記載の表示デバイス。
　〔態様１５〕
　前記他方の電極は、前記複数の電源線に含まれる高電圧側電源線と電気的に接続されている例えば態様１４に記載の表示デバイス。
　〔態様１６〕
　前記画素回路には、チャネルとなる半導体膜が前記酸化物半導体層に含まれ、ゲート電極が前記第１金属層に含まれるトランジスタが設けられている例えば態様１～１５のいずれか１項に記載の表示デバイス。
　〔態様１７〕
　画素回路を含む表示領域と額縁領域とを備え、前記表示領域および前記額縁領域を通る、複数の配線を含む表示デバイスであって、
　前記額縁領域に、前記画素回路のトランジスタのチャネルと同層であり、かつ酸化物半導体で構成された半導体ラインと、無機絶縁膜とが設けられ、
　前記半導体ラインは、前記無機絶縁膜の複数の開口において前記複数の配線に接触するとともに、前記複数の配線と重ならないように形成された括れ部を有する表示デバイス。
　２　　表示デバイス
　３　　バリア層
　４　　ＴＦＴ層
　５　　発光素子層
　６　　封止層
　１２　樹脂層
　１６・１８・２０　無機絶縁膜
　２１　平坦化膜
　２３　エッジカバー
　２４　ＥＬ層
　ＤＡ　表示領域
　ＮＡ　額縁領域
　Ｇｎ　走査信号線
　Ｄｍ　データ信号線
　Ｅｎ　発光制御線
　Ｉｎ　初期化電源線
　Ｑｎ　高電圧側電源線
　ＱＭ　第１電源幹配線
　ＩＭ　第２電源幹配線
　ｑＭ　第３電源幹配線
　ｉＭ　第４電源幹配線
 

Claims (17)

  1. 　画素回路を含む表示領域と、複数のドライバを含む額縁領域とを備え、複数の制御線と、前記複数の制御線に平行な複数の電源線と、前記複数の制御線と交差する複数のデータ信号線とを有する表示デバイスであって、
    　酸化物半導体層と、前記複数の制御線を含む第１金属層と、ゲート絶縁膜と、前記ゲート絶縁膜よりも上層の第１無機絶縁膜と、前記複数の電源線を含み、前記第１無機絶縁膜よりも上層の第２金属層と、前記第２金属層よりも上層の第２無機絶縁膜と、前記複数のデータ信号線を含み、前記第２無機絶縁膜よりも上層の第３金属層とが設けられ、
    　前記酸化物半導体層および前記第１金属層の一方が前記ゲート絶縁膜の上面に接するとともに、他方が前記ゲート絶縁膜の下面に接し、
    　各制御線は、前記第３金属層を介して対応するドライバと電気的に接続され、
    　前記酸化物半導体層は、平面視において前記複数のドライバおよび前記表示領域の間に位置する島状の半導体ラインを含み、
    　前記半導体ラインは、前記複数の制御線および前記複数の電源線と交差し、前記ゲート絶縁膜の１以上の開口において前記複数の制御線と接触するとともに、前記第１無機絶縁膜の１以上の開口において前記複数の電源線と接触し、
    　前記半導体ラインに複数の括れ部が形成されている表示デバイス。
  2. 　前記酸化物半導体層が前記ゲート絶縁膜の上面に接する請求項１に記載の表示デバイス。
  3. 　前記酸化物半導体層が前記ゲート絶縁膜の下面に接する請求項１に記載の表示デバイス。
  4. 　前記ゲート絶縁膜が酸化シリコンを含み、前記第１無機絶縁膜が窒化シリコンを含み、前記第２無機絶縁膜が酸化シリコンを含む請求項１に記載の表示デバイス。
  5. 　前記複数の制御線に、隣り合う発光制御線および走査信号線が含まれ、
    　平面視においては、前記複数の括れ部の少なくとも１つが、前記発光制御線および前記走査信号線の間に配されている請求項１～４いずれか１項に記載の表示デバイス。
  6. 　平面視においては、前記複数の制御線の１つと前記複数の電源線の１つとの間に前記複数の括れ部の少なくとも１つが配されている請求項１～５のいずれか１項に記載の表示デバイス。
  7. 　前記複数の電源線それぞれと前記半導体ラインとの重畳領域は、前記複数の制御線のいずれとも重ならない請求項１～６のいずれか１項に記載の表示デバイス。
  8. 　前記複数の電源線に高電圧側電源線が含まれ、
    　前記第３金属層に第１電源幹配線が含まれ、
    　前記高電圧側電源線および前記第１電源幹配線は、平面視における前記表示領域および前記半導体ラインの間において交差し、かつ前記第２無機絶縁膜に形成されたコンタクトホールを介して電気的に接続される請求項１～７のいずれか１項に記載の表示デバイス。
  9. 　前記複数の電源線に初期化電源線が含まれ、
    　前記第３金属層に第２電源幹配線が含まれ、
    　前記初期化電源線および前記第２電源幹配線は、平面視における前記表示領域および前記半導体ラインの間において交差し、かつ前記第２無機絶縁膜に形成されたコンタクトホールを介して電気的に接続される請求項１～７のいずれか１項に記載の表示デバイス。
  10. 　前記複数の電源線に、高電圧側電源線および初期化電源線が含まれ、
    　前記第３金属層に、第１電源幹配線および第２電源幹配線が含まれ、
    　前記第２金属層に、第３電源幹配線が含まれ、
    　前記高電圧側電源線および前記第１電源幹配線は、平面視における前記複数のドライバおよび前記半導体ラインの間において交差し、かつ前記第２無機絶縁膜に形成されたコンタクトホールを介して電気的に接続され、
    　平面視において、前記第３電源幹配線は、前記複数のドライバおよび前記半導体ラインの間に配され、前記高電圧側電源線は、前記第３電源幹配線から枝分かれするように表示領域側へ延伸し、
    　前記初期化電源線および前記第２電源幹配線は、平面視における前記表示領域および前記半導体ラインの間において交差し、かつ前記第２無機絶縁膜に形成されたコンタクトホールを介して電気的に接続される請求項１～７のいずれか１項に記載の表示デバイス。
  11. 　前記複数の電源線に、高電圧側電源線および初期化電源線が含まれ、
    　前記第３金属層に、第１電源幹配線および第２電源幹配線が含まれ、
    　前記第２金属層に、第４電源幹配線が含まれ、
    　前記高電圧側電源線および前記第１電源幹配線は、平面視における前記表示領域および前記半導体ラインの間において交差し、かつ前記第２無機絶縁膜に形成されたコンタクトホールを介して電気的に接続され、
    　前記初期化電源線および前記第２電源幹配線は、平面視における前記複数のドライバおよび前記半導体ラインの間において交差し、かつ前記第２無機絶縁膜に形成されたコンタクトホールを介して電気的に接続され、
    　平面視において、前記第４電源幹配線は、前記複数のドライバおよび前記半導体ラインの間に配され、前記初期化電源線は、前記第４電源幹配線から枝分かれするように表示領域側へ延伸する請求項１～７のいずれか１項に記載の表示デバイス。
  12. 　前記複数の電源線に高電圧側電源線が含まれ、
    　前記第３金属層に第１電源幹配線が含まれ、
    　前記第２金属層に第３電源幹配線が含まれ、
    　前記高電圧側電源線および前記第１電源幹配線は、平面視における前記表示領域および前記半導体ラインの間において交差し、かつ前記第２無機絶縁膜に形成されたコンタクトホールを介して電気的に接続され、
    　平面視において、前記第３電源幹配線は、前記複数のドライバおよび前記半導体ラインの間に配され、前記高電圧側電源線は、前記第３電源幹配線から枝分かれするように表示領域側へ延伸する請求項１～７のいずれか１項に記載の表示デバイス。
  13. 　前記第１無機絶縁膜は窒化膜であるとともに、前記第２無機絶縁膜は酸化膜であり、
    　前記第１無機絶縁膜には、前記第１無機絶縁膜から前記半導体ラインを露出させるスリットが設けられている請求項２に記載の表示デバイス。
  14. 　前記画素回路には、一方の電極が前記第１金属層に含まれ、他方の電極が前記第２金属層に含まれる容量が設けられている請求項１～１３のいずれか１項に記載の表示デバイス。
  15. 　前記他方の電極は、前記複数の電源線に含まれる高電圧側電源線と電気的に接続されている請求項１４に記載の表示デバイス。
  16. 　前記画素回路には、チャネルとなる半導体膜が前記酸化物半導体層に含まれ、ゲート電極が前記第１金属層に含まれるトランジスタが設けられている請求項１～１５のいずれか１項に記載の表示デバイス。
  17. 　画素回路を含む表示領域と額縁領域とを備え、前記表示領域および前記額縁領域を通る、複数の配線を含む表示デバイスであって、
    　前記額縁領域に、前記画素回路のトランジスタのチャネルと同層であり、かつ酸化物半導体で構成された半導体ラインと、無機絶縁膜とが設けられ、
    　前記半導体ラインは、前記無機絶縁膜の複数の開口において前記複数の配線に接触するとともに、前記複数の配線と重ならないように形成された括れ部を有する表示デバイス。
PCT/JP2018/028486 2018-07-30 2018-07-30 表示デバイス WO2020026308A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
PCT/JP2018/028486 WO2020026308A1 (ja) 2018-07-30 2018-07-30 表示デバイス
CN201880096085.4A CN112513959B (zh) 2018-07-30 2018-07-30 显示设备
US17/264,162 US11957014B2 (en) 2018-07-30 2018-07-30 Display device with reduced occurrences of electrostatic discharge

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/028486 WO2020026308A1 (ja) 2018-07-30 2018-07-30 表示デバイス

Publications (1)

Publication Number Publication Date
WO2020026308A1 true WO2020026308A1 (ja) 2020-02-06

Family

ID=69232136

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/028486 WO2020026308A1 (ja) 2018-07-30 2018-07-30 表示デバイス

Country Status (3)

Country Link
US (1) US11957014B2 (ja)
CN (1) CN112513959B (ja)
WO (1) WO2020026308A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115176299A (zh) * 2020-03-02 2022-10-11 夏普株式会社 显示装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110416227B (zh) * 2019-07-30 2021-12-28 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
WO2021028973A1 (ja) * 2019-08-09 2021-02-18 シャープ株式会社 表示装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06258668A (ja) * 1993-03-05 1994-09-16 Toshiba Corp マトリクスアレイ基板とその製造方法およびそれを用いた液晶表示装置
JPH1020336A (ja) * 1996-07-02 1998-01-23 Sharp Corp アクティブマトリクス基板およびその製造方法
JPH117044A (ja) * 1997-06-16 1999-01-12 Toshiba Corp 表示装置用アレイ基板
JP2001330853A (ja) * 2000-05-22 2001-11-30 Toshiba Corp アクティブマトリクス型表示装置及びその製造方法
JP2004273732A (ja) * 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2006146200A (ja) * 2004-11-15 2006-06-08 Samsung Sdi Co Ltd 平板表示素子及びその製造方法
US20070131989A1 (en) * 2005-12-13 2007-06-14 Wen-Hsiung Liu Thin film transistor array substrate for reducing electrostatic discharge damage
US20110076815A1 (en) * 2007-12-31 2011-03-31 Anup Bhalla Reduced mask configuration for power mosfets with electrostatic discharge (ESD) circuit protection
WO2017170219A1 (ja) * 2016-03-31 2017-10-05 シャープ株式会社 アクティブマトリクス基板、その製造方法および表示装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3556307B2 (ja) * 1995-02-01 2004-08-18 株式会社半導体エネルギー研究所 アクティブマトリクス表示装置
JP4095990B2 (ja) * 1995-10-05 2008-06-04 東芝松下ディスプレイテクノロジー株式会社 表示装置用アレイ基板及びその製造方法
JP4632383B2 (ja) * 1998-08-31 2011-02-16 キヤノン株式会社 光電変換装置に用いられる半導体装置
JP3159190B2 (ja) * 1998-12-09 2001-04-23 日本電気株式会社 半導体記憶装置
JP2003188183A (ja) * 2001-12-20 2003-07-04 Fujitsu Display Technologies Corp 薄膜トランジスタ装置、その製造方法及び液晶表示装置
KR101197056B1 (ko) * 2005-06-09 2012-11-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판
JP2008065275A (ja) * 2006-09-11 2008-03-21 Infovision Optoelectronics Holdings Ltd 液晶表示装置及びその製造方法
JP5409024B2 (ja) 2008-02-15 2014-02-05 株式会社半導体エネルギー研究所 表示装置
JP2009277963A (ja) * 2008-05-16 2009-11-26 Toshiba Corp 半導体装置
JP2011164231A (ja) 2010-02-05 2011-08-25 Panasonic Corp 表示パネル用マトリクス回路基板、表示パネル及びそれらの製造方法
US20120168711A1 (en) * 2011-01-05 2012-07-05 Mark Albert Crowder Narrow-Waist Nanowire Transistor with Wide Aspect Ratio Ends
KR101707755B1 (ko) 2012-10-02 2017-02-16 샤프 가부시키가이샤 반도체 장치 및 표시 장치
JP2015188062A (ja) * 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
WO2015156249A1 (ja) * 2014-04-08 2015-10-15 シャープ株式会社 表示装置
US10333004B2 (en) * 2016-03-18 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module and electronic device

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06258668A (ja) * 1993-03-05 1994-09-16 Toshiba Corp マトリクスアレイ基板とその製造方法およびそれを用いた液晶表示装置
JPH1020336A (ja) * 1996-07-02 1998-01-23 Sharp Corp アクティブマトリクス基板およびその製造方法
JPH117044A (ja) * 1997-06-16 1999-01-12 Toshiba Corp 表示装置用アレイ基板
JP2001330853A (ja) * 2000-05-22 2001-11-30 Toshiba Corp アクティブマトリクス型表示装置及びその製造方法
JP2004273732A (ja) * 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2006146200A (ja) * 2004-11-15 2006-06-08 Samsung Sdi Co Ltd 平板表示素子及びその製造方法
US20070131989A1 (en) * 2005-12-13 2007-06-14 Wen-Hsiung Liu Thin film transistor array substrate for reducing electrostatic discharge damage
US20110076815A1 (en) * 2007-12-31 2011-03-31 Anup Bhalla Reduced mask configuration for power mosfets with electrostatic discharge (ESD) circuit protection
WO2017170219A1 (ja) * 2016-03-31 2017-10-05 シャープ株式会社 アクティブマトリクス基板、その製造方法および表示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115176299A (zh) * 2020-03-02 2022-10-11 夏普株式会社 显示装置
CN115176299B (zh) * 2020-03-02 2023-09-19 夏普株式会社 显示装置

Also Published As

Publication number Publication date
CN112513959A (zh) 2021-03-16
US11957014B2 (en) 2024-04-09
US20210288129A1 (en) 2021-09-16
CN112513959B (zh) 2022-11-01

Similar Documents

Publication Publication Date Title
WO2020066011A1 (ja) 表示デバイス
CN111937058B (zh) 显示设备
JP2018006115A (ja) 表示装置
US11985870B2 (en) Display device
WO2019187139A1 (ja) 表示デバイス
WO2020026308A1 (ja) 表示デバイス
US11538894B2 (en) Display device with overlapped wiring lines at periphery of cutout region
CN112425264B (zh) 显示装置
WO2019187074A1 (ja) 表示デバイス
US11398542B2 (en) Method for manufacturing display device and display device including ESD countermeasure
JP7291229B2 (ja) 表示装置
US12048209B2 (en) Display device
WO2020039591A1 (ja) 表示デバイス
WO2023105599A1 (ja) 表示デバイス
CN111919510B (zh) 显示设备
JP7280962B2 (ja) 表示装置
US11968866B2 (en) Display device
WO2022168146A1 (ja) 表示装置
US11522038B2 (en) Display device for improving brightness unevenness in display region of peculiar shape
WO2020065938A1 (ja) 表示デバイス

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18928774

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18928774

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP