JPH1020336A - アクティブマトリクス基板およびその製造方法 - Google Patents
アクティブマトリクス基板およびその製造方法Info
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- JPH1020336A JPH1020336A JP17203196A JP17203196A JPH1020336A JP H1020336 A JPH1020336 A JP H1020336A JP 17203196 A JP17203196 A JP 17203196A JP 17203196 A JP17203196 A JP 17203196A JP H1020336 A JPH1020336 A JP H1020336A
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
Abstract
(57)【要約】
【課題】 アクティブマトリクス基板は導電体層や半導
体層、絶縁層の成膜及びエッチングの工程を繰り返して
製造されるが、その製造過程や製造装置間の運搬工程に
おいて、しばしば静電気が発生し、これが原因でＴＦＴ
などが破壊されることがある。 【解決手段】 アティブマトリクス型液晶表示装置は、
入力配線間にＴＦＴを利用した２端子素子１３０が互い
に逆向きにかつ並列に接続されている。この構造によ
り、外部から静電気がある端子に入って来た場合、その
入力された電荷によりショートリング部のＴＦＴのゲー
トが開き、両方の端子へ向かって順に電荷が分散して行
く。従って、ショートリングを有さないアクティブマト
リクス型液晶表示装置に比べて静電気による絶縁破壊、
画素ＴＦＴの特性ズレの発生が格段に抑制される。
体層、絶縁層の成膜及びエッチングの工程を繰り返して
製造されるが、その製造過程や製造装置間の運搬工程に
おいて、しばしば静電気が発生し、これが原因でＴＦＴ
などが破壊されることがある。 【解決手段】 アティブマトリクス型液晶表示装置は、
入力配線間にＴＦＴを利用した２端子素子１３０が互い
に逆向きにかつ並列に接続されている。この構造によ
り、外部から静電気がある端子に入って来た場合、その
入力された電荷によりショートリング部のＴＦＴのゲー
トが開き、両方の端子へ向かって順に電荷が分散して行
く。従って、ショートリングを有さないアクティブマト
リクス型液晶表示装置に比べて静電気による絶縁破壊、
画素ＴＦＴの特性ズレの発生が格段に抑制される。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング素子
として薄膜トランジスタ等の非線形素子をマトリクス状
に形成されたアクティブマトリクス基板およびその製造
方法に関するものである。
として薄膜トランジスタ等の非線形素子をマトリクス状
に形成されたアクティブマトリクス基板およびその製造
方法に関するものである。
【０００２】
【従来の技術】従来より液晶表示素子においてはマトリ
クス状に配列された絵素電極を選択駆動することによ
り、画面上に表示パターンが形成される。詳しくは、選
択された絵素電極とこれに対向する対向電極との間には
電圧が印加され、これらの電極の間に介在する液晶層の
表示媒体の光学的変調が行われ、この光学的変調が表示
パターンとして視認される。絵素の駆動方式としては個
々の独立した絵素電極を配列し、この絵素電極のそれぞ
れにスイッチング素子を連結して駆動するアクティブマ
トリクス駆動方式が知られている。絵素を駆動するスイ
ッチング素子としては、薄膜トランジスタ（以下、ＴＦ
Ｔと略称する）、ＭＩＭ素子、ＭＯＳトランジスタ素
子、ダイオード等がある。
クス状に配列された絵素電極を選択駆動することによ
り、画面上に表示パターンが形成される。詳しくは、選
択された絵素電極とこれに対向する対向電極との間には
電圧が印加され、これらの電極の間に介在する液晶層の
表示媒体の光学的変調が行われ、この光学的変調が表示
パターンとして視認される。絵素の駆動方式としては個
々の独立した絵素電極を配列し、この絵素電極のそれぞ
れにスイッチング素子を連結して駆動するアクティブマ
トリクス駆動方式が知られている。絵素を駆動するスイ
ッチング素子としては、薄膜トランジスタ（以下、ＴＦ
Ｔと略称する）、ＭＩＭ素子、ＭＯＳトランジスタ素
子、ダイオード等がある。
【０００３】図１０にＴＦＴを用いたアクティブマトリ
クス型液晶表示装置の平面図を示す。図１０では互いに
平行に配列された走査線１０に直行して、信号線２０が
配設されている。走査線と信号線に囲まれた矩型の各領
域には絵素電極４０が配されている。また、走査線と信
号線の交差部近傍にはスイッチング素子として機能する
ＴＦＴ３０が形成されている。尚、１１はゲート電極を
示している。
クス型液晶表示装置の平面図を示す。図１０では互いに
平行に配列された走査線１０に直行して、信号線２０が
配設されている。走査線と信号線に囲まれた矩型の各領
域には絵素電極４０が配されている。また、走査線と信
号線の交差部近傍にはスイッチング素子として機能する
ＴＦＴ３０が形成されている。尚、１１はゲート電極を
示している。
【０００４】このようなアクティブ素子は導電体層や半
導体層、絶縁層の成膜及びエッチングの工程を繰り返し
て製造されるが、その製造過程や製造装置間の運搬工程
において、しばしば静電気が発生し、これが原因でアク
ティブ素子が破壊されることがある。そこで製造中に生
じる静電気からアクティブ素子等を保護する手段が講じ
られている。
導体層、絶縁層の成膜及びエッチングの工程を繰り返し
て製造されるが、その製造過程や製造装置間の運搬工程
において、しばしば静電気が発生し、これが原因でアク
ティブ素子が破壊されることがある。そこで製造中に生
じる静電気からアクティブ素子等を保護する手段が講じ
られている。
【０００５】例えば、特開昭６３ー１０６７８８号公報
では、図１１に示すように、アクティブマトリクス基板
の走査線や信号線の周囲に導電ライン（導電体ショート
リング１５０）を形成し、該走査線や信号線を全て電気
的に接続し静電気を分散させる方法が開示されている。
また、図１２に示すように、ショートリングとして高抵
抗の半導体層からなる高抵抗半導体ショートリング１５
１を用いる方法もある。尚、１４は走査線入力端子、２
２は信号線入力端子を示している。
では、図１１に示すように、アクティブマトリクス基板
の走査線や信号線の周囲に導電ライン（導電体ショート
リング１５０）を形成し、該走査線や信号線を全て電気
的に接続し静電気を分散させる方法が開示されている。
また、図１２に示すように、ショートリングとして高抵
抗の半導体層からなる高抵抗半導体ショートリング１５
１を用いる方法もある。尚、１４は走査線入力端子、２
２は信号線入力端子を示している。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
方法を用いた場合、前者ではショートリングを駆動用の
ドライバーを実装する前に除去する必要があり、その後
の実装工程での静電気に対しては無防備である。
方法を用いた場合、前者ではショートリングを駆動用の
ドライバーを実装する前に除去する必要があり、その後
の実装工程での静電気に対しては無防備である。
【０００７】また、後者のようにショートリングを高抵
抗の半導体等で作製した場合には実装前にショートリン
グを除去する必要がない。しかしながら、製造工程にお
いて、半導体層の抵抗を安定に維持することが難しく、
例えば抵抗値が低すぎる場合には、端子間リークの重欠
陥となり、抵抗値が高すぎる場合には、ショートリング
として作用しないという問題点がある。
抗の半導体等で作製した場合には実装前にショートリン
グを除去する必要がない。しかしながら、製造工程にお
いて、半導体層の抵抗を安定に維持することが難しく、
例えば抵抗値が低すぎる場合には、端子間リークの重欠
陥となり、抵抗値が高すぎる場合には、ショートリング
として作用しないという問題点がある。
【０００８】しかも、半導体層をショートリングとして
用いる方法では、アクティブ素子としてチャネルエッチ
型ＴＦＴを使用した場合、フォトレジストを用いず、ソ
ース、ドレイン電極をマスクとしてＴＦＴのギャップを
エッチングするような短縮プロセスを採用することがで
きない。なぜならば、この短縮プロセスではショートリ
ングとなる半導体層の上にフォトレジストを残すことが
できないため、ギャップのエッチング時にショートリン
グを構成する半導体層がエッチオフされてしまうためで
ある。
用いる方法では、アクティブ素子としてチャネルエッチ
型ＴＦＴを使用した場合、フォトレジストを用いず、ソ
ース、ドレイン電極をマスクとしてＴＦＴのギャップを
エッチングするような短縮プロセスを採用することがで
きない。なぜならば、この短縮プロセスではショートリ
ングとなる半導体層の上にフォトレジストを残すことが
できないため、ギャップのエッチング時にショートリン
グを構成する半導体層がエッチオフされてしまうためで
ある。
【０００９】本発明は、上記の問題点を解決するために
なされたものであり、特別に製造工程を増加させること
なく、アクティブマトリクス基板の静電気に対するマー
ジンを拡大し、製造上の歩留まりを向上させることを目
的とするものである。
なされたものであり、特別に製造工程を増加させること
なく、アクティブマトリクス基板の静電気に対するマー
ジンを拡大し、製造上の歩留まりを向上させることを目
的とするものである。
【００１０】
【課題を解決するための手段】本発明は、絶縁性基板
と、該基板上に格子状に配線された走査線及び信号線
と、該走査線と該信号線で囲まれた領域に配置された絵
素電極と、該走査線、該信号線及び該絵素電極にそれぞ
れ電気的に接続されたスイッチング素子とを備えたアク
ティブマトリクス基板において、該走査線のうち少なく
とも任意の２本の配線を２端子素子で接続されているこ
とを特徴とする。
と、該基板上に格子状に配線された走査線及び信号線
と、該走査線と該信号線で囲まれた領域に配置された絵
素電極と、該走査線、該信号線及び該絵素電極にそれぞ
れ電気的に接続されたスイッチング素子とを備えたアク
ティブマトリクス基板において、該走査線のうち少なく
とも任意の２本の配線を２端子素子で接続されているこ
とを特徴とする。
【００１１】また、本発明は、絶縁性基板と、該基板上
に格子状に配線された走査線及び信号線と、該走査線と
該信号線で囲まれた領域に配置された絵素電極と、該走
査線、該信号線及び該絵素電極にそれぞれ電気的に接続
されたスイッチング素子と、を備えたアクティブマトリ
クス基板において、該信号線のうち少なくとも任意の２
本の配線を２端子素子で接続されていることを特徴とす
る。
に格子状に配線された走査線及び信号線と、該走査線と
該信号線で囲まれた領域に配置された絵素電極と、該走
査線、該信号線及び該絵素電極にそれぞれ電気的に接続
されたスイッチング素子と、を備えたアクティブマトリ
クス基板において、該信号線のうち少なくとも任意の２
本の配線を２端子素子で接続されていることを特徴とす
る。
【００１２】また、本発明は、絶縁性基板と、該基板上
に格子状に配線された走査線及び信号線と、該走査線と
該信号線で囲まれた領域に配置された絵素電極と、該走
査線、該信号線及び該絵素電極にそれぞれ電気的に接続
されたスイッチング素子と、を備えたアクティブマトリ
クス基板において、該走査線と該信号線のうち少なくと
も任意の２本の配線を２端子素子で接続されていること
を特徴とする。
に格子状に配線された走査線及び信号線と、該走査線と
該信号線で囲まれた領域に配置された絵素電極と、該走
査線、該信号線及び該絵素電極にそれぞれ電気的に接続
されたスイッチング素子と、を備えたアクティブマトリ
クス基板において、該走査線と該信号線のうち少なくと
も任意の２本の配線を２端子素子で接続されていること
を特徴とする。
【００１３】また、本発明の該２端子素子は互いに逆方
向で並列に接続された２つの素子を一組として構成され
ていることを特徴とする。
向で並列に接続された２つの素子を一組として構成され
ていることを特徴とする。
【００１４】また、本発明の該２端子素子は、走査電極
と信号電極を電気的に接続した薄膜トランジスタで構成
されていることを特徴とする。
と信号電極を電気的に接続した薄膜トランジスタで構成
されていることを特徴とする。
【００１５】また、本発明の製造方法は、絶縁性基板上
に走査線材料である導電膜を形成する工程と、前記導電
膜を所定の形状にパターニングして走査線、走査電極、
及び２端子素子となるＴＦＴの走査電極を形成する工程
と、前記走査線上、走査電極上、及び２端子素子となる
ＴＦＴの走査電極上を含む領域に絶縁層を形成する工程
と、前記走査線上、走査電極上、及び２端子素子となる
ＴＦＴの走査電極上を含む領域に第１の半導体層を形成
する工程と、前記走査線上、走査電極上、及び２端子素
子となるＴＦＴの走査電極上を含む領域に第２の絶縁層
を形成する工程と、前記第２の絶縁層を前記走査電極お
よび２端子素子となるＴＦＴの走査電極とほぼ同形状に
パターニングしてチャネル保護層を形成する工程と、前
記走査線上、走査電極上、及び２端子素子となるＴＦＴ
の走査電極上を含む領域にドーピングされた第２の半導
体層を形成する工程と、前記第１の半導体層と第２の半
導体層を所定の形状にパターニングしＴＦＴのチャネル
部とコンタクト層を形成する工程と、前記コンタクト層
を含む領域に信号線、信号電極、ドレイン電極、２端子
素子となるＴＦＴの信号電極及びドレイン電極の材料と
なる第２の導電膜を形成する工程と、前記第２の導電膜
を所定の形状にパターニングし、信号線、信号電極、ド
レイン電極、２端子素子となるＴＦＴの信号電極及びド
レイン電極を形成する工程と、絵素電極となる第３の導
電膜を形成する工程と、前記、第３の導電膜を所定の形
状にパターニングし、絵素電極を形成する工程とを具備
することを特徴とする。
に走査線材料である導電膜を形成する工程と、前記導電
膜を所定の形状にパターニングして走査線、走査電極、
及び２端子素子となるＴＦＴの走査電極を形成する工程
と、前記走査線上、走査電極上、及び２端子素子となる
ＴＦＴの走査電極上を含む領域に絶縁層を形成する工程
と、前記走査線上、走査電極上、及び２端子素子となる
ＴＦＴの走査電極上を含む領域に第１の半導体層を形成
する工程と、前記走査線上、走査電極上、及び２端子素
子となるＴＦＴの走査電極上を含む領域に第２の絶縁層
を形成する工程と、前記第２の絶縁層を前記走査電極お
よび２端子素子となるＴＦＴの走査電極とほぼ同形状に
パターニングしてチャネル保護層を形成する工程と、前
記走査線上、走査電極上、及び２端子素子となるＴＦＴ
の走査電極上を含む領域にドーピングされた第２の半導
体層を形成する工程と、前記第１の半導体層と第２の半
導体層を所定の形状にパターニングしＴＦＴのチャネル
部とコンタクト層を形成する工程と、前記コンタクト層
を含む領域に信号線、信号電極、ドレイン電極、２端子
素子となるＴＦＴの信号電極及びドレイン電極の材料と
なる第２の導電膜を形成する工程と、前記第２の導電膜
を所定の形状にパターニングし、信号線、信号電極、ド
レイン電極、２端子素子となるＴＦＴの信号電極及びド
レイン電極を形成する工程と、絵素電極となる第３の導
電膜を形成する工程と、前記、第３の導電膜を所定の形
状にパターニングし、絵素電極を形成する工程とを具備
することを特徴とする。
【００１６】また、本発明の製造方法は、絶縁性基板上
に走査線材料である導電膜を形成する工程と、前記導電
膜を所定の形状にパターニングして走査線、走査電極、
及び２端子素子となるＴＦＴの走査電極を形成する工程
と、前記走査線上、走査電極上、及び２端子素子となる
ＴＦＴの走査電極上を含む領域に絶縁層を形成する工程
と、前記走査線上、走査電極上、及び２端子素子となる
ＴＦＴの走査電極上を含む領域に第１の半導体層を形成
する工程と、前記走査線上、走査電極上、及び２端子素
子となるＴＦＴの走査電極上を含む領域にドーピングさ
れた第２の半導体層を形成する工程と、前記第１の半導
体層と第２の半導体層を所定の形状にパターニングしＴ
ＦＴのチャネル部とコンタクト層を形成する工程と、前
記コンタクト層を含む領域に信号線、信号電極、ドレイ
ン電極、２端子素子となるＴＦＴの信号電極及びドレイ
ン電極の材料となる第２の導電膜を形成する工程と、前
記第２の導電膜を所定の形状にパターニングし、信号
線、信号電極、ドレイン電極、２端子素子となるＴＦＴ
の信号電極及びドレイン電極を形成する工程と、絵素電
極となる第３の導電膜を形成する工程と、前記第３の導
電膜を所定の形状にパターニングし、絵素電極を形成す
る工程と、さらに前記第１の半導体層と第２の半導体層
を所定の形状にパターニングしコンタクト層を信号電極
及びドレイン電極に分離する工程とを具備することを特
徴とする。
に走査線材料である導電膜を形成する工程と、前記導電
膜を所定の形状にパターニングして走査線、走査電極、
及び２端子素子となるＴＦＴの走査電極を形成する工程
と、前記走査線上、走査電極上、及び２端子素子となる
ＴＦＴの走査電極上を含む領域に絶縁層を形成する工程
と、前記走査線上、走査電極上、及び２端子素子となる
ＴＦＴの走査電極上を含む領域に第１の半導体層を形成
する工程と、前記走査線上、走査電極上、及び２端子素
子となるＴＦＴの走査電極上を含む領域にドーピングさ
れた第２の半導体層を形成する工程と、前記第１の半導
体層と第２の半導体層を所定の形状にパターニングしＴ
ＦＴのチャネル部とコンタクト層を形成する工程と、前
記コンタクト層を含む領域に信号線、信号電極、ドレイ
ン電極、２端子素子となるＴＦＴの信号電極及びドレイ
ン電極の材料となる第２の導電膜を形成する工程と、前
記第２の導電膜を所定の形状にパターニングし、信号
線、信号電極、ドレイン電極、２端子素子となるＴＦＴ
の信号電極及びドレイン電極を形成する工程と、絵素電
極となる第３の導電膜を形成する工程と、前記第３の導
電膜を所定の形状にパターニングし、絵素電極を形成す
る工程と、さらに前記第１の半導体層と第２の半導体層
を所定の形状にパターニングしコンタクト層を信号電極
及びドレイン電極に分離する工程とを具備することを特
徴とする。
【００１７】また、本発明は、前記第１の半導体層と第
２の半導体層を所定の形状にパターニングしコンタクト
層を信号電極及びドレイン電極に分離する工程におい
て、パターニング用マスクとしてフォトレジストを用い
ず信号及びドレイン電極をマスクとしてエッチングを行
うことを特徴とする。
２の半導体層を所定の形状にパターニングしコンタクト
層を信号電極及びドレイン電極に分離する工程におい
て、パターニング用マスクとしてフォトレジストを用い
ず信号及びドレイン電極をマスクとしてエッチングを行
うことを特徴とする。
【００１８】以下、上記構成による作用を説明する。
【００１９】本発明によれば、ショートリングの代わり
に配線間に抵抗制御が容易な２端子素子を形成する事に
より安定した配線間抵抗を実現し、アクティブマトリク
ス基板の静電気に対するマージンを拡大し、製造上の歩
留まりを向上させることができる。
に配線間に抵抗制御が容易な２端子素子を形成する事に
より安定した配線間抵抗を実現し、アクティブマトリク
ス基板の静電気に対するマージンを拡大し、製造上の歩
留まりを向上させることができる。
【００２０】しかも、本発明によれば、アクティブ素子
としてチャネルエッチ型、特にフォトレジストを用い
ず、信号、ドレイン電極をマスクとしてＴＦＴのギャッ
プをエッチングするような短縮プロセスを採用する場合
でも、アクティブ素子と全く同時に２端子素子を形成す
ることにより、特別な製造工程の増加なしにショートリ
ングを形成することができる。
としてチャネルエッチ型、特にフォトレジストを用い
ず、信号、ドレイン電極をマスクとしてＴＦＴのギャッ
プをエッチングするような短縮プロセスを採用する場合
でも、アクティブ素子と全く同時に２端子素子を形成す
ることにより、特別な製造工程の増加なしにショートリ
ングを形成することができる。
【００２１】また、本発明では、互いに逆方向に導通特
性を有する２端子素子を並列に２個形成する事によりシ
ョートリング機構を形成しているが、互いに逆の導通特
性を有する２端子素子を直列に接続するよりも静電気に
対する電荷分散の効果は大きい。なぜならば、後者の方
法では、２端子素子の降伏現象を利用して静電気を分散
させているが、降伏現象を引き起こす前の弱い静電気に
対しては有効に作用しない。一方、本発明の構造では、
低電圧の静電気に対しても有効に作用し、より広範囲の
静電気に対して電荷分散の効果を有することになる。
性を有する２端子素子を並列に２個形成する事によりシ
ョートリング機構を形成しているが、互いに逆の導通特
性を有する２端子素子を直列に接続するよりも静電気に
対する電荷分散の効果は大きい。なぜならば、後者の方
法では、２端子素子の降伏現象を利用して静電気を分散
させているが、降伏現象を引き起こす前の弱い静電気に
対しては有効に作用しない。一方、本発明の構造では、
低電圧の静電気に対しても有効に作用し、より広範囲の
静電気に対して電荷分散の効果を有することになる。
【００２２】
【発明の実施の形態】本発明の実施形態について以下に
説明する。 （実施形態１）実施形態１は、本発明をアクティブマト
リクス型液晶表示装置に適用した例である。図１を基
に、この製造方法の手順を順を追って説明する。
説明する。 （実施形態１）実施形態１は、本発明をアクティブマト
リクス型液晶表示装置に適用した例である。図１を基
に、この製造方法の手順を順を追って説明する。
【００２３】先ず、透明な絶縁性ガラス基板１上に膜厚
が３０００オングストロームのＴａ膜をスパッタリング
法により被着し、フォトリソグラフィによりパターン形
成して、エッチングを行い走査線、走査電極であるゲー
ト電極、引出線、ゲート端子およびソース端子を形成す
る。さらに本発明では、この他にゲート端子パターンの
一部を変更し、ショートリングに使用する２端子素子の
ゲート電極を形成する。Ｔａ膜のエッチングには、ＣＦ
4 Ｏ2 の混合ガスをプラズマ化しドライエッチングを行
う方法と、フッ酸と硝酸との混合液をエッチング液とし
てウエットエッチングを行う方法とがある。ウエットエ
ッチングを行う場合は、ガラス基板１とＴａ膜との間に
膜厚が１０００〜１００００オングストロームのＴａ2
Ｏ5 を予め形成しておき、ガラス基板１がエッチングさ
れないようにする。本実施形態では、ドライエッチング
法を採用している。
が３０００オングストロームのＴａ膜をスパッタリング
法により被着し、フォトリソグラフィによりパターン形
成して、エッチングを行い走査線、走査電極であるゲー
ト電極、引出線、ゲート端子およびソース端子を形成す
る。さらに本発明では、この他にゲート端子パターンの
一部を変更し、ショートリングに使用する２端子素子の
ゲート電極を形成する。Ｔａ膜のエッチングには、ＣＦ
4 Ｏ2 の混合ガスをプラズマ化しドライエッチングを行
う方法と、フッ酸と硝酸との混合液をエッチング液とし
てウエットエッチングを行う方法とがある。ウエットエ
ッチングを行う場合は、ガラス基板１とＴａ膜との間に
膜厚が１０００〜１００００オングストロームのＴａ2
Ｏ5 を予め形成しておき、ガラス基板１がエッチングさ
れないようにする。本実施形態では、ドライエッチング
法を採用している。
【００２４】また、実施形態ではゲート材料としてタン
タルを使用したが、アルミニウム、モリブデン、あるい
はそれらの合金等を使用しても構わない。
タルを使用したが、アルミニウム、モリブデン、あるい
はそれらの合金等を使用しても構わない。
【００２５】次に、プラズマＣＶＤ法によりゲート絶縁
膜５となる膜厚が３０００オングストロームのＳｉＮｘ
膜、半導体層６となる膜厚が３００オングストロームの
ａ−Ｓｉ（ｉ）膜及びエッチングストッパ層８となるＳ
ｉＮｘを２０００オングストロームを連続して成膜す
る。その後、絵素電極部、及びショートリングに使用す
る２端子素子ＴＦＴ部をフォトリソグラフィによりパタ
ーンニングし、最上のＳｉＮｘをＢＨＦ液（フッ酸＋フ
ッ化アンモニウム）でエッチングすることにより、エッ
チングストッパ層８のみを形成する。
膜５となる膜厚が３０００オングストロームのＳｉＮｘ
膜、半導体層６となる膜厚が３００オングストロームの
ａ−Ｓｉ（ｉ）膜及びエッチングストッパ層８となるＳ
ｉＮｘを２０００オングストロームを連続して成膜す
る。その後、絵素電極部、及びショートリングに使用す
る２端子素子ＴＦＴ部をフォトリソグラフィによりパタ
ーンニングし、最上のＳｉＮｘをＢＨＦ液（フッ酸＋フ
ッ化アンモニウム）でエッチングすることにより、エッ
チングストッパ層８のみを形成する。
【００２６】また、プラズマＣＶＤ法にて絶縁膜を形成
する前に、走査線およびゲート電極の表面を陽極酸化し
て膜厚が３０００オングストロームのＴａ2 Ｏ5 を形成
し、より絶縁性を高める構造をとってもかまわない。
する前に、走査線およびゲート電極の表面を陽極酸化し
て膜厚が３０００オングストロームのＴａ2 Ｏ5 を形成
し、より絶縁性を高める構造をとってもかまわない。
【００２７】続いて、プラズマＣＶＤ法によりコンタク
ト層７となる膜厚が４００オングストロームのａ−Ｓｉ
（ｎ＋）あるいはμｃ−Ｓｉ（ｎ＋）膜を成膜した後、
フォトリソグラフィ及びエッチングにより、ａ−Ｓｉ
（ｎ＋）膜あるいはμｃ−Ｓｉ（ｎ＋）膜と上記ａ−Ｓ
ｉ（ｉ）膜とを同時に島状にパターンニングして、コン
タクト層７と半導体層６とを得る。
ト層７となる膜厚が４００オングストロームのａ−Ｓｉ
（ｎ＋）あるいはμｃ−Ｓｉ（ｎ＋）膜を成膜した後、
フォトリソグラフィ及びエッチングにより、ａ−Ｓｉ
（ｎ＋）膜あるいはμｃ−Ｓｉ（ｎ＋）膜と上記ａ−Ｓ
ｉ（ｉ）膜とを同時に島状にパターンニングして、コン
タクト層７と半導体層６とを得る。
【００２８】続いて、ＳｉＮｘからなる絶縁膜、および
Ｔａ2 Ｏ5 からなるゲート絶縁膜５をエッチングするこ
とにより、ドライバーＩＣとバスラインとの接続部分と
なるコンタクトホールを形成する。
Ｔａ2 Ｏ5 からなるゲート絶縁膜５をエッチングするこ
とにより、ドライバーＩＣとバスラインとの接続部分と
なるコンタクトホールを形成する。
【００２９】次に、さらに絵素部分の信号電極であるソ
ース電極、ドレイン電極、信号線およびショートリング
に使用するＴＦＴのソース、ドレイン電極を形成する。
本実施形態では、Ｔｉを、膜厚３０００オングストロー
ムとなるようにスパッタリング法により被着して金属薄
膜を形成し、続いて金属薄膜をフォトリソグラフィによ
りパターン形成した後、エッチングしてソース電極、ド
レイン電極および信号線、ショートリングに使用するＴ
ＦＴのソース電極１３１、ドレイン電極１３２を形成し
ている。本実施形態ではＴｉを採用したが、モリブデ
ン、アルミニウム、あるいはアルミ合金等を採用しても
よい。
ース電極、ドレイン電極、信号線およびショートリング
に使用するＴＦＴのソース、ドレイン電極を形成する。
本実施形態では、Ｔｉを、膜厚３０００オングストロー
ムとなるようにスパッタリング法により被着して金属薄
膜を形成し、続いて金属薄膜をフォトリソグラフィによ
りパターン形成した後、エッチングしてソース電極、ド
レイン電極および信号線、ショートリングに使用するＴ
ＦＴのソース電極１３１、ドレイン電極１３２を形成し
ている。本実施形態ではＴｉを採用したが、モリブデ
ン、アルミニウム、あるいはアルミ合金等を採用しても
よい。
【００３０】次に、絵素電極となるＩＴＯをスパッタリ
ング法により１５００オングストロームの膜厚で成膜
し、フォトリソグラフィ及びエッチングにより絵素電極
を形成する。このとき信号線上にもＩＴＯ膜１４０を残
すようにパターニングし信号線の断線に対する冗長構造
を形成してもよい。
ング法により１５００オングストロームの膜厚で成膜
し、フォトリソグラフィ及びエッチングにより絵素電極
を形成する。このとき信号線上にもＩＴＯ膜１４０を残
すようにパターニングし信号線の断線に対する冗長構造
を形成してもよい。
【００３１】尚、１５は走査線引出し線、１００は金属
層、１１１は端子部２端子素子のゲート電極を示してい
る。
層、１１１は端子部２端子素子のゲート電極を示してい
る。
【００３２】また、本実施形態では、ショートリングに
使用するＴＦＴ素子のソース電極、ドレイン電極をソー
ス金属膜で形成しているが、図２のように絵素電極に使
用する導電膜で作製しても良い。さらには冗長性を持た
せるために両方の膜を用いても良いことは言うまでもな
い。
使用するＴＦＴ素子のソース電極、ドレイン電極をソー
ス金属膜で形成しているが、図２のように絵素電極に使
用する導電膜で作製しても良い。さらには冗長性を持た
せるために両方の膜を用いても良いことは言うまでもな
い。
【００３３】最後にプラズマＣＶＤ法により保護膜とな
る膜厚が３０００オングストロームのＳｉＮｘ膜を成膜
する。その後、フォトリソグラフィによりパターンニン
グし、ＢＨＦ液（フッ酸＋フッ化アンモニウム）でエッ
チングすることにより、絵素上のＳｉＮｘ膜を除去しア
クテティブマトリクス側基板が完成する。
る膜厚が３０００オングストロームのＳｉＮｘ膜を成膜
する。その後、フォトリソグラフィによりパターンニン
グし、ＢＨＦ液（フッ酸＋フッ化アンモニウム）でエッ
チングすることにより、絵素上のＳｉＮｘ膜を除去しア
クテティブマトリクス側基板が完成する。
【００３４】続いてこのアクティブマトリクス型液晶表
示装置にポリイミド等の配向膜を印刷法で塗布し配向処
理を施した後、同様の処理を施したカラーフィルター側
基板を貼合わせる。ここに液晶を注入、封止してアクテ
ィブマトリクス型液晶パネルが完成する。
示装置にポリイミド等の配向膜を印刷法で塗布し配向処
理を施した後、同様の処理を施したカラーフィルター側
基板を貼合わせる。ここに液晶を注入、封止してアクテ
ィブマトリクス型液晶パネルが完成する。
【００３５】このようにして作製されたアクティブマト
リクス型液晶表示装置は、入力配線間にＴＦＴを利用し
た２端子素子１３０が互いに逆向きにかつ並列に接続さ
れているため、外部から静電気がある端子に入って来た
場合、その入力された電荷によりショートリング部のＴ
ＦＴのゲートが開き、両方の端子へ向かって順に電荷が
分散して行く。従って、ショートリングを有さないアク
ティブマトリクス型液晶表示装置に比べて静電気による
絶縁破壊、画素ＴＦＴの特性ズレの発生が格段に抑制さ
れる。本構造によれば、半導体層を用いたショートリン
グと同様に駆動用ドライバーＩＣ接続前にショートリン
グ部を除去する必要が無いだけでなく、ＴＦＴのＯＮ抵
抗を利用してショートリング抵抗を制御しているため安
定したショートリング抵抗を得ることができる。しか
も、印加電位が高くなるとそれだけ抵抗値が低下するた
め、単純な直列抵抗を利用した半導体タイプのショート
リングよりも、電荷分散の能力が大きい。
リクス型液晶表示装置は、入力配線間にＴＦＴを利用し
た２端子素子１３０が互いに逆向きにかつ並列に接続さ
れているため、外部から静電気がある端子に入って来た
場合、その入力された電荷によりショートリング部のＴ
ＦＴのゲートが開き、両方の端子へ向かって順に電荷が
分散して行く。従って、ショートリングを有さないアク
ティブマトリクス型液晶表示装置に比べて静電気による
絶縁破壊、画素ＴＦＴの特性ズレの発生が格段に抑制さ
れる。本構造によれば、半導体層を用いたショートリン
グと同様に駆動用ドライバーＩＣ接続前にショートリン
グ部を除去する必要が無いだけでなく、ＴＦＴのＯＮ抵
抗を利用してショートリング抵抗を制御しているため安
定したショートリング抵抗を得ることができる。しか
も、印加電位が高くなるとそれだけ抵抗値が低下するた
め、単純な直列抵抗を利用した半導体タイプのショート
リングよりも、電荷分散の能力が大きい。
【００３６】しかも、本発明では２端子素子を逆方向に
並列に接続しているため、少量の電荷に対してもショー
トリングとして作用することができる。それに対し２端
子素子を逆方向に直列接合する方法ではアクティブ素子
の降伏電圧以下の電荷に対してはショートリング抵抗が
高いため静電気を分散させる事ができない。
並列に接続しているため、少量の電荷に対してもショー
トリングとして作用することができる。それに対し２端
子素子を逆方向に直列接合する方法ではアクティブ素子
の降伏電圧以下の電荷に対してはショートリング抵抗が
高いため静電気を分散させる事ができない。
【００３７】（実施形態２）次に、本発明の別の実施形
態２を図３に示す。実施形態２では、アクティブ素子に
チャネルエッチ型のＴＦＴを使用している。作製手順と
しては、実施形態１と同様に、まず、走査線、ゲート電
極、引出線、ゲート端子およびソース端子、ショートリ
ングに使用する２端子素子のゲート電極を形成する。
態２を図３に示す。実施形態２では、アクティブ素子に
チャネルエッチ型のＴＦＴを使用している。作製手順と
しては、実施形態１と同様に、まず、走査線、ゲート電
極、引出線、ゲート端子およびソース端子、ショートリ
ングに使用する２端子素子のゲート電極を形成する。
【００３８】次に、プラズマＣＶＤ法によりゲート絶縁
膜５となる膜厚が３０００オングストロームのＳｉＮｘ
膜、半導体層６となる膜厚が２０００オングストローム
のａ−Ｓｉ（ｉ）膜及びコンタクト層となる膜厚が４０
０オングストロームのａ−Ｓｉ（ｎ＋）あるいはμｃ−
Ｓｉ（ｎ＋）膜を連続して成膜する。その後、絵素電極
部、及びショートリングに使用する２端子素子ＴＦＴ部
をフォトリソグラフィによりパターンニングし、ａ−Ｓ
ｉ（ｎ＋）膜あるいはμｃ−Ｓｉ（ｎ＋）膜と上記ａ−
Ｓｉ（ｉ）膜とをドライエッチング法により同時に島状
にパターンニングする。
膜５となる膜厚が３０００オングストロームのＳｉＮｘ
膜、半導体層６となる膜厚が２０００オングストローム
のａ−Ｓｉ（ｉ）膜及びコンタクト層となる膜厚が４０
０オングストロームのａ−Ｓｉ（ｎ＋）あるいはμｃ−
Ｓｉ（ｎ＋）膜を連続して成膜する。その後、絵素電極
部、及びショートリングに使用する２端子素子ＴＦＴ部
をフォトリソグラフィによりパターンニングし、ａ−Ｓ
ｉ（ｎ＋）膜あるいはμｃ−Ｓｉ（ｎ＋）膜と上記ａ−
Ｓｉ（ｉ）膜とをドライエッチング法により同時に島状
にパターンニングする。
【００３９】この後は実施形態１と同様にして、ドライ
バーＩＣとバスラインとの接続部分となるコンタクトホ
ール、ソース電極、ドレイン電極および信号線ショート
リングに使用するＴＦＴのソース電極、ドレイン電極、
及び絵素電極を順次作製する。
バーＩＣとバスラインとの接続部分となるコンタクトホ
ール、ソース電極、ドレイン電極および信号線ショート
リングに使用するＴＦＴのソース電極、ドレイン電極、
及び絵素電極を順次作製する。
【００４０】次に、絵素電極部及びショートリング部の
ＴＦＴのチャネル部を形成するためにあらかじめ島状に
パターニングされていたａ−Ｓｉ（ｉ）膜及びコンタク
ト層であるａ−Ｓｉ（ｎ＋）あるいはμｃ−Ｓｉ（ｎ
＋）膜をフォトリソグラフィによりソース、ドレイン電
極に分離する。これにはＳＦ6 ＋ＨＣｌ系のガスを用い
たドライエッチング法を採用し、ａ−Ｓｉ（ｉ）膜がお
よそ５００オングストローク程度残るようにギャップ部
のエッチングを行った。
ＴＦＴのチャネル部を形成するためにあらかじめ島状に
パターニングされていたａ−Ｓｉ（ｉ）膜及びコンタク
ト層であるａ−Ｓｉ（ｎ＋）あるいはμｃ−Ｓｉ（ｎ
＋）膜をフォトリソグラフィによりソース、ドレイン電
極に分離する。これにはＳＦ6 ＋ＨＣｌ系のガスを用い
たドライエッチング法を採用し、ａ−Ｓｉ（ｉ）膜がお
よそ５００オングストローク程度残るようにギャップ部
のエッチングを行った。
【００４１】さらに、実施形態２のようなチャネルエッ
チ型のプロセス手順では、図４に示すように、ソース導
電膜あるいは絵素導電膜をフォトマスクの代わりに用い
た短縮プロセスを用いることができる。しかしながら、
従来からあるような、半導体層、例えばμｃ−Ｓｉ（ｎ
＋）膜を用いたショートリング構造では、この短縮プロ
セスを用いる事ができなかった。なぜならば、ギャップ
のエッチング時にショートリング上にレジストを残すこ
とができないため、ショートリング部の半導体層がエッ
チオフされショートリングとして機能しないからであ
る。しかし、本発明によれば、絵素部のＴＦＴと全く同
じプロセスフローで同時にショートリング部のＴＦＴ素
子を作製することができるため、工程短縮型のチャネル
エッチプロセスを採用することが可能となった。
チ型のプロセス手順では、図４に示すように、ソース導
電膜あるいは絵素導電膜をフォトマスクの代わりに用い
た短縮プロセスを用いることができる。しかしながら、
従来からあるような、半導体層、例えばμｃ−Ｓｉ（ｎ
＋）膜を用いたショートリング構造では、この短縮プロ
セスを用いる事ができなかった。なぜならば、ギャップ
のエッチング時にショートリング上にレジストを残すこ
とができないため、ショートリング部の半導体層がエッ
チオフされショートリングとして機能しないからであ
る。しかし、本発明によれば、絵素部のＴＦＴと全く同
じプロセスフローで同時にショートリング部のＴＦＴ素
子を作製することができるため、工程短縮型のチャネル
エッチプロセスを採用することが可能となった。
【００４２】この後は、実施形態１と全く同様な工程を
経て、アクティブマトリクス型液晶表示装置が完成す
る。
経て、アクティブマトリクス型液晶表示装置が完成す
る。
【００４３】図５は２端子素子ショートリングの一部を
矩形にくびらせた例である。これは、この２端子素子が
製造過程の不良で十分な抵抗が得られない場合、ショー
トリングをレーザー等により切断するためのものであ
る。１３３はレーザーカット用くびれパターンを示して
いる。
矩形にくびらせた例である。これは、この２端子素子が
製造過程の不良で十分な抵抗が得られない場合、ショー
トリングをレーザー等により切断するためのものであ
る。１３３はレーザーカット用くびれパターンを示して
いる。
【００４４】また、上記の実施形態ではショートリング
となる２端子素子を端子近傍に作製したが、バスライン
の終端部や、基板内部に作製しても同様の効果が得られ
ることは言うまでもない。
となる２端子素子を端子近傍に作製したが、バスライン
の終端部や、基板内部に作製しても同様の効果が得られ
ることは言うまでもない。
【００４５】図６は本発明を用いて作製した２つの端子
間に電圧を印加した場合のＩ−Ｖ特性を示す。この結果
から明らかなように、端子間抵抗がなめらかに変化し、
非常に弱い電圧からでもショートリングとして作用する
ことがわかる。本実施形態は、走査線間に作製したショ
ートリングの１例であり、端子間に２５Ｖ印加されたと
きの抵抗値が約２ＭΩとなるように設計されている。こ
れは例えば走査線の電圧がＶｇｈ＝１５Ｖ、Ｖｇｌ＝１
０Ｖであるようなアクティブマトリクス基板を考慮して
いる。即ち、隣接バスライン間に印加される最大の電位
差は２５Ｖとなるが、この時入力されるＶｇｈ及びＶｇ
ｌの互いの信号が影響を受けないように抵抗値を決めて
いる。また、この端子間抵抗の値は、ドライバーの電源
投入時の過電流保護動作を起こさないような抵抗値も考
慮して設定する必要がある。
間に電圧を印加した場合のＩ−Ｖ特性を示す。この結果
から明らかなように、端子間抵抗がなめらかに変化し、
非常に弱い電圧からでもショートリングとして作用する
ことがわかる。本実施形態は、走査線間に作製したショ
ートリングの１例であり、端子間に２５Ｖ印加されたと
きの抵抗値が約２ＭΩとなるように設計されている。こ
れは例えば走査線の電圧がＶｇｈ＝１５Ｖ、Ｖｇｌ＝１
０Ｖであるようなアクティブマトリクス基板を考慮して
いる。即ち、隣接バスライン間に印加される最大の電位
差は２５Ｖとなるが、この時入力されるＶｇｈ及びＶｇ
ｌの互いの信号が影響を受けないように抵抗値を決めて
いる。また、この端子間抵抗の値は、ドライバーの電源
投入時の過電流保護動作を起こさないような抵抗値も考
慮して設定する必要がある。
【００４６】以上の実施形態では、図７に示すような走
査線間にショートリングを作製した例について説明して
きたが、全く同様にして、図８に示すように信号線間、
あるいは図９に示すように信号線−走査線間にもショー
トリングを形成しても良い。尚、１４は走査線入力端
子、２２は信号線入力端子を示している。
査線間にショートリングを作製した例について説明して
きたが、全く同様にして、図８に示すように信号線間、
あるいは図９に示すように信号線−走査線間にもショー
トリングを形成しても良い。尚、１４は走査線入力端
子、２２は信号線入力端子を示している。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
ショートリングの代わりに配線間に抵抗制御が容易な２
端子素子を形成する事により安定した配線間抵抗を実現
し、アクティブマトリクス基板の静電気に対するマージ
ンを拡大し、製造上の歩留まりを向上させることができ
る。
ショートリングの代わりに配線間に抵抗制御が容易な２
端子素子を形成する事により安定した配線間抵抗を実現
し、アクティブマトリクス基板の静電気に対するマージ
ンを拡大し、製造上の歩留まりを向上させることができ
る。
【００４８】また、半導体層を用いたショートリングと
同様に駆動用ドライバーＩＣ接続前にショートリング部
を除去する必要が無いだけでなく、ＴＦＴのＯＮ抵抗を
利用してショートリング抵抗を制御しているため、より
安定したショートリング抵抗を得ることができる。しか
も、印加電位が高くなるとそれだけ抵抗値が低下するた
め、単純な直列抵抗を利用した半導体タイプのショート
リングよりも、電荷分散の能力が大きい。
同様に駆動用ドライバーＩＣ接続前にショートリング部
を除去する必要が無いだけでなく、ＴＦＴのＯＮ抵抗を
利用してショートリング抵抗を制御しているため、より
安定したショートリング抵抗を得ることができる。しか
も、印加電位が高くなるとそれだけ抵抗値が低下するた
め、単純な直列抵抗を利用した半導体タイプのショート
リングよりも、電荷分散の能力が大きい。
【００４９】また、本発明では、互いに逆方向に導通特
性を有する２端子素子を並列に２個形成する事によりシ
ョートリング機構を形成しているが、互いに逆の導通特
性を有する２端子素子を直列に接続するよりも静電気に
対する電荷分散の効果は大きい。なぜならば後者の方法
では、２端子素子の降伏現象を利用して静電気を分散さ
せているが、降伏現象を引き起こす前の弱い静電気に対
しては有効に作用しない。一方、本発明の構造では低電
圧の静電気に対しても有効に作用し、より広範囲の静電
気に対して電荷分散の効果を有することになる。
性を有する２端子素子を並列に２個形成する事によりシ
ョートリング機構を形成しているが、互いに逆の導通特
性を有する２端子素子を直列に接続するよりも静電気に
対する電荷分散の効果は大きい。なぜならば後者の方法
では、２端子素子の降伏現象を利用して静電気を分散さ
せているが、降伏現象を引き起こす前の弱い静電気に対
しては有効に作用しない。一方、本発明の構造では低電
圧の静電気に対しても有効に作用し、より広範囲の静電
気に対して電荷分散の効果を有することになる。
【００５０】さらに、本発明によれば、アクティブ素子
としてチャネルエッチ型、特にフォトレジストを用い
ず、ソース、ドレイン電極をマスクとしてＴＦＴのギャ
ップをエッチングするような短縮プロセスを採用する場
合でも、アクティブ素子と全く同時に２端子素子を形成
することにより、特別な製造工程の増加なしにショート
リングを形成することができる。
としてチャネルエッチ型、特にフォトレジストを用い
ず、ソース、ドレイン電極をマスクとしてＴＦＴのギャ
ップをエッチングするような短縮プロセスを採用する場
合でも、アクティブ素子と全く同時に２端子素子を形成
することにより、特別な製造工程の増加なしにショート
リングを形成することができる。
【図１】本発明のアクティブマトリクス基板の端子部に
形成された２端子素子を示す平面図および断面図であ
り、さらに端子部の断面図も示している。
形成された２端子素子を示す平面図および断面図であ
り、さらに端子部の断面図も示している。
【図２】本発明の別の実施例であるアクティブマトリク
ス基板の端子部に形成された２端子素子を示す平面図お
よび断面図である。
ス基板の端子部に形成された２端子素子を示す平面図お
よび断面図である。
【図３】本発明の別の実施例であるアクティブマトリク
ス基板の端子部に形成された２端子素子を示す平面図お
よび断面図である。
ス基板の端子部に形成された２端子素子を示す平面図お
よび断面図である。
【図４】本発明の別の実施例であるアクティブマトリク
ス基板の端子部に形成された２端子素子を示す平面図お
よび断面図である。
ス基板の端子部に形成された２端子素子を示す平面図お
よび断面図である。
【図５】本発明の別の実施例であるアクティブマトリク
ス基板の端子部に形成された２端子素子を示す図であ
る。
ス基板の端子部に形成された２端子素子を示す図であ
る。
【図６】本発明の実施例に用いた２端子素子ショートリ
ングのＩ−Ｖ特性を示すグラフである。
ングのＩ−Ｖ特性を示すグラフである。
【図７】本発明の実施例である走査線間に２端子素子シ
ョートリングを作製した場合の等価回路を示す図であ
る。
ョートリングを作製した場合の等価回路を示す図であ
る。
【図８】本発明の実施例である信号線間に２端子素子シ
ョートリングを作製した場合の等価回路を示す図であ
る。
ョートリングを作製した場合の等価回路を示す図であ
る。
【図９】本発明の実施例である走査線及び信号線間に２
端子素子ショートリングを作製した場合の等価回路を示
す図である。
端子素子ショートリングを作製した場合の等価回路を示
す図である。
【図１０】本発明のアクティブマトリクス基板を構成す
る絵素の平面図である。
る絵素の平面図である。
【図１１】従来例である配線材料である金属を用いてシ
ョートリングを形成した場合の模式図を示す。
ョートリングを形成した場合の模式図を示す。
【図１２】従来例であるコンタクト材料であるドーピン
グされた高抵抗半導体層を用いてショートリングを形成
した場合の模式図を示す。
グされた高抵抗半導体層を用いてショートリングを形成
した場合の模式図を示す。
１ ガラス基板 ５ ゲート絶縁膜 ６ 半導体層 ７ コンタクト層 ８ エッチングストッパ層 １０ 走査線 １１ ゲート電極 １４ 走査線入力端子 １５ 走査線引出し線 ２０ 信号線 ２２ 信号線入力端子 ３０ ＴＦＴ ４０ 絵素電極 １００ 金属層 １１１ 端子部２端子素子のゲート電極 １３０ 端子部２端子素子 １３１ 端子部２端子素子のソース電極 １３２ 端子部２端子素子のドレイン電極 １３３ レーザーカット用くびれパターン １４０ ＩＴＯ膜 １５０ 導電体ショートリング １５１ 高抵抗半導体ショートリング
フロントページの続き (72)発明者 島田 尚幸 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 片山 幹雄 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (8)
- 【請求項１】 絶縁性基板と、該基板上に格子状に配線
された走査線及び信号線と、該走査線と該信号線で囲ま
れた領域に配置された絵素電極と、該走査線、該信号線
及び該絵素電極にそれぞれ電気的に接続されたスイッチ
ング素子とを備えたアクティブマトリクス基板におい
て、 該走査線のうち少なくとも任意の２本の配線が２端子素
子で接続されていることを特徴とするアクティブマトリ
クス基板。 - 【請求項２】 絶縁性基板と、該基板上に格子状に配線
された走査線及び信号線と、該走査線と該信号線で囲ま
れた領域に配置された絵素電極と、該走査線、該信号線
及び該絵素電極にそれぞれ電気的に接続されたスイッチ
ング素子とを備えたアクティブマトリクス基板におい
て、 該信号線のうち少なくとも任意の２本の配線が２端子素
子で接続されていることを特徴とするアクティブマトリ
クス基板。 - 【請求項３】 絶縁性基板と、該基板上に格子状に配線
された走査線及び信号線と、該走査線と該信号線で囲ま
れた領域に配置された絵素電極と、該走査線、該信号線
及び該絵素電極にそれぞれ電気的に接続されたスイッチ
ング素子とを備えたアクティブマトリクス基板におい
て、 該走査線と該信号線のうち少なくとも任意の２本の配線
が２端子素子で接続されていることを特徴とするアクテ
ィブマトリクス基板。 - 【請求項４】 該２端子素子は互いに逆方向で並列に接
続された２つの素子を一組として構成されていることを
特徴とする請求項１から３に記載のアクティブマトリク
ス基板。 - 【請求項５】 該２端子素子は、走査電極と信号電極を
電気的に接続した薄膜トランジスタで構成されているこ
とを特徴とする請求項１から４に記載のアクティブマト
リクス基板。 - 【請求項６】 絶縁性基板上に走査線材料である導電膜
を形成する工程と、前記導電膜を所定の形状にパターニ
ングして走査線、走査電極、及び２端子素子となる薄膜
トランジスタの走査電極を形成する工程と、 前記走査線上、走査電極上、及び２端子素子となる薄膜
トランジスタの走査電極上を含む領域に絶縁層を形成す
る工程と、 前記走査線上、走査電極上、及び２端子素子となる薄膜
トランジスタの走査電極上を含む領域に第１の半導体層
を形成する工程と、 前記走査線上、走査電極上、及び２端子素子となる薄膜
トランジスタの走査電極上を含む領域に第２の絶縁層を
形成する工程と、 前記第２の絶縁層を前記走査電極および２端子素子とな
る薄膜トランジスタの走査電極とほぼ同形状にパターニ
ングしてチャネル保護層を形成する工程と、 前記走査線上、走査電極上、及び２端子素子となる薄膜
トランジスタの走査電極上を含む領域にドーピングされ
た第２の半導体層を形成する工程と、 前記第１の半導体層と第２の半導体層を所定の形状にパ
ターニングし薄膜トランジスタのチャネル部とコンタク
ト層を形成する工程と、 前記コンタクト層を含む領域に信号線、信号電極、ドレ
イン電極、２端子素子となる薄膜トランジスタの信号電
極及びドレイン電極の材料となる第２の導電膜を形成す
る工程と、 前記第２の導電膜を所定の形状にパターニングし、信号
線、信号電極、ドレイン電極、２端子素子となる薄膜ト
ランジスタの信号電極及びドレイン電極を形成する工程
と、 絵素電極となる第３の導電膜を形成する工程と、 前記第３の導電膜を所定の形状にパターニングし、絵素
電極を形成する工程とを具備することを特徴とするアク
ティブマトリクス基板の製造方法。 - 【請求項７】 絶縁性基板上に走査線材料である導電膜
を形成する工程と、 前記導電膜を所定の形状にパターニングして走査線、走
査電極、及び２端子素子となる薄膜トランジスタの走査
電極を形成する工程と、 前記走査線上、走査電極上、及び２端子素子となる薄膜
トランジスタの走査電極上を含む領域に絶縁層を形成す
る工程と、 前記走査線上、走査電極上、及び２端子素子となる薄膜
トランジスタの走査電極上を含む領域に第１の半導体層
を形成する工程と、 前記走査線上、走査電極上、及び２端子素子となる薄膜
トランジスタの走査電極上を含む領域にドーピングされ
た第２の半導体層を形成する工程と、 前記第１の半導体層と第２の半導体層を所定の形状にパ
ターニングし薄膜トランジスタのチャネル部とコンタク
ト層を形成する工程と、 前記コンタクト層を含む領域に信号線、信号電極、ドレ
イン電極、２端子素子となる薄膜トランジスタの信号電
極及びドレイン電極の材料となる第２の導電膜を形成す
る工程と、 前記第２の導電膜を所定の形状にパターニングし、信号
線、信号電極、ドレイン電極、２端子素子となる薄膜ト
ランジスタの信号電極及びドレイン電極を形成する工程
と絵素電極となる第３の導電膜を形成する工程と、 前記第３の導電膜を所定の形状にパターニングし絵素電
極を形成する工程と、 さらに、前記第１の半導体層と第２の半導体層を所定の
形状にパターニングしコンタクト層を信号電極及びドレ
イン電極に分離する工程とを具備することを特徴とする
アクティブマトリクス基板の製造方法。 - 【請求項８】 前記第１の半導体層と第２の半導体層を
所定の形状にパターニングしコンタクト層を信号電極及
びドレイン電極に分離する工程において、 パターニング用マスクとしてフォトレジストを用いず信
号及びドレイン電極をマスクとしてエッチングを行うこ
とを特徴とする請求項６および７に記載のアクティブマ
トリクス基板の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17203196A JPH1020336A (ja) | 1996-07-02 | 1996-07-02 | アクティブマトリクス基板およびその製造方法 |
| TW086108842A TW438998B (en) | 1996-07-02 | 1997-06-24 | Active matrix substrate and producing method of the same |
| US08/883,593 US6411348B2 (en) | 1996-07-02 | 1997-06-26 | Active matrix substrate and producing method of the same |
| KR1019970030459A KR100336586B1 (ko) | 1996-07-02 | 1997-07-01 | 액티브매트릭스기판및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17203196A JPH1020336A (ja) | 1996-07-02 | 1996-07-02 | アクティブマトリクス基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1020336A true JPH1020336A (ja) | 1998-01-23 |
Family
ID=15934254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17203196A Pending JPH1020336A (ja) | 1996-07-02 | 1996-07-02 | アクティブマトリクス基板およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6411348B2 (ja) |
| JP (1) | JPH1020336A (ja) |
| KR (1) | KR100336586B1 (ja) |
| TW (1) | TW438998B (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538708B2 (en) | 1998-11-17 | 2003-03-25 | Fujitsu Display Technologies Corporation | Liquid crystal display with static discharge circuit |
| JP2004311593A (ja) * | 2003-04-03 | 2004-11-04 | Sharp Corp | 電磁波検出器およびアクティブマトリクス基板 |
| KR100658526B1 (ko) * | 2000-08-08 | 2006-12-15 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치의 정전 손상 보호장치 |
| US7768585B2 (en) | 2006-05-23 | 2010-08-03 | Casio Computer Co., Ltd. | Display device with static electricity protecting circuit |
| CN102160183A (zh) * | 2008-09-17 | 2011-08-17 | 夏普株式会社 | 半导体装置 |
| JP2012080092A (ja) * | 2010-09-10 | 2012-04-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2014163118A1 (ja) * | 2013-04-05 | 2014-10-09 | 堺ディスプレイプロダクト株式会社 | アクティブマトリクス回路、アクティブマトリクス回路の製造方法、及び画像表示装置 |
| JP2015097269A (ja) * | 2008-10-08 | 2015-05-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2020026308A1 (ja) * | 2018-07-30 | 2020-02-06 | シャープ株式会社 | 表示デバイス |
| US11682681B2 (en) | 2019-10-17 | 2023-06-20 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10268794A (ja) * | 1997-03-26 | 1998-10-09 | Sharp Corp | 表示パネル |
| TW457690B (en) * | 1999-08-31 | 2001-10-01 | Fujitsu Ltd | Liquid crystal display |
| JP2002162644A (ja) * | 2000-11-27 | 2002-06-07 | Hitachi Ltd | 液晶表示装置 |
| JP2006065020A (ja) * | 2004-08-27 | 2006-03-09 | Seiko Epson Corp | アクティブマトリクス基板の製造方法、アクティブマトリクス基板、電気光学装置並びに電子機器 |
| JP4572686B2 (ja) * | 2005-01-14 | 2010-11-04 | パナソニック電工株式会社 | 静電容量型半導体物理量センサ及びその製造方法 |
| US20070057977A1 (en) * | 2005-09-14 | 2007-03-15 | Po-Sheng Shih | Flat panel electrostatic discharge protection device |
| KR101652693B1 (ko) | 2008-10-03 | 2016-09-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| EP2172804B1 (en) * | 2008-10-03 | 2016-05-11 | Semiconductor Energy Laboratory Co, Ltd. | Display device |
| CN102473735B (zh) | 2009-07-31 | 2015-08-12 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| JP2013251284A (ja) * | 2010-09-21 | 2013-12-12 | Sharp Corp | 半導体装置およびその製造方法 |
| CN102368133B (zh) * | 2011-10-14 | 2013-11-20 | 深圳市华星光电技术有限公司 | 液晶阵列及液晶显示面板 |
| CN103117285B (zh) * | 2013-02-04 | 2015-12-02 | 京东方科技集团股份有限公司 | 一种阵列基板、显示装置及阵列基板的制造方法 |
| JP6753885B2 (ja) * | 2018-04-16 | 2020-09-09 | シャープ株式会社 | アクティブマトリクス基板、表示装置およびアクティブマトリクス基板の欠陥修正方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63106788A (ja) | 1986-10-24 | 1988-05-11 | 松下電器産業株式会社 | アクテイブマトリツクス駆動型装置の製造方法 |
| US5200876A (en) * | 1989-04-10 | 1993-04-06 | Matsushita Electric Industrial Co., Ltd. | Electrostatic breakdown protection circuit |
| JP2841560B2 (ja) | 1989-10-19 | 1998-12-24 | 日本電気株式会社 | 静電保護回路 |
| JP2764139B2 (ja) | 1989-10-20 | 1998-06-11 | ホシデン・フィリップス・ディスプレイ株式会社 | アクティブマトリックス液晶表示素子 |
| US5220443A (en) * | 1991-04-29 | 1993-06-15 | Nec Corporation | Matrix wiring substrate and active matrix display having non-linear resistance elements for electrostatic discharge protection |
| US5233448A (en) * | 1992-05-04 | 1993-08-03 | Industrial Technology Research Institute | Method of manufacturing a liquid crystal display panel including photoconductive electrostatic protection |
| JP2613015B2 (ja) * | 1994-02-08 | 1997-05-21 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 液晶表示装置 |
| JP3007025B2 (ja) * | 1995-08-25 | 2000-02-07 | シャープ株式会社 | アクティブマトリクス型液晶表示装置及びその製造方法 |
-
1996
- 1996-07-02 JP JP17203196A patent/JPH1020336A/ja active Pending
-
1997
- 1997-06-24 TW TW086108842A patent/TW438998B/zh not_active IP Right Cessation
- 1997-06-26 US US08/883,593 patent/US6411348B2/en not_active Expired - Lifetime
- 1997-07-01 KR KR1019970030459A patent/KR100336586B1/ko not_active IP Right Cessation
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538708B2 (en) | 1998-11-17 | 2003-03-25 | Fujitsu Display Technologies Corporation | Liquid crystal display with static discharge circuit |
| KR100658526B1 (ko) * | 2000-08-08 | 2006-12-15 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치의 정전 손상 보호장치 |
| JP2004311593A (ja) * | 2003-04-03 | 2004-11-04 | Sharp Corp | 電磁波検出器およびアクティブマトリクス基板 |
| US7768585B2 (en) | 2006-05-23 | 2010-08-03 | Casio Computer Co., Ltd. | Display device with static electricity protecting circuit |
| US8575615B2 (en) | 2008-09-17 | 2013-11-05 | Sharp Kabushiki Kaisha | Semiconductor device |
| CN102160183A (zh) * | 2008-09-17 | 2011-08-17 | 夏普株式会社 | 半导体装置 |
| JP2015097269A (ja) * | 2008-10-08 | 2015-05-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9703157B2 (en) | 2008-10-08 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9915843B2 (en) | 2008-10-08 | 2018-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device with pixel including capacitor |
| US10254607B2 (en) | 2008-10-08 | 2019-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2012080092A (ja) * | 2010-09-10 | 2012-04-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2014163118A1 (ja) * | 2013-04-05 | 2014-10-09 | 堺ディスプレイプロダクト株式会社 | アクティブマトリクス回路、アクティブマトリクス回路の製造方法、及び画像表示装置 |
| US9740068B2 (en) | 2013-04-05 | 2017-08-22 | Sakai Display Products Corporation | Active matrix circuit, method of manufacturing active matrix circuit and image display apparatus |
| WO2020026308A1 (ja) * | 2018-07-30 | 2020-02-06 | シャープ株式会社 | 表示デバイス |
| US11682681B2 (en) | 2019-10-17 | 2023-06-20 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6411348B2 (en) | 2002-06-25 |
| US20010045996A1 (en) | 2001-11-29 |
| KR980010537A (ko) | 1998-04-30 |
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| TW438998B (en) | 2001-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030218 |