JPH0822029A - 液晶表示装置及びその製造方法 - Google Patents
液晶表示装置及びその製造方法Info
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- JPH0822029A JPH0822029A JP15731094A JP15731094A JPH0822029A JP H0822029 A JPH0822029 A JP H0822029A JP 15731094 A JP15731094 A JP 15731094A JP 15731094 A JP15731094 A JP 15731094A JP H0822029 A JPH0822029 A JP H0822029A
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- drain
- layer
- line
- liquid crystal
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Abstract
(57)【要約】
【目的】 正スタガー型ＴＦＴを用いた液晶表示装置に
おいて、ゲート配線Ａｌのヒロックによるゲート・ソー
ス間及びゲート・ドレイン間のショートを防止し、歩留
まりを向上する。 【構成】 ゲート配線（１９，２０）のパターンをゲー
ト絶縁層（１８）よりも小さく形成することにより、ゲ
ート配線（１９，２０）とソース・ドレイン配線（１
４，１５，１６）の離間距離が長くなる。このため、ゲ
ート配線Ａｌにヒロックが生じても、ソース・ドレイン
配線にまでは達せず、前記目的が達成される。このよう
な液晶表示装置は同じフォトレジストを用いたエッチン
グにおいてサイドエッチ量を調節して、ゲート配線（１
９，２０）のパターンをゲート絶縁層（１８）よりも小
さくすることにより製造される。
おいて、ゲート配線Ａｌのヒロックによるゲート・ソー
ス間及びゲート・ドレイン間のショートを防止し、歩留
まりを向上する。 【構成】 ゲート配線（１９，２０）のパターンをゲー
ト絶縁層（１８）よりも小さく形成することにより、ゲ
ート配線（１９，２０）とソース・ドレイン配線（１
４，１５，１６）の離間距離が長くなる。このため、ゲ
ート配線Ａｌにヒロックが生じても、ソース・ドレイン
配線にまでは達せず、前記目的が達成される。このよう
な液晶表示装置は同じフォトレジストを用いたエッチン
グにおいてサイドエッチ量を調節して、ゲート配線（１
９，２０）のパターンをゲート絶縁層（１８）よりも小
さくすることにより製造される。
Description
【０００１】
【産業上の利用分野】本発明は、マスク枚数の削減プロ
セスを可能にした液晶表示装置及びその製造方法に関
し、特に、ゲートＡｌのラテラルヒロックによるゲート
・ソース間及びゲート・ドレイン間のショートを防止す
ることにより、歩留まりを向上した液晶表示装置とその
製造方法に関する。
セスを可能にした液晶表示装置及びその製造方法に関
し、特に、ゲートＡｌのラテラルヒロックによるゲート
・ソース間及びゲート・ドレイン間のショートを防止す
ることにより、歩留まりを向上した液晶表示装置とその
製造方法に関する。
【０００２】
【従来の技術】液晶表示装置は薄型、軽量、低消費電力
などの特徴があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、薄
膜トランジスタ（以下、ＴＦＴと略す）を用いたアクテ
ィブマトリクス型は、原理的にデューティ比１００％の
スタティック駆動をマルチプレクス的に行うことがで
き、大画面、高精細な動画ディスプレイに使用されてい
る。
などの特徴があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、薄
膜トランジスタ（以下、ＴＦＴと略す）を用いたアクテ
ィブマトリクス型は、原理的にデューティ比１００％の
スタティック駆動をマルチプレクス的に行うことがで
き、大画面、高精細な動画ディスプレイに使用されてい
る。
【０００３】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された表示電極と各表示電極に接続
されたＴＦＴを有する基板（ＴＦＴ基板）と、共通電極
を有する基板（対向基板）を貼り合わせ、隙間に液晶を
封入することにより構成される。ＴＦＴは表示電極への
データ信号入力を選択するスイッチング素子であり、ゲ
ート電極、ドレイン電極、ソース電極、及び、非単結晶
半導体層より構成される。それぞれの電極はゲートライ
ン、ドレインライン及び表示電極に接続され、また、非
単結晶半導体層はアモルファスシリコン（ａ−Ｓｉ）や
ポリシリコン（ｐ−Ｓｉ）であり、チャンネル層として
機能する。ゲートライン群は線順次に走査選択されて１
走査線上の全てのＴＦＴをＯＮとし、これと同期したデ
ータ信号が各ドレインラインを介してそれぞれの表示電
極に入力される。共通電極は走査信号に同期して電圧が
設定されて、対向する各表示電極との間の電圧により間
隙の液晶を駆動し、光の透過率が表示画素ごとに調整さ
れて各表示画素の階調表示の合成が表示画像として視認
される。また、ＯＦＦ期間中の液晶の駆動状態は両電極
間で構成される表示画素容量に保持された電圧により１
フィールド期間継続されるが、これと並列に補助容量を
付加することにより、保持特性を向上することができ
る。
マトリクス状に配置された表示電極と各表示電極に接続
されたＴＦＴを有する基板（ＴＦＴ基板）と、共通電極
を有する基板（対向基板）を貼り合わせ、隙間に液晶を
封入することにより構成される。ＴＦＴは表示電極への
データ信号入力を選択するスイッチング素子であり、ゲ
ート電極、ドレイン電極、ソース電極、及び、非単結晶
半導体層より構成される。それぞれの電極はゲートライ
ン、ドレインライン及び表示電極に接続され、また、非
単結晶半導体層はアモルファスシリコン（ａ−Ｓｉ）や
ポリシリコン（ｐ−Ｓｉ）であり、チャンネル層として
機能する。ゲートライン群は線順次に走査選択されて１
走査線上の全てのＴＦＴをＯＮとし、これと同期したデ
ータ信号が各ドレインラインを介してそれぞれの表示電
極に入力される。共通電極は走査信号に同期して電圧が
設定されて、対向する各表示電極との間の電圧により間
隙の液晶を駆動し、光の透過率が表示画素ごとに調整さ
れて各表示画素の階調表示の合成が表示画像として視認
される。また、ＯＦＦ期間中の液晶の駆動状態は両電極
間で構成される表示画素容量に保持された電圧により１
フィールド期間継続されるが、これと並列に補助容量を
付加することにより、保持特性を向上することができ
る。
【０００４】以下、ＴＦＴとしてゲートを上層に配した
正スタガー型を用いた液晶表示装置について従来例を説
明する。図９はＴＦＴ基板の従来構造であり、（ａ）は
平面図、（ｂ）は断面図である。透明な基板（５０）上
に、ＴＦＴへの光の入射を防ぐ遮光層（５１）が、Ｃｒ
などにより形成され、これを覆って層間絶縁層（１２）
が形成されている。層間絶縁層（５２）上には、ソース
電極（５５）部を有した表示電極（５３）とドレイン電
極（５６）部を有したドレインライン（５４）が、ＩＴ
Ｏにより形成されている。また、ａ−Ｓｉと絶縁層の積
層体上に形成されたＡｌからなるゲートライン（６０）
がドレインライン（５４）に交差して配置されている。
ゲートライン（６０）の一部がソース電極（５５）とド
レイン電極（５６）上に配置された部分は、ａ−Ｓｉ
（５７）、ゲート絶縁層（５８）及びゲート電極（５
９）が積層された構成でＴＦＴとなっている。なお、図
示は省略したが、通常は、ａ−Ｓｉ（５７）とソース電
極（５５）、及び、ａ−Ｓｉ（５７）とドレイン電極
（５６）の間に、不純物を大量に注入にして抵抗を下げ
たａ−Ｓｉ層を介在させ、オーミック特性を向上してい
る。
正スタガー型を用いた液晶表示装置について従来例を説
明する。図９はＴＦＴ基板の従来構造であり、（ａ）は
平面図、（ｂ）は断面図である。透明な基板（５０）上
に、ＴＦＴへの光の入射を防ぐ遮光層（５１）が、Ｃｒ
などにより形成され、これを覆って層間絶縁層（１２）
が形成されている。層間絶縁層（５２）上には、ソース
電極（５５）部を有した表示電極（５３）とドレイン電
極（５６）部を有したドレインライン（５４）が、ＩＴ
Ｏにより形成されている。また、ａ−Ｓｉと絶縁層の積
層体上に形成されたＡｌからなるゲートライン（６０）
がドレインライン（５４）に交差して配置されている。
ゲートライン（６０）の一部がソース電極（５５）とド
レイン電極（５６）上に配置された部分は、ａ−Ｓｉ
（５７）、ゲート絶縁層（５８）及びゲート電極（５
９）が積層された構成でＴＦＴとなっている。なお、図
示は省略したが、通常は、ａ−Ｓｉ（５７）とソース電
極（５５）、及び、ａ−Ｓｉ（５７）とドレイン電極
（５６）の間に、不純物を大量に注入にして抵抗を下げ
たａ−Ｓｉ層を介在させ、オーミック特性を向上してい
る。
【０００５】このようなパターン形成が完成した後、全
面に、液晶の配向を制御する目的で、ポリイミドなどの
配向膜を形成し、所定のラビング処理を施す。そして、
共通電極が形成された対向基板と貼り合わせ、間隙に液
晶を注入し、基板の周囲を密封して液晶表示装置が完成
される。このようなＴＦＴ基板の製造工程は、第１に遮
光層（５１）を形成するＣｒのエッチング工程、第２に
表示電極（５３）、ドレインライン（５４）、ソース及
びドレイン電極（５５，５６）を形成するＩＴＯのエッ
チング工程、及び、第３にゲートライン（６０）及びゲ
ート電極（５９）を形成するＡｌのエッチング工程の合
計３回のフォトリソグラフィ工程を有する。ａ−Ｓｉ
（５７）とゲート絶縁層（５８）は、第３のフォトリソ
グラフィ工程により、ゲートライン（６０）とゲート電
極（５９）をエッチングするマスクと同じマスクを用い
てエッチングしている。
面に、液晶の配向を制御する目的で、ポリイミドなどの
配向膜を形成し、所定のラビング処理を施す。そして、
共通電極が形成された対向基板と貼り合わせ、間隙に液
晶を注入し、基板の周囲を密封して液晶表示装置が完成
される。このようなＴＦＴ基板の製造工程は、第１に遮
光層（５１）を形成するＣｒのエッチング工程、第２に
表示電極（５３）、ドレインライン（５４）、ソース及
びドレイン電極（５５，５６）を形成するＩＴＯのエッ
チング工程、及び、第３にゲートライン（６０）及びゲ
ート電極（５９）を形成するＡｌのエッチング工程の合
計３回のフォトリソグラフィ工程を有する。ａ−Ｓｉ
（５７）とゲート絶縁層（５８）は、第３のフォトリソ
グラフィ工程により、ゲートライン（６０）とゲート電
極（５９）をエッチングするマスクと同じマスクを用い
てエッチングしている。
【０００６】
【発明が解決しようとする課題】このように正スタガー
型ＴＦＴを用いたＴＦＴ基板は３回のフォトリソグラフ
ィー工程で製造が可能であるため、製造コストが低い。
しかし、ゲート絶縁層（５８）がゲートライン（６０）
及びゲート電極（５９）と同じパターンにエッチングさ
れているため、以下のような問題を招いていた。
型ＴＦＴを用いたＴＦＴ基板は３回のフォトリソグラフ
ィー工程で製造が可能であるため、製造コストが低い。
しかし、ゲート絶縁層（５８）がゲートライン（６０）
及びゲート電極（５９）と同じパターンにエッチングさ
れているため、以下のような問題を招いていた。
【０００７】即ち、下層のドレインライン（５４）とソ
ース及びドレイン電極（５５，５６）が露出されている
ため、上層のゲートライン（６０）及びゲート電極（５
９）とは、ゲート絶縁層（５８）の膜厚によって絶縁さ
れているのみとなっている。一方、ゲート配線材料とし
ては、低抵抗のＡｌが適しているが、Ａｌは耐熱性に乏
しく、帯状に突起したいわゆるヒロックが生じる。ヒロ
ックは熱処理工程により更に成長するため、ゲートＡｌ
パターンの側面から横方向のヒロック（ラテラルヒロッ
ク）が生じた場合、ゲート絶縁層（５８）の膜厚分の離
間だけでは防ぎ切れず、ラテラルヒロックが下層のソー
ス・ドレインパターンにまで達する。図１０に、ヒロッ
クの発生密度と熱処理温度との関係を示す。ＴＦＴ基板
のパターンの完成後に、液晶の配向を制御する配向膜と
してポリイミドを用いるが、このポリイミドを形成する
際、２００℃程度の温度になるため、ヒロックの成長を
促進し、ゲート・ソース間及びゲート・ドレイン間のシ
ョートにつながる。
ース及びドレイン電極（５５，５６）が露出されている
ため、上層のゲートライン（６０）及びゲート電極（５
９）とは、ゲート絶縁層（５８）の膜厚によって絶縁さ
れているのみとなっている。一方、ゲート配線材料とし
ては、低抵抗のＡｌが適しているが、Ａｌは耐熱性に乏
しく、帯状に突起したいわゆるヒロックが生じる。ヒロ
ックは熱処理工程により更に成長するため、ゲートＡｌ
パターンの側面から横方向のヒロック（ラテラルヒロッ
ク）が生じた場合、ゲート絶縁層（５８）の膜厚分の離
間だけでは防ぎ切れず、ラテラルヒロックが下層のソー
ス・ドレインパターンにまで達する。図１０に、ヒロッ
クの発生密度と熱処理温度との関係を示す。ＴＦＴ基板
のパターンの完成後に、液晶の配向を制御する配向膜と
してポリイミドを用いるが、このポリイミドを形成する
際、２００℃程度の温度になるため、ヒロックの成長を
促進し、ゲート・ソース間及びゲート・ドレイン間のシ
ョートにつながる。
【０００８】また、ＴＦＴ基板と対向基板との間隙に
は、基板間距離を一定に保つために、フィラーが散布さ
れているが、このフィラーがラテラルヒロックの発生部
分に当ると、物理的にラテラルヒロックが下層のソース
・ドレインパターンに押しつけられ、ゲート・ソース間
及びゲート・ドレイン間のショートの原因になる。
は、基板間距離を一定に保つために、フィラーが散布さ
れているが、このフィラーがラテラルヒロックの発生部
分に当ると、物理的にラテラルヒロックが下層のソース
・ドレインパターンに押しつけられ、ゲート・ソース間
及びゲート・ドレイン間のショートの原因になる。
【０００９】
【課題を解決するための手段】本発明はこの課題を解決
するために成されたもので、第１に、基板上にマトリク
ス状に配置された表示電極と、該表示電極の列間に配置
されたドレインラインと、前記表示電極の行間に配置さ
れたゲートラインと、前記ゲートラインと前記ドレイン
ラインの交差部に形成された薄膜トランジスタとを有す
る液晶表示装置において、前記ゲートラインは、半導体
層、絶縁層及び金属層からなる積層体の前記金属層によ
り構成されるとともに、その一部が前記表示電極と前記
ドレインラインの近接部上に配置されて前記薄膜トラン
ジスタを形成し、かつ、前記金属層の線幅を、前記半導
体層及び前記絶縁層の線幅よりも狭くした構成である。
するために成されたもので、第１に、基板上にマトリク
ス状に配置された表示電極と、該表示電極の列間に配置
されたドレインラインと、前記表示電極の行間に配置さ
れたゲートラインと、前記ゲートラインと前記ドレイン
ラインの交差部に形成された薄膜トランジスタとを有す
る液晶表示装置において、前記ゲートラインは、半導体
層、絶縁層及び金属層からなる積層体の前記金属層によ
り構成されるとともに、その一部が前記表示電極と前記
ドレインラインの近接部上に配置されて前記薄膜トラン
ジスタを形成し、かつ、前記金属層の線幅を、前記半導
体層及び前記絶縁層の線幅よりも狭くした構成である。
【００１０】第２に、基板上にマトリクス状に配置され
た表示電極と、該表示電極の列間に配置されたドレイラ
インと、前記表示電極の行間に配置されたゲートライン
と、前記ゲートラインと前記ドレインラインの交点に形
成された薄膜トランジスタとを有する液晶表示装置の製
造方法において、基板上に透明導電層を形成する工程
と、該透明導電層を第１のマスクを用いてエッチングす
ることにより、前記表示電極、前記ドレインライン及び
前記薄膜トランジスタのソース電極とドレイン電極を形
成する工程と、前記表示電極、前記ドレインライン及び
前記薄膜トランジスタのソース電極とドレイン電極が形
成された基板上に半導体層、絶縁層及び金属層を順次形
成する工程と、前記金属層、前記絶縁層及び前記半導体
層を、第２のマスクを用いてエッチングすることによ
り、前記ゲートライン及びゲート電極を上層に配した前
記薄膜トランジスタを形成するとともに、前記金属層の
線幅は、前記絶縁層及び前記半導体層の線幅よりも狭く
形成する工程とを有した構成である。
た表示電極と、該表示電極の列間に配置されたドレイラ
インと、前記表示電極の行間に配置されたゲートライン
と、前記ゲートラインと前記ドレインラインの交点に形
成された薄膜トランジスタとを有する液晶表示装置の製
造方法において、基板上に透明導電層を形成する工程
と、該透明導電層を第１のマスクを用いてエッチングす
ることにより、前記表示電極、前記ドレインライン及び
前記薄膜トランジスタのソース電極とドレイン電極を形
成する工程と、前記表示電極、前記ドレインライン及び
前記薄膜トランジスタのソース電極とドレイン電極が形
成された基板上に半導体層、絶縁層及び金属層を順次形
成する工程と、前記金属層、前記絶縁層及び前記半導体
層を、第２のマスクを用いてエッチングすることによ
り、前記ゲートライン及びゲート電極を上層に配した前
記薄膜トランジスタを形成するとともに、前記金属層の
線幅は、前記絶縁層及び前記半導体層の線幅よりも狭く
形成する工程とを有した構成である。
【００１１】第３に、第２の構成にいて、前記金属層の
エッチングはウエット式によりサイドエッチを行い、前
記絶縁層及び前記半導体層のエッチングはドライ式によ
りサイドエッチを行わないことにより、前記金属層の線
幅を前記絶縁層及び前記半導体層の線幅よりも狭くした
構成である。
エッチングはウエット式によりサイドエッチを行い、前
記絶縁層及び前記半導体層のエッチングはドライ式によ
りサイドエッチを行わないことにより、前記金属層の線
幅を前記絶縁層及び前記半導体層の線幅よりも狭くした
構成である。
【００１２】
【作用】前記第１の構成で、ゲート配線パターンの線幅
を絶縁層の線幅よりも狭くすることにより、絶縁層の膜
厚による離間距離に、ゲート配線の線幅と絶縁層の線幅
の差の離間距離が加わるので、絶縁層を挟んだ上層のゲ
ート配線と下層のソース・ドレイン配線の離間距離が長
くなる。このため、ゲート配線材料であるＡｌにヒロッ
クが生じても、ソース・ドレイン配線にまでは達せず、
ショートが防止される。
を絶縁層の線幅よりも狭くすることにより、絶縁層の膜
厚による離間距離に、ゲート配線の線幅と絶縁層の線幅
の差の離間距離が加わるので、絶縁層を挟んだ上層のゲ
ート配線と下層のソース・ドレイン配線の離間距離が長
くなる。このため、ゲート配線材料であるＡｌにヒロッ
クが生じても、ソース・ドレイン配線にまでは達せず、
ショートが防止される。
【００１３】前記第２の構成で、絶縁層と半導体層をゲ
ート配線である金属層と同じマスクを用いてエッチング
することにより、フォトリソグラフィー工程を１回にま
とめることができるので、コストが削減されるととも
に、ゲート配線パターンの線幅を絶縁層の線幅よりも狭
くすることにより、絶縁層を挟んだ上層のゲート配線と
下層のソース・ドレイン配線の離間距離が長くなって、
ショートが防止される。
ート配線である金属層と同じマスクを用いてエッチング
することにより、フォトリソグラフィー工程を１回にま
とめることができるので、コストが削減されるととも
に、ゲート配線パターンの線幅を絶縁層の線幅よりも狭
くすることにより、絶縁層を挟んだ上層のゲート配線と
下層のソース・ドレイン配線の離間距離が長くなって、
ショートが防止される。
【００１４】前記第３の構成で、同じマスクを用いたエ
ッチングにおいて、金属層のエッチングをウエット式で
行ってサイドエッチを生じさせ、かつ、絶縁層及び半導
体層のエッチングをドライ式で行ってサイドエッチを生
じさせないことにより、ゲート配線である金属層の線幅
を絶縁層よりも狭くすることができる。
ッチングにおいて、金属層のエッチングをウエット式で
行ってサイドエッチを生じさせ、かつ、絶縁層及び半導
体層のエッチングをドライ式で行ってサイドエッチを生
じさせないことにより、ゲート配線である金属層の線幅
を絶縁層よりも狭くすることができる。
【００１５】
【実施例】続いて、本発明の実施例を図面を参照しなが
ら説明する。図１は本発明の実施例に係る液晶表示装置
の平面図（ａ）と断面図（ｂ）である。透明な基板（１
０）上に、Ｃｒなどの遮光層（１１）及び遮光層（１
１）を覆う層間絶縁層（１２）が形成されており、層間
絶縁層（１２）上には、ＩＴＯからなる表示電極（１
３）、ドレインライン（１４）、及び、表示電極（１
３）と一体のソース電極（１５）、ドレインライン（１
４）と一体のドレイン電極（１６）形成されている。ソ
ース及びドレイン電極（１５，１６）上には、ａ−Ｓｉ
（１７）、ゲート絶縁層（１８）及びゲート電極（１
９）が積層され、ＴＦＴを構成している。ゲートライン
（２０）はＡｌからなり、同じパターンのａ−Ｓｉ（１
７）とゲート絶縁層（１８）上に形成され、ドレインラ
イン（１４）に交差している。
ら説明する。図１は本発明の実施例に係る液晶表示装置
の平面図（ａ）と断面図（ｂ）である。透明な基板（１
０）上に、Ｃｒなどの遮光層（１１）及び遮光層（１
１）を覆う層間絶縁層（１２）が形成されており、層間
絶縁層（１２）上には、ＩＴＯからなる表示電極（１
３）、ドレインライン（１４）、及び、表示電極（１
３）と一体のソース電極（１５）、ドレインライン（１
４）と一体のドレイン電極（１６）形成されている。ソ
ース及びドレイン電極（１５，１６）上には、ａ−Ｓｉ
（１７）、ゲート絶縁層（１８）及びゲート電極（１
９）が積層され、ＴＦＴを構成している。ゲートライン
（２０）はＡｌからなり、同じパターンのａ−Ｓｉ（１
７）とゲート絶縁層（１８）上に形成され、ドレインラ
イン（１４）に交差している。
【００１６】ゲート電極（１９）とゲートライン（２
０）の線幅は、ゲート絶縁層（１８）の線幅よりも狭
く、これらゲート配線（１９，２０）を構成するＡｌの
ラテラルヒロックがゲート絶縁層（１８）を挟んで下層
に位置するソース・ドレイン配線（１４，１５，１６）
にまで達するのが防がれる。即ち、ゲート絶縁層（１
８）を挟んで上層にあるゲート配線（１９，２０）と下
層にあるソース・ドレイン配線（１４，１５，１６）
は、ゲート絶縁層（１８）の膜厚と、ゲート絶縁層（１
８）のパターンエッジからゲート配線（１９，２０）の
パターンエッジまでの距離を合わせた長さ分離間してい
るため、ゲート配線Ａｌのラテラルヒロックがソース・
ドレイン配線（１４，１５，１６）にまで達することは
ない。
０）の線幅は、ゲート絶縁層（１８）の線幅よりも狭
く、これらゲート配線（１９，２０）を構成するＡｌの
ラテラルヒロックがゲート絶縁層（１８）を挟んで下層
に位置するソース・ドレイン配線（１４，１５，１６）
にまで達するのが防がれる。即ち、ゲート絶縁層（１
８）を挟んで上層にあるゲート配線（１９，２０）と下
層にあるソース・ドレイン配線（１４，１５，１６）
は、ゲート絶縁層（１８）の膜厚と、ゲート絶縁層（１
８）のパターンエッジからゲート配線（１９，２０）の
パターンエッジまでの距離を合わせた長さ分離間してい
るため、ゲート配線Ａｌのラテラルヒロックがソース・
ドレイン配線（１４，１５，１６）にまで達することは
ない。
【００１７】次に、このような液晶表示装置の製造方法
を説明する。まず、図２において、ガラスなどの基板
（１０）上に、Ｃｒをスパッタリングにより積層し、こ
れをエッチングすることにより遮光層（１１）を形成す
る。遮光層（１１）は、全体で厚さ１０００〜２０００
Å程度に形成するが、スパッタリングの最後をＮ2雰囲
気にすることにより、上の１００〜３００ÅをＣｒＮX
（１１Ｎ）で形成する。ＣｒＮXはＣｒよりもエッチン
グ速度が早いため、遮光層（１１）のエッジ部の断面を
テーパー状に形成することができ、段差が緩和される。
遮光層（１１）が形成された基板上には、例えば、窒化
シリコンのＣＶＤ膜を全面に被覆して層間絶縁膜（１
２）を形成している。
を説明する。まず、図２において、ガラスなどの基板
（１０）上に、Ｃｒをスパッタリングにより積層し、こ
れをエッチングすることにより遮光層（１１）を形成す
る。遮光層（１１）は、全体で厚さ１０００〜２０００
Å程度に形成するが、スパッタリングの最後をＮ2雰囲
気にすることにより、上の１００〜３００ÅをＣｒＮX
（１１Ｎ）で形成する。ＣｒＮXはＣｒよりもエッチン
グ速度が早いため、遮光層（１１）のエッジ部の断面を
テーパー状に形成することができ、段差が緩和される。
遮光層（１１）が形成された基板上には、例えば、窒化
シリコンのＣＶＤ膜を全面に被覆して層間絶縁膜（１
２）を形成している。
【００１８】続いて、図３に示す如く、層間絶縁膜（１
２）上に、ＩＴＯをスパッタリングにより１０００Å程
度の厚さに積層し、これをエッチングすることにより、
表示電極（１３）、ドレインライン（１４）、ソース電
極（１５）及びドレイン電極（１６）を形成する。後で
説明するように、ＴＦＴのオーミック特性を向上するた
めに、ＩＴＯのスパッタリングにおいて、ＩＴＯのター
ゲットに燐などのＮ型不純物を含有させることにより、
あらかじめ、ソース・ドレイン配線（１３，１４，１
５，１６）中に燐を添加しておく。
２）上に、ＩＴＯをスパッタリングにより１０００Å程
度の厚さに積層し、これをエッチングすることにより、
表示電極（１３）、ドレインライン（１４）、ソース電
極（１５）及びドレイン電極（１６）を形成する。後で
説明するように、ＴＦＴのオーミック特性を向上するた
めに、ＩＴＯのスパッタリングにおいて、ＩＴＯのター
ゲットに燐などのＮ型不純物を含有させることにより、
あらかじめ、ソース・ドレイン配線（１３，１４，１
５，１６）中に燐を添加しておく。
【００１９】次に、図４に示す如く、ソース・ドレイン
配線（１３，１４，１５，１６）が形成された基板上
に、プラズマＣＶＤにより５００〜１０００Å程度の厚
さのａ−Ｓｉ（１７）を形成する。この時、ａ−Ｓｉ層
の成長とともに、前述のＩＴＯ中の燐がａ−Ｓｉ側へ拡
散して、界面でＮ+型のコンタクト層（１７Ｎ）が形成
され、オーミックコンタクトが得られる。引き続き、プ
ラズマＣＶＤによりゲート絶縁層（１８）となる窒化シ
リコンを２０００〜４０００Åの厚さに積層した後、ゲ
ート配線（１９，２０）となるＡｌをスパッタリングに
より４０００Å程度の厚さに積層する。
配線（１３，１４，１５，１６）が形成された基板上
に、プラズマＣＶＤにより５００〜１０００Å程度の厚
さのａ−Ｓｉ（１７）を形成する。この時、ａ−Ｓｉ層
の成長とともに、前述のＩＴＯ中の燐がａ−Ｓｉ側へ拡
散して、界面でＮ+型のコンタクト層（１７Ｎ）が形成
され、オーミックコンタクトが得られる。引き続き、プ
ラズマＣＶＤによりゲート絶縁層（１８）となる窒化シ
リコンを２０００〜４０００Åの厚さに積層した後、ゲ
ート配線（１９，２０）となるＡｌをスパッタリングに
より４０００Å程度の厚さに積層する。
【００２０】続いて、図５に示す如く、ゲート配線（１
９，２０）用のＡｌ層上にフォトリソグラフィーにより
ゲート配線パターンのフォトレジスト（２１）を形成し
た後、図６に示す如く、このフォトレジスト（２１）を
マスクに用い、エッチャントとして、酢酸、燐酸、硝酸
の混合液を用いてエッチングを行い、ゲートライン（１
９）とゲート電極（２０）を形成する。この時、エッチ
ング時間を調節して１μｍ程度のサイドエッチを行うこ
とにより、ゲート配線（１９，２０）のパターンをフォ
トレジスト（２１）のパターンよりも小さく形成する。
９，２０）用のＡｌ層上にフォトリソグラフィーにより
ゲート配線パターンのフォトレジスト（２１）を形成し
た後、図６に示す如く、このフォトレジスト（２１）を
マスクに用い、エッチャントとして、酢酸、燐酸、硝酸
の混合液を用いてエッチングを行い、ゲートライン（１
９）とゲート電極（２０）を形成する。この時、エッチ
ング時間を調節して１μｍ程度のサイドエッチを行うこ
とにより、ゲート配線（１９，２０）のパターンをフォ
トレジスト（２１）のパターンよりも小さく形成する。
【００２１】引き続いて、図７に示す如く、フォトレジ
スト（２１）をマスクに、エッチングガスとして四フッ
化炭素を用いてＲＩＥ（Reactiv Ion Etching：反応性
イオンエッチング）などの異方性エッチングを行い、ゲ
ート絶縁層（１８）とａ−Ｓｉ（１７）を除去する。こ
れにより、ゲート配線（１９，２０）に沿った領域に、
ゲート絶縁層（１８）とａ−Ｓｉ（１７）が残り、特
に、ソース及びドレイン電極（１５，１６）上では、ａ
−Ｓｉ（１７）、ゲート絶縁層（１８）、ゲート電極
（１９）が順次積層されてＴＦＴを構成する。
スト（２１）をマスクに、エッチングガスとして四フッ
化炭素を用いてＲＩＥ（Reactiv Ion Etching：反応性
イオンエッチング）などの異方性エッチングを行い、ゲ
ート絶縁層（１８）とａ−Ｓｉ（１７）を除去する。こ
れにより、ゲート配線（１９，２０）に沿った領域に、
ゲート絶縁層（１８）とａ−Ｓｉ（１７）が残り、特
に、ソース及びドレイン電極（１５，１６）上では、ａ
−Ｓｉ（１７）、ゲート絶縁層（１８）、ゲート電極
（１９）が順次積層されてＴＦＴを構成する。
【００２２】最後に、フォトレジスト（２１）を除去し
て、図１の構造が完成する。このように本発明では、ゲ
ート配線（１９，２０）をサイドエッチによりフォトレ
ジスト（２１）よりも小さなパターンに形成するととも
に、ゲート絶縁層（１８）及びａ−Ｓｉ（１７）を異方
性エッチングによりフォトレジスト（２１）と同じパタ
ーンに形成することにより、ゲート配線（１９，２０）
をゲート絶縁層（１８）よりも小さなパターンに形成す
る。このため、上層のゲート配線（１９，２０）と下層
のソース・ドレイン配線（１４，１５，１６）は、交差
部において、ａ−Ｓｉ（１７）及びゲート絶縁層（１
８）の膜厚とＡｌのサイドエッチ量を合わせた距離だけ
離間されるので、ゲート配線Ａｌにラテラルヒロックが
生じ、更に、フィラーによりこのラテラルヒロックが下
へ押しつけられても、ラテラルヒロックはソース・ドレ
イン配線（１４，１５，１６）までは達せず、従って、
ゲート・ソース間、及び、ゲート・ドレイン間のショー
トは発生しない。
て、図１の構造が完成する。このように本発明では、ゲ
ート配線（１９，２０）をサイドエッチによりフォトレ
ジスト（２１）よりも小さなパターンに形成するととも
に、ゲート絶縁層（１８）及びａ−Ｓｉ（１７）を異方
性エッチングによりフォトレジスト（２１）と同じパタ
ーンに形成することにより、ゲート配線（１９，２０）
をゲート絶縁層（１８）よりも小さなパターンに形成す
る。このため、上層のゲート配線（１９，２０）と下層
のソース・ドレイン配線（１４，１５，１６）は、交差
部において、ａ−Ｓｉ（１７）及びゲート絶縁層（１
８）の膜厚とＡｌのサイドエッチ量を合わせた距離だけ
離間されるので、ゲート配線Ａｌにラテラルヒロックが
生じ、更に、フィラーによりこのラテラルヒロックが下
へ押しつけられても、ラテラルヒロックはソース・ドレ
イン配線（１４，１５，１６）までは達せず、従って、
ゲート・ソース間、及び、ゲート・ドレイン間のショー
トは発生しない。
【００２３】図８は、本発明の液晶表示装置について、
サイドエッチ量に対するヒロックによるショート発生率
の関係の実験結果である。グラフより、サイドエッチ量
が０．８μｍ前後を境に、これより少ない範囲内では、
ショート発生率はサイドエッチ量に大きく依存している
が、これより多い範囲内ではサイドエッチ量にあまり係
わり無くショート発生率は低い値に安定している。この
ため、サイドエッチ量は１μ程度に設定するのが望まし
い。
サイドエッチ量に対するヒロックによるショート発生率
の関係の実験結果である。グラフより、サイドエッチ量
が０．８μｍ前後を境に、これより少ない範囲内では、
ショート発生率はサイドエッチ量に大きく依存している
が、これより多い範囲内ではサイドエッチ量にあまり係
わり無くショート発生率は低い値に安定している。この
ため、サイドエッチ量は１μ程度に設定するのが望まし
い。
【００２４】
【発明の効果】以上の説明から明らかな如く、正スタガ
ー型ＴＦＴを用いた液晶表示装置において、ゲート配線
Ａｌのヒロックによるゲート・ソース間及びゲート・ド
レイン間のショートが防止され、歩留まりが向上した。
また、このような液晶表示装置は、エッチング量を調節
することによって可能となり、マスク数を増やすことな
く製造されるため、コストが低い。
ー型ＴＦＴを用いた液晶表示装置において、ゲート配線
Ａｌのヒロックによるゲート・ソース間及びゲート・ド
レイン間のショートが防止され、歩留まりが向上した。
また、このような液晶表示装置は、エッチング量を調節
することによって可能となり、マスク数を増やすことな
く製造されるため、コストが低い。
【図１】本発明の実施例に係る液晶表示装置の平面図と
断面図である。
断面図である。
【図２】本発明の実施例に係る液晶表示装置の製造工程
を示す断面図である。
を示す断面図である。
【図３】本発明の実施例に係る液晶表示装置の製造工程
を示す断面図である。
を示す断面図である。
【図４】本発明の実施例に係る液晶表示装置の製造工程
を示す断面図である。
を示す断面図である。
【図５】本発明の実施例に係る液晶表示装置の製造工程
を示す断面図である。
を示す断面図である。
【図６】本発明の実施例に係る液晶表示装置の製造工程
を示す断面図である。
を示す断面図である。
【図７】本発明の実施例に係る液晶表示装置の製造工程
を示す断面図である。
を示す断面図である。
【図８】本発明の作用効果を示す特性図である。
【図９】従来の液晶表示装置の平面図と断面図である。
【図１０】従来の液晶表示装置の問題点を示す特性図で
ある。
ある。
１０ 基板 １１ 遮光層 １２ 層間絶縁膜 １３ 表示電極 １４ ドレインライン １５ ソース電極 １６ ドレイン電極 １７ ａ−Ｓｉ １８ ゲート絶縁層 １９ ゲート電極 ２０ ゲートライン ２１ フォトレジスト
Claims (3)
- 【請求項１】 基板上にマトリクス状に配置された表示
電極と、該表示電極の列間に形成されたドレインライン
と、前記表示電極の行間に形成されたゲートラインと、
前記ドレインラインとゲートラインの交差部に形成され
た薄膜トランジスタとを有する液晶表示装置において、 前記ゲートラインは、半導体層、絶縁層及び金属層から
なる積層体の前記金属層により構成されるとともに、そ
の一部が前記表示電極と前記ドレインラインの近接部上
に配置されて前記薄膜トランジスタを形成し、かつ、前
記金属層の線幅を、前記半導体層及び前記絶縁層の線幅
よりも狭くしたことを特徴とする液晶表示装置。 - 【請求項２】 基板上にマトリクス状に配置された表示
電極と、該表示電極の列間に配置されたドレイライン
と、前記表示電極の行間に配置されたゲートラインと、
前記ゲートラインと前記ドレインラインの交差部に形成
された薄膜トランジスタとを有する液晶表示装置の製造
方法において、 基板上に透明導電層を形成する工程と、 該透明導電層を第１のマスクを用いてエッチングするこ
とにより、前記表示電極、前記ドレインライン及び前記
薄膜トランジスタのソース電極とドレイン電極を形成す
る工程と、 前記表示電極、前記ドレインライン及び前記薄膜トラン
ジスタのソース電極とドレイン電極が形成された基板上
に半導体層、絶縁層及び金属層を順次形成する工程と、 前記金属層、前記絶縁層及び前記半導体層を、第２のマ
スクを用いてエッチングすることにより、前記ゲートラ
イン及び前記薄膜トランジスタを形成するとともに、前
記金属層の線幅は、前記絶縁層及び前記半導体層の線幅
よりも狭く形成する工程とを有することを特徴とした液
晶表示装置の製造方法。 - 【請求項３】 前記金属層のエッチングはウエット式に
よりサイドエッチを行い、前記絶縁層及び前記半導体層
のエッチングはドライ式によりサイドエッチを行わない
ことにより、前記金属層の線幅を前記絶縁層及び前記半
導体層の線幅よりも狭くしたことを特徴とする請求項２
記載の液晶表示装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15731094A JPH0822029A (ja) | 1994-07-08 | 1994-07-08 | 液晶表示装置及びその製造方法 |
| US08/499,633 US5691782A (en) | 1994-07-08 | 1995-07-07 | Liquid-crystal display with inter-line short-circuit preventive function and process for producing same |
| TW89113867A TW526356B (en) | 1994-07-08 | 1995-08-19 | Liquid-crystal display with inter-line short-circuit preventive function |
| TW84108683A TW493095B (en) | 1994-07-08 | 1995-08-19 | Liquid-crystal display with inter-line short-circuit preventive function and process for producing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15731094A JPH0822029A (ja) | 1994-07-08 | 1994-07-08 | 液晶表示装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0822029A true JPH0822029A (ja) | 1996-01-23 |
Family
ID=15646882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15731094A Pending JPH0822029A (ja) | 1994-07-08 | 1994-07-08 | 液晶表示装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0822029A (ja) |
| TW (2) | TW526356B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009276758A (ja) * | 2008-04-17 | 2009-11-26 | Semiconductor Energy Lab Co Ltd | 発光装置及びその作製方法 |
| US8552973B2 (en) | 2007-10-16 | 2013-10-08 | Hitachi Displays Ltd. | Liquid crystal display device having display divided into first and second display regions along a border line in a direction in which scanning signal lines extend |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109712930B (zh) * | 2018-11-27 | 2020-10-30 | 合肥鑫晟光电科技有限公司 | 显示基板及其制作方法、显示装置 |
-
1994
- 1994-07-08 JP JP15731094A patent/JPH0822029A/ja active Pending
-
1995
- 1995-08-19 TW TW89113867A patent/TW526356B/zh not_active IP Right Cessation
- 1995-08-19 TW TW84108683A patent/TW493095B/zh not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8552973B2 (en) | 2007-10-16 | 2013-10-08 | Hitachi Displays Ltd. | Liquid crystal display device having display divided into first and second display regions along a border line in a direction in which scanning signal lines extend |
| JP2009276758A (ja) * | 2008-04-17 | 2009-11-26 | Semiconductor Energy Lab Co Ltd | 発光装置及びその作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW493095B (en) | 2002-07-01 |
| TW526356B (en) | 2003-04-01 |
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