JPH01227127A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
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- JPH01227127A JPH01227127A JP63053397A JP5339788A JPH01227127A JP H01227127 A JPH01227127 A JP H01227127A JP 63053397 A JP63053397 A JP 63053397A JP 5339788 A JP5339788 A JP 5339788A JP H01227127 A JPH01227127 A JP H01227127A
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、表示装置に用いられる薄膜トランジスタ（以
下ＴＰＴと称す）アレイに関し、特にそのソース電極と
配線及びトレイン電極の断線の低減と製造工程の簡略化
を図ったものに関する。
下ＴＰＴと称す）アレイに関し、特にそのソース電極と
配線及びトレイン電極の断線の低減と製造工程の簡略化
を図ったものに関する。
ＴＦＴアレイを用いた表示装置は、通常２枚の対向基板
の間に液晶等の表示材料を挟持し、この表示材料に電圧
を印加するように構成されている。
の間に液晶等の表示材料を挟持し、この表示材料に電圧
を印加するように構成されている。
この際、少なくとも一方の基板にマトリックス状に配列
した画素電極を設け、これらの画素を選択的に動作させ
るために、各画素毎にＦＥＴ （電界効果トランジスタ
）等の非線形特性を有する能動素子を設け、また対向基
板には透明導電膜、及びカラーフィルタ等を設けること
で構成されている。
した画素電極を設け、これらの画素を選択的に動作させ
るために、各画素毎にＦＥＴ （電界効果トランジスタ
）等の非線形特性を有する能動素子を設け、また対向基
板には透明導電膜、及びカラーフィルタ等を設けること
で構成されている。
従来、この種の装置としては第３図及び第４図に示すも
のがあった。第３図は従来のＴＰＴアレイの部分平面図
で、第４図は第３図のＢ−Ｂ ’線部の断面図である。
のがあった。第３図は従来のＴＰＴアレイの部分平面図
で、第４図は第３図のＢ−Ｂ ’線部の断面図である。
図において、１は透明絶縁基板、２はゲート電極及び配
線、３はソース電極及び配線、４はドレイン電極、５は
画素電極、６は真性半導体膜、７はバンシベーション膜
、８はドレイン・画素コンタクト部、９はゲート絶縁膜
、１０はオーミックコンタクト半導体膜である。
線、３はソース電極及び配線、４はドレイン電極、５は
画素電極、６は真性半導体膜、７はバンシベーション膜
、８はドレイン・画素コンタクト部、９はゲート絶縁膜
、１０はオーミックコンタクト半導体膜である。
本従来装置は、透明絶縁）Ｉ！Ｊ１上の所要箇所に画素
電極５を形成した後ゲート電極及び配線２を形成する。
電極５を形成した後ゲート電極及び配線２を形成する。
次に該ゲート電極２上にゲート絶縁膜９゜真性半導体膜
６．パッシベーション膜７をこの順に形成し、パッシベ
ーション膜７をゲート電極２よりも小さ（なるように形
成する。そして該パッシベーション膜７および真性半導
体膜６を覆うようにオーミックコンタクト半導体膜１０
を形成し、真性半導体膜６およびオーミックコンタクト
半導体膜ｌＯをアイランド状にパターニングする。最後
にオーミックコンタクト半導体膜１０．ゲート絶縁膜９
および画素電極５を覆うようにソース電極および配線３
．ドレイン電極４を形成しパッシベーション膜７に達す
るようにソース電極および配線３．ドレイン電極４を開
口する。
６．パッシベーション膜７をこの順に形成し、パッシベ
ーション膜７をゲート電極２よりも小さ（なるように形
成する。そして該パッシベーション膜７および真性半導
体膜６を覆うようにオーミックコンタクト半導体膜１０
を形成し、真性半導体膜６およびオーミックコンタクト
半導体膜ｌＯをアイランド状にパターニングする。最後
にオーミックコンタクト半導体膜１０．ゲート絶縁膜９
および画素電極５を覆うようにソース電極および配線３
．ドレイン電極４を形成しパッシベーション膜７に達す
るようにソース電極および配線３．ドレイン電極４を開
口する。
（発明が解決しようとする課題〕
液晶表示装置に用いられるＴＦＴアレイは、以上のよう
に構成されており、通常半導体膜をアイランド状にパタ
ーニングする工程を必要とする。
に構成されており、通常半導体膜をアイランド状にパタ
ーニングする工程を必要とする。
このことは工程の複雑化を招くばかりでなく、断差部で
のソース電極及び配線とドレイン電極の断線による歩留
りの低下となって製造コストの低減の大きな障害となっ
ている。
のソース電極及び配線とドレイン電極の断線による歩留
りの低下となって製造コストの低減の大きな障害となっ
ている。
本発明は、上記のような従来のものの問題点を解決する
ためになされたもので、半ｍ体膜のパターニング工程を
省略できるとともにＴＰＴ部分に段差部のない構造を実
現でき、段差部による断線を低減することができる薄膜
トランジスタアレイを得ることを目的としている。
ためになされたもので、半ｍ体膜のパターニング工程を
省略できるとともにＴＰＴ部分に段差部のない構造を実
現でき、段差部による断線を低減することができる薄膜
トランジスタアレイを得ることを目的としている。
この発明に係る薄膜トランジスタアレイは、パ・７シベ
ーシヨン膜として、半導体層との選択エツチングが可能
な、例えば、５ｉＯｚ、ＳｉＮ及び５ｉＯＮ等の絶縁膜
を少なくともＴＦＴのチャネル部に形成し、ソース電極
及び配線とドレイン電極の形成後パッシベーション膜と
ソース電極及び配線とドレイン電極をマスクとして半導
体膜のエツチング除去を行うようにしたものである。
ーシヨン膜として、半導体層との選択エツチングが可能
な、例えば、５ｉＯｚ、ＳｉＮ及び５ｉＯＮ等の絶縁膜
を少なくともＴＦＴのチャネル部に形成し、ソース電極
及び配線とドレイン電極の形成後パッシベーション膜と
ソース電極及び配線とドレイン電極をマスクとして半導
体膜のエツチング除去を行うようにしたものである。
本発明においては、上述のように構成することにより、
半導体膜のバターニング工程を省略することができると
ともに、ソース電極及びソース配線とゲート電極の下部
の全部分に残した半導体膜によりＴＦＴ部に断差のない
ＴＦＴアレイを実現することが可能である。
半導体膜のバターニング工程を省略することができると
ともに、ソース電極及びソース配線とゲート電極の下部
の全部分に残した半導体膜によりＴＦＴ部に断差のない
ＴＦＴアレイを実現することが可能である。
以下、本発明の実施例を図について説明する。
第１図、第２図は本発明の一実施例を示す。第１図は本
発明の一実施例による表示装置のＴＦＴアレイ部の部分
平面図、第２図は第１図のＡ−Ａ ”線部分の断面図を
示している。以下、本実施例の構成の具体的なプロセス
について述べる。
発明の一実施例による表示装置のＴＦＴアレイ部の部分
平面図、第２図は第１図のＡ−Ａ ”線部分の断面図を
示している。以下、本実施例の構成の具体的なプロセス
について述べる。
まず、ガラス等の透明絶縁基板ｌ上にＩＴＯ（Ｉｎｄ
ｉｕｍ Ｔｉｎ ０ｘｉｄｅ）等の透明導電膜を、ＥＢ
（Ｅ ｌ ｅｃ ｔｒｏｎＢｅａｍ）蒸着法等で堆積
する。この後、ホトリソグラフィー等の方法で画素電極
５を形成する。次にスパンタリング法等でＣｒ等の金属
を堆積し、ゲート配線及びゲート電極２を形成する。次
に、ゲート絶縁膜となるＳｉＯ，、ＳｉＮまたは５ｉＯ
Ｎ等と、真性半導体膜となる非ドープ水素化アモルファ
スシリコン（ａ−３ｉ；Ｈ）、及びそれに対して十分な
選択エツチング性を持ったパッシベーション膜であるＳ
ｉｎｇまたはＳｉＮ等を連続してブラ −ズマＣＶＤ法
等により堆積する。
ｉｕｍ Ｔｉｎ ０ｘｉｄｅ）等の透明導電膜を、ＥＢ
（Ｅ ｌ ｅｃ ｔｒｏｎＢｅａｍ）蒸着法等で堆積
する。この後、ホトリソグラフィー等の方法で画素電極
５を形成する。次にスパンタリング法等でＣｒ等の金属
を堆積し、ゲート配線及びゲート電極２を形成する。次
に、ゲート絶縁膜となるＳｉＯ，、ＳｉＮまたは５ｉＯ
Ｎ等と、真性半導体膜となる非ドープ水素化アモルファ
スシリコン（ａ−３ｉ；Ｈ）、及びそれに対して十分な
選択エツチング性を持ったパッシベーション膜であるＳ
ｉｎｇまたはＳｉＮ等を連続してブラ −ズマＣＶＤ法
等により堆積する。
次いで、まずパッシベーション膜７をゲート電極２より
小さ（アイランド状に形成し、その後オーミックコンタ
クト半導体膜１０であるリン等を含むｎ” ａ−３ｔ：
）ｌ膜をプラズマＣＶＤ法等で堆積する。次に画素電極
５とドレイン電極とを接続するためのコンタクトホール
８の形成を行った後、へβ等の金属を堆積し、ソース電
極及び配線３とドレイン電極４を形成する。そしてこの
ソース電極及び配線とドレイン電極とパッシベーション
膜ヲマスクとして、画素電橋上の非ドープａ−３ｉ：Ｈ
膜及ヒｎ ’ ａ−Ｓｉ：Ｈ膜を除去する。この時、パ
ッシベーション膜は、非ドープａ−５ｉ：Ｈ膜及びｎ
” ａ−３ｉ：Ｈ膜との選択性を持つために、チャネル
部は保護されるので、半導体層のパターニング構成は省
略され製造コストの低減ができる。しかも、ソース電極
及び配線とドレイン電極は、下部の全部分に半導体層が
残った断差部のない形状となるので、断線が低減し歩留
りの向上がなされる。
小さ（アイランド状に形成し、その後オーミックコンタ
クト半導体膜１０であるリン等を含むｎ” ａ−３ｔ：
）ｌ膜をプラズマＣＶＤ法等で堆積する。次に画素電極
５とドレイン電極とを接続するためのコンタクトホール
８の形成を行った後、へβ等の金属を堆積し、ソース電
極及び配線３とドレイン電極４を形成する。そしてこの
ソース電極及び配線とドレイン電極とパッシベーション
膜ヲマスクとして、画素電橋上の非ドープａ−３ｉ：Ｈ
膜及ヒｎ ’ ａ−Ｓｉ：Ｈ膜を除去する。この時、パ
ッシベーション膜は、非ドープａ−５ｉ：Ｈ膜及びｎ
” ａ−３ｉ：Ｈ膜との選択性を持つために、チャネル
部は保護されるので、半導体層のパターニング構成は省
略され製造コストの低減ができる。しかも、ソース電極
及び配線とドレイン電極は、下部の全部分に半導体層が
残った断差部のない形状となるので、断線が低減し歩留
りの向上がなされる。
なお、上記実施例では、薄膜トランジスタからなるアレ
イについてのみ説明したが、非線型特性を有する能動素
子であれば、これ以外のものでも適用できることはいう
までもない。
イについてのみ説明したが、非線型特性を有する能動素
子であれば、これ以外のものでも適用できることはいう
までもない。
また、上記実施例では半導体膜としてアモルファスシリ
コンを用いたものを示したが、多結晶シリコン等シリコ
ン系の半導体であればよいことはいうまでもない。
コンを用いたものを示したが、多結晶シリコン等シリコ
ン系の半導体であればよいことはいうまでもない。
以上のように、この発明に係る薄膜トランジスタアレイ
によれば、少なくともＴＰＴのチャネル部にパッシベー
ション膜を形成し、ソースおよびドレイン電極を形成し
た後、これらとパッシベーション膜をマスクとして半導
体膜を除去するようにしたので、半導体膜のバターニン
グ工程を省略でき、しかもソースおよびドレイン電極の
下方の全部分に半導体膜を残した段差のない構造を実現
でき、段差による断線を大幅に低減することができる。
によれば、少なくともＴＰＴのチャネル部にパッシベー
ション膜を形成し、ソースおよびドレイン電極を形成し
た後、これらとパッシベーション膜をマスクとして半導
体膜を除去するようにしたので、半導体膜のバターニン
グ工程を省略でき、しかもソースおよびドレイン電極の
下方の全部分に半導体膜を残した段差のない構造を実現
でき、段差による断線を大幅に低減することができる。
第１図は本発明の一実施例による’ｌ’ Ｆ Ｔアレイ
の部分平面図、第２図は第１図のＡ−Ａ ’部の断面図
、第３図は従来のＴＦＴアレイの部分平面図、第４図は
第３図のＢ−Ｂ ’線部の断面図である。 図において、ｌは透明絶縁基板、２はゲート電極及び配
線、３はソース電極及び配線、４はドレイン電極、５は
画素電極、６は半導体層、７はパッシベーション膜（絶
縁膜）、８はドレイン・画素電極のコンタクト部分、９
はゲート絶縁膜、１０はオーミックコンタクト半導体膜
、１）はソース・ドレイン電極のマスクでエツチングさ
れる真性半導体膜、１２はソース・ドレイン電極のマス
クでエツチングされるオーミックコンタクト半導体膜で
ある。 なお図中同一符号は同−又は相当部分を示す。
の部分平面図、第２図は第１図のＡ−Ａ ’部の断面図
、第３図は従来のＴＦＴアレイの部分平面図、第４図は
第３図のＢ−Ｂ ’線部の断面図である。 図において、ｌは透明絶縁基板、２はゲート電極及び配
線、３はソース電極及び配線、４はドレイン電極、５は
画素電極、６は半導体層、７はパッシベーション膜（絶
縁膜）、８はドレイン・画素電極のコンタクト部分、９
はゲート絶縁膜、１０はオーミックコンタクト半導体膜
、１）はソース・ドレイン電極のマスクでエツチングさ
れる真性半導体膜、１２はソース・ドレイン電極のマス
クでエツチングされるオーミックコンタクト半導体膜で
ある。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）透明絶縁基板上に複数のゲート電極線及び半導体
膜を介してこのゲート電極線と直交する複数のソース電
極線とを形成し、該ゲート電極線及びソース電極線の各
交点毎に薄膜トランジスタを形成してなる薄膜トランジ
スタアレイにおいて、少なくとも薄膜トランジスタのチ
ャネル部上に形成された絶縁膜を備え、 上記ソース電極線及びソース電極とドレイン電極の下部
の全領域に上記半導体膜を残すようにしたことを特徴と
する薄膜トランジスタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053397A JPH01227127A (ja) | 1988-03-07 | 1988-03-07 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053397A JPH01227127A (ja) | 1988-03-07 | 1988-03-07 | 薄膜トランジスタアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01227127A true JPH01227127A (ja) | 1989-09-11 |
Family
ID=12941691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63053397A Pending JPH01227127A (ja) | 1988-03-07 | 1988-03-07 | 薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01227127A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559344A (en) * | 1992-01-31 | 1996-09-24 | Hitachi, Ltd. | Thin-film semiconductor element, thin-film semiconductor device and methods of fabricating the same |
| JPH098270A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 薄膜半導体装置及びその製造方法 |
| US5610738A (en) * | 1990-10-17 | 1997-03-11 | Hitachi, Ltd. | Method for making LCD device in which gate insulator of TFT is formed after the pixel electrode but before the video signal line |
| US5888855A (en) * | 1994-12-14 | 1999-03-30 | Kabushiki Kaisha Toshiba | Method of manufacturing active matrix display |
-
1988
- 1988-03-07 JP JP63053397A patent/JPH01227127A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610738A (en) * | 1990-10-17 | 1997-03-11 | Hitachi, Ltd. | Method for making LCD device in which gate insulator of TFT is formed after the pixel electrode but before the video signal line |
| US5559344A (en) * | 1992-01-31 | 1996-09-24 | Hitachi, Ltd. | Thin-film semiconductor element, thin-film semiconductor device and methods of fabricating the same |
| US5888855A (en) * | 1994-12-14 | 1999-03-30 | Kabushiki Kaisha Toshiba | Method of manufacturing active matrix display |
| JPH098270A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 薄膜半導体装置及びその製造方法 |
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