JP2947299B2 - マトリックス型表示装置 - Google Patents
マトリックス型表示装置Info
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- JP2947299B2 JP2947299B2 JP5874191A JP5874191A JP2947299B2 JP 2947299 B2 JP2947299 B2 JP 2947299B2 JP 5874191 A JP5874191 A JP 5874191A JP 5874191 A JP5874191 A JP 5874191A JP 2947299 B2 JP2947299 B2 JP 2947299B2
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- gate
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- gate electrode
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Description
【０００１】
【産業上の利用分野】この発明は、マトリックス型表示
装置の改良に関するものである。
装置の改良に関するものである。
【０００２】
【従来の技術】従来のマトリックス型表示装置は、通常
２枚の対向する透明基板の間に液晶等の表示材料を挟持
し、この表示材料に選択的に電圧を印加することにより
光の透過度を変化させて画像等を表示するように構成さ
れている。ここで、上記透明基板の少なくとも一方に
は、マトリックス状に配列した透明性導電膜からなる複
数の画素電極が設けられ、これらの画素電極毎に選択的
に電圧を印加するための薄膜トランジスタ等のスイッチ
ング素子及び電荷を保持するための電荷保持容量が設け
られている。図１０、図１１及び図１２はこの種の従来
装置を示すものであり、図１０はマトリックス型表示装
置のゲート信号入力端子から第１番目の画素電極までを
示す平面図、図１１は図１０におけるＡ−Ａ断面図、図
１２は図１０におけるマトリックス型表示装置の等価回
路である。
２枚の対向する透明基板の間に液晶等の表示材料を挟持
し、この表示材料に選択的に電圧を印加することにより
光の透過度を変化させて画像等を表示するように構成さ
れている。ここで、上記透明基板の少なくとも一方に
は、マトリックス状に配列した透明性導電膜からなる複
数の画素電極が設けられ、これらの画素電極毎に選択的
に電圧を印加するための薄膜トランジスタ等のスイッチ
ング素子及び電荷を保持するための電荷保持容量が設け
られている。図１０、図１１及び図１２はこの種の従来
装置を示すものであり、図１０はマトリックス型表示装
置のゲート信号入力端子から第１番目の画素電極までを
示す平面図、図１１は図１０におけるＡ−Ａ断面図、図
１２は図１０におけるマトリックス型表示装置の等価回
路である。
【０００３】図において、１はガラス板などからなる透
明絶縁性基板、２ａ，２ｂは基板１上にアルミ等の低抵
抗材料で形成されたゲート電極線、３はこのゲート電極
線２ａ，２ｂ上に一部分が重畳して形成され、電気的に
接続された透明電極、４はゲート電極線２ａ，２ｂ及び
透明電極３上に形成されたゲート絶縁膜、５ａ，５ｂは
ゲート絶縁膜４上に形成されたソース電極線、６はゲー
ト電極線２ａ，２ｂ及びソース電極線５ａ，５ｂが交差
する部分に形成されたスイッチング素子、７はスイッチ
ング素子６のドレイン電極に接続された透明導電膜から
なる画素電極で、ゲート絶縁膜４を介して透明電極３に
一部分を重畳させることにより電荷保持容量Ｃを構成し
ている。８は電極全体を覆う保護膜、９は保護膜８の一
部を除去して形成されたゲート信号入力端子で、ゲート
電極線２ａ，２ｂに駆動信号を供給させるものである。
明絶縁性基板、２ａ，２ｂは基板１上にアルミ等の低抵
抗材料で形成されたゲート電極線、３はこのゲート電極
線２ａ，２ｂ上に一部分が重畳して形成され、電気的に
接続された透明電極、４はゲート電極線２ａ，２ｂ及び
透明電極３上に形成されたゲート絶縁膜、５ａ，５ｂは
ゲート絶縁膜４上に形成されたソース電極線、６はゲー
ト電極線２ａ，２ｂ及びソース電極線５ａ，５ｂが交差
する部分に形成されたスイッチング素子、７はスイッチ
ング素子６のドレイン電極に接続された透明導電膜から
なる画素電極で、ゲート絶縁膜４を介して透明電極３に
一部分を重畳させることにより電荷保持容量Ｃを構成し
ている。８は電極全体を覆う保護膜、９は保護膜８の一
部を除去して形成されたゲート信号入力端子で、ゲート
電極線２ａ，２ｂに駆動信号を供給させるものである。
【０００４】ところで、この種のマトリックス型表示装
置においては、画素電極７の両端部分でゲート信号の遅
延によるゲート電極線方向の輝度傾斜が避けられず、こ
れを低減するため、従来ゲート電極線材料にＡｌ等の低
抵抗材料を用いたり、ＣｒとＡｌの二層構造としたりし
てゲート信号の遅延の低減を図っていた。
置においては、画素電極７の両端部分でゲート信号の遅
延によるゲート電極線方向の輝度傾斜が避けられず、こ
れを低減するため、従来ゲート電極線材料にＡｌ等の低
抵抗材料を用いたり、ＣｒとＡｌの二層構造としたりし
てゲート信号の遅延の低減を図っていた。
【０００５】
【発明が解決しようとする課題】このように従来のマト
リックス型液晶表示装置は、ゲート信号の遅延を低減す
るために、工程を増やしてゲート電極線２ａ，２ｂをＣ
ｒとＡｌの二層構造としたり、ゲート電極線２ａ，２ｂ
をＡｌ等の低抵抗材料で形成していたため、ヒロック等
によりゲート電極線２ａ，２ｂとソース電極線５ａ，５
ｂの交差部の耐圧が低下したり、ゲート信号の漏れによ
り液晶の信頼性が低下するという問題がある。また、ゲ
ート電極線２ａ，２ｂを低抵抗化しても、図１３、図１
４、図１５に示すようにゲートードレイン間容量によ
る、ゲート信号ターンオフ時の突き抜け電圧のゲート信
号の遅延時間依存性は、遅延時間の小さな領域でより大
きくなる。このため、ゲート電極線２ａ，２ｂの低抵抗
化によるゲート方向の輝度傾斜を低減するには限界があ
るという問題があった。
リックス型液晶表示装置は、ゲート信号の遅延を低減す
るために、工程を増やしてゲート電極線２ａ，２ｂをＣ
ｒとＡｌの二層構造としたり、ゲート電極線２ａ，２ｂ
をＡｌ等の低抵抗材料で形成していたため、ヒロック等
によりゲート電極線２ａ，２ｂとソース電極線５ａ，５
ｂの交差部の耐圧が低下したり、ゲート信号の漏れによ
り液晶の信頼性が低下するという問題がある。また、ゲ
ート電極線２ａ，２ｂを低抵抗化しても、図１３、図１
４、図１５に示すようにゲートードレイン間容量によ
る、ゲート信号ターンオフ時の突き抜け電圧のゲート信
号の遅延時間依存性は、遅延時間の小さな領域でより大
きくなる。このため、ゲート電極線２ａ，２ｂの低抵抗
化によるゲート方向の輝度傾斜を低減するには限界があ
るという問題があった。
【０００６】本発明は、上記のような従来の問題を解決
するためになされたもので、歩留りの低下や工程を複雑
にすることなくゲート信号の遅延に起因するゲート電極
線方向の輝度傾斜を低減することを目的としている。
するためになされたもので、歩留りの低下や工程を複雑
にすることなくゲート信号の遅延に起因するゲート電極
線方向の輝度傾斜を低減することを目的としている。
【０００７】
【課題を解決するための手段】この発明に係るマトリッ
クス型表示装置においては、ゲート信号入力端子とゲー
ト電極線の端部との間にマトリックス型表示装置の画素
電極等を形成する材料で、抵抗素子を形成し、ゲート信
号に予め一定量の遅延を与えるように構成したものであ
る。
クス型表示装置においては、ゲート信号入力端子とゲー
ト電極線の端部との間にマトリックス型表示装置の画素
電極等を形成する材料で、抵抗素子を形成し、ゲート信
号に予め一定量の遅延を与えるように構成したものであ
る。
【０００８】
【作用】この発明に係るマトリックス型表示装置は、ゲ
ート信号入力端子とゲート電極線の端部との間に画素電
極等を形成する材料により抵抗素子が形成されているた
め、ゲート信号入力端からより離れた画素電極では、ゲ
ート電極線抵抗と各画素電極に接続されている容量によ
り、ゲート信号はさらに遅延することになるが、この領
域におけるゲート信号遅延時間の変化に対する突き抜け
電圧の変化は、０〜５μｓｅｃの領域に比べて小さくな
り、したがって、ゲート電極線方向の液晶に加わる電圧
の変化による輝度傾斜を低減することが可能となる。そ
して、抵抗素子を高抵抗の材料で形成することにより、
抵抗素子の長さを短く構成することが可能となる。
ート信号入力端子とゲート電極線の端部との間に画素電
極等を形成する材料により抵抗素子が形成されているた
め、ゲート信号入力端からより離れた画素電極では、ゲ
ート電極線抵抗と各画素電極に接続されている容量によ
り、ゲート信号はさらに遅延することになるが、この領
域におけるゲート信号遅延時間の変化に対する突き抜け
電圧の変化は、０〜５μｓｅｃの領域に比べて小さくな
り、したがって、ゲート電極線方向の液晶に加わる電圧
の変化による輝度傾斜を低減することが可能となる。そ
して、抵抗素子を高抵抗の材料で形成することにより、
抵抗素子の長さを短く構成することが可能となる。
【０００９】
【実施例】実施例１． 以下、この発明を一実施例である図１、図２、図３及び
図４について説明する。なお、図１はマトリックス型表
示装置のゲート信号入力端子から第１番目の画素電極ま
でを示す平面図、図２は図１におけるＡ−Ａ断面図、図
３は図１におけるＢ−Ｂ断面図、図４は図１におけるマ
トリックス型表示装置の等価回路図である。まず、透明
絶縁性基板１上にＣｒをスパッタ法等により成膜し、フ
ォトリソグララフィによりゲート電極線２ａ，２ｂ及び
ゲート信号入力端子９のパターンを形成する。その後、
第二層としてＩＴＯ（インジュウム・ティン・オキサイ
ド）等の透明電極材料を成膜し、次段あるいは前段のゲ
ート電極線２ａ，２ｂと一部分を重畳させて電荷保持容
量Ｃの下部透明電極３を形成する。このとき、ゲート信
号入力端子９と第１番目の画素電極７の間の一部をこの
透明電極材料の単層とし、パターン幅を狭くすることに
より、ゲート信号の遅延に必要な数ｋΩの抵抗層１０を
形成する。そして、ゲート絶縁膜４となる窒化シリコン
（Ｓｉ3Ｎ4）及び活性層であるノンドープアモルファス
シリコン（ｉ ａ−Ｓｉ）６ａ及びリンドープアモルフ
ァスシリコン（ｎ+ ａ−Ｓｉ）層６ｂをプラズマＣＶＤ
法（ＰＣＶＤ）等で連続成膜する。そして、アモルファ
スシリコン層をアイランド状にフォトリソグラフィー等
を用いてパターニングする。さらに、ＩＴＯ等の透明導
電膜を成膜し、電荷保持容量用下部電極３と一部がゲー
ト絶縁膜４を介して重畳するように画素電極７を形成す
る。さらに、スパッタ法等でＣｒ及びＡｌを成膜してパ
ターニングし、ソース電極線５ａ及びドレイン電極６ｄ
を形成する。その後、このソース電極線５ａ及びドレイ
ン電極６ｄをマスクとして、チャネル上の不要なリンド
ープアモルファスシリコン層６ｂをドライエッチング等
で除去する。最後に窒化シリコン（Ｓｉ3Ｎ4）等の保護
膜８を形成し、ＴＦＴアレイ基板が完成する。
図４について説明する。なお、図１はマトリックス型表
示装置のゲート信号入力端子から第１番目の画素電極ま
でを示す平面図、図２は図１におけるＡ−Ａ断面図、図
３は図１におけるＢ−Ｂ断面図、図４は図１におけるマ
トリックス型表示装置の等価回路図である。まず、透明
絶縁性基板１上にＣｒをスパッタ法等により成膜し、フ
ォトリソグララフィによりゲート電極線２ａ，２ｂ及び
ゲート信号入力端子９のパターンを形成する。その後、
第二層としてＩＴＯ（インジュウム・ティン・オキサイ
ド）等の透明電極材料を成膜し、次段あるいは前段のゲ
ート電極線２ａ，２ｂと一部分を重畳させて電荷保持容
量Ｃの下部透明電極３を形成する。このとき、ゲート信
号入力端子９と第１番目の画素電極７の間の一部をこの
透明電極材料の単層とし、パターン幅を狭くすることに
より、ゲート信号の遅延に必要な数ｋΩの抵抗層１０を
形成する。そして、ゲート絶縁膜４となる窒化シリコン
（Ｓｉ3Ｎ4）及び活性層であるノンドープアモルファス
シリコン（ｉ ａ−Ｓｉ）６ａ及びリンドープアモルフ
ァスシリコン（ｎ+ ａ−Ｓｉ）層６ｂをプラズマＣＶＤ
法（ＰＣＶＤ）等で連続成膜する。そして、アモルファ
スシリコン層をアイランド状にフォトリソグラフィー等
を用いてパターニングする。さらに、ＩＴＯ等の透明導
電膜を成膜し、電荷保持容量用下部電極３と一部がゲー
ト絶縁膜４を介して重畳するように画素電極７を形成す
る。さらに、スパッタ法等でＣｒ及びＡｌを成膜してパ
ターニングし、ソース電極線５ａ及びドレイン電極６ｄ
を形成する。その後、このソース電極線５ａ及びドレイ
ン電極６ｄをマスクとして、チャネル上の不要なリンド
ープアモルファスシリコン層６ｂをドライエッチング等
で除去する。最後に窒化シリコン（Ｓｉ3Ｎ4）等の保護
膜８を形成し、ＴＦＴアレイ基板が完成する。
【００１０】このように電荷保持容量用下部透明電極形
成材料を用いて、ゲート信号入力端子９と第１番目の画
素電極７との間の一部を単層で接続することにより、第
１番目の画素電極７のゲート信号遅延時間が５〜１０μ
ｓｅｃになるような数ｋΩの抵抗１０を形成することが
できる。これにより、ゲート電極線２ａ，２ｂを低抵抗
化することなく、図１０、図１１及び図１２に点線で示
すようにゲート信号の遅延時間の変化よる、ゲートーソ
ース間容量に起因するゲート信号ターンオフ時の突き抜
け電圧の変動を低減させることができる。しかも、この
抵抗１０は、マトリックス型表示装置を形成する材料で
形成されており、工程を何ら増加することなく形成する
ことが可能である。
成材料を用いて、ゲート信号入力端子９と第１番目の画
素電極７との間の一部を単層で接続することにより、第
１番目の画素電極７のゲート信号遅延時間が５〜１０μ
ｓｅｃになるような数ｋΩの抵抗１０を形成することが
できる。これにより、ゲート電極線２ａ，２ｂを低抵抗
化することなく、図１０、図１１及び図１２に点線で示
すようにゲート信号の遅延時間の変化よる、ゲートーソ
ース間容量に起因するゲート信号ターンオフ時の突き抜
け電圧の変動を低減させることができる。しかも、この
抵抗１０は、マトリックス型表示装置を形成する材料で
形成されており、工程を何ら増加することなく形成する
ことが可能である。
【００１１】実施例２． 図５及び図６は、画素電極７用の透明導電材料で抵抗１
０を形成した場合の実施例を示す。図において、ゲート
電極線２ａ，２ｂ及びゲート信号入力端子９上のゲート
絶縁膜４の一部をパーニング及びドライエッチング等で
除去したのち、画素電極用の透明導電膜を成膜し、画素
電極７を形成すると同時にゲート信号入力端子９と第１
番目のゲート電極線２ａを接続するようにゲート信号を
遅延させるための抵抗１０を形成する。これにより、電
荷保持容量下部電極３がゲート電極線２ａ，２ｂの一部
を延長することにより形成されている場合においても、
第１番目のゲート信号を遅延させるための抵抗１０を形
成することが可能となる。
０を形成した場合の実施例を示す。図において、ゲート
電極線２ａ，２ｂ及びゲート信号入力端子９上のゲート
絶縁膜４の一部をパーニング及びドライエッチング等で
除去したのち、画素電極用の透明導電膜を成膜し、画素
電極７を形成すると同時にゲート信号入力端子９と第１
番目のゲート電極線２ａを接続するようにゲート信号を
遅延させるための抵抗１０を形成する。これにより、電
荷保持容量下部電極３がゲート電極線２ａ，２ｂの一部
を延長することにより形成されている場合においても、
第１番目のゲート信号を遅延させるための抵抗１０を形
成することが可能となる。
【００１２】実施例３． 上記の実施例においては、いずれもゲート信号入力端子
９と第１番目のゲート電極線２ａ，２ｂとの間に抵抗体
を形成するように構成したが、図７、図８及び図９に示
すようにゲート電極線２ａ，２ｂ上にゲート絶縁膜４を
介してＩＴＯ等の共通導電膜を形成し、これらにより容
量１１を構成しても同様の作用効果を得ることができ
る。また、このとき、ゲート電極線２ａ，２ｂの入力端
に図１に示すような低抵抗体を形成しておいても何等問
題は生じない。
９と第１番目のゲート電極線２ａ，２ｂとの間に抵抗体
を形成するように構成したが、図７、図８及び図９に示
すようにゲート電極線２ａ，２ｂ上にゲート絶縁膜４を
介してＩＴＯ等の共通導電膜を形成し、これらにより容
量１１を構成しても同様の作用効果を得ることができ
る。また、このとき、ゲート電極線２ａ，２ｂの入力端
に図１に示すような低抵抗体を形成しておいても何等問
題は生じない。
【００１３】
【発明の効果】以上のように、この発明によれば、ゲー
ト信号入力端子から、第１番目の画素電極との間に抵抗
あるいは容量を形成することにより、ゲート信号に予め
遅延時間を与え、ゲート信号の遅延時間がゲート電極線
方向で異なることによるゲート信号ターンオフ時の突き
抜け電圧の差による輝度傾斜を低減させることができ、
マトリックス型表示装置における表示品質の向上に寄与
させることが可能となる。
ト信号入力端子から、第１番目の画素電極との間に抵抗
あるいは容量を形成することにより、ゲート信号に予め
遅延時間を与え、ゲート信号の遅延時間がゲート電極線
方向で異なることによるゲート信号ターンオフ時の突き
抜け電圧の差による輝度傾斜を低減させることができ、
マトリックス型表示装置における表示品質の向上に寄与
させることが可能となる。
【００１４】また、ゲート電極線材料をＣｒ単層膜で形
成させることができ、低抵抗化のためのＡｌ等による工
程の増加や歩留りの低下がなく、製造コストの低減化が
可能となるとともに、歩留りの向上に寄与させることが
できる。
成させることができ、低抵抗化のためのＡｌ等による工
程の増加や歩留りの低下がなく、製造コストの低減化が
可能となるとともに、歩留りの向上に寄与させることが
できる。
【図１】 この発明の一実施例であるマトリックス型表
示装置の要部を示す平面図である。
示装置の要部を示す平面図である。
【図２】 図１におけるＡ−Ａ断面図である。
【図３】 図１におけるＢ−Ｂ断面図である。
【図４】 図１におけるマトリックス型表示装置の等価
回路を示す回路図である。
回路を示す回路図である。
【図５】 この発明の第２の実施例によるマトリックス
型表示装置の要部構成を示す平面図である。
型表示装置の要部構成を示す平面図である。
【図６】 図５におけるＡ−Ａ断面図である。
【図７】 この発明の第３の実施例によるマトリックス
型表示装置の要部構成を示す平面図である。
型表示装置の要部構成を示す平面図である。
【図８】 図７におけるＡ−Ａ断面図である。
【図９】 図７におけるマトリックス型装置表示装置の
等価回路を示す回路図である。
等価回路を示す回路図である。
【図１０】 従来のマトリックス型表示装置の要部構成
を示す平面図である。
を示す平面図である。
【図１１】 図１０におけるＡ−Ａ断面図である。
【図１２】 図１０におけるマトリックス型装置表示装
置の等価回路を示す回路図である。
置の等価回路を示す回路図である。
【図１３】 ゲート信号遅延によるゲート信号ターンオ
フ時の突き抜け電圧の変化を説明する特性図である。
フ時の突き抜け電圧の変化を説明する特性図である。
【図１４】 ゲート信号遅延時間とゲート信号ターンオ
フ時の突き抜け電圧の関係を示す特性図である。
フ時の突き抜け電圧の関係を示す特性図である。
【図１５】 ゲート信号遅延時間とゲート信号ターンオ
フ時の突き抜け電圧の関係を示す特性図である。
フ時の突き抜け電圧の関係を示す特性図である。
１ 透明絶縁性基板 ２ａ，２ｂ ゲート電極線 ３ 下部透明電極 ４ ゲート絶縁膜 ５ａ，５ｂ ソース電極線 ６ スイッチング素子 ６ｄ ドレイン電極 ７ 画素電極 ８ 保護膜 ９ ゲート信号入力端子 １０ 抵抗 １１ 容量
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−198022（ＪＰ，Ａ) 特開 平３−56941（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500 G02F 1/133 550
Claims (1)
- 【請求項１】 透明な絶縁基板上に並設された複数のゲ
ート電極線、このゲート電極線に交差して形成された複
数のソース電極線、これらの二つの電極線の交差部に設
けられた複数の薄膜スイッチング素子、この薄膜スイッ
チング素子のドレイン電極に接続された透明導電膜から
なる複数の画素電極を有するマトリックス型表示装置に
おいて、上記ゲート電極線の入力端子と第１の電極部分
との間に、上記画素電極を形成する材料あるいは上記画
素電極との間で電荷容量を保持する透明電極を形成する
材料により抵抗を構成したマトリックス型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5874191A JP2947299B2 (ja) | 1991-03-22 | 1991-03-22 | マトリックス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5874191A JP2947299B2 (ja) | 1991-03-22 | 1991-03-22 | マトリックス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04313733A JPH04313733A (ja) | 1992-11-05 |
| JP2947299B2 true JP2947299B2 (ja) | 1999-09-13 |
Family
ID=13092952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5874191A Expired - Lifetime JP2947299B2 (ja) | 1991-03-22 | 1991-03-22 | マトリックス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2947299B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101392160B1 (ko) | 2006-08-25 | 2014-05-08 | 삼성디스플레이 주식회사 | 액정표시장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7652649B2 (en) * | 2005-06-15 | 2010-01-26 | Au Optronics Corporation | LCD device with improved optical performance |
| JP5727120B2 (ja) * | 2006-08-25 | 2015-06-03 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | 液晶表示装置 |
-
1991
- 1991-03-22 JP JP5874191A patent/JP2947299B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101392160B1 (ko) | 2006-08-25 | 2014-05-08 | 삼성디스플레이 주식회사 | 액정표시장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04313733A (ja) | 1992-11-05 |
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