JP3258768B2 - マトリックス型表示装置 - Google Patents
マトリックス型表示装置Info
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
Description
【０００１】
【産業上の利用分野】本発明は、マトリックス型表示装
置に関する。さらに詳しくは、ゲート信号線の抵抗増加
によって生じるゲート信号の遅延に起因する表示特性の
劣化を改善するマトリックス型表示装置に関する。
置に関する。さらに詳しくは、ゲート信号線の抵抗増加
によって生じるゲート信号の遅延に起因する表示特性の
劣化を改善するマトリックス型表示装置に関する。
【０００２】
【従来の技術】マトリックス型表示装置は、電極膜およ
び配向膜が形成された２枚の対向する透明絶縁性基板の
間隙に液晶などの表示材料が挟持され、この表示材料に
画素ごとに電圧が印加され、表示しうるように構成され
ている。前記基板の少なくとも一方の電極膜は、画素電
極として透明性導電膜によりマトリックス状に形成さ
れ、これらの画素電極ごとに選択的に電圧を印加するた
めの薄膜トランジスタ（以下、ＴＦＴという）などのス
イッチング素子や電荷を保持するため電荷保持容量が設
けられている。従来のマトリックス型表示装置のＴＦＴ
アレイ基板の構成として、図５および図６に示すものが
ある。図５は、従来のマトリックス型表示装置のＴＦＴ
アレイ基板の１画素分の平面図、図６は図５のマトリッ
クス型表示装置のVI−VI線の断面図である。
び配向膜が形成された２枚の対向する透明絶縁性基板の
間隙に液晶などの表示材料が挟持され、この表示材料に
画素ごとに電圧が印加され、表示しうるように構成され
ている。前記基板の少なくとも一方の電極膜は、画素電
極として透明性導電膜によりマトリックス状に形成さ
れ、これらの画素電極ごとに選択的に電圧を印加するた
めの薄膜トランジスタ（以下、ＴＦＴという）などのス
イッチング素子や電荷を保持するため電荷保持容量が設
けられている。従来のマトリックス型表示装置のＴＦＴ
アレイ基板の構成として、図５および図６に示すものが
ある。図５は、従来のマトリックス型表示装置のＴＦＴ
アレイ基板の１画素分の平面図、図６は図５のマトリッ
クス型表示装置のVI−VI線の断面図である。
【０００３】図５〜６において、１はソース電極線、２
はゲート電極、３はゲート信号線、４はゲート絶縁膜、
５はノンドープアモルファスシリコン層、６はエッチン
グストッパ、７はリンドープアモルファスシリコン層、
８はドレイン電極、９はドレイン電極に接続された透明
導電膜からなる画素電極、10は保護膜、11は電荷保持容
量絶縁膜、12は電荷保持容量電極、30は透明絶縁基板で
ある。
はゲート電極、３はゲート信号線、４はゲート絶縁膜、
５はノンドープアモルファスシリコン層、６はエッチン
グストッパ、７はリンドープアモルファスシリコン層、
８はドレイン電極、９はドレイン電極に接続された透明
導電膜からなる画素電極、10は保護膜、11は電荷保持容
量絶縁膜、12は電荷保持容量電極、30は透明絶縁基板で
ある。
【０００４】このようなＴＦＴアレイ基板はつぎのよう
な工程により製造される。まず透明絶縁基板30にクロム
などで電荷保持容量電極12を島状に形成する。つぎに電
荷保持容量絶縁膜11を形成し、この膜中に後に形成する
ゲート電極２およびゲート信号線３と電気的導通を取る
ためのコンタクトホール11ａをエッチングなどにより形
成する。そののちゲート電極２およびゲート信号線３を
形成し、ついで画素電極９を形成する。そしてゲート絶
縁膜４、および機能層としてノンドープアモルファスシ
リコン層５およびリンドープアモルファスシリコン層７
を形成し、パターン加工をする。そして、ソース電極線
１およびドレイン電極８を形成することによりＴＦＴを
形成し、このＴＦＴと画素電極９によりＴＦＴアレイを
構成する。また前記ＴＦＴアレイ基板では次段のゲート
信号線３と接続された電荷保持容量電極12と画素電極９
とがをゲート絶縁膜４を挟持するように、画素電極９を
重畳させることにより、電荷保持容量を形成している。
な工程により製造される。まず透明絶縁基板30にクロム
などで電荷保持容量電極12を島状に形成する。つぎに電
荷保持容量絶縁膜11を形成し、この膜中に後に形成する
ゲート電極２およびゲート信号線３と電気的導通を取る
ためのコンタクトホール11ａをエッチングなどにより形
成する。そののちゲート電極２およびゲート信号線３を
形成し、ついで画素電極９を形成する。そしてゲート絶
縁膜４、および機能層としてノンドープアモルファスシ
リコン層５およびリンドープアモルファスシリコン層７
を形成し、パターン加工をする。そして、ソース電極線
１およびドレイン電極８を形成することによりＴＦＴを
形成し、このＴＦＴと画素電極９によりＴＦＴアレイを
構成する。また前記ＴＦＴアレイ基板では次段のゲート
信号線３と接続された電荷保持容量電極12と画素電極９
とがをゲート絶縁膜４を挟持するように、画素電極９を
重畳させることにより、電荷保持容量を形成している。
【０００５】このように構成されるＴＦＴアレイ基板と
カラーフィルタや透明導電膜などを有する対向電極基板
とのあいだに液晶材料などの表示材料を挟持して対向さ
せることによりマトリックス型表示装置が構成される。
カラーフィルタや透明導電膜などを有する対向電極基板
とのあいだに液晶材料などの表示材料を挟持して対向さ
せることによりマトリックス型表示装置が構成される。
【０００６】
【発明が解決しようとする課題】従来のマトリックス型
表示装置では、画素のＯＮ動作を行うばあい、ゲート信
号線を通して各画素に形成されたゲート電極に電圧が印
加される。しかし、ゲート信号線には電荷保持特性を改
善させるために電荷保持容量が接続されているため、ゲ
ート信号線の容量が大きくなり、ゲート信号線の入力端
に近い画素に印加されるゲート信号に対し、ゲート信号
線終端に近くに位置する画素に印加されるゲート信号の
遅延が発生する。このゲート信号の遅延により、画素電
極に印加される電圧が規定値に達せず表示品位を低下さ
せる原因になっている。
表示装置では、画素のＯＮ動作を行うばあい、ゲート信
号線を通して各画素に形成されたゲート電極に電圧が印
加される。しかし、ゲート信号線には電荷保持特性を改
善させるために電荷保持容量が接続されているため、ゲ
ート信号線の容量が大きくなり、ゲート信号線の入力端
に近い画素に印加されるゲート信号に対し、ゲート信号
線終端に近くに位置する画素に印加されるゲート信号の
遅延が発生する。このゲート信号の遅延により、画素電
極に印加される電圧が規定値に達せず表示品位を低下さ
せる原因になっている。
【０００７】また、従来のマトリックス型表示装置で
は、ゲート信号線とソース信号線の交差部に絶縁体とし
てゲート絶縁膜のみが存在しているだけであるため、こ
の交差部のゲート絶縁膜に不良が生じると、ゲート信号
線とソース信号線のあいだに電気的リークが発生し表示
不良になる。したがって歩留りを向上させることが困難
である。
は、ゲート信号線とソース信号線の交差部に絶縁体とし
てゲート絶縁膜のみが存在しているだけであるため、こ
の交差部のゲート絶縁膜に不良が生じると、ゲート信号
線とソース信号線のあいだに電気的リークが発生し表示
不良になる。したがって歩留りを向上させることが困難
である。
【０００８】本発明は、かかる問題を解決するためにな
されたもので、ゲート信号遅延の発生を抑え、かつ、ゲ
ート信号線とソース信号線間の短絡を防止することがで
きるマトリックス型表示装置を提供することを目的とす
る。
されたもので、ゲート信号遅延の発生を抑え、かつ、ゲ
ート信号線とソース信号線間の短絡を防止することがで
きるマトリックス型表示装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明のマトリックス型
表示装置は、透明の絶縁基板上にマトリックス状に配設
された複数個の各画素用の薄膜トランジスタと、横（ま
たは縦）方向に並んだ前記薄膜トランジスタのゲート電
極を連結したゲート信号線と、縦（または横）方向に並
んだ前記薄膜トランジスタのソース（またはドレイン）
電極を連結したソース電極線と、前記薄膜トランジスタ
のドレイン（またはソース）電極に接続された透明導電
膜からなる画素電極と、該画素電極と容量性結合せしめ
るように誘電体膜を介して設けられた電荷保持容量電極
と、前記ゲート信号線が連結している各画素の該電荷保
持容量電極を連結する導電性配線とからなり、該導電性
配線と前記ゲート信号線とは前記誘電体膜を介して重畳
し、かつ該誘電体膜に設けられたコンタクトホールを介
して前記導電性配線と前記ゲート信号線とが電気的に接
続されている。
表示装置は、透明の絶縁基板上にマトリックス状に配設
された複数個の各画素用の薄膜トランジスタと、横（ま
たは縦）方向に並んだ前記薄膜トランジスタのゲート電
極を連結したゲート信号線と、縦（または横）方向に並
んだ前記薄膜トランジスタのソース（またはドレイン）
電極を連結したソース電極線と、前記薄膜トランジスタ
のドレイン（またはソース）電極に接続された透明導電
膜からなる画素電極と、該画素電極と容量性結合せしめ
るように誘電体膜を介して設けられた電荷保持容量電極
と、前記ゲート信号線が連結している各画素の該電荷保
持容量電極を連結する導電性配線とからなり、該導電性
配線と前記ゲート信号線とは前記誘電体膜を介して重畳
し、かつ該誘電体膜に設けられたコンタクトホールを介
して前記導電性配線と前記ゲート信号線とが電気的に接
続されている。
【００１０】また、前記導電性配線が前記電荷保持容量
電極と一体に形成され、前記ゲート信号線は前記誘電体
膜を介して前記導電性配線上に形成されているのが好ま
しい。
電極と一体に形成され、前記ゲート信号線は前記誘電体
膜を介して前記導電性配線上に形成されているのが好ま
しい。
【００１１】また、請求項３記載の発明のマトリックス
型表示装置は、透明の絶縁基板上にマトリックス状に配
設された複数個の各画素用の薄膜トランジスタと、横
（または縦）方向に並んだ前記薄膜トランジスタのゲー
ト電極に電気的に接続されたゲート信号線と、縦（また
は横）方向に並んだ前記薄膜トランジスタのソース（ま
たはドレイン）電極を連結したソース電極線と、前記薄
膜トランジスタのドレイン（またはソース）電極に接続
された透明導電膜からなる画素電極と、該画素電極と容
量性結合せしめるように誘電体膜を介して設けられた電
荷保持容量電極と、前記ゲート信号線に沿って並ぶ各画
素の該電荷保持容量電極を連結する導電性配線とからな
り、前記ゲート信号線はソース電極線と交差しないよう
に各画素ごとに分離され、かつ、前記導電性配線と前記
分離されたゲート信号線のそれぞれとが電気的に接続さ
れている。
型表示装置は、透明の絶縁基板上にマトリックス状に配
設された複数個の各画素用の薄膜トランジスタと、横
（または縦）方向に並んだ前記薄膜トランジスタのゲー
ト電極に電気的に接続されたゲート信号線と、縦（また
は横）方向に並んだ前記薄膜トランジスタのソース（ま
たはドレイン）電極を連結したソース電極線と、前記薄
膜トランジスタのドレイン（またはソース）電極に接続
された透明導電膜からなる画素電極と、該画素電極と容
量性結合せしめるように誘電体膜を介して設けられた電
荷保持容量電極と、前記ゲート信号線に沿って並ぶ各画
素の該電荷保持容量電極を連結する導電性配線とからな
り、前記ゲート信号線はソース電極線と交差しないよう
に各画素ごとに分離され、かつ、前記導電性配線と前記
分離されたゲート信号線のそれぞれとが電気的に接続さ
れている。
【００１２】また、前記導電性配線が前記電荷保持容量
電極と一体に形成され、該導電性配線上に前記誘電体膜
を介して各画素ごとに分離されたゲート信号線が形成さ
れ、該誘電体膜に設けられたコンタクトホールを介して
前記導電性配線と各画素ごとのゲート信号線のそれぞれ
とが電気的に接続されているのが好ましい。
電極と一体に形成され、該導電性配線上に前記誘電体膜
を介して各画素ごとに分離されたゲート信号線が形成さ
れ、該誘電体膜に設けられたコンタクトホールを介して
前記導電性配線と各画素ごとのゲート信号線のそれぞれ
とが電気的に接続されているのが好ましい。
【００１３】
【作用】本発明のマトリックス型表示装置によれば、電
荷保持容量電極を連結する導電性配線を形成し、導電性
配線とゲート信号線あるいはゲート電極とのあいだで電
気的導通をとっているため、ゲート信号線の容量が小さ
くなり、ゲート信号線の終端近くでも、ゲート信号の遅
延は生じず、すべての画素に規定の電圧が印加され、表
示品位を高く維持できる。
荷保持容量電極を連結する導電性配線を形成し、導電性
配線とゲート信号線あるいはゲート電極とのあいだで電
気的導通をとっているため、ゲート信号線の容量が小さ
くなり、ゲート信号線の終端近くでも、ゲート信号の遅
延は生じず、すべての画素に規定の電圧が印加され、表
示品位を高く維持できる。
【００１４】また、請求項３記載の発明のマトリックス
型表示装置によればソース電極線との交差しない様にゲ
ート信号線が断続的に形成されているため、ゲート信号
線とソース電極線との短絡は生じえない。また、ゲート
信号線は電荷保持容量電極と接続された導電性配線と導
通がとられ、ゲート信号線と導電性配線とで信号が送ら
れているため、ゲート信号線の容量は小さく、信号遅延
が生じないと共に、ソース信号線との交差部は導電性配
線と交差するのみで、しかも、導電性配線とソース電極
線とのあいだにはゲート絶縁膜のほかに電荷保持容量絶
縁膜も介在されているため、絶縁が充分行われ、交差部
における短絡を防止する。
型表示装置によればソース電極線との交差しない様にゲ
ート信号線が断続的に形成されているため、ゲート信号
線とソース電極線との短絡は生じえない。また、ゲート
信号線は電荷保持容量電極と接続された導電性配線と導
通がとられ、ゲート信号線と導電性配線とで信号が送ら
れているため、ゲート信号線の容量は小さく、信号遅延
が生じないと共に、ソース信号線との交差部は導電性配
線と交差するのみで、しかも、導電性配線とソース電極
線とのあいだにはゲート絶縁膜のほかに電荷保持容量絶
縁膜も介在されているため、絶縁が充分行われ、交差部
における短絡を防止する。
【００１５】
［実施例１］つぎに、本発明の一実施例を図面を参照し
ながら説明する。図１は本発明のマトリックス型表示装
置の実施例１のＴＦＴアレイ基板の１画素分を示す平面
図、図２は図１のマトリックス型表示装置のII−II線断
面図である。
ながら説明する。図１は本発明のマトリックス型表示装
置の実施例１のＴＦＴアレイ基板の１画素分を示す平面
図、図２は図１のマトリックス型表示装置のII−II線断
面図である。
【００１６】図１〜２において、１はソース電極線、２
はゲート電極、３はゲート信号線、４はゲート絶縁膜、
５はノンドープアモルファスシリコン層、６はエッチン
グストッパ、７はリンドープアモルファスシリコン層、
８はドレイン電極、９はドレイン電極に接続される画素
電極、10は保護膜、11は電荷保持容量絶縁膜、12は電荷
保持容量用電極、30は透明絶縁基板である。
はゲート電極、３はゲート信号線、４はゲート絶縁膜、
５はノンドープアモルファスシリコン層、６はエッチン
グストッパ、７はリンドープアモルファスシリコン層、
８はドレイン電極、９はドレイン電極に接続される画素
電極、10は保護膜、11は電荷保持容量絶縁膜、12は電荷
保持容量用電極、30は透明絶縁基板である。
【００１７】図１のＴＦＴアレイ基板は、ゲート信号線
３に沿って電荷保持容量絶縁膜11の下層に新たに電荷保
持容量電極12間を電気的接続するための導電性配線13を
設けたことに特徴がある。また、前記導電性配線13とゲ
ート信号線３は、電荷保持容量絶縁膜11に複数個設けら
れたコンタクトホール11ｂを通して電気的に接続されて
いる。したがって、ゲート信号はゲート信号線３および
導電性配線13に分かれて流れるため、配線抵抗は低減
し、ゲート信号遅延の発生を軽減する。
３に沿って電荷保持容量絶縁膜11の下層に新たに電荷保
持容量電極12間を電気的接続するための導電性配線13を
設けたことに特徴がある。また、前記導電性配線13とゲ
ート信号線３は、電荷保持容量絶縁膜11に複数個設けら
れたコンタクトホール11ｂを通して電気的に接続されて
いる。したがって、ゲート信号はゲート信号線３および
導電性配線13に分かれて流れるため、配線抵抗は低減
し、ゲート信号遅延の発生を軽減する。
【００１８】このようなＴＦＴアレイ基板はつぎのよう
な工程によって製造される。まず、透明絶縁性基板30上
にクロムなどにより電荷保持容量用電極12を形成する。
つぎに、この電荷保持容量用電極12を連結する導電性配
線13を形成する。
な工程によって製造される。まず、透明絶縁性基板30上
にクロムなどにより電荷保持容量用電極12を形成する。
つぎに、この電荷保持容量用電極12を連結する導電性配
線13を形成する。
【００１９】本実施例においては、電荷保持容量電極12
とそれを連結する導電性配線13を形成する工程は別工程
としたが、同一工程により一体形成することにより、工
程数を増加することなく容易に形成できる。
とそれを連結する導電性配線13を形成する工程は別工程
としたが、同一工程により一体形成することにより、工
程数を増加することなく容易に形成できる。
【００２０】つぎに、電荷保持容量誘電体膜11としてＣ
ＶＤ法やスパッタリング法などによりＴａ2Ｏ5などを成
膜し、この膜に電荷保持容量電極12とあとに形成するゲ
ート信号線３とのあいだに導通を取るためのコンタクト
ホール11ｂを形成する。さらに、たとえばクロムやアル
ミニウムなどからなるゲート電極２およびゲート信号線
３を形成するが、このときゲート信号線３またはゲート
電極２は前記の電荷保持容量絶縁膜11中のコンタクトホ
ール11ｂを通じ電荷保持容量電極12と電気的に接続され
ている。そして、ＩＴＯなどの透明電極材料により画素
電極９を形成するがこのとき画素電極９は電荷保持容量
電極12の一部と電荷保持容量絶縁膜11を介して重畳する
ように形成し、電荷保持容量を構成する。
ＶＤ法やスパッタリング法などによりＴａ2Ｏ5などを成
膜し、この膜に電荷保持容量電極12とあとに形成するゲ
ート信号線３とのあいだに導通を取るためのコンタクト
ホール11ｂを形成する。さらに、たとえばクロムやアル
ミニウムなどからなるゲート電極２およびゲート信号線
３を形成するが、このときゲート信号線３またはゲート
電極２は前記の電荷保持容量絶縁膜11中のコンタクトホ
ール11ｂを通じ電荷保持容量電極12と電気的に接続され
ている。そして、ＩＴＯなどの透明電極材料により画素
電極９を形成するがこのとき画素電極９は電荷保持容量
電極12の一部と電荷保持容量絶縁膜11を介して重畳する
ように形成し、電荷保持容量を構成する。
【００２１】前記コンタクトホール11ｂはゲート信号線
３に沿って適宜形成されればよいが、ゲート信号線３の
両端に形成されれば基板端部のＴＦＴにも遅延なく信号
を送ることができる。
３に沿って適宜形成されればよいが、ゲート信号線３の
両端に形成されれば基板端部のＴＦＴにも遅延なく信号
を送ることができる。
【００２２】さらに、ゲート絶縁膜４となるＳｉ3Ｎ4お
よびノンドープアモルファスシリコン（ｉ−ａ−Ｓｉ）
層５、さらにＳｉ3Ｎ4などからなるエッチングストッパ
６をプラズマＣＶＤ法などで連続成膜したのち、エッチ
ングストッパ６をパターニングする。このパターニング
の際に、のちに形成されるドープアモルファスシリコン
層７と下層のノンドープアモルファスシリコン層５とを
導通させるためにエッチングストッパ６にコンタクトホ
ールを形成しておく。
よびノンドープアモルファスシリコン（ｉ−ａ−Ｓｉ）
層５、さらにＳｉ3Ｎ4などからなるエッチングストッパ
６をプラズマＣＶＤ法などで連続成膜したのち、エッチ
ングストッパ６をパターニングする。このパターニング
の際に、のちに形成されるドープアモルファスシリコン
層７と下層のノンドープアモルファスシリコン層５とを
導通させるためにエッチングストッパ６にコンタクトホ
ールを形成しておく。
【００２３】つぎにリンドープアモルファスシリコン層
７を形成したのち、パターン加工により画素電極９とド
レイン電極８とのコンタクトホール14を形成する。
７を形成したのち、パターン加工により画素電極９とド
レイン電極８とのコンタクトホール14を形成する。
【００２４】さらに、スパッタ法などによりソース電極
線１およびドレイン電極線８を形成するためのクロムお
よびアルミニウムを成膜しパターニングする。さらに、
このソース電極線１およびドレイン電極線８をマスクと
して不要な前記アモルファスシリコン層５、７を除去す
る。最後にＳｉ3Ｎ4などの保護膜10を基板全面に形成
し、ＴＦＴアレイ基板が完成する。この基板とカラーフ
ィルタや透明導電膜などを有する対向電極基板とのあい
だに液晶材料などの表示材料を挟持して対向させること
によりマトリックス型表示装置が構成される。
線１およびドレイン電極線８を形成するためのクロムお
よびアルミニウムを成膜しパターニングする。さらに、
このソース電極線１およびドレイン電極線８をマスクと
して不要な前記アモルファスシリコン層５、７を除去す
る。最後にＳｉ3Ｎ4などの保護膜10を基板全面に形成
し、ＴＦＴアレイ基板が完成する。この基板とカラーフ
ィルタや透明導電膜などを有する対向電極基板とのあい
だに液晶材料などの表示材料を挟持して対向させること
によりマトリックス型表示装置が構成される。
【００２５】［実施例２］つぎに、図３および図４を参
照しながら本発明のマトリックス型表示装置の第２の実
施例を説明する。図３は本実施例２によるマトリックス
型表示装置のＴＦＴアレイ基板の１画素分の平面図、図
４は図３のマトリックス表示装置のIV−IV線断面図であ
る。
照しながら本発明のマトリックス型表示装置の第２の実
施例を説明する。図３は本実施例２によるマトリックス
型表示装置のＴＦＴアレイ基板の１画素分の平面図、図
４は図３のマトリックス表示装置のIV−IV線断面図であ
る。
【００２６】図３〜４において、符号は実施例１と同じ
部分を示す。本実施例２のＴＦＴアレイ基板は、前記実
施例１のＴＦＴアレイ基板とゲート信号線３が異なるの
みで他の構成は同一である。本実施例２では、ゲート信
号線３はソース電極線１近傍で切断されて形成されてお
り、ソース電極線１と交差しないように設けられている
ことに特徴がある。
部分を示す。本実施例２のＴＦＴアレイ基板は、前記実
施例１のＴＦＴアレイ基板とゲート信号線３が異なるの
みで他の構成は同一である。本実施例２では、ゲート信
号線３はソース電極線１近傍で切断されて形成されてお
り、ソース電極線１と交差しないように設けられている
ことに特徴がある。
【００２７】したがって、ソース電極線１と導電性配線
13との交差部はあいだに形成されるゲート絶縁膜４およ
び電荷保持容量絶縁膜11により、ソース電極線１と導電
性配線13とのあいだの絶縁性を向上させることができ
る。その結果、ソース電極線１およびゲート信号線３の
交差部における短絡を防止することができる。
13との交差部はあいだに形成されるゲート絶縁膜４およ
び電荷保持容量絶縁膜11により、ソース電極線１と導電
性配線13とのあいだの絶縁性を向上させることができ
る。その結果、ソース電極線１およびゲート信号線３の
交差部における短絡を防止することができる。
【００２８】一方、ソース電極線１を挟んで両側に対向
するゲート信号線３は導電性配線13を介して電気的接続
されているため実施例１と同様に各画素にゲート信号を
伝達することができ、ゲート信号遅延の発生を軽減する
ことができる。
するゲート信号線３は導電性配線13を介して電気的接続
されているため実施例１と同様に各画素にゲート信号を
伝達することができ、ゲート信号遅延の発生を軽減する
ことができる。
【００２９】このようなＴＦＴアレイ基板はつぎのよう
なプロセスによって製造される。まず、透明絶縁性基板
30上にクロムなどにより電荷保持容量用電極12を形成す
る。つぎに、この電荷保持容量用電極12を連結する導電
性配線13を形成する。
なプロセスによって製造される。まず、透明絶縁性基板
30上にクロムなどにより電荷保持容量用電極12を形成す
る。つぎに、この電荷保持容量用電極12を連結する導電
性配線13を形成する。
【００３０】本実施例においては、電荷保持容量用電極
12とそれを連結する配線を形成する工程は別工程の例を
示したが、導電性配線13と電荷保持容量用電極12を同一
工程により一体形成すれば、工程数を増加することなく
容易に形成できる。
12とそれを連結する配線を形成する工程は別工程の例を
示したが、導電性配線13と電荷保持容量用電極12を同一
工程により一体形成すれば、工程数を増加することなく
容易に形成できる。
【００３１】つぎに電荷保持容量用誘電体膜11としてＴ
ａ2Ｏ5などを成膜し、導電性配線13上のこの誘電体膜に
導電性配線13とあとで形成するゲート信号線３とのあい
だに導通を取るためのコンタクトホール11ｂを形成す
る。つぎにフォトリソグラフィ工程によるパターニング
によりゲート電極２およびゲート信号線３を形成する。
このときゲート信号線３はあとで形成するソース電極線
１と交差部を有しないように、かつ、前記コンタクトホ
ール11ｂを通じ導電性配線13と導通するように形成す
る。そして、ＩＴＯなどの透明電極材料により画素電極
９を形成するが、このとき画素電極９は電荷保持容量用
電極12の一部と電荷保持容量用絶縁膜11を介して重畳す
るように形成する。
ａ2Ｏ5などを成膜し、導電性配線13上のこの誘電体膜に
導電性配線13とあとで形成するゲート信号線３とのあい
だに導通を取るためのコンタクトホール11ｂを形成す
る。つぎにフォトリソグラフィ工程によるパターニング
によりゲート電極２およびゲート信号線３を形成する。
このときゲート信号線３はあとで形成するソース電極線
１と交差部を有しないように、かつ、前記コンタクトホ
ール11ｂを通じ導電性配線13と導通するように形成す
る。そして、ＩＴＯなどの透明電極材料により画素電極
９を形成するが、このとき画素電極９は電荷保持容量用
電極12の一部と電荷保持容量用絶縁膜11を介して重畳す
るように形成する。
【００３２】前記コンタクトホール11ｂはゲート信号線
３に沿って適宜形成されればよいが、各画素ごとにゲー
ト信号線３の両端または一端のみに形成されれば基板端
部のＴＦＴに遅延なく信号を送ることができる。
３に沿って適宜形成されればよいが、各画素ごとにゲー
ト信号線３の両端または一端のみに形成されれば基板端
部のＴＦＴに遅延なく信号を送ることができる。
【００３３】さらに、ゲート絶縁膜４となるＳｉ3Ｎ4お
よびノンドープアモルファスシリコン（ｉ−ａ−Ｓｉ）
層５、Ｓｉ3Ｎ4などのエッチングストッパ６をプラズマ
ＣＶＤ法などで連続成膜したのち、エッチングストッパ
６をパターニングする。
よびノンドープアモルファスシリコン（ｉ−ａ−Ｓｉ）
層５、Ｓｉ3Ｎ4などのエッチングストッパ６をプラズマ
ＣＶＤ法などで連続成膜したのち、エッチングストッパ
６をパターニングする。
【００３４】つぎにリンドープアモルファスシリコン層
７を形成したのち、パターン加工により画素電極９とド
レイン電極８とのコンタクトホール14を形成する。
７を形成したのち、パターン加工により画素電極９とド
レイン電極８とのコンタクトホール14を形成する。
【００３５】さらに、スパッタ法などによりソース電極
線１およびドレイン電極８を形成するためのクロムおよ
びアルミニウムを成膜しパターニングする。さらに、こ
のソース電極線１およびドレイン電極８をマスクとして
不要な前記アモルファスシリコン層５、７を除去する。
最後にＳｉ3Ｎ4などの保護膜10を形成し、ＴＦＴアレイ
基板が完成する。この基板とカラーフィルタや透明導電
膜などを有する対向電極基板とのあいだに液晶材料など
の表示材料を挟持して対向させることによりマトリック
ス型表示装置が構成される。
線１およびドレイン電極８を形成するためのクロムおよ
びアルミニウムを成膜しパターニングする。さらに、こ
のソース電極線１およびドレイン電極８をマスクとして
不要な前記アモルファスシリコン層５、７を除去する。
最後にＳｉ3Ｎ4などの保護膜10を形成し、ＴＦＴアレイ
基板が完成する。この基板とカラーフィルタや透明導電
膜などを有する対向電極基板とのあいだに液晶材料など
の表示材料を挟持して対向させることによりマトリック
ス型表示装置が構成される。
【００３６】
【発明の効果】以上のように本発明によれば、各画素の
電荷保持容量用電極間を連結し、かつ、ゲート信号線と
は誘電体膜を介して重畳するとともに該誘電体膜に設け
られたコンタクトホールを介して該ゲート信号線と電気
的に接続される導電性配線を形成しているため、ゲート
信号を伝達する配線部の抵抗が低減され、ゲート信号遅
延が大幅に減少する。その結果表示装置の表示品位を高
度に維持できる。
電荷保持容量用電極間を連結し、かつ、ゲート信号線と
は誘電体膜を介して重畳するとともに該誘電体膜に設け
られたコンタクトホールを介して該ゲート信号線と電気
的に接続される導電性配線を形成しているため、ゲート
信号を伝達する配線部の抵抗が低減され、ゲート信号遅
延が大幅に減少する。その結果表示装置の表示品位を高
度に維持できる。
【００３７】また、ゲート信号線をソース電極線と交差
部を有しないように断続的に形成し、前記導電性配線と
電気的導通を有するように構成することにより、ゲート
信号線とソース電極線とは直接には交差せず、ゲート絶
縁膜と電荷保持容量用絶縁膜の多層構造を介してソース
電極線と導電性配線とが交差するのみで、ソース電極線
とゲート信号線間の短絡を防止することができる。しか
も、ゲート信号線と導電性配線とで信号を送信できるた
め、前述と同様ゲート信号の遅延を防止でき、高い表示
品位の表示装置がえられる。
部を有しないように断続的に形成し、前記導電性配線と
電気的導通を有するように構成することにより、ゲート
信号線とソース電極線とは直接には交差せず、ゲート絶
縁膜と電荷保持容量用絶縁膜の多層構造を介してソース
電極線と導電性配線とが交差するのみで、ソース電極線
とゲート信号線間の短絡を防止することができる。しか
も、ゲート信号線と導電性配線とで信号を送信できるた
め、前述と同様ゲート信号の遅延を防止でき、高い表示
品位の表示装置がえられる。
【図１】本発明のマトリックス型表示装置の実施例１の
ＴＦＴアレイ基板の１画素分を示す平面図である。
ＴＦＴアレイ基板の１画素分を示す平面図である。
【図２】図１のマトリックス型表示装置のII−II線断面
図である。
図である。
【図３】本発明のマトリックス型表示装置の実施例２の
ＴＦＴアレイ基板の１画素分を示す平面図である。
ＴＦＴアレイ基板の１画素分を示す平面図である。
【図４】図３のマトリックス型表示装置のIV−IV線断面
図である。
図である。
【図５】従来のマトリックス型表示装置のＴＦＴアレイ
基板の１画素分の平面図である。
基板の１画素分の平面図である。
【図６】図５のマトリックス型表示装置のVI−VI線断面
図である。
図である。
１ ソース電極線 ２ ゲート電極 ３ ゲート信号線 ８ ドレイン電極 ９ 画素電極 12 電荷保持容量電極 13 導電性配線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−289106（ＪＰ，Ａ) 特開 平３−175486（ＪＰ，Ａ) 特開 平５−107559（ＪＰ，Ａ) 特開 平４−83232（ＪＰ，Ａ) 特開 平２−277027（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G09F 9/30 338 H01L 29/786
Claims (4)
- 【請求項１】 透明の絶縁基板上にマトリックス状に配
設された複数個の各画素用の薄膜トランジスタと、横
（または縦）方向に並んだ前記薄膜トランジスタのゲー
ト電極を連結したゲート信号線と、縦（または横）方向
に並んだ前記薄膜トランジスタのソース（またはドレイ
ン）電極を連結したソース電極線と、前記薄膜トランジ
スタのドレイン（またはソース）電極に接続された透明
導電膜からなる画素電極と、該画素電極と容量性結合せ
しめるように誘電体膜を介して設けられた電荷保持容量
電極と、前記ゲート信号線が連結している各画素の該電
荷保持容量電極を連結する導電性配線とからなり、該導
電性配線と前記ゲート信号線とは前記誘電体膜を介して
重畳し、かつ該誘電体膜に設けられたコンタクトホール
を介して前記導電性配線と前記ゲート信号線とが電気的
に接続されてなるマトリックス型表示装置。 - 【請求項２】 前記導電性配線が前記電荷保持容量電極
と一体に形成され、前記ゲート信号線は前記誘電体膜を
介して前記導電性配線上に形成されてなる請求項１記載
のマトリックス型表示装置。 - 【請求項３】 透明の絶縁基板上にマトリックス状に配
設された複数個の各画素用の薄膜トランジスタと、横
（または縦）方向に並んだ前記薄膜トランジスタのゲー
ト電極に電気的に接続されたゲート信号線と、縦（また
は横）方向に並んだ前記薄膜トランジスタのソース（ま
たはドレイン）電極を連結したソース電極線と、前記薄
膜トランジスタのドレイン（またはソース）電極に接続
された透明導電膜からなる画素電極と、該画素電極と容
量性結合せしめるように誘電体膜を介して設けられた電
荷保持容量電極と、前記ゲート信号線に沿って並ぶ各画
素の該電荷保持容量電極を連結する導電性配線とからな
り、前記ゲート信号線はソース電極線と交差しないよう
に各画素ごとに分離され、かつ、前記導電性配線と前記
分離されたゲート信号線のそれぞれとが電気的に接続さ
れてなるマトリックス型表示装置。 - 【請求項４】 前記導電性配線が前記電荷保持容量電極
と一体に形成され、該導電性配線上に前記誘電体膜を介
して各画素ごとに分離されたゲート信号線が形成され、
該誘電体膜に設けられたコンタクトホールを介して前記
導電性配線と各画素ごとのゲート信号線のそれぞれとが
電気的に接続されてなる請求項３記載のマトリックス型
表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15041193A JP3258768B2 (ja) | 1993-06-22 | 1993-06-22 | マトリックス型表示装置 |
| US08/263,084 US5424857A (en) | 1993-06-22 | 1994-06-21 | Matrix-type display apparatus with conductor wire interconnecting capacitor electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15041193A JP3258768B2 (ja) | 1993-06-22 | 1993-06-22 | マトリックス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0720489A JPH0720489A (ja) | 1995-01-24 |
| JP3258768B2 true JP3258768B2 (ja) | 2002-02-18 |
Family
ID=15496366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15041193A Expired - Fee Related JP3258768B2 (ja) | 1993-06-22 | 1993-06-22 | マトリックス型表示装置 |
Country Status (2)
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|---|---|
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| US6693681B1 (en) | 1992-04-28 | 2004-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| KR950029830A (ko) | 1994-04-19 | 1995-11-24 | 가네꼬 히사시 | 액정 디스플레이 셀 |
| US5557534A (en) * | 1995-01-03 | 1996-09-17 | Xerox Corporation | Forming array with metal scan lines to control semiconductor gate lines |
| US5600155A (en) * | 1995-01-03 | 1997-02-04 | Xerox Corporation | Array with metal scan lines controlling semiconductor gate lines |
| KR0156202B1 (ko) * | 1995-08-22 | 1998-11-16 | 구자홍 | 액정표시장치 및 그 제조방법 |
| KR0182014B1 (ko) * | 1995-08-23 | 1999-05-01 | 김광호 | 액정 표시 장치용 박막트랜지스터 기판 |
| US5657101A (en) * | 1995-12-15 | 1997-08-12 | Industrial Technology Research Institute | LCD having a thin film capacitor with two lower capacitor electrodes and a pixel electrode serving as an upper electrode |
| KR0165370B1 (ko) | 1995-12-22 | 1999-02-01 | 김광호 | 차아지 업에 의한 반도체장치의 손상을 방지하는 방법 |
| WO1998043277A2 (de) * | 1997-03-21 | 1998-10-01 | Patent-Treuhand-Gesellschaft für elektrische Glühlampen mbH | Flachleuchtstofflampe für die hintergrundbeleuchtung und flüssigkristallanzeige-vorrichtung mit dieser flachleuchtstofflampe |
| JP3969510B2 (ja) * | 1998-08-31 | 2007-09-05 | エルジー フィリップス エルシーディー カンパニー リミテッド | 薄膜トランジスタアレイ基板および液晶表示装置 |
| JP2002040486A (ja) * | 2000-05-19 | 2002-02-06 | Seiko Epson Corp | 電気光学装置、その製造方法および電子機器 |
| US6731572B2 (en) * | 2001-04-12 | 2004-05-04 | Samsung Electronics Co., Ltd. | Optical pickup actuator, optical pickup employing the optical pickup actuator, and optical recording and/or reproducing apparatus employing the optical pickup |
| KR100848554B1 (ko) * | 2001-12-31 | 2008-07-25 | 엘지디스플레이 주식회사 | 액정표시소자 |
| US7045861B2 (en) | 2002-03-26 | 2006-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device, liquid-crystal display device and method for manufacturing same |
| JP4444035B2 (ja) * | 2004-04-21 | 2010-03-31 | シャープ株式会社 | 表示装置用アクティブマトリクス基板およびその製造方法 |
| JP2008233399A (ja) * | 2007-03-19 | 2008-10-02 | Sony Corp | 画素回路および表示装置、並びに表示装置の製造方法 |
| JP6727952B2 (ja) * | 2016-06-24 | 2020-07-22 | 株式会社ジャパンディスプレイ | 表示装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129820A (ja) * | 1984-07-23 | 1986-02-10 | Seiko Instr & Electronics Ltd | アクテイプマトリクス表示装置用基板 |
| JPH01191830A (ja) * | 1988-01-27 | 1989-08-01 | Nec Corp | 薄膜トランジスタアレイ基板 |
| JPH01265232A (ja) * | 1988-04-18 | 1989-10-23 | Hitachi Ltd | 薄膜トランジスタマトリクス基板 |
| US5162901A (en) * | 1989-05-26 | 1992-11-10 | Sharp Kabushiki Kaisha | Active-matrix display device with added capacitance electrode wire and secondary wire connected thereto |
| US5212574A (en) * | 1989-07-05 | 1993-05-18 | Sharp Kabushiki Kaisha | Active matrix board having double-layer scan lines and capacity lines with discontinuous lower scan lines and lower capacity lines |
| KR940005124B1 (ko) * | 1989-10-04 | 1994-06-11 | 호시덴 가부시기가이샤 | 액정표시소자 |
| JPH03145627A (ja) * | 1989-10-31 | 1991-06-20 | Sharp Corp | 薄膜トランジスタアレイ |
| JPH04140725A (ja) * | 1990-10-01 | 1992-05-14 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ基板およびその製造方法 |
-
1993
- 1993-06-22 JP JP15041193A patent/JP3258768B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-21 US US08/263,084 patent/US5424857A/en not_active Expired - Lifetime
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