JPH04278928A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JPH04278928A JPH04278928A JP3042075A JP4207591A JPH04278928A JP H04278928 A JPH04278928 A JP H04278928A JP 3042075 A JP3042075 A JP 3042075A JP 4207591 A JP4207591 A JP 4207591A JP H04278928 A JPH04278928 A JP H04278928A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチング素子とし
てＴＦＴ（薄膜トランジスタ）を備え、該ＴＦＴを介し
て表示絵素電極に駆動信号を入力して表示動作を行う表
示装置に組み込まれるアクティブマトリクス基板に関す
る。
てＴＦＴ（薄膜トランジスタ）を備え、該ＴＦＴを介し
て表示絵素電極に駆動信号を入力して表示動作を行う表
示装置に組み込まれるアクティブマトリクス基板に関す
る。
【０００２】
【従来の技術】従来より、液晶表示装置、ＥＬ表示装置
、プラズマ表示装置等の表示装置においては、マトリク
ス状に配列された絵素電極を選択駆動することにより、
画面上に表示パターンが形成される。より具体的には、
選択された絵素電極とこれに対向する対向電極との間に
電圧を印加し、これらの電極間に介在させた液晶等の表
示媒体を光学的に変調して表示パターンを形成する。
、プラズマ表示装置等の表示装置においては、マトリク
ス状に配列された絵素電極を選択駆動することにより、
画面上に表示パターンが形成される。より具体的には、
選択された絵素電極とこれに対向する対向電極との間に
電圧を印加し、これらの電極間に介在させた液晶等の表
示媒体を光学的に変調して表示パターンを形成する。
【０００３】絵素電極の駆動方式として、個々の独立し
た絵素電極をマトリクス状に配列すると共に、絵素電極
それぞれにスイッチング素子としてのＴＦＴを接続し、
このＴＦＴを介して絵素電極を駆動するアクティブマト
リクス駆動方式が知られている。このようなアクティブ
マトリクス駆動方式による表示装置は、高コントラスト
の表示が可能であり、液晶テレビジョン、ワードプロセ
ッサ、コンピュータの端末表示装置等に実用化されてい
る。このようなアクティブマトリクス液晶表示装置は、
ＴＦＴが形成されたアクティブマトリクス基板と対向電
極が配設された対向基板とを貼り合わせ、両基板間に液
晶を封入して構成される。
た絵素電極をマトリクス状に配列すると共に、絵素電極
それぞれにスイッチング素子としてのＴＦＴを接続し、
このＴＦＴを介して絵素電極を駆動するアクティブマト
リクス駆動方式が知られている。このようなアクティブ
マトリクス駆動方式による表示装置は、高コントラスト
の表示が可能であり、液晶テレビジョン、ワードプロセ
ッサ、コンピュータの端末表示装置等に実用化されてい
る。このようなアクティブマトリクス液晶表示装置は、
ＴＦＴが形成されたアクティブマトリクス基板と対向電
極が配設された対向基板とを貼り合わせ、両基板間に液
晶を封入して構成される。
【０００４】ところで、この種のアクティブマトリクス
基板においては、製造工程中に各絵素電極にソース信号
を入力（供給）するソースバスラインが何らかの原因に
よって断線してしまう場合がある。このような断線が発
生すると、ソースバスラインの断線発生部の先端側に接
続されている絵素電極には、本来入力されるべき信号が
入力されないため、断線発生部の先の絵素電極を駆動す
ることができず、結果的に、駆動されない部分が表示上
の線欠陥として認識されることになる。このような線欠
陥はアクティブマトリクス表示装置の表示品位を著しく
損なうものであり、製品歩留まりの観点から見て大きな
問題となる。
基板においては、製造工程中に各絵素電極にソース信号
を入力（供給）するソースバスラインが何らかの原因に
よって断線してしまう場合がある。このような断線が発
生すると、ソースバスラインの断線発生部の先端側に接
続されている絵素電極には、本来入力されるべき信号が
入力されないため、断線発生部の先の絵素電極を駆動す
ることができず、結果的に、駆動されない部分が表示上
の線欠陥として認識されることになる。このような線欠
陥はアクティブマトリクス表示装置の表示品位を著しく
損なうものであり、製品歩留まりの観点から見て大きな
問題となる。
【０００５】そこで、このようなソースバスラインの断
線を防止するための技術が従来より種々提案されている
が、その一例としてソースバスラインを２層構造とする
技術がある。これは、図８に示すように、ゲートバスラ
イン１００とソースバスライン１１０で囲まれた領域そ
れぞれにマトリクス状に配列された絵素電極１２０にＴ
ＦＴ１３０を接続したアクティブマトリクス基板におい
て、ソースバスライン１１０とＴＦＴ１３０のソース電
極１３１およびドレイン電極１３２を、絵素電極１２０
を形成するためのＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ）膜の上にＭｏ等の金属層を積層した２層構
造とし、金属層（上層）１１０ａ、１３１ａ、１３２ａ
をパターニングする前に、その下にＩＴＯ膜（下層）１
１０ｂ、１３１ｂ、１３２ｂを残し、しかる後、金属層
をパターニングして形成される。なお、上層の金属層１
１０ａ、１３１ａ、１３２ａと下層のＩＴＯ膜１１０ｂ
、１３１ｂ、１３２ｂの長手寸法及び幅寸法は同一に設
定されている。
線を防止するための技術が従来より種々提案されている
が、その一例としてソースバスラインを２層構造とする
技術がある。これは、図８に示すように、ゲートバスラ
イン１００とソースバスライン１１０で囲まれた領域そ
れぞれにマトリクス状に配列された絵素電極１２０にＴ
ＦＴ１３０を接続したアクティブマトリクス基板におい
て、ソースバスライン１１０とＴＦＴ１３０のソース電
極１３１およびドレイン電極１３２を、絵素電極１２０
を形成するためのＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ）膜の上にＭｏ等の金属層を積層した２層構
造とし、金属層（上層）１１０ａ、１３１ａ、１３２ａ
をパターニングする前に、その下にＩＴＯ膜（下層）１
１０ｂ、１３１ｂ、１３２ｂを残し、しかる後、金属層
をパターニングして形成される。なお、上層の金属層１
１０ａ、１３１ａ、１３２ａと下層のＩＴＯ膜１１０ｂ
、１３１ｂ、１３２ｂの長手寸法及び幅寸法は同一に設
定されている。
【０００６】このような２層構造によれば、ソースバス
ラインの製造工程中に金属ソースバスラインに断線が発
生したとしても、その下層にＩＴＯ膜が残存しているの
で、該ＩＴＯ膜を介して絵素電極１２０にソース信号が
入力されるため、線欠陥を防止できる。
ラインの製造工程中に金属ソースバスラインに断線が発
生したとしても、その下層にＩＴＯ膜が残存しているの
で、該ＩＴＯ膜を介して絵素電極１２０にソース信号が
入力されるため、線欠陥を防止できる。
【０００７】
【発明が解決しようとする課題】ところで、この種のア
クティブマトリクス基板のＴＦＴ１３０においては、ソ
ース電極１３１とドレイン電極１３２の下層にリンＰを
ドーピングしてなるｎ＋ａ−Ｓｉ（アモルファスシリコ
ン）層からなるコンタクト層１６０ａ、１６０ｂが形成
されるため、金属ソースバスラインとｎ＋ａ−Ｓｉ層と
の間にＩＴＯ膜が介在することになる。すなわち、ＩＴ
Ｏ膜を介して金属ソースバスラインとｎ＋ａ−Ｓｉ層が
全面にわたって間接的に接続されることになり、金属ソ
ースバスラインとｎ＋ａ−Ｓｉ層との間の直列抵抗が大
きくなる。このため、ＴＦＴ１３０をスイッチングする
ために必要なＯＮ電流を確保する必要上ＴＦＴ１３０を
大きくしなければならず、その分開口率が低下するため
表示画面が暗くなり、表示品位が低下するという欠点が
あった。
クティブマトリクス基板のＴＦＴ１３０においては、ソ
ース電極１３１とドレイン電極１３２の下層にリンＰを
ドーピングしてなるｎ＋ａ−Ｓｉ（アモルファスシリコ
ン）層からなるコンタクト層１６０ａ、１６０ｂが形成
されるため、金属ソースバスラインとｎ＋ａ−Ｓｉ層と
の間にＩＴＯ膜が介在することになる。すなわち、ＩＴ
Ｏ膜を介して金属ソースバスラインとｎ＋ａ−Ｓｉ層が
全面にわたって間接的に接続されることになり、金属ソ
ースバスラインとｎ＋ａ−Ｓｉ層との間の直列抵抗が大
きくなる。このため、ＴＦＴ１３０をスイッチングする
ために必要なＯＮ電流を確保する必要上ＴＦＴ１３０を
大きくしなければならず、その分開口率が低下するため
表示画面が暗くなり、表示品位が低下するという欠点が
あった。
【０００８】本発明はこのような従来技術の欠点を解決
するものであり、ＴＦＴのソース電極およびドレイン電
極とコンタクト層との間の直列抵抗を低減でき、結果的
に開口率の向上およびこれに伴う表示品位の向上が図れ
るアクティブマトリクス基板を提供することを目的とす
る。
するものであり、ＴＦＴのソース電極およびドレイン電
極とコンタクト層との間の直列抵抗を低減でき、結果的
に開口率の向上およびこれに伴う表示品位の向上が図れ
るアクティブマトリクス基板を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、透明絶縁性基板上にゲートバスラインお
よびソースバスラインを格子状に配線し、両バスライン
で囲まれた領域に絵素電極をそれぞれ配設すると共に、
該絵素電極と該ゲートバスラインおよびソースバスライ
ンにそれぞれスイッチング素子としてＴＦＴを接続した
アクティブマトリクス基板において、該絵素電極を形成
するための透明導電膜の上に金属層を積層してなる２層
構造で該ソースバスラインと該ＴＦＴのソース電極およ
びドレイン電極をパターン形成すると共に、該ソース電
極およびドレイン電極の金属層の幅寸法を該透明導電膜
の幅寸法よりも広幅に設定し、広幅部を下層のコンタク
ト層に接触させてなり、そのことにより上記目的が達成
される。
リクス基板は、透明絶縁性基板上にゲートバスラインお
よびソースバスラインを格子状に配線し、両バスライン
で囲まれた領域に絵素電極をそれぞれ配設すると共に、
該絵素電極と該ゲートバスラインおよびソースバスライ
ンにそれぞれスイッチング素子としてＴＦＴを接続した
アクティブマトリクス基板において、該絵素電極を形成
するための透明導電膜の上に金属層を積層してなる２層
構造で該ソースバスラインと該ＴＦＴのソース電極およ
びドレイン電極をパターン形成すると共に、該ソース電
極およびドレイン電極の金属層の幅寸法を該透明導電膜
の幅寸法よりも広幅に設定し、広幅部を下層のコンタク
ト層に接触させてなり、そのことにより上記目的が達成
される。
【００１０】前記コンタクト層の上に透明導電膜を形成
せずに、前記金属層を直接接触させる構造であってもよ
い。
せずに、前記金属層を直接接触させる構造であってもよ
い。
【００１１】
【作用】ＴＦＴのソース電極およびドレイン電極を上記
２層構造とし、上層の金属層に、例えばｎ＋ａ−Ｓｉ層
からなるコンタクト層に直接接触する広幅部を設けると
、ソース電極およびドレイン電極とコンタクト層との間
の直列抵抗を低減できる。
２層構造とし、上層の金属層に、例えばｎ＋ａ−Ｓｉ層
からなるコンタクト層に直接接触する広幅部を設けると
、ソース電極およびドレイン電極とコンタクト層との間
の直列抵抗を低減できる。
【００１２】
【実施例】本発明の実施例について以下に説明する。
【００１３】図１は本発明のアクティブマトリクス基板
の一実施例を示しており、このアクティブマトリクス基
板は、透明絶縁性基板としてのガラス基板１上に走査線
として機能するゲートバス１０および信号線として機能
するソースバスライン２０を格子上に配線してなる。両
バスライン１０、２０で囲まれた領域それぞれにはＩＴ
Ｏ膜をパターニングしてなる絵素電極４０がマトリクス
状に配列される。
の一実施例を示しており、このアクティブマトリクス基
板は、透明絶縁性基板としてのガラス基板１上に走査線
として機能するゲートバス１０および信号線として機能
するソースバスライン２０を格子上に配線してなる。両
バスライン１０、２０で囲まれた領域それぞれにはＩＴ
Ｏ膜をパターニングしてなる絵素電極４０がマトリクス
状に配列される。
【００１４】ゲートバスライン１０からは絵素電極４０
に向けてゲート電極１１が分岐され、該ゲート電極１１
の先端部には、スイッチング素子として機能するＴＦＴ
３０が形成される。このＴＦＴ３０にはソース電極３１
とドレイン電極３２とが形成される。これらソースバス
ライン２０、ソース電極３１およびドレイン電極３２は
、図中破線で示される下層２０ｂ、３１ｂ、３２ｂの上
にＭｏ等の金属層からなる上層２０ａ、３１ａ、３２ａ
（図中実線部）をそれぞれ積層した２層構造になってい
る。そして、ソース電極３１およびドレイン電極３２の
先端部における下層には、ｎ＋ａ−Ｓｉ層からなるコン
タクト層６０ａ、６０ｂが形成される。
に向けてゲート電極１１が分岐され、該ゲート電極１１
の先端部には、スイッチング素子として機能するＴＦＴ
３０が形成される。このＴＦＴ３０にはソース電極３１
とドレイン電極３２とが形成される。これらソースバス
ライン２０、ソース電極３１およびドレイン電極３２は
、図中破線で示される下層２０ｂ、３１ｂ、３２ｂの上
にＭｏ等の金属層からなる上層２０ａ、３１ａ、３２ａ
（図中実線部）をそれぞれ積層した２層構造になってい
る。そして、ソース電極３１およびドレイン電極３２の
先端部における下層には、ｎ＋ａ−Ｓｉ層からなるコン
タクト層６０ａ、６０ｂが形成される。
【００１５】次に、図２に従い本実施例のアクティブマ
トリクス基板のＴＦＴ形成部における断面構造を工程順
に説明する。まず、ガラス基板１上にＴａ膜をスパッタ
リング法で積層し、次いで、フォトリソグラフィの手法
によりＴａ膜をパターニングしてゲートバスライン１０
およびゲート電極１１を形成する。なお、Ｔａ単層の膜
に代えてＴｉ、Ａｌ、Ｃｒ等の単層またはＴａ、Ｔｉ、
Ａｌ、Ｃｒの多層構造からなる導電体で形成することに
してもよい。また、ゲートバスライン１０とガラス基板
１との間に、ベースコート膜としてＴａ２Ｏ５等の絶縁
膜を形成することにしてもよい。
トリクス基板のＴＦＴ形成部における断面構造を工程順
に説明する。まず、ガラス基板１上にＴａ膜をスパッタ
リング法で積層し、次いで、フォトリソグラフィの手法
によりＴａ膜をパターニングしてゲートバスライン１０
およびゲート電極１１を形成する。なお、Ｔａ単層の膜
に代えてＴｉ、Ａｌ、Ｃｒ等の単層またはＴａ、Ｔｉ、
Ａｌ、Ｃｒの多層構造からなる導電体で形成することに
してもよい。また、ゲートバスライン１０とガラス基板
１との間に、ベースコート膜としてＴａ２Ｏ５等の絶縁
膜を形成することにしてもよい。
【００１６】次いで、ゲートバスライン１０上にプラズ
マＣＶＤ法により膜厚３００ｎｍのＳｉＮｘ膜からなる
ゲート絶縁膜５０を積層する。なお、ゲートバスライン
１０を陽極酸化してその表面にＴａ酸化膜を形成するこ
とにしてもよい。このようにすれば、２層の絶縁膜が形
成されるので、絶縁性をより向上できる利点がある。
マＣＶＤ法により膜厚３００ｎｍのＳｉＮｘ膜からなる
ゲート絶縁膜５０を積層する。なお、ゲートバスライン
１０を陽極酸化してその表面にＴａ酸化膜を形成するこ
とにしてもよい。このようにすれば、２層の絶縁膜が形
成されるので、絶縁性をより向上できる利点がある。
【００１７】次に、ゲート絶縁膜５０に連続して、膜厚
３０ｎｍのａ−Ｓｉ膜からなる半導体層５２および膜厚
２００ｎｍのＳｉＮｘ膜からなるエッチングストッパー
層５３を、プラズマＣＶＤ法により順次積層する。そし
て、エッチングストッパー層５３をパターニングすると
、その後、ｎ＋ａ−Ｓｉ層をプラズマＣＶＤ法により膜
厚８０ｎｍで積層し、これをパターニングしてコンタク
ト層６０ａ、６０ｂを形成する。このコンタクト層６０
ａ、６０ｂは、半導体層５２と次に積層されるソース電
極３１およびドレイン電極３２とのオーミックコンタク
トを良好にするために形成される。
３０ｎｍのａ−Ｓｉ膜からなる半導体層５２および膜厚
２００ｎｍのＳｉＮｘ膜からなるエッチングストッパー
層５３を、プラズマＣＶＤ法により順次積層する。そし
て、エッチングストッパー層５３をパターニングすると
、その後、ｎ＋ａ−Ｓｉ層をプラズマＣＶＤ法により膜
厚８０ｎｍで積層し、これをパターニングしてコンタク
ト層６０ａ、６０ｂを形成する。このコンタクト層６０
ａ、６０ｂは、半導体層５２と次に積層されるソース電
極３１およびドレイン電極３２とのオーミックコンタク
トを良好にするために形成される。
【００１８】コンタクト層６０ａ、６０ｂをパターニン
グすると、その上に絵素電極４０およびソースバスライ
ン２０の下層となるＩＴＯ膜をスパッタリング法により
積層し、これをパターニングして絵素電極４０およびソ
ースバスライン２０、ソース電極３１の下層２０ｂ、３
１ｂを得る。なお、絵素電極４０の図上左端部はドレイ
ン電極３２の下層３２ｂとして利用される。次いで、そ
の上にソース導電体をスパッタリング法により積層する
。ソース導電体としては、Ｔｉ、Ａｌ、Ｍｏ、Ｃｒ等を
選択し得るが、本実施例ではＭｏを採用した。次いで、
ソース導電体をパターニングし、これにより、ソースバ
スライン２０、ソース電極３１の上層２０ａ、３１ａお
よびドレイン電極３２の上層３２ｂを形成する。従って
、ドレイン電極３２と絵素電極４０とは導通状態にある
。
グすると、その上に絵素電極４０およびソースバスライ
ン２０の下層となるＩＴＯ膜をスパッタリング法により
積層し、これをパターニングして絵素電極４０およびソ
ースバスライン２０、ソース電極３１の下層２０ｂ、３
１ｂを得る。なお、絵素電極４０の図上左端部はドレイ
ン電極３２の下層３２ｂとして利用される。次いで、そ
の上にソース導電体をスパッタリング法により積層する
。ソース導電体としては、Ｔｉ、Ａｌ、Ｍｏ、Ｃｒ等を
選択し得るが、本実施例ではＭｏを採用した。次いで、
ソース導電体をパターニングし、これにより、ソースバ
スライン２０、ソース電極３１の上層２０ａ、３１ａお
よびドレイン電極３２の上層３２ｂを形成する。従って
、ドレイン電極３２と絵素電極４０とは導通状態にある
。
【００１９】上記のようにして形成されるソース電極３
１およびドレイン電極３２は図１および図２に示される
ように、ソースバスライン２０の長手方向に長い平面視
矩形状をなし、いずれも上層３１ａ、３２ａが下層３１
ｂ、３２ｂよりも長手方向および幅方向において広幅に
なっており、広幅部の下方にコンタクト層６０ａ、６０
ｂが接触する構造になっている。すなわち、図１に斜線
で示される部分が直接接触部３３、３４になっており、
該直接接触部３３、３４の存在によりソース電極３１お
よびドレイン電極３２とコンタクト層６０ａ、６０ｂと
の直列抵抗を格段に低減できる構造になっている。従っ
て、ＯＮ電流を確保するためにＴＦＴ３０を不必要に大
きくする必要がないので、その分開口率の低下を防止で
きる。
１およびドレイン電極３２は図１および図２に示される
ように、ソースバスライン２０の長手方向に長い平面視
矩形状をなし、いずれも上層３１ａ、３２ａが下層３１
ｂ、３２ｂよりも長手方向および幅方向において広幅に
なっており、広幅部の下方にコンタクト層６０ａ、６０
ｂが接触する構造になっている。すなわち、図１に斜線
で示される部分が直接接触部３３、３４になっており、
該直接接触部３３、３４の存在によりソース電極３１お
よびドレイン電極３２とコンタクト層６０ａ、６０ｂと
の直列抵抗を格段に低減できる構造になっている。従っ
て、ＯＮ電流を確保するためにＴＦＴ３０を不必要に大
きくする必要がないので、その分開口率の低下を防止で
きる。
【００２０】上記のようにしてＴＦＴ３０が形成される
と、次に、絵素電極４０上にＳｉＮｘからなる保護膜層
７０を積層し、その上に配向膜７１を積層する。この保
護膜層７０は絵素電極４０の中央部を開口させた窓開き
状に形成することもできる。また、配向膜７１はガラス
基板１と、該ガラス基板１に貼り合わせられる対向基板
との間に封入される表示媒体としての液晶の液晶分子を
配向させるために形成され、両基板が貼り合わされてア
クティブマトリクス表示装置が作成される。
と、次に、絵素電極４０上にＳｉＮｘからなる保護膜層
７０を積層し、その上に配向膜７１を積層する。この保
護膜層７０は絵素電極４０の中央部を開口させた窓開き
状に形成することもできる。また、配向膜７１はガラス
基板１と、該ガラス基板１に貼り合わせられる対向基板
との間に封入される表示媒体としての液晶の液晶分子を
配向させるために形成され、両基板が貼り合わされてア
クティブマトリクス表示装置が作成される。
【００２１】なお、上記実施例において、半導体層５２
、エッチングストッパー層５３およびコンタクト層６０
ａ、６０ｂを、ゲートバスライン１０およびソースバス
ライン２０との交差部にパターニングして残し、絶縁性
を一層向上させるようにしてもよい。
、エッチングストッパー層５３およびコンタクト層６０
ａ、６０ｂを、ゲートバスライン１０およびソースバス
ライン２０との交差部にパターニングして残し、絶縁性
を一層向上させるようにしてもよい。
【００２２】図３は本発明の第２実施例を示しており、
この第２実施例では、ソース電極３１およびドレイン電
極３２の上層３１ａ、３２ａの幅方向における幅寸法の
みを下層３１ｂ、３２ｂの幅寸法よりも広幅に設定し、
該広幅部の下方に下層３１ｂ、３２ｂを設けず、広幅部
をコンタクト層６０ａ、６０ｂに直接接触させて直接接
触部３３、３４を確保する構成をとる。この第２実施例
によれば、直接接触部３３、３４の面積を最大にできる
ので、開口率の向上を図る上で最も都合のよいものにな
る。
この第２実施例では、ソース電極３１およびドレイン電
極３２の上層３１ａ、３２ａの幅方向における幅寸法の
みを下層３１ｂ、３２ｂの幅寸法よりも広幅に設定し、
該広幅部の下方に下層３１ｂ、３２ｂを設けず、広幅部
をコンタクト層６０ａ、６０ｂに直接接触させて直接接
触部３３、３４を確保する構成をとる。この第２実施例
によれば、直接接触部３３、３４の面積を最大にできる
ので、開口率の向上を図る上で最も都合のよいものにな
る。
【００２３】図４は本発明の第３実施例を示しており、
この第３実施例では、図２に示されるようにコンタクト
層６０ａ、６０ｂには段差部が存在するため、この段差
部に起因する上層３１ａ、３２ｂの段切れを考慮して下
層を段差部まで残す構成をとる。この第３実施例によれ
ば、図中斜線で示す直接接触部３３、３４が確保される
。
この第３実施例では、図２に示されるようにコンタクト
層６０ａ、６０ｂには段差部が存在するため、この段差
部に起因する上層３１ａ、３２ｂの段切れを考慮して下
層を段差部まで残す構成をとる。この第３実施例によれ
ば、図中斜線で示す直接接触部３３、３４が確保される
。
【００２４】図５は本発明の第４実施例を示しており、
この第４実施例では下層３１ｂ、３２ｂに窓状の開口３
７、３７を形成し、この開口３７、３７を通して上層３
１ａ、３２ａとコンタクト層６０ａ、６０ｂとの間に直
接接触部３３、３４を形成する構成をとる。開口３７、
３７の存在により上層３１ａ、３２ａの幅寸法が下層３
１ｂ、３２ｂの幅寸法よりも広幅になっているといえる
。
この第４実施例では下層３１ｂ、３２ｂに窓状の開口３
７、３７を形成し、この開口３７、３７を通して上層３
１ａ、３２ａとコンタクト層６０ａ、６０ｂとの間に直
接接触部３３、３４を形成する構成をとる。開口３７、
３７の存在により上層３１ａ、３２ａの幅寸法が下層３
１ｂ、３２ｂの幅寸法よりも広幅になっているといえる
。
【００２５】図６は本発明の第５実施例を示しており、
この第５実施例では下層３１ｂ、３２ｂの先端中央に切
り欠き３８、３８を形成し、該切り欠き３８、３８を通
して直接接触部３３、３４を形成する構成をとる。
この第５実施例では下層３１ｂ、３２ｂの先端中央に切
り欠き３８、３８を形成し、該切り欠き３８、３８を通
して直接接触部３３、３４を形成する構成をとる。
【００２６】図７は本発明の第６実施例を示しており、
この第６実施例では下層３１ｂ、３２ｂの幅方向におけ
る基部から中央寄りの部分を切り欠き、この切り欠き３
９、３９を通して直接接触部３３、３４を形成する構成
をとる。
この第６実施例では下層３１ｂ、３２ｂの幅方向におけ
る基部から中央寄りの部分を切り欠き、この切り欠き３
９、３９を通して直接接触部３３、３４を形成する構成
をとる。
【００２７】
【発明の効果】請求項１記載のアクティブマトリクス基
板によれば、ソースバスラインとＴＦＴのソース電極お
よびドレイン電極を透明導電膜の上に金属層を積層した
２層構造とし、且つソース電極およびドレイン電極にお
ける金属層の幅寸法を透明導電膜の幅寸法よりも広幅に
設定し、この広幅部をコンタクト層に接触させて直接接
触部を形成する構造をとるので、ソースバスラインの断
線を有効に防止できることはもちろんのこと、接触部の
直列抵抗を上記従来例に比べて格段に低減できる。従っ
て、ＴＦＴをスイッチングするために必要なＯＮ電流を
得るのに必要なＴＦＴの面積を従来例に比して大幅に低
減できる。それ故、アクティブマトリクス基板の開口率
を向上でき、表示画面の明るさ、即ち、表示品位を向上
できる。
板によれば、ソースバスラインとＴＦＴのソース電極お
よびドレイン電極を透明導電膜の上に金属層を積層した
２層構造とし、且つソース電極およびドレイン電極にお
ける金属層の幅寸法を透明導電膜の幅寸法よりも広幅に
設定し、この広幅部をコンタクト層に接触させて直接接
触部を形成する構造をとるので、ソースバスラインの断
線を有効に防止できることはもちろんのこと、接触部の
直列抵抗を上記従来例に比べて格段に低減できる。従っ
て、ＴＦＴをスイッチングするために必要なＯＮ電流を
得るのに必要なＴＦＴの面積を従来例に比して大幅に低
減できる。それ故、アクティブマトリクス基板の開口率
を向上でき、表示画面の明るさ、即ち、表示品位を向上
できる。
【００２８】また、特に請求項２記載のアクティブマト
リクス基板によれば、開口率を最も向上できるので、表
示品位の向上を図る上でより一層都合のよいものになる
。
リクス基板によれば、開口率を最も向上できるので、表
示品位の向上を図る上でより一層都合のよいものになる
。
【図１】本発明のアクティブマトリクス基板の一実施例
を示す平面図。
を示す平面図。
【図２】図１のＡ−Ａ線による断面図。
【図３】本発明の第２実施例を示すアクティブマトリク
ス基板の平面図。
ス基板の平面図。
【図４】本発明の第３実施例を示すアクティブマトリク
ス基板の平面図。
ス基板の平面図。
【図５】本発明の第４実施例を示すアクティブマトリク
ス基板の平面図。
ス基板の平面図。
【図６】本発明の第５実施例を示すアクティブマトリク
ス基板の平面図。
ス基板の平面図。
【図７】本発明の第６実施例を示すアクティブマトリク
ス基板の平面図。
ス基板の平面図。
【図８】従来例を示す平面図。
１ ガラス基板
１０ ゲートバスライン
２０ ソースバスライン
２０ａ 上層
２０ｂ 下層
３０ ＴＦＴ
３１ ソース電極
３１ａ 上層
３１ｂ 下層
３２ ドレイン電極
３２ａ 上層
３２ｂ 下層
３３、３４ 直接接触部
４０ 絵素電極
５０ ゲート絶縁膜
５２ 半導体層
５３ エッチングストッパー層
６０ａ コンタクト層
６０ｂ コンタクト層
７０ 保護膜層
７１ 配向膜
１００ ゲートバスライン
１１０ ソースバスライン
１１０ａ 上層
１１０ｂ 下層
１２０ 絵素電極
１３０ ＴＦＴ
１３１ ソース電極
１３１ａ 上層
１３１ｂ 下層
１３２ ドレイン電極
１３２ａ 上層
１３２ｂ 下層
１６０ａ コンタクト層
１６０ｂ コンタクト層
Claims (2)
- 【請求項１】透明絶縁性基板上にゲートバスラインおよ
びソースバスラインを格子状に配線し、両バスラインで
囲まれた領域に絵素電極をそれぞれ配設すると共に、該
絵素電極と該ゲートバスラインおよびソースバスライン
にそれぞれスイッチング素子としてＴＦＴを接続したア
クティブマトリクス基板において、該絵素電極を形成す
るための透明導電膜の上に金属層を積層してなる２層構
造で該ソースバスラインと該ＴＦＴのソース電極および
ドレイン電極をパターン形成すると共に、該ソース電極
およびドレイン電極の金属層の幅寸法を該透明導電膜の
幅寸法よりも広幅に設定し、広幅部を下層のコンタクト
層に接触させたアクティブマトリクス基板。 - 【請求項２】前記コンタクト層の上層が前記金属層であ
る請求項１記載のアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207591A JP2690404B2 (ja) | 1991-03-07 | 1991-03-07 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207591A JP2690404B2 (ja) | 1991-03-07 | 1991-03-07 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04278928A true JPH04278928A (ja) | 1992-10-05 |
| JP2690404B2 JP2690404B2 (ja) | 1997-12-10 |
Family
ID=12625944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4207591A Expired - Lifetime JP2690404B2 (ja) | 1991-03-07 | 1991-03-07 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690404B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL9302256A (nl) * | 1992-12-28 | 1994-07-18 | Casio Computer Co Ltd | Dunnefilmtransistor voor vloeibaarkristalweergeefinrichting en werkwijze voor het fabriceren daarvan. |
| JP2002094064A (ja) * | 2000-09-11 | 2002-03-29 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置およびエレクトロルミネッセンス表示装置 |
| US6529251B2 (en) * | 1999-02-23 | 2003-03-04 | Sharp Kabushiki Kaisha | Liquid crystal display device and method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01303760A (ja) * | 1988-06-01 | 1989-12-07 | Hitachi Ltd | アクティブマトリクス基板およびその製造方法 |
| JPH02156226A (ja) * | 1988-12-07 | 1990-06-15 | Hosiden Electron Co Ltd | 液晶表示素子 |
-
1991
- 1991-03-07 JP JP4207591A patent/JP2690404B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01303760A (ja) * | 1988-06-01 | 1989-12-07 | Hitachi Ltd | アクティブマトリクス基板およびその製造方法 |
| JPH02156226A (ja) * | 1988-12-07 | 1990-06-15 | Hosiden Electron Co Ltd | 液晶表示素子 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL9302256A (nl) * | 1992-12-28 | 1994-07-18 | Casio Computer Co Ltd | Dunnefilmtransistor voor vloeibaarkristalweergeefinrichting en werkwijze voor het fabriceren daarvan. |
| US5539551A (en) * | 1992-12-28 | 1996-07-23 | Casio Computer Co., Ltd. | LCD TFT drain and source electrodes having ohmic barrier, primary conductor, and liquid impermeable layers and method of making |
| US6529251B2 (en) * | 1999-02-23 | 2003-03-04 | Sharp Kabushiki Kaisha | Liquid crystal display device and method of manufacturing the same |
| JP2002094064A (ja) * | 2000-09-11 | 2002-03-29 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置およびエレクトロルミネッセンス表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2690404B2 (ja) | 1997-12-10 |
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