JP2669512B2 - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JP2669512B2 JP2669512B2 JP11738591A JP11738591A JP2669512B2 JP 2669512 B2 JP2669512 B2 JP 2669512B2 JP 11738591 A JP11738591 A JP 11738591A JP 11738591 A JP11738591 A JP 11738591A JP 2669512 B2 JP2669512 B2 JP 2669512B2
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- pixel electrode
- drain electrode
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- matrix substrate
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えば液晶表示装置な
どに用いられるアクティブマトリクス基板に関し、具体
的には対向電極が形成された対向基板に対して対向配設
され、この対向基板との間に液晶を介装した状態で使用
されるアクティブマトリクス基板に関するものである。
どに用いられるアクティブマトリクス基板に関し、具体
的には対向電極が形成された対向基板に対して対向配設
され、この対向基板との間に液晶を介装した状態で使用
されるアクティブマトリクス基板に関するものである。
【０００２】
【従来の技術】従来より、上述した液晶表示装置やＥＬ
（エレクトロルミネセント）表示装置、プラズマ表示装
置等においては、マトリクス状に配列された表示絵素を
選択使用することにより画面上に表示パターンを形成し
ている。表示絵素の選択方法としては、個々独立させた
絵素電極のそれぞれに対しスイッチング素子を連結して
表示駆動するアクティブマトリクス駆動方式が知られて
いる。この方式は高コントラストの表示が可能であり、
液晶テレビジョン、ワードプロセッサあるいはコンピュ
ータなどに実用化されている。
（エレクトロルミネセント）表示装置、プラズマ表示装
置等においては、マトリクス状に配列された表示絵素を
選択使用することにより画面上に表示パターンを形成し
ている。表示絵素の選択方法としては、個々独立させた
絵素電極のそれぞれに対しスイッチング素子を連結して
表示駆動するアクティブマトリクス駆動方式が知られて
いる。この方式は高コントラストの表示が可能であり、
液晶テレビジョン、ワードプロセッサあるいはコンピュ
ータなどに実用化されている。
【０００３】一方、絵素電極を選択駆動するスイッチン
グ素子としては、ＴＦＴ（薄膜トランジスタ）素子、Ｍ
ＩＭ（金属−絶縁膜−金属）素子、ＭＯＳトランジスタ
素子、ダイオード、バリスタ等が一般に用いられてお
り、このようなスイッチング素子を介して、絵素電極と
これに対向する対向電極間に介在させた液晶、ＥＬ発光
層あるいはプラズマ発光体などの表示媒体の光学的変調
を行う。この変調により、画面上に表示パターンが視認
可能に表示される。
グ素子としては、ＴＦＴ（薄膜トランジスタ）素子、Ｍ
ＩＭ（金属−絶縁膜−金属）素子、ＭＯＳトランジスタ
素子、ダイオード、バリスタ等が一般に用いられてお
り、このようなスイッチング素子を介して、絵素電極と
これに対向する対向電極間に介在させた液晶、ＥＬ発光
層あるいはプラズマ発光体などの表示媒体の光学的変調
を行う。この変調により、画面上に表示パターンが視認
可能に表示される。
【０００４】図６にスイッチング素子として逆スタガ構
造のａ−Ｓｉ形（アモルファスシリコン形）ＴＦＴを用
いた従来のアクティブマトリクス基板の平面図を示す。
このアクティブマトリクス基板は、ベースとなるガラス
基板２０の上に多数のゲートバスライン２１…が横方向
にほぼ平行に形成され、このゲートバスライン２１…と
直角に交差させて多数のソースバスライン２２…が縦方
向にほぼ平行に形成されている。２本のゲートバスライ
ン２１、２１と２本のソースバスライン２２、２２で囲
まれた矩形状をした領域内には絵素電極４０がそれぞれ
形成され、各絵素電極４０にはＴＦＴ３１が、ＴＦＴ３
１に備わったドレイン電極（図示せず）を絵素電極４０
の端部の下に積層した状態で形成されている。また、各
ＴＦＴ３１は上記ドレイン電極の他にソース電極とゲー
ト電極とを備え、ソース電極はソースバスライン２２か
ら分岐してなるソースバス支線２２ａからなり、ゲート
電極はゲートバスライン２１の途中の一部からなる。つ
まり、ＴＦＴ３１のソース電極とゲート電極は、該当す
る絵素電極を囲む領域を構成する２本のゲートバスライ
ン２１、２１の一方と、２本のソースバスライン２２、
２２の一方とそれぞれ接続されている。
造のａ−Ｓｉ形（アモルファスシリコン形）ＴＦＴを用
いた従来のアクティブマトリクス基板の平面図を示す。
このアクティブマトリクス基板は、ベースとなるガラス
基板２０の上に多数のゲートバスライン２１…が横方向
にほぼ平行に形成され、このゲートバスライン２１…と
直角に交差させて多数のソースバスライン２２…が縦方
向にほぼ平行に形成されている。２本のゲートバスライ
ン２１、２１と２本のソースバスライン２２、２２で囲
まれた矩形状をした領域内には絵素電極４０がそれぞれ
形成され、各絵素電極４０にはＴＦＴ３１が、ＴＦＴ３
１に備わったドレイン電極（図示せず）を絵素電極４０
の端部の下に積層した状態で形成されている。また、各
ＴＦＴ３１は上記ドレイン電極の他にソース電極とゲー
ト電極とを備え、ソース電極はソースバスライン２２か
ら分岐してなるソースバス支線２２ａからなり、ゲート
電極はゲートバスライン２１の途中の一部からなる。つ
まり、ＴＦＴ３１のソース電極とゲート電極は、該当す
る絵素電極を囲む領域を構成する２本のゲートバスライ
ン２１、２１の一方と、２本のソースバスライン２２、
２２の一方とそれぞれ接続されている。
【０００５】なお、ＴＦＴを使用したアクティブマトリ
クス基板としては、上述した構成の他に図７に示す構成
のものも知られている。このアクティブマトリクス基板
は、ゲートバスライン２１から分岐させたゲートバス支
線２１ａを有し、そのゲートバス支線２１ａの先端部を
ＴＦＴ３１のゲート電極となしてある。ソースバスライ
ン２２には突出部２２ｂが形成され、その突出部２２ｂ
をＴＦＴ３１のソース電極となしている。更に、ＴＦＴ
３１のドレイン電極は、絵素電極４０の端部の下に積層
した状態で形成されている。
クス基板としては、上述した構成の他に図７に示す構成
のものも知られている。このアクティブマトリクス基板
は、ゲートバスライン２１から分岐させたゲートバス支
線２１ａを有し、そのゲートバス支線２１ａの先端部を
ＴＦＴ３１のゲート電極となしてある。ソースバスライ
ン２２には突出部２２ｂが形成され、その突出部２２ｂ
をＴＦＴ３１のソース電極となしている。更に、ＴＦＴ
３１のドレイン電極は、絵素電極４０の端部の下に積層
した状態で形成されている。
【０００６】
【発明が解決しようとする課題】ところで、上述したド
レイン電極と絵素電極４０との接続部は、図３（ｂ）に
示すようにドレイン電極１３３を絵素電極４０が上から
覆うように形成している。しかし、上側の絵素電極４０
は、下側のドレイン電極１３３の端と重なる断差部で、
図８（ｂ）に示すように被覆状態が悪化して膜厚が薄く
なることがある。なお、被覆状態が良好な場合を図８
（ａ）に示す。
レイン電極と絵素電極４０との接続部は、図３（ｂ）に
示すようにドレイン電極１３３を絵素電極４０が上から
覆うように形成している。しかし、上側の絵素電極４０
は、下側のドレイン電極１３３の端と重なる断差部で、
図８（ｂ）に示すように被覆状態が悪化して膜厚が薄く
なることがある。なお、被覆状態が良好な場合を図８
（ａ）に示す。
【０００７】前者の被覆状態は、ドレイン電極１３３の
端面のテーパー角度が大きいときや、ドレイン電極１３
３の端部の形状が滑らかでなく、荒れているときなどに
起こり易い。そして、このような状態になると、前記断
差部で抵抗値が高くなったり、場合によっては導通が取
れなくなることもあった。
端面のテーパー角度が大きいときや、ドレイン電極１３
３の端部の形状が滑らかでなく、荒れているときなどに
起こり易い。そして、このような状態になると、前記断
差部で抵抗値が高くなったり、場合によっては導通が取
れなくなることもあった。
【０００８】また、後工程であるフォトリソ工程を実施
する際、図３（ｂ）に示すように絵素電極４０のＬ状に
窪んだ部分ｄ、ｅにおいては、絵素電極４０と同様のパ
ターンで形成したフォトレジスト膜の密着性が他の部分
よりも劣ることから、矢印方向からエッチング液が絵素
電極４０の下側に染み込むことがある。このようになる
と、断差部における絵素電極４０やドレイン電極１３３
が腐食される。そして、ハッチングにて示す箇所全体が
侵されると、ＴＦＴ３１が絵素電極４０から電気的に離
隔されて導通不良が起こることになる。
する際、図３（ｂ）に示すように絵素電極４０のＬ状に
窪んだ部分ｄ、ｅにおいては、絵素電極４０と同様のパ
ターンで形成したフォトレジスト膜の密着性が他の部分
よりも劣ることから、矢印方向からエッチング液が絵素
電極４０の下側に染み込むことがある。このようになる
と、断差部における絵素電極４０やドレイン電極１３３
が腐食される。そして、ハッチングにて示す箇所全体が
侵されると、ＴＦＴ３１が絵素電極４０から電気的に離
隔されて導通不良が起こることになる。
【０００９】上記導通不良が起こると、絵素電極４０に
電荷を充電すべきＴＦＴ３１からの電流の供給が受けら
れないので、絵素電極４０には表示に必要な電圧が印加
されず、よって対向電極との間にある液晶に電圧がかか
らなくなる。これは、表示装置として見た場合に点欠陥
として認識され、製造歩留りが低下する点で大きな問題
となる。
電荷を充電すべきＴＦＴ３１からの電流の供給が受けら
れないので、絵素電極４０には表示に必要な電圧が印加
されず、よって対向電極との間にある液晶に電圧がかか
らなくなる。これは、表示装置として見た場合に点欠陥
として認識され、製造歩留りが低下する点で大きな問題
となる。
【００１０】そこで、導通不良の防止対策として、１つ
の絵素電極に２個のスイッチング素子を備えた構造が考
えられる。この場合、一方のスイッチング素子が絵素電
極との間で導通不良となっても、もう一つスイッチング
素子があるので絵素欠陥となることはない。しかし、異
物の混入やレジスト工程でのパターン不良などで片方の
スイッチング素子が不良となる場合には有効ではあって
も、上述したように絵素電極の堆積条件やエッチング条
件などでスイッチング素子が不良となる場合には、その
不良条件が広範囲に及ぶので効果が余りないものとな
る。即ち、２つのスイッチング素子は近接させて設けら
れ、両者の製造状態は酷似している筈である。よって、
一方のスイッチング素子だけが導通不良となり、他方の
スイッチング素子は異状がない、という状況となること
は希である。このため、スイッチング素子をせっかく２
個設けても、絵素欠陥の発生を防止することができない
でいた。
の絵素電極に２個のスイッチング素子を備えた構造が考
えられる。この場合、一方のスイッチング素子が絵素電
極との間で導通不良となっても、もう一つスイッチング
素子があるので絵素欠陥となることはない。しかし、異
物の混入やレジスト工程でのパターン不良などで片方の
スイッチング素子が不良となる場合には有効ではあって
も、上述したように絵素電極の堆積条件やエッチング条
件などでスイッチング素子が不良となる場合には、その
不良条件が広範囲に及ぶので効果が余りないものとな
る。即ち、２つのスイッチング素子は近接させて設けら
れ、両者の製造状態は酷似している筈である。よって、
一方のスイッチング素子だけが導通不良となり、他方の
スイッチング素子は異状がない、という状況となること
は希である。このため、スイッチング素子をせっかく２
個設けても、絵素欠陥の発生を防止することができない
でいた。
【００１１】また、そのようなことが広範囲にわたって
起こると、多数の絵素電極において導通不良が発生しや
すくなり、点欠陥どころではなく群状の点欠陥が発生す
ることとなり、製造歩留りの観点から致命的となる。更
には、１つの絵素電極に対してスイッチング素子を複数
設けることは、絵素電極とソースバスライン間における
リークがスイッチング素子を介して起こり易くなるとい
う問題があり、実用的でない。
起こると、多数の絵素電極において導通不良が発生しや
すくなり、点欠陥どころではなく群状の点欠陥が発生す
ることとなり、製造歩留りの観点から致命的となる。更
には、１つの絵素電極に対してスイッチング素子を複数
設けることは、絵素電極とソースバスライン間における
リークがスイッチング素子を介して起こり易くなるとい
う問題があり、実用的でない。
【００１２】本発明はこのような従来技術の問題点を解
決するものであり、スイッチング素子と絵素電極との間
の導通不良の発生を抑制して点欠陥となる確率を低くで
き、これにより製造歩留りを向上させることが可能であ
るアクティブマトリクス基板を提供することを目的とす
る。
決するものであり、スイッチング素子と絵素電極との間
の導通不良の発生を抑制して点欠陥となる確率を低くで
き、これにより製造歩留りを向上させることが可能であ
るアクティブマトリクス基板を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、絶縁性基板上に複数の信号線がほぼ平行
に配線されると共に、該信号線と交差させて複数の走査
線がほぼ平行に配線され、信号線と走査線とで囲まれた
領域それぞれに絵素電極が配設され、各絵素電極毎に接
続して設けたスイッチング素子のソース電極が信号線に
ゲート電極が走査線にそれぞれ接続されているアクティ
ブマトリクス基板において、該絵素電極に接続されるス
イッチング素子のドレイン電極が該絵素電極の縁部に沿
って延びた延長部を有し、該絵素電極が該ドレイン電極
の上に一部重畳して積層され、該ドレイン電極との接続
に際して生ずる該絵素電極の段差が該延長部に沿って形
成されており、そのことにより上記目的が達成される。
リクス基板は、絶縁性基板上に複数の信号線がほぼ平行
に配線されると共に、該信号線と交差させて複数の走査
線がほぼ平行に配線され、信号線と走査線とで囲まれた
領域それぞれに絵素電極が配設され、各絵素電極毎に接
続して設けたスイッチング素子のソース電極が信号線に
ゲート電極が走査線にそれぞれ接続されているアクティ
ブマトリクス基板において、該絵素電極に接続されるス
イッチング素子のドレイン電極が該絵素電極の縁部に沿
って延びた延長部を有し、該絵素電極が該ドレイン電極
の上に一部重畳して積層され、該ドレイン電極との接続
に際して生ずる該絵素電極の段差が該延長部に沿って形
成されており、そのことにより上記目的が達成される。
【００１４】
【作用】本発明にあっては、スイッチング素子のドレイ
ン電極に絵素電極の縁部に沿って延びた延長部が設けら
れ、絵素電極がこのドレイン電極の上に一部重畳して積
層される。その結果、ドレイン電極との接続に際して生
ずる絵素電極の段差が延長部に沿って長く形成される。
つまり、ドレイン電極と絵素電極との接続部分の面積が
大きくなる。これにより絵素電極の被覆状態が悪化して
いても、或は断差部が腐食により侵されることがあって
も、導通不良となる確率が低くなる。
ン電極に絵素電極の縁部に沿って延びた延長部が設けら
れ、絵素電極がこのドレイン電極の上に一部重畳して積
層される。その結果、ドレイン電極との接続に際して生
ずる絵素電極の段差が延長部に沿って長く形成される。
つまり、ドレイン電極と絵素電極との接続部分の面積が
大きくなる。これにより絵素電極の被覆状態が悪化して
いても、或は断差部が腐食により侵されることがあって
も、導通不良となる確率が低くなる。
【００１５】
【実施例】本発明の実施例について以下に説明する。
【００１６】図１及び図２は本実施例のアクティブマト
リクス基板を示す。図２においては、アクティブマトリ
クス基板と共に、液晶表示装置の構成に必要な液晶層１
８及び対向基板２も併せて示している。このアクティブ
マトリクス基板は、スイッチング素子としてａ−Ｓｉ形
ＴＦＴを用いており、絶縁性基板１上には走査線として
機能する多数のゲートバスライン２１、２１…および信
号線として機能する多数のソースバスライン２２、２２
…が縦横に配線され、両バスライン２１、２２で囲まれ
る矩形状の領域それぞれに絵素電極４０がマトリクス状
に配設される。ゲートバスライン２１には、その途中の
多数箇所を広幅となした部分の上にＴＦＴ３１が形成さ
れる。このＴＦＴ３１が形成されるゲートバスライン２
１の広幅部分がゲート電極２１ａを構成する。
リクス基板を示す。図２においては、アクティブマトリ
クス基板と共に、液晶表示装置の構成に必要な液晶層１
８及び対向基板２も併せて示している。このアクティブ
マトリクス基板は、スイッチング素子としてａ−Ｓｉ形
ＴＦＴを用いており、絶縁性基板１上には走査線として
機能する多数のゲートバスライン２１、２１…および信
号線として機能する多数のソースバスライン２２、２２
…が縦横に配線され、両バスライン２１、２２で囲まれ
る矩形状の領域それぞれに絵素電極４０がマトリクス状
に配設される。ゲートバスライン２１には、その途中の
多数箇所を広幅となした部分の上にＴＦＴ３１が形成さ
れる。このＴＦＴ３１が形成されるゲートバスライン２
１の広幅部分がゲート電極２１ａを構成する。
【００１７】上記ＴＦＴ３１はスイッチング素子として
機能し、絵素電極４０の下に積層状態で形成したドレイ
ン電極３３を介して接続される。このドレイン電極３３
は、図１に破線にて示すように従来と同じ大きさの矩形
状をした本体部３３ａと、その右側に本体部３３ａと連
結状態で形成した短冊状の延長部３３ｂとからなる。一
方、ソースバスライン２２のＴＦＴ３１の近傍部分に
は、ソースバス支線２２ａが突出形成され、このソース
バス支線２２ａの先端部はＴＦＴ３１のソース電極３２
（図２参照）を構成する。
機能し、絵素電極４０の下に積層状態で形成したドレイ
ン電極３３を介して接続される。このドレイン電極３３
は、図１に破線にて示すように従来と同じ大きさの矩形
状をした本体部３３ａと、その右側に本体部３３ａと連
結状態で形成した短冊状の延長部３３ｂとからなる。一
方、ソースバスライン２２のＴＦＴ３１の近傍部分に
は、ソースバス支線２２ａが突出形成され、このソース
バス支線２２ａの先端部はＴＦＴ３１のソース電極３２
（図２参照）を構成する。
【００１８】以下、各部の詳細を製造手順に従って説明
する。図２に示すように、まず透明絶縁性基板１上にゲ
ートバスライン２１を作製する。この作製は、一般にＴ
ａ、Ｔｉ、Ａｌ、Ｃｒ等の単層又は多層の導電性金属を
スパッタリング法により透明絶縁性基板１上に堆積し、
その後にパターニングして作製される。本実施例では透
明絶縁性基板１としてガラス基板１を用い、ゲートバス
ライン２１としてＴａを使用した。なお、ゲートバスラ
イン２１の下にベースコート膜としてＴａ2Ｏ5等の絶縁
膜を形成することにしてもよい。
する。図２に示すように、まず透明絶縁性基板１上にゲ
ートバスライン２１を作製する。この作製は、一般にＴ
ａ、Ｔｉ、Ａｌ、Ｃｒ等の単層又は多層の導電性金属を
スパッタリング法により透明絶縁性基板１上に堆積し、
その後にパターニングして作製される。本実施例では透
明絶縁性基板１としてガラス基板１を用い、ゲートバス
ライン２１としてＴａを使用した。なお、ゲートバスラ
イン２１の下にベースコート膜としてＴａ2Ｏ5等の絶縁
膜を形成することにしてもよい。
【００１９】次いで、ゲートバスライン２１上にゲート
絶縁膜１３を積層する。本実施例では、プラズマＣＶＤ
法によりＳｉＮx膜を３０００オングストローム堆積し
てゲート絶縁膜１３とした。なお、ゲート絶縁膜１３を
形成する前に、ゲートバスライン２１を陽極酸化して、
Ｔａ2Ｏ5からなる酸化膜１２を形成し、絶縁性を高める
構造となしてもよい。
絶縁膜１３を積層する。本実施例では、プラズマＣＶＤ
法によりＳｉＮx膜を３０００オングストローム堆積し
てゲート絶縁膜１３とした。なお、ゲート絶縁膜１３を
形成する前に、ゲートバスライン２１を陽極酸化して、
Ｔａ2Ｏ5からなる酸化膜１２を形成し、絶縁性を高める
構造となしてもよい。
【００２０】次いで、プラズマＣＶＤ法により半導体層
１４及びエッチングストッパ層１５をゲート絶縁膜１３
の上に連続して形成する。半導体層１４はアモルファス
シリコン（ａ−Ｓｉ）層で形成され、エッチングストッ
パ層１５はＳｉＮx層で構成される。それぞれの膜厚は
３００オングストローム、２０００オングストロームと
する。そして、エッチングストッパ層１５をパターニン
グし、その後、リンを添加したｎ+型ａ−Ｓｉ層１６を
プラズマＣＶＤ法で８００オングストロームの厚みで積
層する。このｎ+型ａ−Ｓｉ層１６は半導体層１４と、
その後に積層されるソース電極３２及びドレイン電極３
３とのオーミックコンタクトを良好にするために形成さ
れる。
１４及びエッチングストッパ層１５をゲート絶縁膜１３
の上に連続して形成する。半導体層１４はアモルファス
シリコン（ａ−Ｓｉ）層で形成され、エッチングストッ
パ層１５はＳｉＮx層で構成される。それぞれの膜厚は
３００オングストローム、２０００オングストロームと
する。そして、エッチングストッパ層１５をパターニン
グし、その後、リンを添加したｎ+型ａ−Ｓｉ層１６を
プラズマＣＶＤ法で８００オングストロームの厚みで積
層する。このｎ+型ａ−Ｓｉ層１６は半導体層１４と、
その後に積層されるソース電極３２及びドレイン電極３
３とのオーミックコンタクトを良好にするために形成さ
れる。
【００２１】次いで、ｎ+型ａ−Ｓｉ層１６をパターニ
ングし、その後、ソース金属をスパッタリング法により
積層する。ソース金属としては、一般に、Ｔｉ、Ａｌ、
Ｍｏ、Ｃｒ等が用いられるが、本実施例ではＴｉを使用
した。そして、Ｔｉ金属層をパターニングし、ソース電
極３２及びドレイン電極３３を得る。このとき、ドレイ
ン電極３３は、上述したように本体部３３ａと延長部３
３ｂを有する状態に作製しておく。なお、上記ゲート電
極２１ａ、ソース電極３２及びドレイン電極３３等によ
り、図２に示す構造のａ−Ｓｉ形ＴＦＴ３１が作製され
る。
ングし、その後、ソース金属をスパッタリング法により
積層する。ソース金属としては、一般に、Ｔｉ、Ａｌ、
Ｍｏ、Ｃｒ等が用いられるが、本実施例ではＴｉを使用
した。そして、Ｔｉ金属層をパターニングし、ソース電
極３２及びドレイン電極３３を得る。このとき、ドレイ
ン電極３３は、上述したように本体部３３ａと延長部３
３ｂを有する状態に作製しておく。なお、上記ゲート電
極２１ａ、ソース電極３２及びドレイン電極３３等によ
り、図２に示す構造のａ−Ｓｉ形ＴＦＴ３１が作製され
る。
【００２２】次に、絵素電極４０及びソースバスライン
２２の２層目となる透明導電性物質を積層する。本実施
例では透明導電性物質として、ＩＴＯ（Indium tin o
xide）をスパッタリング法により積層する。これをパタ
ーニングして絵素電極４０を得る。該絵素電極４０は上
記のようにゲートバスライン２１とソースバスライン２
２で囲まれた矩形状の領域に積層形成され、図１に示す
ように、その端部はＴＦＴ３１のドレイン電極３３の全
体を覆う状態でその上に積層される。これにより、絵素
電極４０とＴＦＴ３１のドレイン電極３３が導通状態と
なる。
２２の２層目となる透明導電性物質を積層する。本実施
例では透明導電性物質として、ＩＴＯ（Indium tin o
xide）をスパッタリング法により積層する。これをパタ
ーニングして絵素電極４０を得る。該絵素電極４０は上
記のようにゲートバスライン２１とソースバスライン２
２で囲まれた矩形状の領域に積層形成され、図１に示す
ように、その端部はＴＦＴ３１のドレイン電極３３の全
体を覆う状態でその上に積層される。これにより、絵素
電極４０とＴＦＴ３１のドレイン電極３３が導通状態と
なる。
【００２３】絵素電極４０を形成したガラス基板１上の
全面には、ＳｉＮxからなる保護膜１７が堆積される。
該保護膜１７は、絵素電極４０の中央部で除去した窓あ
き形状をしてもよい。保護膜１７上には配向膜１９が形
成される。この配向膜１９についても、その中央部を除
去した窓あき形状にしてもよい。
全面には、ＳｉＮxからなる保護膜１７が堆積される。
該保護膜１７は、絵素電極４０の中央部で除去した窓あ
き形状をしてもよい。保護膜１７上には配向膜１９が形
成される。この配向膜１９についても、その中央部を除
去した窓あき形状にしてもよい。
【００２４】そして、以上のように構成されたアクティ
ブマトリクス基板の上に、対向電極３及び配向膜９が形
成された対向基板２を対向配置し、アクティブマトリク
ス基板と対向基板２との間に液晶層１８を設けることに
より、液晶表示装置を構成することが可能となる。
ブマトリクス基板の上に、対向電極３及び配向膜９が形
成された対向基板２を対向配置し、アクティブマトリク
ス基板と対向基板２との間に液晶層１８を設けることに
より、液晶表示装置を構成することが可能となる。
【００２５】したがって、このような構造のアクティブ
マトリクス基板においては、図３（ａ）に示すように、
ドレイン電極３３が従来と同じ大きさの本体部３３ａに
加えて延長部３３ｂを備えているので、その上に積層さ
れる絵素電極４０との積層面積が大きくなる。また、当
然のことながらドレイン電極３３の端部上に位置する絵
素電極４０の断差部の全長が長くなる。このため、断差
部においてドレイン電極３３と絵素電極４０との導通状
態の悪い部分が有っても、その悪い部分は長い断差部の
全体に対しては僅かな部分であり、導通不良となる確率
は極めて小さくなる。
マトリクス基板においては、図３（ａ）に示すように、
ドレイン電極３３が従来と同じ大きさの本体部３３ａに
加えて延長部３３ｂを備えているので、その上に積層さ
れる絵素電極４０との積層面積が大きくなる。また、当
然のことながらドレイン電極３３の端部上に位置する絵
素電極４０の断差部の全長が長くなる。このため、断差
部においてドレイン電極３３と絵素電極４０との導通状
態の悪い部分が有っても、その悪い部分は長い断差部の
全体に対しては僅かな部分であり、導通不良となる確率
は極めて小さくなる。
【００２６】また、後工程であるエッチング工程におい
て、絵素電極４０の形成パターンでフォトレジスト膜を
貼り着した後エッチングを行うと、絵素電極４０がＬ状
に窪んでいる部分ｄ、ｅに矢印方向からエッチング液が
染み込んでくるが、導通不良となる確率はきわめて小さ
い。即ち、本実施例の場合には導通不良が問題となるハ
ッチングにて示す断差部の長さが、図３（ｂ）に示した
従来例の場合よりも非常に長いので、その断差部の全て
を侵してしまうほど染み込んでくる可能性が低いからで
ある。
て、絵素電極４０の形成パターンでフォトレジスト膜を
貼り着した後エッチングを行うと、絵素電極４０がＬ状
に窪んでいる部分ｄ、ｅに矢印方向からエッチング液が
染み込んでくるが、導通不良となる確率はきわめて小さ
い。即ち、本実施例の場合には導通不良が問題となるハ
ッチングにて示す断差部の長さが、図３（ｂ）に示した
従来例の場合よりも非常に長いので、その断差部の全て
を侵してしまうほど染み込んでくる可能性が低いからで
ある。
【００２７】以上のことから、本発明にあっては導通不
良となる可能性が低いので、１つの絵素電極４０に対し
てＴＦＴ３１を１つ設けるだけでよく、ＴＦＴを２つ以
上設ける必要は必ずしもない。
良となる可能性が低いので、１つの絵素電極４０に対し
てＴＦＴ３１を１つ設けるだけでよく、ＴＦＴを２つ以
上設ける必要は必ずしもない。
【００２８】図４は本発明の他の実施例を示す平面図で
ある。この例においては、ゲートバスライン２１から分
岐したゲートバス支線２１ａの先端部にＴＦＴ３１を設
けていることが上記実施例とは異なるが、電気的な接続
などは同じである。この実施例においても、ドレイン電
極３３に延長部３３ｂを設けているので導通不良となる
確率が極めて小さいものとなる。従来例の図７に対応し
たものである。
ある。この例においては、ゲートバスライン２１から分
岐したゲートバス支線２１ａの先端部にＴＦＴ３１を設
けていることが上記実施例とは異なるが、電気的な接続
などは同じである。この実施例においても、ドレイン電
極３３に延長部３３ｂを設けているので導通不良となる
確率が極めて小さいものとなる。従来例の図７に対応し
たものである。
【００２９】図５にドレイン電極３３の形状に関する変
形例の一部を挙げている。（ａ）の場合は本体部３３ａ
の両側に延長部３３ｂ、３３ｂを設けている。（ｂ）の
場合は本体部３３ａの片側にＩ字状の延長部３３ｂを設
けている。（ｃ）は本体部３３ａの片側にＬ字状の延長
部３３ｂを設けている。すなわち、通常ではドレイン電
極３３の幅はＴＦＴ３１のチャネル幅Ｗよりも大きくす
ることはないが、本発明は以上の３つの例を含め、上述
した２つの実施例においても延長部３３ｂを設けること
により、ＴＦＴ３１のチャネル幅Ｗよりも広くしてい
る。但し、図５（ｂ）の状態において、本体部３３ａの
上辺に横向きに設けた延長部３３ｂを、本体部３３ａの
右辺に平行移動させて設けるようにする場合も本発明は
含むものである。
形例の一部を挙げている。（ａ）の場合は本体部３３ａ
の両側に延長部３３ｂ、３３ｂを設けている。（ｂ）の
場合は本体部３３ａの片側にＩ字状の延長部３３ｂを設
けている。（ｃ）は本体部３３ａの片側にＬ字状の延長
部３３ｂを設けている。すなわち、通常ではドレイン電
極３３の幅はＴＦＴ３１のチャネル幅Ｗよりも大きくす
ることはないが、本発明は以上の３つの例を含め、上述
した２つの実施例においても延長部３３ｂを設けること
により、ＴＦＴ３１のチャネル幅Ｗよりも広くしてい
る。但し、図５（ｂ）の状態において、本体部３３ａの
上辺に横向きに設けた延長部３３ｂを、本体部３３ａの
右辺に平行移動させて設けるようにする場合も本発明は
含むものである。
【００３０】なお、上記実施例ではスイッチング素子と
してａ−Ｓｉ形ＴＦＴを用いた場合について説明してい
るが、本発明はこれに限らず、他の構成のスイッチング
素子を用いる場合にも同様に適用できることは勿論であ
る。
してａ−Ｓｉ形ＴＦＴを用いた場合について説明してい
るが、本発明はこれに限らず、他の構成のスイッチング
素子を用いる場合にも同様に適用できることは勿論であ
る。
【００３１】また、本発明は、画像品位の向上を図るべ
く、スイッチング素子から送られる電圧信号を蓄積する
ための付加容量電極を備えた構成のものにも、同様にし
て適用できることは勿論である。
く、スイッチング素子から送られる電圧信号を蓄積する
ための付加容量電極を備えた構成のものにも、同様にし
て適用できることは勿論である。
【００３２】
【発明の効果】以上説明したように、本発明において
は、スイッチング素子のドレイン電極に絵素電極の縁部
に沿って延びた延長部を設け、絵素電極をこのドレイン
電極の上に一部重畳して積層するので、ドレイン電極と
の接続に際して生ずる絵素電極の段差を延長部に沿って
長く形成することができる。つまり、ドレイン電極と絵
素電極との接続部分の面積を大きくすることができる。
これにより、絵素電極の被覆状態が悪化していても、或
は断差部が腐食により侵されることがあっても導通不良
となる確率を低くすることができ、よって点欠陥の発生
を抑制させ得、製造歩留りを向上させることが可能とな
る。
は、スイッチング素子のドレイン電極に絵素電極の縁部
に沿って延びた延長部を設け、絵素電極をこのドレイン
電極の上に一部重畳して積層するので、ドレイン電極と
の接続に際して生ずる絵素電極の段差を延長部に沿って
長く形成することができる。つまり、ドレイン電極と絵
素電極との接続部分の面積を大きくすることができる。
これにより、絵素電極の被覆状態が悪化していても、或
は断差部が腐食により侵されることがあっても導通不良
となる確率を低くすることができ、よって点欠陥の発生
を抑制させ得、製造歩留りを向上させることが可能とな
る。
【図１】本実施例のアクティブマトリクス基板を示す平
面図である。
面図である。
【図２】図１のアクティブマトリクス基板の断面図であ
る。
る。
【図３】（ａ）は本発明の要部であるドレイン電極部分
を示す平面図、（ｂ）は従来例のドレイン電極部分を示
す平面図である。
を示す平面図、（ｂ）は従来例のドレイン電極部分を示
す平面図である。
【図４】本発明の他の実施例を示す平面図である。
【図５】（ａ）、（ｂ）及び（ｃ）は、共に本発明の要
部であるドレイン電極の変形例を示す平面図である。
部であるドレイン電極の変形例を示す平面図である。
【図６】従来のアクティブマトリクス基板を示す平面図
である。
である。
【図７】従来の他のアクティブマトリクス基板を示す平
面図である。
面図である。
【図８】共にドレイン電極の端部とその上の絵素電極部
分を示し、（ａ）は絵素電極の形成が良好な場合、
（ｂ）は不良の場合を示す断面図である。
分を示し、（ａ）は絵素電極の形成が良好な場合、
（ｂ）は不良の場合を示す断面図である。
１ 絶縁性基板 ２１ ゲート電極配線 ２１ａ ゲート電極 ２２ ソースバスライン ３１ ＴＦＴ ３２ ソース電極 ３３ ドレイン電極 ３３ａ 本体部 ３３ｂ 延長部 ４０ 絵素電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 永安 孝好 大阪市阿倍野区長池町22番22号 シャー プ株式会社内 (56)参考文献 特開 平２−234129（ＪＰ，Ａ)
Claims (1)
- 【請求項１】絶縁性基板上に複数の信号線がほぼ平行に
配線されると共に、該信号線と交差させて複数の走査線
がほぼ平行に配線され、信号線と走査線とで囲まれた領
域それぞれに絵素電極が配設され、各絵素電極毎に接続
して設けたスイッチング素子のソース電極が信号線にゲ
ート電極が走査線にそれぞれ接続されているアクティブ
マトリクス基板において、 該絵素電極に接続されるスイッチング素子のドレイン電
極が該絵素電極の縁部に沿って延びた延長部を有し、該
絵素電極が該ドレイン電極の上に一部重畳して積層さ
れ、該ドレイン電極との接続に際して生ずる該絵素電極
の段差が該延長部に沿って形成されているアクティブマ
トリクス基板。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11738591A JP2669512B2 (ja) | 1991-05-22 | 1991-05-22 | アクティブマトリクス基板 |
| US07/875,039 US5302987A (en) | 1991-05-15 | 1992-04-28 | Active matrix substrate including connecting electrode with extended portion |
| KR1019920007560A KR970004884B1 (ko) | 1991-05-15 | 1992-05-01 | 액티브 매트릭스 기판 |
| DE69205333T DE69205333T2 (de) | 1991-05-15 | 1992-05-15 | Substrat mit aktiver Matrix. |
| EP92304450A EP0514218B1 (en) | 1991-05-15 | 1992-05-15 | An active matrix substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11738591A JP2669512B2 (ja) | 1991-05-22 | 1991-05-22 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04344617A JPH04344617A (ja) | 1992-12-01 |
| JP2669512B2 true JP2669512B2 (ja) | 1997-10-29 |
Family
ID=14710343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11738591A Expired - Lifetime JP2669512B2 (ja) | 1991-05-15 | 1991-05-22 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669512B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611042B1 (ko) * | 1999-12-27 | 2006-08-09 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치 |
| JP2007139904A (ja) * | 2005-11-15 | 2007-06-07 | Nec Corp | 表示素子及びこれを備えた表示装置 |
| JP6978243B2 (ja) * | 2017-07-26 | 2021-12-08 | 三菱電機株式会社 | アレイ基板と当該アレイ基板を有する液晶表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02234129A (ja) * | 1989-03-08 | 1990-09-17 | Hitachi Ltd | 液晶表示装置 |
-
1991
- 1991-05-22 JP JP11738591A patent/JP2669512B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04344617A (ja) | 1992-12-01 |
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Legal Events
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|---|---|---|---|
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