JP2002108245A - マトリクスアレイ基板 - Google Patents

Abstract

(57)【要約】 【課題】 平面表示装置等に用いられるマトリクスア
レイ基板において、信号線の断線不良を充分に防止する
とともに、走査線１１と信号線８との交差部７での対向
基板との短絡に起因する平面表示装置の製造歩留の低下
を防止できるものを提供する。 【解決手段】信号線８を、金属からなる主たる配線とし
ての信号線下層配線３１と、補助配線として信号線上層
配線５１との冗長配線構造とするとともに、信号線上層
配線５１を交差部７の個所で省く。すなわち、補助配線
としての信号線上層配線５１は、隣合う走査線１１に挟
まれた領域ごとに連続する、短冊状部分５２ａをなすよ
うに配置する。この短冊状部分５１ａの両端部に、信号
線下層配線３１と信号線上層配線５１とを導通させるコ
ンタクトホール４１，４２を配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に代
表される平面表示装置等に用いられるマトリクスアレイ
基板に関する。

【０００２】

【従来の技術】近年、液晶表示装置等の平面表示装置
は、薄型、軽量、低消費電力の特徴を生かして、パーソ
ナル・コンピュータ、ワードプロセッサあるいはＴＶ等
の表示装置として、更に投射型の表示装置として各種分
野で利用されている。

【０００３】中でも、各画素電極にスイッチ素子が電気
的に接続されて成るアクティブマトリクス型表示装置
は、隣接画素間でクロストークのない良好な表示画像を
実現できることから、盛んに研究・開発が行われてい
る。

【０００４】以下に、光透過型のアクティブマトリクス
型液晶表示装置を例にとり、その構成について簡単に説
明する。

【０００５】一般に、アクティブマトリクス型液晶表示
装置は、マトリクスアレイ基板（以下アレイ基板と呼
ぶ）と対向基板とが所定の間隔をなすよう近接配置さ
れ、この間隔中に、両基板の表層に設けられた配向膜を
介して液晶層が保持されて成っている。 アレイ基板に
おいては、ガラス等の透明絶縁基板上に、上層の金属配
線パターンとして例えば複数本の信号線と、下層の金属
配線パターンとして例えば複数本の走査線とが絶縁膜を
介して格子状に配置され、格子の各マス目に相当する領
域にＩＴＯ(Indium-Tin-Oxide)等の透明導電材料からな
る画素電極が配される。そして、格子の各交点部分に
は、各画素電極を制御するスイッチング素子が配されて
いる。スイッチング素子が薄膜トランジスタ（以下、Ｔ
ＦＴと略称する。）である場合には、ＴＦＴのゲート電
極は走査線に、ドレイン電極は信号線にそれぞれ電気的
に接続され、さらにソース電極は画素電極に電気的に接
続されている。

【０００６】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯ等から成る対向電極が配置され、またカラー表示
を実現するのであればカラーフィルタ層が配置されて構
成されている。

【０００７】従前、アレイ基板の製造において、信号線
の断線不良による歩留まり及び製造効率の低下が問題と
なっていた。特には、開口率を向上させるべく、信号線
幅を狭小とした場合における、レジスト露光時のゴミに
よる断線不良が問題となっていた。また、大型基板を複
数の領域に分割して各領域に順次露光（分割露光）を行
う場合に、分割境界の位置ずれによる断線不良が問題と
なっていた。

【０００８】そこで、特開平９−１０１５４１において
は、信号線について、絶縁膜を介して重ね合わされる第
１の導電層と第２の導電層との冗長配線構造とし、これ
ら第１の導電層と第２の導電層とをコンタクトホールに
よって電気的に接続することが提案された。

【０００９】以下に、特開平９−１０１５４１及び特願
平１１−１９００８０の提案に基づく従来例のアレイ基
板について、図８〜９を用いて説明する。

【００１０】図８は、従来例のアレイ基板について画素
部分の構成を模式的に示す平面図であり、図９は、液晶
表示装置に組み立てられた場合の、走査線と信号線との
交差部の積層構造を示す縦断面図である。

【００１１】この例において、スイッチング素子をなす
ＴＦＴ９は、走査線１１の延在部１１ａをゲート電極と
する逆スタガ型であって、ゲート電極１１ａの上に、酸
化シリコン及び窒化シリコンからなる第１の絶縁膜１
５，１６を介して、半導体層としてのアモルファスシリ
コン(a-Si:H)層３６、及び、オーミックコンタクト層と
してのリンドープアモルファスシリコン(n+a-Si:H)層３
７が配置される。さらにこの上には、アルミニウム(Al)
やモリブデン(Mo)などを主体とした低抵抗導電層からな
るソース電極３３及びドレイン電極３２が配置される。
これらソース電極３３及びドレイン電極３２を含む低抵
抗導電層の配線パターンは、全体が窒化シリコン膜から
成る第２の絶縁膜４により覆われる。

【００１２】第２の絶縁膜４の上にはＩＴＯ層からなる
画素電極５２が配され、第２の絶縁膜４に設けられたコ
ンタクトホール４１を介してソース電極３３と電気的に
接続する。

【００１３】このような構成にあって、信号線８は、ド
レイン電極３２と同時に作成される下層配線３１と、画
素電極５２と同時に作成される上層配線５１との冗長配
線構造を有しており、ドレイン電極３２の個所で第２の
絶縁膜４を貫くコンタクトホール４１を介して互いに電
気的に接続している。このような上下層配線間コンタク
トホール４１は、望ましくはドレイン電極３２ごとに設
けられる。

【００１４】信号線８を構成する上層配線５１及び下層
配線３１は、いずれも断続部分を含まず信号線８に沿っ
て連続している。また、信号線上層配線５１は、アレイ
基板１０の最上層に露出している。

【００１５】

【発明が解決しようとする課題】このようなアレイ基板
であると、対向基板と組み合わせた場合に、信号線８と
走査線１１との交差部７で、対向基板上の対向電極（共
通電極）と短絡が生じることがあった。この様子を図９
の積層断面図に模式的に示す。

【００１６】信号線８と走査線１１との交差部７では、
積層される膜の厚さの合計が大きくなり、アレイ基板１
０から対向基板２０の側へと突出してしまう。そのた
め、対向基板２０上に何らかの突起が形成されている場
合、または、アレイ基板１０と対向基板２０との間に導
電性の異物２５が存在する場合に、交差部７の個所で、
アレイ基板１０の最上層に露出する信号線上層配線５１
と、対向基板２０上の対向基板２１との間で短絡が生じ
るのである。

【００１７】このような短絡に起因して製品の歩留まり
（良品率）が低下し、それだけ製造効率の低下、及び製
造コストの上昇を招いていた。

【００１８】一方、冗長配線をなす信号線上層配線５１
を省くならば、前述したように信号線の断線不良が増加
し、製品歩留まりが大きく低下してしまう。

【００１９】本発明は、上記問題点に鑑みなされたもの
であり、平面表示装置等に用いられるマトリクスアレイ
基板において、走査線と信号線との交差部での対向基板
との短絡に起因する平面表示装置の製造歩留の低下を防
止できるものを提供する。

【００２０】

【課題を解決するための手段】請求項１記載のアレイ基
板は、絶縁基板上に、略平行に配列される複数の走査線
と、この走査線に略直交して配列される複数の信号線
と、これら走査線及び信号線により画されるマトリクス
状の各領域に配置される画素電極とを備え、前記信号線
が、主たる配線をなす信号線下層配線と、この信号線下
層配線に沿って重ねられて補助配線をなす信号線上層配
線とからなるマトリクスアレイ基板において、前記信号
線と前記走査線とが交差する交差部にて、前記信号線上
層配線が省かれていることを特徴とする。

【００２１】上記構成により、走査線と信号線との交差
個所での対向基板との短絡に起因する平面表示装置の製
造歩留の低下を防止することができる。しかも、信号線
の断線不良を充分に防止することができる。

【００２２】請求項７のアレイ基板は、ソース電極及び
ドレイン電極がゲート電極と重なり合う個所では、前記
画素電極と同一の材料により同時に形成され導電膜が省
かれていることを特徴とする。

【００２３】これにより、ＴＦＴの個所での対向基板と
の短絡に起因する平面表示装置の製造歩留の低下につい
ても防止することができる。

【００２４】

【発明の実施の形態】実施例１のマトリクスアレイ基板
について、図１〜５を用いて説明する。

【００２５】図１〜２の平面図には、アレイ基板１０の
画素部分の構成を示す。また、図３は、走査線と信号線
との交差個所についての、走査線に沿った方向（図１の
Ａ−Ａ線）の縦断面図であり、図４は、同一個所につい
ての信号線に沿った方向（図１のＢ−Ｂ線）の縦断面図
である。図５は、ＴＦＴ部分についての（図１のＣ−Ｃ
線）の縦断面図である。

【００２６】実施例のマトリクスアレイ基板は、画像表
示領域の対角寸法が２０インチであってＵＸＧＡ−ＴＦ
Ｔ型のノーマリホワイトモードの光透過型液晶表示装置
に用いられるものである。

【００２７】このマトリクスアレイ基板１０において
は、１６００×３本の信号線８と、１２００本の走査線
１１が互いに直交するように配列される。走査線１１及
びゲート電極１１ａを含む下層の金属配線パターンは、
単層のモリブデン−タングステン(Mo-W)合金により形成
され、全体がゲート絶縁膜１７により覆われる。

【００２８】信号線８と走査線１１とにより区画される
画素開口ごとにおいて、信号線８と走査線１１との交差
部近傍に、スイッチング素子としてのＴＦＴ９が配置さ
れる。ＴＦＴ９は、図４に示すように、走査線１１の延
在部１１ａをゲート電極とする逆スタガ型であって、こ
のゲート電極１１ａを覆う個所に、ゲート絶縁膜１７を
介して、アモルファスシリコン(a-Si:H)層３６が配置さ
れる。このアモルファスシリコン層３６の上には、略中
央のチャネル部にチャネル保護膜２が配置され、チャネ
ル部以外にリンドープアモルファスシリコン(n+a-Si:H)
層３７が積層配置される。さらにこの上には、アルミニ
ウム(Al)から成るソース電極３３及びドレイン電極３２
が配置される。これらソース電極３３及びドレイン電極
３２を含む上層の金属配線パターンは、全体が、窒化シ
リコン膜から成る層間絶縁膜４により覆われる。

【００２９】層間絶縁膜４の上には画素開口ごとにＩＴ
Ｏ層からなる画素電極５２が配され、層間絶縁膜４を貫
くソース−画素電極間コンタクトホール４３を介してソ
ース電極３３と電気的に接続する。

【００３０】信号線８は、ドレイン電極３２と同時に作
成される下層配線（主たる配線層）（Al）３１と、画素
電極３と同時に作成される上層配線（補助導電層）（Ｉ
ＴＯ層）５１との冗長配線構造を有しており、これら上
層及び下層の配線３１，５１は、層間絶縁膜４を貫くコ
ンタクトホール４１，４２を介して互いに電気的に接続
している。

【００３１】信号線下層配線３１は、信号線８が延びる
全領域にわたって連続するように設けられるが、信号線
上層配線５１は、図１〜４中に示すように、走査線８と
の交差部７において省かれている。詳しくは、信号線上
層配線５１が、隣合う走査線１１に挟まれた領域ごとに
配置され、該領域内のほぼ全体に連続する短冊状部分５
１ａをなす（図２）。短冊状部分５１ａの両端と、走査
線１１の輪郭との間には、パターンの位置合わせずれを
吸収する間隔が置かれている。すなわち、信号線上層配
線５１がなす短冊状部分５１ａと、走査線１１の輪郭と
の間の間隔は、信号線上層配線５１を含むＩＴＯ層のパ
ターンと、走査線１１のパターンとの位置ずれの最大値
に略等しいか、またはこの最大値よりいくらか大きい値
に設定される。例えば約２μｍに設定される。

【００３２】図１〜２の平面図に示すように、信号線上
層配線５１がなす各短冊状部分５１ａの一端は、ＴＦＴ
９のドレイン電極３２に隣接した個所に位置し、この個
所に設けられたコンタクトホール４１を介して、信号線
下層配線３１と導通される。また、各短冊状部分５１ａ
の他端は、該短冊状部分５１ａの一端が隣接するＴＦＴ
９から遠い側、すなわち、該短冊状部分５１ａを挟むも
う一方の走査線（前段の走査線）１１-2に近接する個所
に位置し、この個所に設けられるコンタクトホール４２
を介して、同様に信号線下層配線３１と導通される。

【００３３】図３〜４の積層図に示すように、上方に突
出する交差部７には、最上層に導電層が存在しない。こ
のため、アレイ基板１０が対向基板と組み合わされたと
きに導電性異物が交差部７に介挿された場合にも、対向
基板との短絡が生じることがない。また、信号線上層配
線５１が省かれている分だけ、交差部７の突出高さが低
くなるため、異物が介挿させる確率も小さくなる。

【００３４】なお、図５に示すように、ＴＦＴ９の近傍
においても、信号線上層配線５１、及び、画素電極５２
から延在される導通用ＩＴＯ膜５２ｂは、ゲート電極１
１ａとは重ならないように配置されており、特に、ＴＦ
Ｔ９の頂上部には、ＩＴＯ層かなる導電膜が位置しな
い。このように、本実施例では、ＴＦＴ９の個所におい
ても、導電性異物等による対向基板との短絡が防止され
ている。

【００３５】次に、実施例１のアレイ基板１０の製造工
程について概略を説明する。

【００３６】(1) 第１のパターニング ガラス基板１８上（図３）上に、スパッタ法により、例
えばモリブデン−タングステン合金膜（ＭｏＷ膜）を２
５０ｎｍの膜厚に堆積させた後、フォトレジストのパタ
ーンの下で、ドライエッチングにより、走査線１１、及
びその延在部からなるゲート電極１１ａを形成する。

【００３７】(2) 第２のパターニング プラズマＣＶＤ法により、酸化シリコン膜からなる３５
０ｎｍ厚の第１ゲート絶縁膜１５、および、窒化シリコ
ン膜からなる５０ｎｍ厚の第２ゲート絶縁膜１６を堆積
させ、さらに、ＴＦＴ９の半導体活性膜をなすための５
０ｎｍ厚のアモルファスシリコン(a-Si:H)層３６、及び
窒化シリコン膜とを連続して堆積させる。

【００３８】この後、窒化シリコン膜をパターニングし
てＴＦＴ９のチャネル部に対応する個所にチャネル保護
膜２を形成する。

【００３９】(3) 第３のパターニング プラズマＣＶＤ法により５０ｎｍ厚のリンドープアモル
ファスシリコン(n+a-Si:H)層３７を堆積し、さらに、ス
パッタリングにより、例えばアルミニウム(Al)からなる
金属層を堆積させる。この金属層と半導体層３６，３７
とを同一マスクパターンの下で一括してパターニングす
ることにより、信号線下層配線３１、この延在部から成
るドレイン電極３２、及びソース電極３３を形成する。

【００４０】(4) 第４のパターニング 窒化シリコンから成る層間絶縁膜４を堆積した後、信号
線の上下層間コンタクトホール４１，４２、ソース−画
素電極間コンタクトホール４３を同時に作成する。

【００４１】(5) 第５のパターニング 透明導電層として、例えばＩＴＯを堆積した後、パター
ニングにより、信号線上層配線５１、及び、画素電極５
２を作成する。信号線上層配線５１は、コンタクトホー
ル４１，４２の配置個所、及び交差部７を除き、信号線
下層配線３１よりも少し狭小となるように設けられる。
例えば、信号線下層配線３１の幅を７μｍとするとき、
信号線上層配線５１の幅を４〜５μｍとする。

【００４２】次に第２の実施例について、図６〜７を用
いて説明する。

【００４３】第２の実施例においては、信号線下層配線
３１の上に信号線上層配線５１が直接載置され、これら
の間に絶縁膜が配されていない。そのため、上下層の配
線を導通させるコンタクトホールは設けられない。

【００４４】このような実施例によっても、交差部７に
おける突出高さを低減させることができるので、導電性
異物による対向基板との短絡を低減させることができ
る。しかも、信号線の断線不良を充分に防止することが
できる。

【００４５】上記実施例において、信号線上層配線５１
がアレイ基板１０の最上層に形成されるものとして説明
したが、この上に何らかの保護膜が設けられても、この
保護膜が充分に厚く強固なものでない場合には、導電性
異物が該保護膜を貫いて信号線上層配線５１に接触する
ことがあるため、上記と全く同様である。

【００４６】

【発明の効果】本発明のマトリクスアレイ基板による
と、走査線と信号線との交差部での対向基板との短絡に
起因する平面表示装置の製造歩留の低下を防止すること
ができる。しかも、信号線の断線不良を充分に防止する
ことができる。

【図面の簡単な説明】

【図１】実施例１のアレイ基板における画素部分の要部
の構成を示す平面図である。

【図２】一の画素全体を示す図１と同様のアレイ基板の
要部平面図である。

【図３】実施例１のアレイ基板における、走査線と信号
線との交差部についての、走査線に沿った方向（図１の
Ａ−Ａ線）の縦断面図である。

【図４】実施例１のアレイ基板における、走査線と信号
線との交差部についての、信号線に沿った方向（図１の
Ｂ−Ｂ線）の縦断面図である。

【図５】実施例１のアレイ基板における、ＴＦＴ部分に
ついての（図１のＣ−Ｃ線）の縦断面図である。

【図６】実施例２のアレイ基板についての、図１に対応
する要部平面図である。

【図７】実施例２のアレイ基板における交差部の積層構
造を示す、図４に対応する縦断面図である。

【図８】従来例のアレイ基板における画素部分の構成を
示す、図１に対応する要部平面図である。

【図９】従来例のアレイ基板の問題点について説明する
ために、液晶表示装置に組み立てられた状態での、交差
部の積層構造を示す縦断面図である。

【符号の説明】

１０ アレイ基板 １１ 走査線 １１ａ ゲート電極 ３１ 信号線下層配線 ３２ ドレイン電極 ３３ ソース電極 ３８ 半導体層 ４１ ＴＦＴ近傍にある、信号線の上下層間コンタクト
ホール ４２ ＴＦＴから遠い側にある、信号線の上下層間コン
タクトホール ４３ ソース電極−画素電極間コンタクトホール ５１ 信号線上層配線（ＩＴＯ） ５１ａ 信号線上層配線の、各画素電極に沿った短冊状
部分 ５２ 画素電極 ７ 走査線と信号線とが交差する交差部 ８ 信号線 ９ ＴＦＴ

フロントページの続き Ｆターム(参考） 2H090 HA06 JB02 LA01 2H092 GA25 GA29 JA24 JA34 JA37 JA41 JA46 JB22 JB31 KA05 KB25 MA05 NA15 NA29 PA01 5C094 AA32 BA03 BA43 CA19 EA04 EA05 EA07 EB02 FB14 5F033 HH05 HH08 HH38 JJ38 KK05 KK08 KK22 MM08 PP06 PP15 QQ09 QQ37 VV15 XX31 5F110 AA26 CC07 DD02 EE06 EE44 FF02 FF03 FF09 FF30 GG02 GG15 GG25 GG45 HK03 HK09 HK16 HK21 HK25 HK33 HK35 HL07 NN02 NN12 NN24 NN35 NN72

Claims (8)

【特許請求の範囲】
1. 【請求項１】絶縁基板上に、略平行に配列される複数の
   走査線と、この走査線に略直交して配列される複数の信
   号線と、これら走査線及び信号線により画されるマトリ
   クス状の各領域に配置される画素電極とを備え、 前記信号線が、主たる配線をなす信号線下層配線と、こ
   の信号線下層配線に沿って重ねられて補助配線をなす信
   号線上層配線とからなるマトリクスアレイ基板におい
   て、 前記信号線と前記走査線とが交差する交差部にて、前記
   信号線上層配線が省かれていることを特徴とするマトリ
   クスアレイ基板。
2. 【請求項２】前記信号線上層配線が、前記交差部以外で
   連続しており、隣り合う走査線に挟まれた領域ごとに一
   つの短冊状部分をなすことを特徴とする請求項１記載の
   マトリクスアレイ基板。
3. 【請求項３】前記短冊状部分の両端と、前記走査線の輪
   郭との間隔が所定の範囲内にあることを特徴とする請求
   項２記載のマトリクスアレイ基板。
4. 【請求項４】前記信号線上層配線と前記信号線下層配線
   とが、これらの間の絶縁膜を貫く上下配線間コンタクト
   ホールを介して導通されており、該上下配線間コンタク
   トホールが前記各短冊状部分の両端に設けられているこ
   とを特徴とする請求項２記載のマトリクスアレイ基板。
5. 【請求項５】前記信号線上層配線が、前記信号線下層配
   線上に直接接触するように載置されることにより、前記
   信号線下層配線と導通されていることを特徴とする請求
   項１記載のマトリクスアレイ基板。
6. 【請求項６】前記画素電極ごとにスイッチング素子とし
   ての薄膜トランジスタが設けられ、該薄膜トランジスタ
   は、一の前記走査線と一の前記信号線との交点近傍に配
   置されて、ソース電極が該画素電極に接続し、ドレイン
   電極が該一の信号線に接続し、ゲート電極が前記走査線
   またはその延在部により形成され、 前記信号線下層配線が、前記ソース及びゲート電極と同
   一の材料により同時に形成され、前記信号線上層配線
   が、前記画素電極と同一の材料により同時に形成されて
   いることを特徴とする請求項１記載のマトリクスアレイ
   基板。
7. 【請求項７】前記ソース電極及び前記ドレイン電極が前
   記ゲート電極と重なり合う個所では、前記画素電極と同
   一の材料により同時に形成される導電膜が省かれている
   ことを特徴とする請求項６記載のマトリクスアレイ基
   板。
8. 【請求項８】前記信号線下層配線は、前記薄膜トランジ
   スタの活性層をなす半導体層と同時にパターニングされ
   て形成されたものであり、前記信号線下層配線の輪郭に
   略一致する半導体層のパターン上に重ねられていること
   を特徴とする請求項６記載のマトリクスアレイ基板。