JP2001021916A - マトリクスアレイ基板 - Google Patents

Abstract

(57)【要約】 【課題】 平面表示装置用のマトリクスアレイ基板に
おいて、信号線を冗長配線構造とした場合にも、平面表
示装置の開口率の低下を招くことのないマトリクスアレ
イ基板を提供する。 【解決手段】信号線は、ドレイン電極３２と同時に作成
される信号線下層配線３１と、画素電極５２と同時に作
成される信号線上層配線（補助導電層）５１とが、これ
らの間の絶縁膜４を貫く、信号線上下層間コンタクトホ
ール４１を介して互いに導通されて成る。このような冗
長配線構造の信号線にあって、信号線上下層間コンタク
トホール４１は、信号線下層配線３１からドレイン電極
３２が枝分かれする個所に設けられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に代
表される平面表示装置等に用いられるマトリクスアレイ
基板に関する。

【０００２】

【従来の技術】近年、液晶表示装置は、薄型、軽量、低
消費電力の特徴を生かして、パーソナル・コンピュー
タ、ワードプロセッサあるいはＴＶ等の表示装置とし
て、更に投射型の表示装置として各種分野で利用されて
いる。

【０００３】中でも、各画素電極にスイッチ素子が電気
的に接続されて成るアクティブマトリクス型表示装置
は、隣接画素間でクロストークのない良好な表示画像を
実現できることから、盛んに研究・開発が行われてい
る。

【０００４】以下に、光透過型のアクティブマトリクス
型液晶表示装置を例にとり、その構成について簡単に説
明する。

【０００５】一般に、アクティブマトリクス型液晶表示
装置は、マトリクスアレイ基板（以下アレイ基板と呼
ぶ）と対向基板とが所定の間隔をなすよう近接配置さ
れ、この間隔中に、両基板の表層に設けられた配向膜を
介して液晶層が保持されて成っている。

【０００６】アレイ基板においては、ガラス等の透明絶
縁基板上に、上層の金属配線パターンとして例えば複数
本の信号線と、下層の金属配線パターンとして例えば複
数本の走査線とが絶縁膜を介して格子状に配置され、格
子の各マス目に相当する領域にＩＴＯ(Indium-Tin-Oxid
e)等の透明導電材料からなる画素電極が配される。そし
て、格子の各交点部分には、各画素電極を制御するスイ
ッチング素子が配されている。スイッチング素子が薄膜
トランジスタ（以下、ＴＦＴと略称する。）である場合
には、ＴＦＴのゲート電極は走査線に、ドレイン電極は
信号線にそれぞれ電気的に接続され、さらにソース電極
は画素電極に電気的に接続されている。

【０００７】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯ等から成る対向電極が配置され、またカラー表示
を実現するのであればカラーフィルタ層が配置されて構
成されている。

【０００８】従前、アレイ基板の製造において、信号線
の断線不良による歩留まり及び製造効率の低下が問題と
なっていた。特には、開口率を向上させるべく、信号線
幅を狭小とした場合における、レジスト露光時のゴミに
よる断線不良が問題となっていた。また、大型基板を複
数の領域に分割して各領域に順次露光（分割露光）を行
う場合に、分割境界の位置ずれによる断線不良が問題と
なっていた。

【０００９】そこで、特開平９−１０１５４１において
は、信号線について、絶縁膜を介して重ね合わされる第
１の導電層と第２の導電層との冗長配線構造とし、これ
ら第１の導電層と第２の導電層とをコンタクトホールに
よって電気的に接続することが提案された。

【００１０】以下に、特開平９−１０１５４１の提案に
基づく従来技術のアレイ基板について説明する。

【００１１】この例において、スイッチング素子は、走
査線の延在部をゲート電極とする逆スタガ型であって、
ゲート電極の上に、酸化シリコン及び窒化シリコンから
なる第１の絶縁膜を介して、半導体層としてのアモルフ
ァスシリコン(a-Si:H)層、及び、オーミックコンタクト
層としてのリンドープアモルファスシリコン(n⁺a-Si:H)
層が配置される。さらにこの上には、アルミニウム(Al)
やモリブデン(Mo)などを主体とした低抵抗導電層からな
るソース電極及びドレイン電極が配置される。これらソ
ース電極及びドレイン電極を含む低抵抗導電層の配線パ
ターンは、全体が窒化シリコン膜から成る第２の絶縁膜
により覆われる。

【００１２】第２の絶縁膜の上にはＩＴＯ層からなる画
素電極が配され、第２の絶縁膜に設けられたコンタクト
ホールを介してソース電極と電気的に接続する。

【００１３】このような構成にあって、信号線は、ドレ
イン電極と同時に作成される第１の導電層と、画素電極
と同時に作成される第２の導電層との冗長配線構造を有
しており、これら第１の導電層及び第２の導電層は、第
２の絶縁膜に設けられたスルーホールを介して互いに電
気的に接続している。このコンタクトホールは、望まし
くは画素開口ごとに設けられる。

【００１４】

【発明が解決しようとする課題】しかし、平面表示装置
の高精細化とアレイ基板の開口率向上の要求に答えるべ
く、信号線の幅を充分に狭小とした場合、信号線中のコ
ンタクトホール形成部分を、このように狭小とした信号
線の幅の中に納めることが出来なくなりつつある。その
ため、信号線を、コンタクトホール形成部分のみ幅広に
構成する必要が生じて来た。

【００１５】コンタクトホール形成部分の寸法をある程
度大きく採らなければならないのは以下の理由による。

【００１６】例えば窒化シリコンからなる第２の絶縁膜
にコンタクトホールを形成する際に、サイドエッチング
量が大きいということと、第１及び第２の導電層の間で
確実なコンタクトを得る必要があるということのため
に、コンタクトホールの寸法を比較的大きく採らなけれ
ばならない。また、第１導電層からコンタクトホールが
「はみ出さない」ように、第１導電層のコンタクトホー
ル形成部分は、コンタクトホールの寸法よりもさらに大
きくする必要がある。コンタクトホールが「はみ出し」
たならば、層間ショート等の原因となるからである。

【００１７】このように第１導電層のコンタクトホール
形成部分が信号線の他の部分より幅広に設けられ画素開
口中へと突き出すならば、その分だけ、画素開口部分の
面積が減少し、アレイ基板及び平面表示装置の開口率が
減少してしまう。

【００１８】なお、信号線と走査線とが交差する領域に
コンタクトホール形成部を設けることも考えられるが、
この場合には、信号線と走査線との間で形成される電気
容量が大きくなり、駆動制御の際の時定数が増加してし
まうため、一般に、望ましくない。

【００１９】本発明は、上記問題点に鑑みなされたもの
であり、平面表示装置等に用いられるマトリクスアレイ
基板において、信号線を冗長配線構造とした場合にも、
画素開口率の低下を招くことのないマトリクスアレイ基
板を提供するものである。

【００２０】

【課題を解決するための手段】請求項１記載の発明のマ
トリクスアレイ基板は、基板上に略平行に配列される複
数の走査線と、これに略直交する複数の信号線と、マト
リクス状に配列される複数の画素電極と、これら画素電
極ごとに配置され前記信号線から該画素電極への信号入
力をスイッチングするスイッチング素子とを備え、前記
信号線が、第１導電層と、この第１導電層に沿って層間
絶縁膜を介して重ねられる第２導電層と、該層間絶縁膜
を貫き、これら第１及び第２の導電層を互いに電気的に
接続するコンタクトホールとを含む、平面表示装置用の
マトリクスアレイ基板において、前記コンタクトホール
が、前記信号線と前記スイッチング素子との接続個所に
配置されることを特徴とする。

【００２１】

【発明の実施の形態】実施例の平面表示装置及びそのマ
トリクスアレイ基板１０について、図１〜９を用いて説
明する。

【００２２】図１〜２の平面図には、アレイ基板１０の
画素部分の構成を示す。また、図３には、ＴＦＴ近傍
（図１のＡ−Ａ断面）における平面表示装置の積層構造
を示し、図４には、画素電極に沿った、信号線の細線部
分の近傍（図１のＢ−Ｂ断面）における平面表示装置の
積層構造を示す。

【００２３】実施例の平面表示装置は、画像表示領域の
対角寸法が１３．３インチであってＸＧＡ−ＴＦＴ型の
ノーマリホワイトモードの光透過型液晶表示装置であ
る。

【００２４】この平面表示装置のアレイ基板１０におい
ては、１０２４×３本の信号線１と、７６８本の走査線
１１が互いに直交するように配列される。走査線１１及
びゲート電極１１ａを含む下層の金属配線パターンは、
例えばモリブデン−タングステン(Mo-W)により形成さ
れ、全体がゲート絶縁膜１７により覆われる。

【００２５】信号線８と走査線１１とにより区画される
画素開口ごとにおいて、信号線８と走査線１１との交差
部近傍に、スイッチング素子としてのＴＦＴ９が配置さ
れる。ＴＦＴ９は、図３に示すように、走査線１１の延
在部１１ａをゲート電極とする逆スタガ型であって、こ
のゲート電極１１ａを覆う個所に、ゲート絶縁膜１７を
介して、アモルファスシリコン(a-Si:H)層３６が配置さ
れる。この半導体層の上には、略中央のチャネル部にチ
ャネル保護膜２が配置され、チャネル部以外にリンドー
プアモルファスシリコン(n⁺a-Si:H)層３７が積層配置さ
れる。さらにこの上には、アルミニウム(Al)から成るソ
ース電極３３及びドレイン電極３２が配置される。これ
らソース電極３３及びドレイン電極３２を含む上層の金
属配線パターンは、全体が、窒化シリコン膜から成る層
間絶縁膜４により覆われる。

【００２６】層間絶縁膜４の上には画素開口ごとにＩＴ
Ｏ層からなる画素電極５２が配され、層間絶縁膜４を貫
くソース−画素電極間コンタクトホール４２を介してソ
ース電極３３と電気的に接続する。

【００２７】信号線８は、ドレイン電極３２と同時に作
成される下層配線（Al）３１と、画素電極３と同時に作
成される上層配線（補助導電層）（ＩＴＯ層）５１との
冗長配線構造を有しており、これら上層及び下層の配線
５１,３１は、層間絶縁膜４を貫くコンタクトホール４
１を介して互いに電気的に接続している。

【００２８】信号線８は、画素開口率を向上すべく、画
素電極に沿った個所８ａのほぼ全体が、５μｍとかなり
細く形成されている。これに対して、コンタクトホール
４１の径だけで約１０μｍである。さらに、コンタクト
ホール４１が信号線下層配線３１から「はみ出さない」
ように、コンタクトホール４１を作成するエッチングの
ばらつきや露光位置のズレを見込む必要があるため、コ
ンタクトホールを形成する個所はかなり幅広にする必要
がある。

【００２９】ところが、図１〜３に示すように、この上
下層間コンタクトホール４１は、信号線８とドレイン電
極３２との接続個所、詳しくは、信号線下層配線３１か
らドレイン電極３２が枝分かれして幅広となっている個
所に設けられらる。これにより、信号線８が画素電極５
２へと突き出す寸法を充分に小さく抑えることができ
る。図示の例では、コンタクトホール４１の形成部８ｂ
において画素電極へといくぶん突き出すものとして描い
ているが、ドレイン電極３２との接続個所の寸法等の条
件によっては、画素開口領域を全く損なわない構成とす
ることもできる。

【００３０】次に図５〜９を用いて、アレイ基板１０の
製造工程の概略を説明する。また、併せて、アレイ基板
１０の、より詳細な構成について説明する。

【００３１】(1) 第１のパターニング（図５） ガラス基板１８上（図３）上に、スパッタ法により、例
えばモリブデン−タングステン合金膜（ＭｏＷ膜）を堆
積させた後、走査線１１、及びその延在部からなるゲー
ト電極１１ａを形成する。同時に、信号線細線部８ａの
予定個所を左右から挟むように、帯状のフロートパター
ン１３を形成する。このフロートパターン１３は、図４
に示すように、画素電極５２の縁と重なり、遮光を行う
とともに部分的に補助容量を形成するものである。

【００３２】さらに、ゲート電極１１ａの先端の近傍に
は、ＴＦＴ９の「リペア」のための島状パターン１２が
形成される。

【００３３】(2) 第２のパターニング（図６） プラズマＣＶＤ法により、酸化シリコン膜からなる第１
ゲート絶縁膜１５、および、窒化シリコン膜からなる第
２ゲート絶縁膜１６を堆積させ、さらに、ＴＦＴ９の半
導体活性層をなすためのアモルファスシリコン(a-Si:H)
層３６、及び窒化シリコン膜を、連続して堆積させる。

【００３４】この後、窒化シリコン膜をパターニングし
てＴＦＴ９のチャネル部に対応する個所にチャネル保護
膜２を形成する。

【００３５】(3) 第３のパターニング（図７） プラズマＣＶＤ法によりリンドープアモルファスシリコ
ン(n⁺a-Si:H)層３７を堆積し、さらに、スパッタリング
により、例えばアルミニウム(Al)からなる金属層を堆積
させる。この金属層と半導体層３６，３７を一括してパ
ターニングすることにより、信号線下層配線３１、この
延在部から成るドレイン電極３２、及びソース電極３３
を形成する。また、同時に、走査線１１との間で補助容
量（Ｃｓ）を形成するためのフロートパターン３５を、
信号線下層配線５１及びソース電極３３から所要の間隔
をなすように、形成する。

【００３６】信号線下層配線３１は、大部分の個所で幅
５μｍの細線部３１ａを成しており、走査線１１と交差
する領域では、幅８μｍの太線部３１ｂを成している。
太線部３１ｂは、信号線下層配線３１の抵抗をいくらか
でも下げるために設けられている。

【００３７】信号線下層配線３１は、また、リペア用島
状パターン１２の一端部を覆うように、リペア用延在部
３１ｂを形成している。リペア用島状パターン１２の他
の端部は、ソース電極３３からの延在部３３ａにより覆
われる。

【００３８】(4) 第４のパターニング（図８） 窒化シリコンから成る層間絶縁膜４を堆積した後、信号
線の上下層間コンタクトホール４１、ソース−画素電極
間コンタクトホール４２、及び、フロート−画素電極間
コンタクトホール４３を同時に作成する。

【００３９】(5) 第５のパターニング（図９） 透明導電層として、例えばＩＴＯを堆積した後、パター
ニングにより、信号線上層配線５１、及び、画素電極５
２を作成する。信号線上層配線５１は、コンタクトホー
ル４１の配置個所を除き、全体が、幅４μｍの細線部５
１ａからなる。コンタクトホール４１の配置個所におい
ては、ほぼ、信号線下層配線３１及びドレイン電極３２
に一致する幅広部５１ｂを成している。

【００４０】画素電極５２には、コンタクトホール４２
を介して補助容量形成用フロートパターン３５に接続す
るための延在部５２ａが形成されている。また、図示の
例においては、信号線の上下の配線３１，５１が画素電
極側に少し突き出すのに対応して小さな切り欠き５２ｂ
が設けられている。

【００４１】このように作成されたアレイ基板１０は、
対向基板６と組み合わされ、液晶７が注入される（図３
〜４）。対向基板６は、ガラス基板上に、クロム等から
成る格子状の遮光膜（ブラックマトリクス）６１と、こ
の間に配される赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の着色
パターン６２を備える。このブラックマトリクス６１
は、アレイ基板１０と組み合わされたときに、ＴＦＴ９
の個所、及び、画素電極５２と信号線８及び走査線１１
との間隙を遮光する。すなわち、ブラックマトリクス６
１は、アレイ基板１０の有効開口領域に対応して設けら
れるため、液晶表示装置の開口率は、アレイ基板１０と
対向基板６との位置合わせ精度が同じであれば、専ら、
アレイ基板１０の画素開口の有効面積、すなわちアレイ
基板１０の開口率によって決まる。

【００４２】本実施例によると、信号線８の上下層間コ
ンタクトホール４１が信号線８とドレイン電極３２との
接続個所に設けられるため、信号線８、走査線１１及び
ＴＦＴ９により画される画素開口の有効面積は、コンタ
クトホール形成部によってほとんど減少しない。

【００４３】

【発明の効果】本発明のマトリクスアレイ基板による
と、開口率を向上させることができ、表示装置に用いる
のであれば高い表示輝度が達成される。

【図面の簡単な説明】

【図１】実施例のアレイ基板における画素部分の概略構
成を模式的に示す平面図である。

【図２】一の画素部分の全体概形を示す、図１と同様の
平面図である。

【図３】ＴＦＴ近傍（図１のＡ−Ａ断面）における平面
表示装置の積層構造を示す部分断面図である。

【図４】画素電極に沿った信号線の細線部近傍（図１の
Ｂ−Ｂ断面）における平面表示装置の積層構造を示す部
分断面図である。

【図５】第１のパターニング後の様子を示す、図１に対
応する平面図である。

【図６】第２のパターニング後の様子を示す、図１に対
応する平面図である。

【図７】第３のパターニング後の様子を示す、図１に対
応する平面図である。

【図８】第４のパターニング後の様子を示す、図１に対
応する平面図である。

【図９】第５のパターニング後の様子を示す、図１に対
応する平面図である。

【符号の説明】

１０ アレイ基板 １１ 走査線 １１ａ ゲート電極 ２ チャネル保護膜 ３１ 信号線下層配線 ３２ ドレイン電極 ３３ ソース電極 ３５ 補助容量形成用のフロートパターン ４１ 信号線の上下層間コンタクトホール ４２ ソース電極−画素電極間コンタクトホール ４３ フロートパターン−画素電極間コンタクトホール ５１ 信号線上層配線（ＩＴＯ） ５２ 画素電極 ８ 信号線

フロントページの続き Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 JA44 JA46 JA47 JB13 JB23 JB32 JB33 JB38 JB54 JB57 JB63 JB69 JB72 KA05 KA07 KA12 KA24 KB24 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA35 MA37 MA41 MA46 NA07 NA25 PA06 QA07

Claims (5)

【特許請求の範囲】
1. 【請求項１】基板上に略平行に配列される複数の走査線
   と、これに略直交する複数の信号線と、マトリクス状に
   配列される複数の画素電極と、これら画素電極ごとに配
   置され前記信号線から該画素電極への信号入力をスイッ
   チングするスイッチング素子とを備え、 前記信号線が、第１導電層と、この第１導電層に沿って
   層間絶縁膜を介して重ねられる第２導電層と、該層間絶
   縁膜を貫き、これら第１及び第２の導電層を互いに電気
   的に接続するコンタクトホールとを含む、平面表示装置
   用のマトリクスアレイ基板において、 前記コンタクトホールが、前記信号線と前記スイッチン
   グ素子との接続個所に配置されることを特徴とするマト
   リクスアレイ基板。
2. 【請求項２】基板上に配置される走査線と、この上に配
   置されるゲート絶縁膜、この上に配置される半導体膜、
   前記半導体膜に電気的に接続されるソース電極及びドレ
   イン電極とを含むスイッチング素子としての薄膜トラン
   ジスタと、前記走査線と略直交する信号線と、前記ソー
   ス電極と電気的に接続される画素電極とを備え、 前記信号線が、前記ドレイン電極から導出される第１導
   電層と、この第１導電層に沿って層間絶縁膜を介して重
   ねられる第２導電層と、該層間絶縁膜を貫き、これら第
   １及び第２の導電層を互いに電気的に接続するコンタク
   トホールとを含む、平面表示装置用のマトリクスアレイ
   基板において、 前記コンタクトホールが、前記信号線と前記ドレイン電
   極との接続個所に配置されることを特徴とするマトリク
   スアレイ基板。
3. 【請求項３】前記第１または第２の導電層が前記画素電
   極と同一工程で同一材料により作成されていることを特
   徴とする請求項１または２記載のマトリクスアレイ基
   板。
4. 【請求項４】前記コンタクトホールが前記スイッチング
   素子ごとに設けられていることを特徴とする請求項１ま
   たは２記載のマトリクスアレイ基板。
5. 【請求項５】前記第１の導電層は、前記薄膜トランジス
   タの半導体膜と同一工程で同一材料により作成される半
   導体層の上に重ねられており、この半導体層の輪郭が前
   記第１の導電層の輪郭に略一致することを特徴とする請
   求項２記載のマトリクスアレイ基板。