JPH09101541A - 表示装置用アレイ基板及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は高精細化に対しても配線間の交差領
域における容量変動が低減できるとともに信号線断線不
良を防止でき、良好な表示特性が確保できる表示装置用
アレイ基板及びその製造方法を提供することを目的とし
ている。 【解決手段】 この発明は、表示装置用アレイ基板(10
0)であって、画素電極(131)が少なくとも信号線(110)上
に配置される層間絶縁膜(127)を介して配置され、且つ
走査線(111)とその上側の信号線(110)との交差領域にお
いて信号線(110)の輪郭に一致する半導体層(120)が介在
され、信号線(110)の上方位置に画素電極(131)と同時に
形成された導電層(132)が、層間絶縁膜(127)を介して配
置され、信号線(110)と導電層(132)とは、１画素程度ご
とにコンタクトホール(129d)を介して電的に接続される
ことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられる表示装置用アレイ基板及びそ
の製造方法に関する。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力等の利点から特に注目を
集めている。

【０００３】例えば、各表示画素毎にスイッチ素子が配
置されたアクティブマトリクス型の液晶表示装置を例に
とり説明する。アクティブマトリクス型液晶表示装置
は、アレイ基板と対向基板との間に配向膜を介して液晶
層が保持されて成っている。アレイ基板は、ガラスや石
英等の透明絶縁基板上に複数本の信号線と走査線とが格
子状に配置され、各交点部分にアモルファスシリコン
（以下、ａ−Ｓｉ：Ｈと略称する。）等の半導体薄膜を
用いた薄膜トランジスタ（以下、ＴＦＴと略称する。）
が接続されている。そして、ＴＦＴのゲート電極は走査
線に、ドレイン電極は信号線にそれぞれ電気的に接続さ
れ、更にソース電極は透明導電材料、例えばＩＴＯ（In
dium-Tin-Oxide）から成る画素電極に接続されている。

【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。

【０００５】

【発明が解決しようとする課題】ところで、上記したア
レイ基板は、複数回にわたる成膜、パターニングが繰り
返されて作成されるが、各パターニングに際して、マス
ク間のずれが不可避的に生じる。

【０００６】このマスクずれは、信号線、走査線あるい
はＴＦＴに生じる寄生容量の変動を招く。特に、大型、
高精細な表示装置を実現する上で、このような寄生容量
の変動は、表示特性を損なう。

【０００７】また、マスクずれを考慮し、寄生容量の変
動がないよう設計マージンをとることもできるが、開口
率の低下を招き、これもまた表示特性を損なう。

【０００８】本発明は上記した技術課題に対処して成さ
れたもので、特に高精細化に対しても配線間の交差領域
における容量変動が低減でき、良好な表示特性が確保で
きる表示装置用アレイ基板及びその製造方法を提供する
ことを目的としている。

【０００９】また、本発明は、高精細化に対しても高い
開口率の確保が可能な表示装置用アレイ基板及びその製
造方法を提供することを目的としている。

【００１０】また、本発明は、少ないマスク数で、製造
歩留まりを低下させることなく、高い生産性が確保され
る表示装置用アレイ基板及びその製造方法を提供するこ
とを目的としている。

【００１１】さらに、本発明は、信号線の、画素から隣
接する画素へと延びる直線領域の断線不良、特には信号
線巾を狭小とした場合における、レジスト露光時のゴミ
による断線不良、および、大型基板を分割露光する際の
分割境界の位置ずれによる断線不良を防止することを目
的としている。

【００１２】

【課題を解決するための手段】請求項１に記載される発
明は、基板上に配置される走査線と、この上に配置され
る第１絶縁膜、この上に配置される半導体膜、前記半導
体膜に電気的に接続されるソース電極及びドレイン電極
とを含む薄膜トランジスタと、前記ドレイン電極から導
出されて前記走査線と略直交する交差領域を含む信号線
と、前記ソース電極と電気的に接続される画素電極とを
備えた表示装置用アレイ基板であって、前記画素電極は
少なくとも前記信号線上に配置される第２絶縁膜を介し
て配置され、且つ前記走査線と前記信号線との前記交差
領域において前記信号線の輪郭に一致する前記半導体膜
と同一材料からなる半導体層が介在されており、前記信
号線の上方位置に前記画素電極と同一材料からなる導電
層が、前記第２絶縁膜を介して前記信号線に沿って配置
され、前記信号線と前記導電層とは前記第２絶縁膜のコ
ンタクトホールを介して電気的に接続される また、請求項２に記載される発明は、基板上に配置され
る走査線と、この上に配置される第１絶縁膜、この上に
配置される半導体膜、前記半導体膜上に配置されるチャ
ネル保護膜、前記半導体膜に電気的に接続されるソース
電極及びドレイン電極とを含む薄膜トランジスタと、前
記ドレイン電極から導出されて前記走査線と略直交する
交差領域を含む信号線と、前記ソース電極と電気的に接
続される画素電極とを備えた表示装置用アレイ基板の製
造方法において、前記第１絶縁膜上に半導体被膜及びチ
ャネル保護被膜を堆積する工程と、前記チャネル保護被
膜を前記走査線に対応してパターニングして前記チャネ
ル保護膜と成す工程と、金属薄膜を堆積し、前記金属薄
膜およぴ前記半導体膜を一括してパターニングして前記
信号線、前記ソース電極およぴ前記ドレイン電極を形成
する工程と、第２絶縁膜を堆積し、前記ソース電極に対
応するソース電極コンタクトホールを形成するととも
に、前記信号線の直線領域において前記信号線をパッド
状に露出する、信号線コンタクトホールを、前記信号線
ごとに複数形成する工程と、前記ソース電極コンタクト
ホールを介して前記ソース電極に電気的に接続される前
記画素電極を形成するとともに、前記信号線の直線領域
の上方の位置において、前記直線領域の方向に連続し、
前記信号線コンタクトホールを介して前記信号線に電気
的に接続する導電層を形成する工程とを備えた。

【００１３】本発明の表示装置用アレイ基板及びその製
造方法によれば、走査線や信号線に対して少なくとも画
素電極が絶縁膜を介して配置されると共に、走査線と信
号線との交差領域において信号線の輪郭に一致する半導
体層が介在される。これにより、配線に生じる段差が抑
えられ、しかも製造歩留まりを低下させることなく画素
電極を信号線や走査線に対して十分に近接して配置で
き、高精細化及び高開口率化が実現できる。しかも、製
造途中でマスクずれ等が生じても、各配線の寄生容量に
増減がなく、よって良好な表示特性を確保することがで
きる。

【００１４】さらに、本発明の表示装置用アレイ基板の
製造方法によれば、信号線の断線不良、特には、信号線
を狭小にした場合におけるレジスト露光時のゴミによる
断線不良を防止することができる。

【００１５】

【実施例】以下、本発明の一実施例の液晶表示装置につ
いて図面を参照して説明する。

【００１６】この液晶表示装置(1)は、図２に示すよう
に、アレイ基板(100)と対向基板(200)との間にポリイミ
ド樹脂から成り、互いに直交する方向に配向処理が成さ
れた配向膜(141),(241)を介して、ツイスト・ネマチッ
ク液晶から成る液晶層(400)が保持されている。また、
アレイ基板(100)と対向基板(200)との外表面には、それ
ぞれ偏向板(311),(313)が貼り付けられて構成されてい
る。

【００１７】このアレイ基板(100)は、図１乃至３に示
すように、ガラス基板(101)上に配置される４８０本の
Ａｌ−Ｙ合金から成る走査線(111)、この走査線(111)と
同一材料であって略平行な補助容量線(113)、走査線(11
1)と補助容量線(113)上に配置される酸化シリコン膜か
らなる第１ゲート絶縁膜(115)、この上に堆積される窒
化シリコン膜からなる第２ゲート絶縁膜(117)とを含
む。各走査線(111)はガラス基板(101)の一端辺(101a)側
に引き出された接続端(111a)を含む。

【００１８】また、アレイ基板(100)は、ガラス基板(10
1)上に走査線(111)と略直交する１９２０本のＭｏ−Ｗ
合金から成る信号線(110)を含み、各信号線(110)はガラ
ス基板(101)の他の一端辺(101b)側に引き出された接続
端(110b)を含む。

【００１９】そして、この走査線(111)と信号線(110)と
の交点部分に配置されるＴＦＴ(112)を介して画素電極
(131)が走査線(111)及び信号線(110)上に配置される層
間絶縁膜(127)上に配置されてアレイ基板(100)は構成さ
れている。この層間絶縁膜(127)としては、窒化シリコ
ン膜等の無機絶縁膜で構成することができるが、これら
無機絶縁膜と有機樹脂被膜との多層膜で構成することに
より、表面平滑性並びに層間絶縁性はより一層向上され
る。

【００２０】信号線(110)の接続端(110a)は層間絶縁膜
(127)に形成されたコンタクトホール(129c)を介して画
素電極(131)と同時に形成された信号線接続パッド(110
b)に接続され、走査線(111)の接続端(111a)は層間絶縁
膜(127)、第１ゲート絶縁膜(115)及び第２ゲート絶縁膜
(117)に形成されたコンタクトホール(129b)を介して画
素電極(131)と同時に形成された走査線接続パッド(111
b)に接続されている。

【００２１】信号線(110)の、画素から隣接する画素へ
と延びる直線領域の上方には、画素電極(131)と同時に
形成された導電層(132)が、層間絶縁膜(127)を介して配
され、該直線領域をほぼ覆っている。信号線(110)と導
電層(132)とは、０．５〜２画素程度の間隔を置いて設
けられた、コンタクトホール(129d)を介して電気的に接
続されている。

【００２２】このアレイ基板(100)に対向する対向基板
(200)は、ガラス基板(201)上に配置され、ＴＦＴ(121)
領域、信号線(110)及び走査線(111)と画素電極(131)と
の間隙を遮光するマトリクス状の樹脂性の遮光膜(211)
を含む。また、画素電極(131)に対応する領域には、そ
れぞれ赤（Ｒ），緑（Ｇ）及び青（Ｂ）のカラーフィル
タ(221)が配置され、この上に透明電極材料から成る対
向電極(231)が配置されて構成される。

【００２３】この実施例のアレイ基板(200)について、
更に詳細に説明する。この実施例のアレイ基板(200)で
は、図２に示すように、画素電極(131)が、走査線(111)
に対して第１ゲート絶縁膜(115)、第２ゲート絶縁膜(11
7)及び層間絶縁膜(127)を介して配置され、また信号線
(110)に対しても層間絶縁膜(127)を介して配置されてい
る。従って、画素電極(131)を信号線(110)あるいは走査
線(111)に対して十分に近接させて配置しても、互いに
ショート不良を引き起こすことがないので、高い製造歩
留まりと、高精細、高開口率設計を可能にする。即ち、
画素電極(131)を信号線(110)上、あるいは走査線(111)
上に重ねてもかまわない。

【００２４】しかも、図３に示すように、信号線(110)
の輪郭と低抵抗半導体膜(124a)及び半導体膜(120)の輪
郭が一致している。更に詳しくは、信号線(110)と走査
線(111)との交差部には、必ず第１乃至第２ゲート絶縁
膜(115),(117)の他に低抵抗半導体膜(124a)及び半導体
膜(120)が積層されている。このため、各パターニング
に際してマスクずれが生じても、信号線(110)に生じる
段差は充分に軽減され、また信号線(110)と走査線(111)
との間の容量変動がなく、このため製品間で走査線容量
あるいは信号線容量の変動が軽減される。また、信号線
(110)と走査線(111)との交差部における静電気、プロセ
ス中でのごみ、あるいは各絶縁膜(115),(117),(127)の
ピンホールに起因する層間ショートも抑えられ、これに
より高い製造歩留まりが確保できる。また、信号線(11
0)と補助容量線(113)との間についても同様である。

【００２５】さらに、信号線(110)上方の導電層(132)が
信号線(110)に対する冗長配線の役割をするため、アレ
イ基板製造時における、信号線(110)の断線不良による
製品不良を防止することができる。ここで、画素電極と
同一材料で形成される導電層(132)は、金属からなる信
号線(110)に比べかなり高抵抗であるが、信号線(110)と
のコンタクトホール(129d)の間隔が１画素程度であっ
て、導電層(132)は、信号線(110)の短い断線区間のみを
代替するため、信号電流に問題となる変化をもたらすこ
とはない。本実施例のアレイ基板は、特に、信号線(11
0)を５μｍ程度に狭小とした場合に顕著となるレジスト
露光時のゴミによる断線不良を大幅に低減する。

【００２６】一方、大型基板を分割露光する場合におい
て、信号線(110)のパターニングの際の分割位置と、信
号線(110)の上の導電層(132)のパターニングの際の分割
位置をずらすことによって、分割境界部における信号線
(110)の断線不良を防止することができる。大型基板を
露光する際に、基板を田の字形や碁盤目状といったふう
に分割して分割領域ごとに順に露光する分割露光が一般
的に行われているが、分割境界においてマスク位置を精
確に合わせることは困難であるため、分割境界の狭い領
域では二重露光を行っている。しかし、二重露光位置に
おける信号線(110)の位置が互いにずれた場合に、実際
にマスクされる巾が狭くなり、それによって、信号線(1
10)に狭小なくびれ部分が生じるため断線不良を招きや
すい。上記のように冗長配線を設けるとともに分割位置
をずらすことで、信号線(110)のくびれ部分と、信号線
(110)上方の導電層(132)のくびれ部分とが重ならず、分
割露光位置のずれに関連した断線不良を防止することが
出来る。

【００２７】次に、このアレイ基板(100)の製造プロセ
スについて、図４を参照して詳細に説明する。

【００２８】まず、図４（ａ）に示すように、ガラス基
板(101)上にスパッターによりＡｌ−Ｙ合金膜、Ａｌ−
Ｙ合金膜上にＭｏ膜をそれぞれ２００ｎｍ厚、３０ｎｍ
厚で堆積し、第１のマスクパターンを用いて露光し、現
像、パターニング（第１のパターニング）を経てガラス
基板(101)の一端辺(101a)側に引き出された接続端(111
a)を含む４８０本の走査線(111)及び４８０本の補助容
量線(113)を作成する。

【００２９】しかる後、同図（ｂ）に示すように、ＣＶ
Ｄ法により１５０ｎｍ厚の酸化シリコン膜から成る第１
ゲート絶縁膜(115)を堆積した後、更に１５０ｎｍ厚の
窒化シリコン膜から成る第２ゲート絶縁膜(117)、５０
ｎｍ厚のａ−Ｓｉ：Ｈから成る半導体被膜(119)及び２
００ｎｍ厚の窒化シリコン膜から成るチャネル保護被膜
(121)をＣＶＤ法により連続的に大気にさらすことなく
成膜する。

【００３０】そして、同図（ｃ）に示すように、走査線
(111)をマスクとした裏面露光技術により、走査線(111)
に自己整合的にチャネル保護被膜(121)をパターニング
し、更にＴＦＴ領域に対応するように第２のマスクパタ
ーンを用いて露光し、現像、パターニング（第２のパタ
ーニング）を経て、島状のチャネル保護膜(122)を作成
する。

【００３１】この後、同図（ｄ）に示すように、良好な
オーミックコンタクトが得られるように露出する半導体
被膜(119)表面を弗酸で処理し、ＣＶＤ法により不純物
としてリンを含む３０ｎｍ厚のｎ+ａ−Ｓｉ：Ｈから成
る低抵抗半導体被膜(123)を堆積し、更に３００ｎｍ厚
のＭｏ−Ｗ合金膜(125)をスパッターにより堆積する。

【００３２】そして、同図（ｅ）に示すように、第３の
マスクパターンを用いて露光、現像し、Ｍｏ−Ｗ合金膜
(125)、低抵抗半導体被膜(123)及び半導体被膜(119)を
窒化シリコン膜から成る第２ゲート絶縁膜(117)及びチ
ャネル保護膜(122)とのエッチング選択比を制御するこ
とにより、一括してＲＩＥ（ReactiveIonEtching）法に
よりパターニング（第３のパターニング）して、半導体
膜(120)、低抵抗半導体膜(124a),(124b)、ソース電極(1
26b)、信号線(110)及び信号線(110)と一体の接続端110
a)（図１参照）及び信号線(110)と一体のドレイン電極
(126a)を作成する。

【００３３】この上に、２００ｎｍ厚の窒化シリコン膜
から成る層間絶縁膜(127)を堆積し、同図（ｆ）に示す
ように、第４のマスクパターンを用いて露光、現像し、
ソース電極(126b)に対応する層間絶縁膜(127)を除去し
てコンタクトホール(129a)を形成し、また信号線(110)
の接続端(110a)（図１参照）に対応する層間絶縁膜(12
7)を除去してコンタクトホール(129c)を形成する。これ
と同時に、走査線(111)の接続端(111a)に対応する第１
及び第２ゲート絶縁膜(117)、層間絶縁膜(127)を除去し
てコンタクトホール(129b)を作成するとともに、各信号
線(110)の直線領域を覆おう層間絶縁膜(127)を、図５
（ｆ'）に示すように、１／２〜２画素ごと程度の間隔
を置いてパッド状に除去して、コンタクトホール(129d)
を作製する（第４のパターニング）。

【００３４】そして、この上に１００ｎｍ厚のＩＴＯ膜
をスパッターにより堆積し、第５のマスクパターンを用
いて露光、現像、パターニング（第５のパターニング）
を経て、画素電極(131)を作成するとともに、層間絶縁
膜(127)およびコンタクトホール(129d)を介して信号線
(110)の直線領域を覆う導電層(132)が作製される。ここ
において、導電層(132)は、信号線方向に連続してお
り、その巾は、信号線(110)の巾と比べて同程度である
か、または小さいものである。これと同時に、コンタク
トホール(129b)を介して走査線(111)の接続端(111a)に
電気的に接続される画素電極(131)と同一材料からなる
走査線接続パッド(111b)を作成する。また、コンタクト
ホール(129c)を介して信号線(110)の接続端(110a)に電
気的に接続される画素電極(131)と同一材料からなる信
号線接続パッド(110b)を作成する（図１参照）。

【００３５】以上のように、この実施例のアレイ基板に
よれば、基本構成を５枚のマスクにより、アレイ基板を
作成することができる。即ち、画素電極を最上層に配置
し、これに伴い信号線、ソース，ドレイン電極と共に、
半導体被膜等を同一のマスクパターンに基づいて一括し
てパターニングすると共に、ソース電極と画素電極との
接続用のコンタクトホールの作成と共に、信号線や走査
線の接続端を露出するためのコンタクトホールの作成を
同時に行うという、配線に生じる段差を小さくして製造
歩留まりの低下を防ぎ、しかも少ないマスク数で生産性
が向上されるという、互いに相異なる要求が同時に達成
される最適な工程となっている。

【００３６】さらに、信号線に対する冗長配線および両
者を接続するコンタクトホールを、画素電極の形成およ
びそのコンタクトホールの形成と同時に形成すること
で、信号線の断線不良による製造歩留まりの低下を防い
でいる。

【００３７】この実施例では、半導体膜をａ−Ｓｉ：Ｈ
で構成する場合について説明したが、多結晶シリコン膜
等であっても良いことは言うまでもない。また、周辺領
域に駆動回路部を一体的に構成しても良い。

【００３８】また、更に信号線や走査線上に画素電極を
一部重複させて配置する場合、少なくとも画素電極と信
号線との間に絶縁層を介して金属膜等でシールド電極を
配するようにすれば、画素電極が信号線からの電位によ
る影響を軽減できる。

【００３９】

【発明の効果】以上詳述したように、本発明の表示装置
用アレイ基板及びその製造方法によれば、その高精細化
に対しても各配線の寄生容量の増減が抑えられ、しかも
高開口率を確保することができる。また、本発明の表示
装置用アレイ基板の製造方法によれば、製造歩留まりを
低下させることなくその製造プロセスを簡略化でき、製
造コストを低減できる。

【００４０】さらに、本発明の表示装置用アレイ基板の
製造方法によれば、信号線の断線不良、特には、信号線
を狭小にした場合におけるレジスト露光時のゴミによる
断線不良を防止する。

【図面の簡単な説明】

【図１】図１は、本発明の一実施例のアレイ基板の一部
概略正面図である。

【図２】図２は、図１におけるＡ−Ａ’線に沿って切断
した液晶表示装置の概略断面図である。

【図３】図３（ａ）は、図１におけるＢ−Ｂ’線に沿っ
て切断した液晶表示装置の概略断面図である。図３
（ｂ）は、図１におけるＣーＣ’線に沿って切断した液
晶表示装置の概略断面図であって、信号線コンタクトホ
ール部分を示す。

【図４】図４は、図１におけるアレイ基板の一製造プロ
セスを説明するための図である。

【図５】図５は、図１におけるアレイ基板の一製造プロ
セスをさらに説明するための図である。

【符号の説明】 １ 液晶表示装置 １００ アレイ基板 １１０ 信号線 １１１ 走査線 １２７ 層間絶縁膜 １３１ 画素電極 １３２ 導電層 ２００ 対向基板 ４００ 液晶層

Claims (4)

【特許請求の範囲】
1. 【請求項１】基板上に配置される走査線と、この上に配
   置される第１絶縁膜、この上に配置される半導体膜、前
   記半導体膜に電気的に接続されるソース電極及びドレイ
   ン電極とを含む薄膜トランジスタと、前記ドレイン電極
   から導出されて前記走査線と略直交する交差領域を含む
   信号線と、前記ソース電極と電気的に接続される画素電
   極とを備えた表示装置用アレイ基板において、 前記画素電極は少なくとも前記信号線上に配置される第
   ２絶縁膜を介して配置され、且つ前記走査線と前記信号
   線との前記交差領域において前記信号線の輪郭に一致す
   る前記半導体膜と同一材料からなる半導体層が介在され
   ており、 前記信号線の上方位置に前記画素電極と同一材料からな
   る導電層が、前記第２絶縁膜を介して前記信号線に沿っ
   て配置され、前記信号線と前記導電層とは前記第２絶縁
   膜のコンタクトホールを介して電気的に接続されること
   を特徴とする表示装置用アレイ基板。
2. 【請求項２】基板上に配置される走査線と、この上に配
   置される第１絶縁膜、この上に配置される半導体膜、前
   記半導体膜上に配置されるチャネル保護膜、前記半導体
   膜に電気的に接続されるソース電極及びドレイン電極と
   を含む薄膜トランジスタと、前記ドレイン電極から導出
   されて前記走査線と略直交する交差領域を含む信号線
   と、前記ソース電極と電気的に接続される画素電極とを
   備えた表示装置用アレイ基板の製造方法において、 前記第１絶縁膜上に半導体被膜及びチャネル保護被膜を
   堆積する工程と、 前記チャネル保護被膜を前記走査線に対応してパターニ
   ングして前記チャネル保護膜と成す工程と、 金属薄膜を堆積し、前記金属薄膜およぴ前記半導体膜を
   一括してパターニングして前記信号線、前記ソース電極
   およぴ前記ドレイン電極を形成する工程と、 第２絶縁膜を堆積し、前記ソース電極に対応するソース
   電極コンタクトホールを形成するとともに、前記信号線
   をパッド状に露出する信号線コンタクトホールを、前記
   信号線ごとに複数形成する工程と、 前記ソース電極コンタクトホールを介して前記ソース電
   極に電気的に接続される前記画素電極を形成するととも
   に、前記信号線の上方位置において、前記信号線コンタ
   クトホールを介して前記信号線に電気的に接続する導電
   層を形成する工程とを備えたことを特徴とする表示装置
   用アレイ基板の製造方法。
3. 【請求項３】前記コンタクトホールが画素ごとに設けら
   れていることを特徴とする請求項１記載の表示装置用ア
   レイ基板。
4. 【請求項４】前記コンタクトホールを画素ごとに設ける
   ことを特徴とする請求項２記載の表示装置用アレイ基板
   の製造方法。