JPH11121783A - 光検出装置およびその製造方法 - Google Patents
光検出装置およびその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
Abstract
(57)【要約】
【課題】 Ｓ／Ｎ比が高く、特性が安定している光電変
換素子とスイッチＴＦＴとを、同一プロセスにおいて形
成することを可能にした光検出装置、および、その製造
方法を提供する。 【解決手段】 絶縁基板上に、ＭＩＳ型光電変換素子と
して、第１の電極層、絶縁層、光電変換半導体層、該半
導体層へのキャリア注入阻止層、第２の電極層を構成す
ると共に、スイッチＴＦＴとして、第１の電極層、絶縁
層、半導体層、該半導体層へのオーミックコンタクト
層、第２の電極層を構成し、同一で、かつ、簡略化され
た製造方法にすることにより、高Ｓ／Ｎ比、低価格の光
検出装置を実現する。
換素子とスイッチＴＦＴとを、同一プロセスにおいて形
成することを可能にした光検出装置、および、その製造
方法を提供する。 【解決手段】 絶縁基板上に、ＭＩＳ型光電変換素子と
して、第１の電極層、絶縁層、光電変換半導体層、該半
導体層へのキャリア注入阻止層、第２の電極層を構成す
ると共に、スイッチＴＦＴとして、第１の電極層、絶縁
層、半導体層、該半導体層へのオーミックコンタクト
層、第２の電極層を構成し、同一で、かつ、簡略化され
た製造方法にすることにより、高Ｓ／Ｎ比、低価格の光
検出装置を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、主として、ファク
シミリ、デジタル複写機、スキャナーなどに利用される
１次元及び２次元の画像読み取り装置における光検出装
置に関し、特に、蛍光板によって、Ｘ線やγ線などの放
射線を可視光などに変換し、この変換光を読み取る際の
光検出装置およびその製造方法に関する。
シミリ、デジタル複写機、スキャナーなどに利用される
１次元及び２次元の画像読み取り装置における光検出装
置に関し、特に、蛍光板によって、Ｘ線やγ線などの放
射線を可視光などに変換し、この変換光を読み取る際の
光検出装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、ファクシミリ、デジタル複写機、
或いは、放射線検出装置などの読み取り系としては、縮
小光学系とＣＣＤ型センサーを用いた光学系とが用いら
れている。しかしながら、近年、非晶質シリコン（以
下、ａ−Ｓｉ膜と略記）に代表される光電変換半導体材
料の開発により、光電変換素子を大面積基板に形成し、
情報源と等倍の光学系で読み取る密着型センサーの開発
が進み、これが実用化されつつある。
或いは、放射線検出装置などの読み取り系としては、縮
小光学系とＣＣＤ型センサーを用いた光学系とが用いら
れている。しかしながら、近年、非晶質シリコン（以
下、ａ−Ｓｉ膜と略記）に代表される光電変換半導体材
料の開発により、光電変換素子を大面積基板に形成し、
情報源と等倍の光学系で読み取る密着型センサーの開発
が進み、これが実用化されつつある。
【０００３】特に、ａ−Ｓｉ膜は光電変換材料としてで
はなく、スイッチＴＦＴの半導体材料としても用いるこ
とが出来るので、光電変換素子の半導体層とスイッチＴ
ＦＴの半導体層とを同時に形成できる利点がある。
はなく、スイッチＴＦＴの半導体材料としても用いるこ
とが出来るので、光電変換素子の半導体層とスイッチＴ
ＦＴの半導体層とを同時に形成できる利点がある。
【０００４】このａ−Ｓｉ膜を用いた光センサーの代表
的な従来例として、図２７に模式的に示すようなＰＩＮ
型光センサーが挙げられる。ここで、符号１０１はガラ
ス基板、１０２は下部電極、１０３はｐ型半導体層（以
下、ｐ層と略記）、１０４は真性半導体層（以下ｉ層と
略記）、１０５はｎ型半導体層（以下、ｎ層と略記）、
１０６は透明電極である。
的な従来例として、図２７に模式的に示すようなＰＩＮ
型光センサーが挙げられる。ここで、符号１０１はガラ
ス基板、１０２は下部電極、１０３はｐ型半導体層（以
下、ｐ層と略記）、１０４は真性半導体層（以下ｉ層と
略記）、１０５はｎ型半導体層（以下、ｎ層と略記）、
１０６は透明電極である。
【０００５】このような光センサーは、図２８に示すよ
うな回路構成を持っており、ここで符号１１０はＰＩＮ
型センサー、１１１は電源、１１２は電流アンプなどの
検出器を示している。光センサー１１０において、Ｃ方
向は透明電極１０６側であり、Ａ方向は下部電極１０２
側である。電源１１１は、光センサー１１０のＡ側に対
して、Ｃ側に正の電圧が加わるように、その電圧を設定
している。
うな回路構成を持っており、ここで符号１１０はＰＩＮ
型センサー、１１１は電源、１１２は電流アンプなどの
検出器を示している。光センサー１１０において、Ｃ方
向は透明電極１０６側であり、Ａ方向は下部電極１０２
側である。電源１１１は、光センサー１１０のＡ側に対
して、Ｃ側に正の電圧が加わるように、その電圧を設定
している。
【０００６】以下に、このＰＩＮ型光センサーの基本動
作を、図２７および図２８を用いて概説する。図２７に
示されるように、矢印で示された方向から光が入射する
と、ｉ層１０４において、入射光が光電変換され、電子
とホールを生成する。然るにｉ層１０４には電源１１１
により電界が印加されているため、電子はＣ側、即ち、
ｎ層１０５を通過して、透明電極１０６に移動し、ホー
ルはＡ側、即ち、下部電極１０２に移動する。つまり、
光センサー１１０に光電流が流れたことになる。
作を、図２７および図２８を用いて概説する。図２７に
示されるように、矢印で示された方向から光が入射する
と、ｉ層１０４において、入射光が光電変換され、電子
とホールを生成する。然るにｉ層１０４には電源１１１
により電界が印加されているため、電子はＣ側、即ち、
ｎ層１０５を通過して、透明電極１０６に移動し、ホー
ルはＡ側、即ち、下部電極１０２に移動する。つまり、
光センサー１１０に光電流が流れたことになる。
【０００７】また、光入射がない場合は、ｉ層１０４で
は、電子もホールも発生せず、また、透明電極１０６内
のホールについては、ｎ層１０５がホールの注入阻止層
として働き、下部電極１０２内の電子については、ｐ層
１０３が電子の阻止層として機能する。その結果、電子
・ホール共に移動できず、電流は流れない。このよう
に、光入射の有無で、回路を流れる電流が変化する。こ
れを図２８の検出器１１２で検出すれば、光センサーと
して動作することになる。
は、電子もホールも発生せず、また、透明電極１０６内
のホールについては、ｎ層１０５がホールの注入阻止層
として働き、下部電極１０２内の電子については、ｐ層
１０３が電子の阻止層として機能する。その結果、電子
・ホール共に移動できず、電流は流れない。このよう
に、光入射の有無で、回路を流れる電流が変化する。こ
れを図２８の検出器１１２で検出すれば、光センサーと
して動作することになる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ＰＩＮ型光センサーでは、高Ｓ／Ｎ比、低コストの光検
出装置を実現するのが、以下の理由で困難である。その
第１の理由は、ＰＩＮ型光センサーでは、Ｐ層およびｎ
層の注入阻止層が必要なことにある。これは、図２７の
ＰＩＮ型光センサーでは、注入阻止層であるｎ層１０５
が、電子を透明電極１０６に導くと同時に、ホールがｉ
層１０４に注入するのを阻止する特性を必要とするため
である。どちらかの特性を逸すれば、光電流が低下した
り、光入射が無い場合の電流（以下、暗電流と記す）が
発生、増加することになり、Ｓ／Ｎ比の低下の原因にな
る。通常、この特性を向上させるために、ｉ層１０４や
ｎ層１０５の膜質、即ち、成膜条件や、特に、作成後の
熱処理条件などの諸条件を最適化する必要がある。
ＰＩＮ型光センサーでは、高Ｓ／Ｎ比、低コストの光検
出装置を実現するのが、以下の理由で困難である。その
第１の理由は、ＰＩＮ型光センサーでは、Ｐ層およびｎ
層の注入阻止層が必要なことにある。これは、図２７の
ＰＩＮ型光センサーでは、注入阻止層であるｎ層１０５
が、電子を透明電極１０６に導くと同時に、ホールがｉ
層１０４に注入するのを阻止する特性を必要とするため
である。どちらかの特性を逸すれば、光電流が低下した
り、光入射が無い場合の電流（以下、暗電流と記す）が
発生、増加することになり、Ｓ／Ｎ比の低下の原因にな
る。通常、この特性を向上させるために、ｉ層１０４や
ｎ層１０５の膜質、即ち、成膜条件や、特に、作成後の
熱処理条件などの諸条件を最適化する必要がある。
【０００９】一方、ｐ層１０３においても、電子、ホー
ルは逆になるが、ホールを下部電極１０２に導くと同時
に、電子がｉ層１０４に注入するのを阻止する特性が必
要であり、前述のｎ層１０５の場合と同様に、ｉ層１０
４やｐ層１０３の各条件の最適化が必要である。言い換
えれば、一般には、ｎ層の最適化とｐ層の最適化の条件
は同一でなく、両者の条件を同時に満足させるのは不可
能と考えられる。つまり、同一光センサー内にｐ層およ
びｎ層の注入阻止層が必要なことは、高Ｓ／Ｎ比の光セ
ンサーの形成が困難になると言うことである。
ルは逆になるが、ホールを下部電極１０２に導くと同時
に、電子がｉ層１０４に注入するのを阻止する特性が必
要であり、前述のｎ層１０５の場合と同様に、ｉ層１０
４やｐ層１０３の各条件の最適化が必要である。言い換
えれば、一般には、ｎ層の最適化とｐ層の最適化の条件
は同一でなく、両者の条件を同時に満足させるのは不可
能と考えられる。つまり、同一光センサー内にｐ層およ
びｎ層の注入阻止層が必要なことは、高Ｓ／Ｎ比の光セ
ンサーの形成が困難になると言うことである。
【００１０】また、その第２の理由については、図２９
を用いて、以下に説明する。図２９にはスイッチＴＦＴ
が模式的に示されている。このＴＦＴは、光検出装置を
形成する上での制御部の一部として利用される。ここ
で、符号１０１はガラス基板、１０２は下部電極、１０
７は絶縁膜、１０４はｉ層、１０５はｎ層、１６０は上
部電極である。
を用いて、以下に説明する。図２９にはスイッチＴＦＴ
が模式的に示されている。このＴＦＴは、光検出装置を
形成する上での制御部の一部として利用される。ここ
で、符号１０１はガラス基板、１０２は下部電極、１０
７は絶縁膜、１０４はｉ層、１０５はｎ層、１６０は上
部電極である。
【００１１】このスイッチＴＦＴの作成は、以下の順で
行われる。即ち、ガラス基板１０１上にゲート電極Ｇと
して機能する下部電極１０２、ゲート絶縁膜１０７、ｉ
層１０４、ｎ層１０５、ソース・ドレイン電極（以下Ｓ
・Ｄと略記）として機能する上部電極１６０を、順次に
成膜し、上部電極１６０をエッチングして、ソース・ド
レイン電極を形成し、その後、ｎ層１０５を除去して、
チャネル部１７０を構成するのである。
行われる。即ち、ガラス基板１０１上にゲート電極Ｇと
して機能する下部電極１０２、ゲート絶縁膜１０７、ｉ
層１０４、ｎ層１０５、ソース・ドレイン電極（以下Ｓ
・Ｄと略記）として機能する上部電極１６０を、順次に
成膜し、上部電極１６０をエッチングして、ソース・ド
レイン電極を形成し、その後、ｎ層１０５を除去して、
チャネル部１７０を構成するのである。
【００１２】なお、スイッチＴＦＴは、その特性とし
て、ゲート絶縁膜１０７とｉ層１０４の界面状態に敏感
であるために、通常、上述の作成方法は、真空を破らず
に、連続成膜するのが常識である。
て、ゲート絶縁膜１０７とｉ層１０４の界面状態に敏感
であるために、通常、上述の作成方法は、真空を破らず
に、連続成膜するのが常識である。
【００１３】ここで、前述したＰＩＮ型光センサーを、
このスイッチＴＦＴと同一基板上に作成する場合、上記
の層構成が、コストアップや特性の低下を引き起こすこ
とになる。この理由は、図２７に示した従来の光センサ
ーの構成が、電極、ｐ層、ｉ層、ｎ層、電極という構成
であるのに対して、スイッチＴＦＴは、電極、絶縁層、
ｉ層、ｎ層、電極という構成であり、両者の層構成が異
なるからである。
このスイッチＴＦＴと同一基板上に作成する場合、上記
の層構成が、コストアップや特性の低下を引き起こすこ
とになる。この理由は、図２７に示した従来の光センサ
ーの構成が、電極、ｐ層、ｉ層、ｎ層、電極という構成
であるのに対して、スイッチＴＦＴは、電極、絶縁層、
ｉ層、ｎ層、電極という構成であり、両者の層構成が異
なるからである。
【００１４】つまり、これは同一プロセスで、光センサ
ー、スイッチＴＦＴを同時に作成できないことを示して
いる。即ち、必要な領域に必要な層を形成するため、成
膜・フォトリソ工程などが、多数、繰り返される複雑な
プロセスとなるため、歩留りの低下し、コストアップと
なるのである。
ー、スイッチＴＦＴを同時に作成できないことを示して
いる。即ち、必要な領域に必要な層を形成するため、成
膜・フォトリソ工程などが、多数、繰り返される複雑な
プロセスとなるため、歩留りの低下し、コストアップと
なるのである。
【００１５】そこで、例えば、製造プロセスを簡略化す
るために、ＰＩＮ型光センサーとスイッチＴＦＴのｉ
層、ｎ層を共通化するとした場合、少なくとも、ゲート
絶縁層およびｐ層を連続して成膜し、スイッチＴＦＴ部
のｐ層を除去し、その後、ｉ層、ｎ層を連続成膜するこ
とが可能であるが、しかし、このために、スイッチＴＦ
Ｔの重要なゲート絶縁膜とｉ層の界面、また、ＰＩＮ型
光センサーのｐ層とｉ層の界面が、それぞれ、汚染され
て、特性の劣化やＳ／Ｎ比の低下を引き起こす結果とな
ってしまう。
るために、ＰＩＮ型光センサーとスイッチＴＦＴのｉ
層、ｎ層を共通化するとした場合、少なくとも、ゲート
絶縁層およびｐ層を連続して成膜し、スイッチＴＦＴ部
のｐ層を除去し、その後、ｉ層、ｎ層を連続成膜するこ
とが可能であるが、しかし、このために、スイッチＴＦ
Ｔの重要なゲート絶縁膜とｉ層の界面、また、ＰＩＮ型
光センサーのｐ層とｉ層の界面が、それぞれ、汚染され
て、特性の劣化やＳ／Ｎ比の低下を引き起こす結果とな
ってしまう。
【００１６】また、ＰＩＮ型光センサーより生成された
電荷や電流の積分値を得るのに必要となる容量素子（以
下コンデンサーと記す）を、リークの少ない良好な特性
のものとして、従来の光センサーと同一の構成で作成す
るのは困難である。即ち、コンデンサーは、２枚の電極
間に電荷を蓄積するために、電極間の中間層に、電子と
ホールの移動を阻止する層が絶対に必要であるが、従来
のＰＩＮ型光センサーの層構成では、電極間に半導体層
のみ利用しているため、リークの少ない良好なコンデン
サーを作製できないからである。
電荷や電流の積分値を得るのに必要となる容量素子（以
下コンデンサーと記す）を、リークの少ない良好な特性
のものとして、従来の光センサーと同一の構成で作成す
るのは困難である。即ち、コンデンサーは、２枚の電極
間に電荷を蓄積するために、電極間の中間層に、電子と
ホールの移動を阻止する層が絶対に必要であるが、従来
のＰＩＮ型光センサーの層構成では、電極間に半導体層
のみ利用しているため、リークの少ない良好なコンデン
サーを作製できないからである。
【００１７】このように、光検出装置を構成する上で重
要な素子であるスイッチＴＦＴやコンデンサーを製造す
る上で、プロセス的に、または、特性的に整合性がとれ
ない条件では、必然的に工程が複雑となり、歩留まりの
低下となる。特に、複数の光センサーを１次元、若しく
は、２次元に多数、配置し、この光信号を順次に検出す
る機能を持った光検出装置を、高性能多機能な装置とし
て、低コストで実現するには、上述の点が重大な問題と
なる。
要な素子であるスイッチＴＦＴやコンデンサーを製造す
る上で、プロセス的に、または、特性的に整合性がとれ
ない条件では、必然的に工程が複雑となり、歩留まりの
低下となる。特に、複数の光センサーを１次元、若しく
は、２次元に多数、配置し、この光信号を順次に検出す
る機能を持った光検出装置を、高性能多機能な装置とし
て、低コストで実現するには、上述の点が重大な問題と
なる。
【００１８】本発明は、上記事情に基づいてなされたも
ので、その課題は、Ｓ／Ｎ比が高く、特性が安定してい
る光電変換素子とスイッチＴＦＴとを、同一プロセスに
おいて形成することを可能にした光検出装置、および、
その製造方法を提供することである。
ので、その課題は、Ｓ／Ｎ比が高く、特性が安定してい
る光電変換素子とスイッチＴＦＴとを、同一プロセスに
おいて形成することを可能にした光検出装置、および、
その製造方法を提供することである。
【００１９】
【課題を解決するための手段】本発明は、上記課題を解
決するための手段として、絶縁基板上に、ＭＩＳ型光電
変換素子として、第１の電極層、絶縁層、光電変換半導
体層、該半導体層へのキャリア注入阻止層、第２の電極
層を構成すると共に、スイッチＴＦＴとして、第１の電
極層、絶縁層、半導体層、該半導体層へのオーミックコ
ンタクト層、第２の電極層を構成し、同一で、かつ、簡
略化された製造方法にすることにより、高Ｓ／Ｎ比、低
価格の光検出装置を実現するのである。
決するための手段として、絶縁基板上に、ＭＩＳ型光電
変換素子として、第１の電極層、絶縁層、光電変換半導
体層、該半導体層へのキャリア注入阻止層、第２の電極
層を構成すると共に、スイッチＴＦＴとして、第１の電
極層、絶縁層、半導体層、該半導体層へのオーミックコ
ンタクト層、第２の電極層を構成し、同一で、かつ、簡
略化された製造方法にすることにより、高Ｓ／Ｎ比、低
価格の光検出装置を実現するのである。
【００２０】
（実施の形態１）以下、本発明の第１の実施の形態を図
１〜図７を参照して、具体的に説明する。なお、図１〜
図７は、２次元光検出装置を作成する１つの作成方法に
ついて、その断面構造を、工程順に模式的に示したもの
である。また、図８〜図１１には、各工程で使用される
マスクパターンが示されている。
１〜図７を参照して、具体的に説明する。なお、図１〜
図７は、２次元光検出装置を作成する１つの作成方法に
ついて、その断面構造を、工程順に模式的に示したもの
である。また、図８〜図１１には、各工程で使用される
マスクパターンが示されている。
【００２１】第１工程では、図１に示すように、スパッ
タリング法により、ガラス基板２１上（日本電気硝子製
ＯＡ−２）にＣｒ薄膜を１０００オグストロームの厚さ
で成膜し、その後、フォトリソグラフィー法により、図
８に示した第１のマスクを用いて、スイッチＴＦＴのゲ
ート電極２２および光センサーの下部電極２３を形成す
る。
タリング法により、ガラス基板２１上（日本電気硝子製
ＯＡ−２）にＣｒ薄膜を１０００オグストロームの厚さ
で成膜し、その後、フォトリソグラフィー法により、図
８に示した第１のマスクを用いて、スイッチＴＦＴのゲ
ート電極２２および光センサーの下部電極２３を形成す
る。
【００２２】第２工程では、図２に示すように、プラズ
マＣＶＤ法により、スイッチＴＦＴのゲート絶縁膜とし
て、ＳｉＮ膜２４を３０００オグストロームの厚さで、
光センサーの光電変換層およびスイッチＴＦＴの半導体
層として、ａ−Ｓｉ膜２５を５０００オグストロームの
厚さで、更に、光センサーのキャリア注入阻止層および
スイッチＴＦＴのオーミックコンタクト層として、ｎ+
膜２６を１０００オグストロームの厚さで、連続成膜す
る。
マＣＶＤ法により、スイッチＴＦＴのゲート絶縁膜とし
て、ＳｉＮ膜２４を３０００オグストロームの厚さで、
光センサーの光電変換層およびスイッチＴＦＴの半導体
層として、ａ−Ｓｉ膜２５を５０００オグストロームの
厚さで、更に、光センサーのキャリア注入阻止層および
スイッチＴＦＴのオーミックコンタクト層として、ｎ+
膜２６を１０００オグストロームの厚さで、連続成膜す
る。
【００２３】第３工程では、図３に示すように、コンタ
クトホールを形成する。即ち、フォトリソグラフィー法
により、図９に示した第２のマスクを用いて、所定のパ
ターンを形成し、ＣＤＥ法により加工するのである。
クトホールを形成する。即ち、フォトリソグラフィー法
により、図９に示した第２のマスクを用いて、所定のパ
ターンを形成し、ＣＤＥ法により加工するのである。
【００２４】第４工程では、図４に示すように、スパッ
タリング法により、Ａｌ薄膜を１μｍの厚さで成膜す
る。その後、フォトリソグラフィー法により、図１０に
示した第３のマスクを用いて、スイッチＴＦＴのソース
・ドレイン電極２７を形成する。その後、引き続き、Ｒ
ＩＥ法により、ｎ+ 膜を１０００オグストロームの厚さ
で、また、ａ−Ｓｉ膜を２００オグストローム程度の厚
さで、エッチングする。
タリング法により、Ａｌ薄膜を１μｍの厚さで成膜す
る。その後、フォトリソグラフィー法により、図１０に
示した第３のマスクを用いて、スイッチＴＦＴのソース
・ドレイン電極２７を形成する。その後、引き続き、Ｒ
ＩＥ法により、ｎ+ 膜を１０００オグストロームの厚さ
で、また、ａ−Ｓｉ膜を２００オグストローム程度の厚
さで、エッチングする。
【００２５】第５工程では、図５に示すように、フォト
リソグラフィー法により、図１１に示した第４のマスク
を用いて、光センサーの上部電極２８を形成する。
リソグラフィー法により、図１１に示した第４のマスク
を用いて、光センサーの上部電極２８を形成する。
【００２６】第６工程では、図６に示すように、フォト
リソグラフィー法により、第５のマスク（図示せず）を
用いて、所定のパターンを形成し、ＲＩＥ法により、ｎ
+ 膜、ａ−Ｓｉ膜、ＳｉＮ膜を、同時にエッチングし、
素子間を分離する。
リソグラフィー法により、第５のマスク（図示せず）を
用いて、所定のパターンを形成し、ＲＩＥ法により、ｎ
+ 膜、ａ−Ｓｉ膜、ＳｉＮ膜を、同時にエッチングし、
素子間を分離する。
【００２７】第７工程では、図７に示すように、プラズ
マＣＶＤ法により、パッシベーション膜２９として、Ｓ
ｉＮ膜を成膜した後、第６のマスク（図示せず）を用い
て、所定のパターンに形成し、ＲＩＥ法により、配線引
出し部（図示せず）などの不必要な部分をエッチングす
る。
マＣＶＤ法により、パッシベーション膜２９として、Ｓ
ｉＮ膜を成膜した後、第６のマスク（図示せず）を用い
て、所定のパターンに形成し、ＲＩＥ法により、配線引
出し部（図示せず）などの不必要な部分をエッチングす
る。
【００２８】その後、上記配線引き出し部にプロービン
グして、特性検査を行い、レーザーＣＶＤによる配線の
オープン部の接続、および、レーザーによるショート部
の切断、不良個所の切り離しを行う。そして、ポリイミ
ドにより、修正個所を保護する。
グして、特性検査を行い、レーザーＣＶＤによる配線の
オープン部の接続、および、レーザーによるショート部
の切断、不良個所の切り離しを行う。そして、ポリイミ
ドにより、修正個所を保護する。
【００２９】このようにして作成された光検出器は、図
１２に示すような、模式的な平面を構成する。ここで、
符号１１はＭＩＳ型センサー部、１２はスイッチＴＦＴ
部、１３は信号配線、１４はゲート配線、１５はセンサ
ー上部電極配線である。
１２に示すような、模式的な平面を構成する。ここで、
符号１１はＭＩＳ型センサー部、１２はスイッチＴＦＴ
部、１３は信号配線、１４はゲート配線、１５はセンサ
ー上部電極配線である。
【００３０】（実施の形態２）本発明の第２の実施の形
態では、光検出装置、および、Ｘ線などの放射線を可視
光へ変換する蛍光板などを用いたＸ線検出装置の製造方
法について説明する。ここでは、第１工程から第６工程
までが、実施の形態１と同様である。そこで、以下に、
第７工程以降の製造方法についてのみ述べる。
態では、光検出装置、および、Ｘ線などの放射線を可視
光へ変換する蛍光板などを用いたＸ線検出装置の製造方
法について説明する。ここでは、第１工程から第６工程
までが、実施の形態１と同様である。そこで、以下に、
第７工程以降の製造方法についてのみ述べる。
【００３１】第７工程では、図１３に示すように、プラ
ズマＣＶＤ法により、パッシベーション膜として、Ｓｉ
Ｎ膜２９を成膜した後、図１５に示した第６のマスクを
用いて、遮光膜として、赤色フィルター３０をスイッチ
ＴＦＴ部などの所定のパターンに形成する。
ズマＣＶＤ法により、パッシベーション膜として、Ｓｉ
Ｎ膜２９を成膜した後、図１５に示した第６のマスクを
用いて、遮光膜として、赤色フィルター３０をスイッチ
ＴＦＴ部などの所定のパターンに形成する。
【００３２】第８工程では、配線引出し部（図示せず）
などの不必要な部分をマスキングし、保護膜として、ポ
リイミド樹脂３０（図示せず）を塗布、形成し、このポ
リイミド樹脂をマスクにして、ＲＩＥ法により、ＳｉＮ
膜２９をエッチングする。
などの不必要な部分をマスキングし、保護膜として、ポ
リイミド樹脂３０（図示せず）を塗布、形成し、このポ
リイミド樹脂をマスクにして、ＲＩＥ法により、ＳｉＮ
膜２９をエッチングする。
【００３３】第９工程では、図１４に示すように、エポ
キシなどの接着剤３２を介して、蛍光板３３を貼り合わ
せる。
キシなどの接着剤３２を介して、蛍光板３３を貼り合わ
せる。
【００３４】（実施の形態３）本発明の第３の実施の形
態では、実施の形態１における第４工程と第５工程との
順序を入れ替えた工程での製造方法となる。即ち、第４
工程では、図１６に示すように、スパッタリング法によ
り、Ａｌ薄膜を１μｍで成膜する。その後、フォトリソ
グラフィー法により、実施の形態１における第４のマス
クを用いて、光センサーの上部電極２８を形成する。
態では、実施の形態１における第４工程と第５工程との
順序を入れ替えた工程での製造方法となる。即ち、第４
工程では、図１６に示すように、スパッタリング法によ
り、Ａｌ薄膜を１μｍで成膜する。その後、フォトリソ
グラフィー法により、実施の形態１における第４のマス
クを用いて、光センサーの上部電極２８を形成する。
【００３５】第５工程では、図１７に示すように、フォ
トリソグラフィー法により、実施の形態１における第３
のマスクを用いて、スイッチＴＦＴのソース・ドレイン
電極２７を形成する。その後、引き続き、ＲＩＥ法によ
り、ｎ+ 膜を１０００オグストロームの厚さで、また、
ａ−Ｓｉ膜を２００オグストロームの厚さ程度で、エッ
チングする。
トリソグラフィー法により、実施の形態１における第３
のマスクを用いて、スイッチＴＦＴのソース・ドレイン
電極２７を形成する。その後、引き続き、ＲＩＥ法によ
り、ｎ+ 膜を１０００オグストロームの厚さで、また、
ａ−Ｓｉ膜を２００オグストロームの厚さ程度で、エッ
チングする。
【００３６】（実施の形態４）本発明の第４の実施の形
態では、実施の形態１において、歩留りを考慮して、パ
ターンに冗長性を持たせ、配線オープンを低減させ、更
に、第１工程および第６工程のパターニングを、それぞ
れ、複数回行い、配線ショートの低減を可能とした特徴
の製造方法となる。
態では、実施の形態１において、歩留りを考慮して、パ
ターンに冗長性を持たせ、配線オープンを低減させ、更
に、第１工程および第６工程のパターニングを、それぞ
れ、複数回行い、配線ショートの低減を可能とした特徴
の製造方法となる。
【００３７】第１工程では、図１８に示した第１のマス
クを用いてパターニングした後、パターン間のショート
を防止するために、第１のマスクのパターンに対して、
マスクのアライメントマージン分だけ大きいパターンで
ある、図１９に示した第２のマスクにより、再度パター
ニングを行い、パターン間のショートを低減させ、更
に、第４工程で形成される信号線の冗長配線として、下
電極配線４１を形成するのである。
クを用いてパターニングした後、パターン間のショート
を防止するために、第１のマスクのパターンに対して、
マスクのアライメントマージン分だけ大きいパターンで
ある、図１９に示した第２のマスクにより、再度パター
ニングを行い、パターン間のショートを低減させ、更
に、第４工程で形成される信号線の冗長配線として、下
電極配線４１を形成するのである。
【００３８】第２工程では、実施の形態１と同様に、Ｓ
ｉＮ膜、ｉ膜、ｎ+ 膜を連続成膜する。
ｉＮ膜、ｉ膜、ｎ+ 膜を連続成膜する。
【００３９】第３工程では、図２０に示した第３のマス
クを用いて、コンタクトホールを形成する。この時、信
号線の冗長配線である下電極配線との接合のためのコン
タクトホール４２と、ゲート配線の冗長配線としての上
電極配線との接合のためのコンタクトホール４３とが形
成される。
クを用いて、コンタクトホールを形成する。この時、信
号線の冗長配線である下電極配線との接合のためのコン
タクトホール４２と、ゲート配線の冗長配線としての上
電極配線との接合のためのコンタクトホール４３とが形
成される。
【００４０】第４工程では、図２１に示した第４のマス
クを用いて、バターニングを行い、ＴＦＴのソース・ド
レイン電極と、信号線およびゲート配線の冗長配線４４
が同時に形成される。
クを用いて、バターニングを行い、ＴＦＴのソース・ド
レイン電極と、信号線およびゲート配線の冗長配線４４
が同時に形成される。
【００４１】第５工程では、図２２に示した第５のマス
クを用いて、パターニングを行う。なお、センサー上部
配線４５は、２重配線として冗長性を持たせている。
クを用いて、パターニングを行う。なお、センサー上部
配線４５は、２重配線として冗長性を持たせている。
【００４２】第６工程では、図２３に示した第６のマス
クを用いて、パターニングした後、パターン間のショー
トを防止するために、第６のマスクのパターンと同一パ
ターンの第７のマスクにより、再度、パターニングを行
い、パターン間のショートを低減させる。なお、このよ
うに、同一パターンにするのは、第５のマスクのパター
ンが、本来、アライメントマージン分を考慮して作成さ
れているためである。
クを用いて、パターニングした後、パターン間のショー
トを防止するために、第６のマスクのパターンと同一パ
ターンの第７のマスクにより、再度、パターニングを行
い、パターン間のショートを低減させる。なお、このよ
うに、同一パターンにするのは、第５のマスクのパター
ンが、本来、アライメントマージン分を考慮して作成さ
れているためである。
【００４３】以下は、実施の形態１と同様に作成され
る。なお、図２４には１画素分が平面視で示されてい
る。この図において、Ａ−Ａ′の模式的断面は、図２５
に、また、Ｂ−Ｂ′の模式的断面は、図２６にそれぞれ
示されている。ここで、符号５１はゲート電極、５２は
冗長配線である上部電極である。また、５３は信号線、
５４は冗長配線である下部電極である。
る。なお、図２４には１画素分が平面視で示されてい
る。この図において、Ａ−Ａ′の模式的断面は、図２５
に、また、Ｂ−Ｂ′の模式的断面は、図２６にそれぞれ
示されている。ここで、符号５１はゲート電極、５２は
冗長配線である上部電極である。また、５３は信号線、
５４は冗長配線である下部電極である。
【００４４】この実施の形態では、ホトリソプロセスが
２度増えるが、実際に、歩留りは、逆に上がっているこ
とが確認できている。勿論、上電極形成を、第４工程お
よび第５工程に分割しているため、配線ショート対策と
して、同様な効果がある。
２度増えるが、実際に、歩留りは、逆に上がっているこ
とが確認できている。勿論、上電極形成を、第４工程お
よび第５工程に分割しているため、配線ショート対策と
して、同様な効果がある。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
光電変換素子とスイッチＴＦＴとからなる光検出装置に
おいて、光電変換素子を第１の電極層、絶縁層、光電変
換半導体層、該半導体層へのキャリア注入阻止層、第２
の電極層とから構成することにより、スイッチＴＦＴと
同一、簡略なプロセスで、同時に構成することが可能と
なり、しかも、Ｓ／Ｎ比が高く、低コストで実現するこ
とが可能となる。更には冗長配線を組み込むことによ
り、歩留りをより向上させることが可能となる。
光電変換素子とスイッチＴＦＴとからなる光検出装置に
おいて、光電変換素子を第１の電極層、絶縁層、光電変
換半導体層、該半導体層へのキャリア注入阻止層、第２
の電極層とから構成することにより、スイッチＴＦＴと
同一、簡略なプロセスで、同時に構成することが可能と
なり、しかも、Ｓ／Ｎ比が高く、低コストで実現するこ
とが可能となる。更には冗長配線を組み込むことによ
り、歩留りをより向上させることが可能となる。
【図１】本発明の第１の実施の形態を示す最初の工程で
の模式的断面図である。
の模式的断面図である。
【図２】同じく、次の工程での模式的断面図である。
【図３】同じく、次の工程での模式的断面図である。
【図４】同じく、次の工程での模式的断面図である。
【図５】同じく、次の工程での模式的断面図である。
【図６】同じく、次の工程での模式的断面図である。
【図７】同じく、更に次の工程での模式的断面図であ
る。
る。
【図８】本発明の第１の実施の形態で使用するマスクの
平面図である。
平面図である。
【図９】同じく、マスクの平面図である。
【図１０】同じく、マスクの平面図である。
【図１１】同じく、マスクの平面図である。
【図１２】本発明の第１の実施の形態で得られた半導体
装置の模式的平面図である。
装置の模式的平面図である。
【図１３】本発明の第２の実施の形態の工程での模式的
断面図である。
断面図である。
【図１４】同じく、模式的断面図である。
【図１５】本発明の第２の実施の形態で使用するマスク
の平面図である。
の平面図である。
【図１６】本発明の第３の実施の形態の工程での模式的
断面図である。
断面図である。
【図１７】同じく、模式的断面図である。
【図１８】本発明の第４の実施の形態で使用するマスク
の平面図である。
の平面図である。
【図１９】同じく、マスクの平面図である。
【図２０】同じく、マスクの平面図である。
【図２１】同じく、マスクの平面図である。
【図２２】同じく、マスクの平面図である。
【図２３】同じく、マスクの平面図である。
【図２４】本発明の第４の実施の形態で得られた１画素
分の平面図である。
分の平面図である。
【図２５】同じく、配線部の模式的断面図である。
【図２６】同じく、配線部の模式的断面図である。
【図２７】従来例の模式的断面図である。
【図２８】同じく、回路構成図である。
【図２９】同じく、模式的断面図である。
１１ ＭＩＳ型光センサー １２ スイッチＴＦＴ １３，５３ 信号配線 １４，５１ ゲート配線 １５ センサー上部配線 ２１，１０１ ガラス基板 ２２，２３，１０２ 下部電極 ２４，２９，１０７ 絶縁膜 ２４，１０４ 真性半導体層 ２６，１０５ ｎ型半導体層 ２７，１６０ ソース・ドレイン電極 ２８ ＭＩＳ型光センサー上部電極 ３０ 遮光膜 ３２ 接着剤 ３３ 蛍光板 ４１，４４，４５，５２，５４ 下電極冗長配線 ４２，４３ 冗長配線用コンタクトホール １０３ ｐ型半導体層 １０６ 透明電極 １７０ スイッチＴＦＴギャップ部 １１０ ＰＩＮ型光センサー １１１ 電源 １１２ 検出器
Claims (5)
- 【請求項１】 少なくとも、光電変換素子とスイッチＴ
ＦＴとから構成される光検出装置の製造方法において、 第１のマスクにより、第１の電極層を形成する工程と、 該電極層上に絶縁層、半導体層及びｎ+ 型半導体層を順
次積層する工程と、 第２のマスクにより、第２の電極層を接続するためのコ
ンタクトホールを形成する工程と、 第３のマスクにより、少なくとも前記スイッチＴＦＴの
ソース・ドレイン電極となる第２の電極層を形成し、同
一マスクにより、前記ｎ+型半導体層を除去する工程
と、 第４のマスクにより、前記スイッチＴＦＴのソース・ド
レイン電極以外の第２の電極層を形成する工程と、 第５のマスクにより、素子間分離を行う工程とによりな
ることを特徴とした光検出装置の製造方法。 - 【請求項２】 請求項１に記載の製造方法により、前記
光電変換素子が、ＭＩＳ型光電変換素子として、第１の
電極層、第１の絶縁層、第１の半導体層、該半導体層へ
のキャリア注入阻止層、および、第２の電極層から構成
され、前記スイッチＴＦＴが、第３の電極、第２絶縁
層、第２半導体層、該半導体層へのオーミックコンタク
ト層、および、第４の電極層から構成されていることを
特徴とする光検出装置。 - 【請求項３】 前記第１半導体層と第２半導体層とが、
同時に形成された非晶質シリコン膜であることを特徴と
する請求項２に記載の光検出装置。 - 【請求項４】 前記第１絶縁層と第２絶縁層とが、同時
に形成された非晶質シリコン窒化膜であることを特徴と
した特許請求の範囲第２項記載の光検出装置。 - 【請求項５】 前記キャリア注入阻止層とオーミックコ
ンタクト層とが、同時に形成されたｎ+ 型非晶質シリコ
ン膜であることを特徴とする請求項２に記載の光検出装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9277473A JPH11121783A (ja) | 1997-10-09 | 1997-10-09 | 光検出装置およびその製造方法 |
| US09/167,577 US6459132B1 (en) | 1997-10-09 | 1998-10-07 | Image sensing device and production process thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9277473A JPH11121783A (ja) | 1997-10-09 | 1997-10-09 | 光検出装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121783A true JPH11121783A (ja) | 1999-04-30 |
Family
ID=17584091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9277473A Pending JPH11121783A (ja) | 1997-10-09 | 1997-10-09 | 光検出装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6459132B1 (ja) |
| JP (1) | JPH11121783A (ja) |
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| EP1523043B1 (en) * | 2003-10-06 | 2011-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Optical sensor and method for manufacturing the same |
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| US7189972B2 (en) * | 2004-10-04 | 2007-03-13 | General Electric Company | X-ray detector with impact absorbing cover |
| US7046764B1 (en) | 2004-10-04 | 2006-05-16 | General Electric Company | X-ray detector having an accelerometer |
| US7866163B2 (en) * | 2004-10-04 | 2011-01-11 | General Electric Company | Radiographic detector docking station with dynamic environmental control |
| US7342998B2 (en) * | 2004-11-18 | 2008-03-11 | General Electric Company | X-ray detector quick-connect connection system |
| US7381964B1 (en) | 2004-11-24 | 2008-06-03 | General Electric Company | Method and system of x-ray data calibration |
| US7581885B2 (en) * | 2004-11-24 | 2009-09-01 | General Electric Company | Method and system of aligning x-ray detector for data acquisition |
| US7615731B2 (en) * | 2006-09-14 | 2009-11-10 | Carestream Health, Inc. | High fill-factor sensor with reduced coupling |
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| KR20210070780A (ko) * | 2019-12-05 | 2021-06-15 | 엘지디스플레이 주식회사 | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법 |
| JP7446826B2 (ja) | 2020-01-23 | 2024-03-11 | 株式会社ジャパンディスプレイ | 検出装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5847596Y2 (ja) * | 1979-09-05 | 1983-10-29 | 富士通株式会社 | 半導体装置 |
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| JP3618973B2 (ja) * | 1997-10-01 | 2005-02-09 | キヤノン株式会社 | 半導体装置及び光検出装置の製造方法 |
-
1997
- 1997-10-09 JP JP9277473A patent/JPH11121783A/ja active Pending
-
1998
- 1998-10-07 US US09/167,577 patent/US6459132B1/en not_active Expired - Fee Related
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