JP2010521816A - 連続した膜を使用する集積されたｍｉｓ光電性デバイス - Google Patents

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Abstract

【解決手段】金属・絶縁体半導体（MIS）フォトダイオードを有する集積された光電性デバイスは半導体材料の1つ以上の実質的に連続した層と、誘電性材料の実質的に連続した層とで構成される。

Description

本出願は、“連続した膜を使用する集積されたMIS光電性デバイス”と題する、２００４年７月１日に提出した米国出願第１０／８８２６０３号の一部継続出願に基づく。
本発明はイメージセンサーに関し、特に金属・絶縁体半導体（MIS）フォトダイオードとともに実装される画素回路を有すイメージセンサーに関する。
広い領域のX線イメージングのために使用されるイメージセンサーはしばしば、メサ分離されたMISフォトダイオードが光電性デバイスとして使用されている画素回路を使用する。（メサ分離されたデバイスが “メサ”状の活性材料を残すように、活性材料の一部をエッチングで除去することで形成される。）他の一般的な光電性デバイスはメサ分離されたp-i-nフォトダイオードである。他の従来の光電性デバイスは実質的に連続した膜からなるp-i-nフォトダイオードである。しかし、このような従来の光電性デバイスには欠点がある。メサ分離されたMISおよびp-i-nフォトダイオードはともに、典型的に弱いイメージ信号しか生成しない。実質的に連続した膜からなるp-i-nフォトダイオードは隣接する画素回路の間で顕著なクロストークを呈する。
図１に示されているように、メサ分離されたMISフォトダイオードおよび薄膜トランジスター（TFT）とともに実装される画素回路の従来の実施例１０aは典型的に、図示のように集積される。基板１２から開始して、誘電体（絶縁体）、半導体よび半導体材料の種々の層が形成（デポジット）される。たとえば、基板１２の上面上に、パターンをもった伝導性材料（たとえば、金属）が、MISフォトダイオード１４aの底部電極およびTFT１６のゲートターミナル３２を形成する。つぎに、パターンをもった誘電性材料の層がMISフォトダイオード１４aの誘電体２６aおよびTFT１６のゲート誘電体３４を形成する。さらに、パターンをもつ真性アモルファスシリコン（ i a-Si）が、MISフォトダイオード１４aの半導体層２４aの一つ（光吸収層）およびTFT１６のチャネル３６を形成する。さらに、パターンをもつn+アモルファスシリコンが、残りの半導体層、オーム接触２２a、さらに、効果的に、MISフォトダイオード１４aの上部電極、TFT１６のドレーンおよびソースターミナルのためのオーム接触３８を形成する。さらに、他のパターンをもつ伝導性層（たとえば、金属）が、TFT１６のドレーン４２およびソース４４、データライン４６、ならびにバイアスライン３０を形成する。最後に、保護（誘電性）層５０が続く。
図２の従来の画素回路の他の実施例１０bはメサ分離されたMISフォトダイオードに代え、メサ分離されたp-i-nフォトダイオード１４bを使用する。この実施例１０bでは、TFT１６の構成は、図１の実施例１０aと実質的に同じである。しかし、MISフォトダイオード１４aに代え、p-i-nフォトダイオード１４bが使用されている。TFT１６のソースターミナル４４を形成する伝導性材料（たとえば、金属）のパターンをもつ層は、p-i-nフォトダイオード１４bの底部電極２０bも形成する。つぎに、n+アモルファスシリコン２８bのパターンをもつ層、真性アモルファスシリコン２４ｂのパターンをもつ層、さらにp+アモルファスシリコン２２b（フォトダイオード１４bのp-i-n構成を一緒に形成する）が続く。さらに、光学的に透明な伝導性材料（たとえば、インジウムスズ酸化物、すなわちITO）のパターンをもつ層が上部電極１８bを形成する。さらに、誘電性材料のパターンをもつ層が誘電性層５２（フォトダイオード１４ｂの上部１８bと接触するバイアスライン３０を形成するために、伝導性材料（たとえば、金属）が付着（deposit）できるように、バイアホールが形成される）を形成する。
図３に示されているように、p-i-nフォトダイオード１４cを使用する従来の画素回路の他の実施例１０cは図２の実施例１０bと同様であるが、フォトダイオード１４cの実質的な部分が、メサ分離された構成の形成とは対照的に、連続した膜で形成されている。したがって、種々のフォトダイオード２４c、２２cおよび１８cのための製造および材料は連続膜を除き、同じである。
上記のとおり、メサ分離されたMISおよびp-i-nフォトダイオードセンサーに共通する欠点は信号レベルが低いことである。メサ分離された構成では、このような光電性要素は、１以下の充填比をもつ（充填比は、画素領域により分割される光電性要素の領域として定義される。）。それ故に、画素の衝突する光のすべてが、光電性要素により吸収されるわけではない。したがって、可能な最大の信号強度を得ることができない。
図１のメサ分離されたMISフォトダイオード構成はさらに欠点をもつ。TFT１６のチャネル３６を形成するために使用される同じ膜もまた、MISフォトダイオード１４aの光吸収層２４aを形成するために使用される。一般的に、TFT１６の性能は、チャネル３６の厚さが薄いときに最適になるとともに、MISフォトダイオード１４aの性能は光吸収層２４aが厚いときに最適になる。一つの膜では、TFT１６およびMISフォトダイオード１４aの一方または両方の性能が、選択された膜の厚さが一方または両方に対して最適とならないことから問題となる。
信号の強度に関し、図３の実施例１０cに示されているように、連続した膜で実質的に形成されたp-i-nフォトダイオード１４cは改良された信号強度をもつ。充填比が１に近いこの光電性要素で、ほぼ最大の信号強度を得ることができる。しかし、この構成では、隣接した画素の間の顕著なクロストークがある。たとえば、誘電性の中間層５２および光吸収層２４ｃの間のインターフェース５４はゼロでない伝導性をもつ。したがって、隣接する画素の底部電極２０cの間の電位差がこれら画素の間に僅かな電流、すなわちクロストークを形成する。
集積された光電性デバイスは、半導体材料の一つ以上の実質的に連続した層で構成されるメサ分離された半導体（MIS）フォトダイオード１４、および誘電性材料の実質的に連続した層を有する。
本発明を実施した実施例にしたがって、集積された光電性デバイスは、集積された光電性デバイスを含む装置であって、基板と、金属・絶縁体半導体（MIS）フォトダイオードであて、そのフォトダイオードの少なくとも一部分が基板の上に位置する金属・絶縁体半導体（MIS）フォトダイオードとを含む。MISフォトダイオードは、第一および第二の電極と、一つ以上の誘電体であって、少なくとも一つの誘電体の少なくとも一部分が第一と第二の電極の間に位置するところの誘電体（一つ以上の誘電体の一部分の少なくとも一つが誘電性材料の実質的に連続した層を有する）と、一つ以上の半導体であって、少なくとも一つの半導体の少なくとも一部分が一つ以上の誘電体の一つと第一および第二の電極のうちの一つとの間に位置するところの半導体（一つ以上の半導体の一部分の少なくとも一つが半導体材料の実質的に連続した層を有する）と、第三の電極とを有し、第三の電極の一部分が少なくとも部分的に、第一および第二の電極のうちの一つの周囲部分にそって、共通面にないように位置する。
本発明の他の実施例にしたがって、集積された光電性デバイスが、基板と、MISフォトダイオードを含み、そのフォトダイオードの少なくとも一部が基板上に位置する。MISフォトダイオードは、少なくとも第一、第二および第三の伝導性層（それぞれが第一、第二および第三の伝導性材料を有する）を含む複数の伝導性層と、一つ以上の絶縁層（少なくとも一つの絶縁層の少なくとも一部分が第一と第二の伝導性層の間に位置され、少なくとも一つ以上の絶縁層の一部分の少なくとも一つが絶縁材料の実質的に連続した膜を有する）と、一つ以上の半導体層（少なくとも一つの半導体の少なくとも一部分が一つ以上の絶縁層の一つと、第一および第二の伝導性層のうちの一つとの間に位置し、一つ以上の半導体層の一部分の少なくとも一つが、半導体材料の実質的に連続した膜を有する）とを有し、第一および第二の伝導性層のうちの一つは周囲を含み、前記第三の伝導性層が少なくとも部分的に、前記周囲にそって共通面にないように位置する。
本発明の他の実施例にしたがって、集積された光電性アレーが、基板と、MISフォトダイオードを含み、そのフォトダイオードの少なくとも一部分が基板上に並んで位置する。複数のMISフォトダイオードの少なくとも一部分のそれぞれは、第一および第二の電極、1つ以上の誘電体（誘電体の少なくとも1つの一部分が第一の電極と第二の電極との間に位置し、1つ以上の誘電体の一部分の少なくとも１つが誘電体材料の実質的に連続した層を有する）、1つ以上の半導体（半導体の少なくとも1つの少なくとも一部分が、1つ以上の誘電体の1つと第一および第二の電極のうちの1つとの間に位置し、1つ以上の半導体の一部分の少なくとも1つが、半導体材料の実質的に連続した層を有する）、および第三の電極（第三の電極の一部分が、少なくとも部分的に前記第一および第二の電極の1つの周囲にそって共通面にないよいうに位置する）を有する。
本発明の他の実施例にしたがって、集積された光電性デバイスが、基板と、MISフォトダイオードを含み、そのフォトダイオードの少なくとも一部が基板上に位置する。MISフォトダイオードは、第一および第二の電極、1つ以上の誘電体（誘電体の少なくとも1つの少なくとも一部分が第一の電極と第二の電極との間に位置し、1つ以上の誘電体の少なくとも1つが誘電体材料の実質的に連続した層を有する）、1つ以上の半導体（半導体の少なくとも1つの少なくとも一部分が1つ以上の誘電体の1つと、第一および第二の電極のうちの1つとの間に位置し、1つ以上の半導体の一部分の少なくとも1つが半導体材料の実質的に連続して層を有する）、および第三の電極（第三の電極は少なくとも部分的に、第一および第二の電源のうちの1つの周囲部分にそって共通面にないように位置する）を有する。
本発明の他の実施例にしたがって、集積された光電性デバイスが、基板と、MISフォトダイオードを含み、そのフォトダイオードの少なくとも一部が基板上に位置する。MISフォトダイオードは、第一および第二の電極、1つ以上の誘電体（誘電体の少なくとも1つの少なくとも一部分が第一の電極と第二の電極との間に位置する）、1つ以上の半導体（半導体の少なくとも1つの少なくとも一部分が1つ以上の誘電体の1つと、第一および第二の電極のうちの1つとの間に位置する。）、および第三の電極（第三の電極の一部分が、少なくとも部分的に、第一および第二の電極の周囲部分にそって、共通面にないように位置する。）を有する。
本発明の他の実施例にしたがって、集積された光電性デバイスが、基板と、MISフォトダイオードを含み、そのフォトダイオードの少なくとも一部が基板上に位置する。MISフォトダイオードは、第一、第二のおよび第三の伝導性材料の膜をそれぞれ有する第一、第二および第三の伝導層を少なくともとも含む複数の伝導性層、1つ以上の絶縁層（絶縁層の少なくとも1つの少なくとも一部分が第一の伝導性層と第二の伝導性層との間に位置する。）、ならびに1つ以上の半導体層（半導体層の少なくとも1つの少なくとも一部分が1つ以上の絶縁層の1つと、第一および第二の伝導性層のうちの1つの間に位置する。）を有する。第一および第二の伝導性層の1つが周囲と有し、第三の伝導性層は、少なくとも部分的に、その周囲の一部にそって共通面にないように位置する。
発明の他の実施例にしたがって、集積された光電性デバイスが、基盤と複数のMISフォトダイオードを含み、そのフォトダイオードの少なくとも一部分が基板上で列をなして位置する。複数のMISフォトダイオードの少なくとも一部分のそれぞれが、第一および第二の電極、1つ以上の誘電体（誘電体の少なくとも1つの少なくとも一部分が第一の電極と第二の電極との間に位置する）、1つ以上の半導体（半導体の少なくとも1つの少なくとも一部分が1つ以上の誘電体の1つと、第一および第二の電極のうちの1つとの間に位置する。）、ならびに第三の電極（第三の電極の一部分が少なくとも部分的に、第一および第二の電極の1つの周囲部分にそって共通面にないよに位置する）を有する。
図１はMISフォトダイオードを使用する従来の画素回路の断面図である。 図２はp-i-nフォトダイオードを使用する従来の画素回路の断面図である。 図３はp-i-nフォトダイオードを使用する従来の他の画素回路の断面図である。 図４は本発明の一実施例にしたがった画素回路の略示図である。 図５は図４の略示図に対応する画素回路を含む集積回路の一部平面図である。 図６は図５の線A−A’に沿った断面図である。 図７は図５の線B−B’に沿った断面図である。 図８は図４の画素回路で動作するインテグレーションおよびリセットに関連したエネルギーバンドを示す図である。 図９は本発明の他の実施例にしたがった画素回路の略示図である。 図１０は図９の略示図に対応する画素回路を含む集積回路の一部平面図である。 図１１は図１０の線A−A’に沿った断面図である。 図１２はさらに、本発明の他の実施例にしたがった画素回路の略示図である。 図１３は図１２の略示図に対応する画素回路を含む集積回路の一部平面図である。 図１４は図１３の線A−A’に沿った断面図である。 図１５はさらに、本発明の他の実施例にしたがった画素回路の略示図である。 図１６は図１５の略示図に対応する画素回路を含む集積回路の一部平面図である。 図１７は図１６の線A−A’に沿った断面図である。
以下の詳細な説明は、図面を参照した本発明の実施例である。この説明は、例示に過ぎず、本発明の態様を限定する意図はない。これら実施例は、当業者が本願発明を実施することができるように詳細に説明されており、他の実施例が本願発明の思想または態様から離れることなく変形されて実行可能であることは理解されよう。
図４に示されているように、本発明の一実施例にしたがった画素回路１００は、バイアスライン１３０、ゲートライン１３２およびデータライン１４６に接続されたMISフォトダイオード１１４およびTFT１１６（これらの要素は画素回路の技術分野では周知のものである。）を含む。MISフォトダイオード１１４は、光学的に透明な上部電極１１８および底部電極１２０（これらの間で垂直方向に半導体層１２２、１２４および絶縁体１２６がある。）を含む。しかし、底部電極１２０は、隣接した画素（下述する）の間のクロストークを抑制するために電圧が適用されるガードライン１５８に接続されたガードリング１５６と接する。
図５に示されているように、図４の画素回路１００にしたがった実装された画素回路を含む集積回路の一部２００の平面が画素回路１００ｂを示し、画素回路１００ｂは上下、左右にそれぞれ画素回路１００a、１００c、１００d、１００eと接する。
図６は、図５の線A−A’にそった断面図で、TFT１１６およびMISフォトダイオード１１４の構成を示す。TFT１１６の構成は、図１、図２および図３の従来の画素回路１０a、１０b、１０cと実質的に同じである。基板１１２（主な役割は、ベースであり、材料層の支持体である）の直ぐ上に、ガードライン１５８が、パターンをもつアモルファスシリコン層１３６、１３８および伝導性層１４２（TFT１１６の一部を形成するのにも使用できる）から形成されている。ガードライン１５８およびTFT１１６の上に誘電体材料の中間層１５２があり、バイアホール１６０がMISフォトダイオード１１４の底部電極１２０とTFT１１６のドレーンターミナル１４２との間での接触を可能にするように形成される。底部電極１２０を形成するのに使用される材料層は、ガードリング１５６を形成するようにパターンをもつ。つぎに、誘電性層１２６、そして真性アモルファスシリコンの層（光吸収層）１２４が続く。つぎに、上に光学的に透明な伝導性層１１８にオーム接触するｎ＋アモルファスシリコンの層１２２がある。伝導性層１１８はMISフォトダイオード１１４の上部電極を形成する。最後に、保護層１５０がある。
図７は図５の線B−B’の沿った断面図で、画素回路１００a、１００bに隣接したゲートラインクロスオーバー領域１６２の構成を示す。この領域１６２は、バイアスライン１３０、ゲートライン１３２、ガードリンク１５６およびガードライン１５８を通過する。ガードリング１５６は、隣接した画素回路１００a、１００bの底部電極１２０a、１２０bを形成するために使用されたのと同じ材料の層から形成されている。ガードリング１５６は誘電性中間層１５２に形成されたバイアホール１６４を通ってガードライン１５８に接触する。
以上のことから、図５、６および７のように実装されたとき、図４の画素回路１００が、実質的に連続した膜から形成されたMISフォトダイオード１１４を使用することは分かるであろう。特に、フォトダイオードの構成の絶縁体１２６、半導体１２２および１２４、ならびに電極１１８は連続している。構成の金属部分は、各画素が、隣接した画素との間のクロストークを減少させるのに寄与するガードリング１５６により取り囲まれた底部電極１２０を有するようにパターンをもって形成されている。
図８に示されているように、本発明にしたがった画素街路は（少なくとも部分的に）以下のとおり動作する。動作のインテグレーションモードでは、上部電極１１８は底部電極１２０の電位に対して正の電位をもつ。光が真性層１２４上に入射すると、光は吸収され、電子―ホールの対が発生する。電極１１８と１２０との間の電場により、生成された電子は上部電極１１８へと導かれ、ホールは、絶縁層である誘電性層１２６の界面に到達するように真性層１２４内を移動する。しかし、ホールは、誘電性層１２６内では移動できず、したがって真性層１２４内にとどまる。入射光の吸収の結果として半導体／絶縁体のインターフェースに集まったホール電荷は、画素回路の信号を構成する。
動作のリセットモードの間、上部電極１１８は、底部電極１２０の電位に対して負の電位をもつ。電子は電極１１８によって、オーム接触の半導体層１２２へ、続いて真性（半導体）層１２４へと入る。入った電子は、真性（半導体）層１２４と誘電性層１２６との間の界面へと移動し、その界面でホールと再結合する。真性層１２４に残ったホールは上部電極１１８へと導かれる。
ガードリング１５６は底部電極１２０に対して正の電位をもつ。このことは、動作のインテグレーションモードの間、底部電極１２０の上に蓄積するホール信号電荷に対する電位バリアーを形成する。この電位バリアーは、隣接する画素回路の間のクロストークを防止できないとしても抑制する。
図９に示されているように、本発明の実施例にしたがった画素回路３００は、図４の実施例のように、バイアスライン１３０、ゲートライン１３２、データライン１４６およびガードライン１５８に接続されたMISフォトダイオード１１４およびTFT１１６を有するが、さらに記憶キャパシター１７０およびリセット線１８０も含む。これらの付加的な要素は、増加した信号を取り扱う適用能力およびさらなるリセット機構のために備えられたものである。前者に関して、MISフォトダイオード１１４に使用された厚い半導体層１２４は最大の光吸収を生じさせるが、フォトダイオードに対して低電気容量しか提供することがでず、電荷を取り扱う能力が制限される。この問題は、高電気容量をもつように設計された記憶キパシタンス１７０を導入することで解決され、したがって大きな電荷を取り扱うことができる。後者に関し、図４の実施例では、イメージャーは、底部電極の電圧（名目上、データライン１４６の電圧となっている）に対して負の電圧に、ベースライン１３０をパルス化することによりリセットされる。この実施例３００では、MISフォトダイオード１１４は、バイアスライン１３０に対して十分に正の電圧に、リセットライン１８０をパルス化することによりリセットされ得る。
図１０は図９の画素回路３００にしたがった画素回路を含む集積回路の一部平面図で、画素回路３００bは、上下、左右で、画素回路３００a、３００c、３００d、３００eと隣接している。
図１１は図１０の線A−A’にそった断面で、TFT１１６およびMISダイオード１１４の構成を示す。TFT１１６の構成は、図１、図２および図３の従来の画素回路１０a、１０b、１０cのためのものと実質的に同じである。基板１１２の直ぐ上に、記憶キャパシター１７０の底部電極１７８は、TFT１１６のゲートターミナル１３２を形成するのに使用されるのと同じ伝導性材料のパターンをもつ層から形成されている。つぎに、記憶キャパシター１７０の誘電性層１７６があり、TFT１１６のゲート誘電性層１３４としても機能する。ガードライン１５８は、パターンをもつアモルファスシリコン１３６、１３８および伝導性層１４２（TFT１１６の他のいろいろな部分を形成するために使用される）から形成される。ガードライン１５８およびTFT１１６上に、バイアホール１６０および１６６が形成される誘電性材料の中間層１５２がある。バイアホール１６０はMISフォトダイオード１１４の底部電極１２０とTFT１１６のドレーンターミナル１４２との間の接触を可能にする。バイアホール１６６は、MISフォトダイオード１１４の底部電極１２０を記憶キャパシター１７０の誘電性層１７６に接触させることを可能にし、これにより記憶キャパシター１７０の上部電極１７４が形成される。MISフォトダイオード１１４の底部電極１２０を形成するために使用された材料の層は、ガードリング１５６も形成するパターンをもつ。MISフォトダイオード１１４の底部電極１２０とガードリング１５６を形成するパターンをもつ材料の層の上に、誘電性層１２６が、その次に真性アモルファスシリコンの層（光吸収層）１２４が続く。さらに、オーム接触を形成するn＋アモルファスシリコンの層１２２、その上に光学的に透明な伝導性層１１８が続く。伝導性層１１８はMISフォトダイオード１１４の上部電極を形成する。最後に保護層１５０がある。
図１２に示されているように、本発明の他の実施例にしたがった画素回路５００が、図４に示されているように、バイアスライン１３０、パスゲートライン１３２、データライン１４６およびガードライン１５８に接続されたMISフォトダイオード１１４およびパスTFT１１６を含むが、さらに、バッファ／増幅器TFT１９０、リセットTFT１８２、初期化TFT１８４、リセットゲートライン１８６、初期化ゲートライン１８８、VDDライン１９２、およびVSSライン１９４も含む。バッファ／増幅器TFT１９０は、データライン１４６がどのように終了するかに依存して、電圧出力モードまたは電流出力モードで動作する。リセットTFT１８２はインテグレーションモードの後、MISフォトダイオード１１４の全ての信号電荷をクリアーし、初期化TFT１８４は、そのインテグレーションモードの前に、MISフォトダイオード１１４の底部電極１２０の電位をリセットする。画素回路５００は、“アクティブ”画素回路（増幅器を含む画素回路として定義される）として知られているクラスの画素回路の例である。
図１３は、図１２の画素回路５００にしたがった積分回路の一部６００の平面図で、画素回路５００が、上下、左右で画素回路５００a、５００c、５００d、５００eと接してなるものを示す。
図１４は図１３の線A−A’にそった断面図で、MISフォトダイオード１１４、パスTFT１１６、バッファ／増幅器TFT１９０、リセットTFT１８２、および初期化TFT１８４の構成を示す。TFTの構成は、図１、図２および図３の従前の画素回路１０a、１０b、１０cのTFTの構成と実質的に同じである。基板１１２の直ぐ上に、ガードライン１５８は、パターンをもつアモルファスシリコン層１３６、１３８、伝導性層１４２（TFTの一部を形成するためにも使用されている）から形成されている。金属のパターンをもつ層が画素回路を相互連結できるようにバイアホールが形成された第一の誘電性材料の中間層１５２がガードライン１５８およびTFTの上にある。相互接続の金属層の上に、第二の誘電性材料の中間層１５３がある。誘電性材料層１５２および１５３の両方に形成されたバイアホールにより、MISフォトダイオード１１４の底部電極は、バッファ／増幅器TFT１９０のゲートと接続する金属製パッドに接続することができる。MISフォトダイオード１１４の底部電極１２０を形成するために使用された材料の層はガードリング１５６も形成するパターンをもつ。MISフォトダイオード１１４の底部電極１２０およびガードリング１５６を形成するパターンをもつ材料の層の上に、誘電性層１２６、つぎに真性アモルファスシリコンの層１２４がある。さらに、光学的に透明な伝導性層１１８にオーム接触を形成するためにn＋アモルファスシリコンの層１２２がある。伝導性層１１８は、MISフォトダイオード１１４の上部電極を形成する。最後に、保護層１５０がある。
以上から、本発明にしたがったMISフォトダイオード１１４が、メサ分離されたMISおよびp-i-nフォトダイオードの両方よりも高い画素充填比をもち、このことによりより高い信号レベルを生成することが分かるであろう。厚い膜がTFT性能の最適化に影響を与えるにもかかわらず、光吸収半導体層１２４が最大の光吸収、このことにより最大の信号の生成のために最適化されることにより、メサ分離されたMISフォトダイオード構成を超えた利点を与える。
さらに、底部電極と、実質的に取り囲んで境界をもつガードリングの使用は、実質的に連続的な膜からなるフォトダイオードの構成にある隣接した画素回路の間のクロストークを除去とはいかないまでもよく減少させる。
さらにまた、連続的な膜を使用する本発明にしたがったMISフォトダイオードは、メサ分離されたかつ連続する膜タイプのp-i-nフォトダイオード構成と比較して製造コストを下げうる。ｐタイプのアモルファスシリコン材料に対して条件なしで、本発明にしたがったMISフォトダイオード構成は、液晶ディスプレー（LCD）のための標準的なTFTバックプレーンを形成するために使用するのと同じ製造設備を使用して製造することができる。このような製造設備は量産にともなう利点を享受し、したがって低コストでの生産を行える。
適切な条件のもとで利点を得ることができる本発明の実施例では、バイアスライン１３０は除去される（図４−５、図７、図９−１０および１２−１３を参照）。イメージャーのアクティブ領域が十分に小さいと、さらに連続した上部電極１１８のシート抵抗は十分に小さくできると、イメージセンサーアレーのすべての画素回路にアドレスするバイアスライン１３０をもつ必要がない。むしろ、グローバルなバイアス接続が、アレーの周辺で上部電極１１８に対してなされる。バイアスライン１３０はMISフォトダイオード１１４上に衝突した光をぼやかせる唯一の構成であるから、バイアスライン１３０の除去は、充填比が１に近い画素回路が得られる。バイアスライン１３０の除去は、製造工程で非常に高い生産をもたらす。
適切な条件のもとで利点を得ることができる本発明の実施例では、上部電極１１８を形成するために一般的に使用された光学的に透明な伝導性材料（たとえば、ITO）は、除去される（図６−７、図１１および図１４を参照）。イメージャーのアクティブ領域が十分に小さく、さらにn＋アモルファスシリコン半導体層１２２のシート抵抗が十分に小さいと、n＋アモルファスシリコン半導体層１２２は上部電極１１８として機能することができる。光学的に透明な伝導性材料の除去は、製造プロセスにおいて高い生産性をもたらす。
適切な条件のもとで利点を得ることができる本発明の他の実施例では、ガードライン１５８を除去することができる（図４−７、図９−１１、図１２−１４）。イメージャーのアクティブ領域が十分に小さく、さらにガードリングの格子構成１５６のシート抵抗が十分に小さいと、イメージセンサーアレーにあるすべての画素回路にアドレスするガードライン１５８をもつ必要がない。むしろ、グローバル接続が、アレーの周囲でガードリングの格子構成となる。ガードリング１５８の除去は、製造工程において高い生産性をもたらす。
利点を得ることができる本発明の他の実施例では、さらなる誘電性層が、誘電性層１２６と半導体層１２４との間に組み込まれる（図４、図６−７、図９、図１１−１２および図１４を参照）。底部電極１２０と連続した半導体層１２４との間の誘電性材料はいくつかの目的を達成しなければならない。この誘電性材料は、底部電極１２０と連続した上部電極１１８との間に形成される電場の下で破壊されないように、十分な厚さおよび構成上の完全性をもたなければならない。この誘電性材料は、下の基板１２を歪ませないように十分に内部ストレスのない状態でなければならない。この誘電性材料は、電子およびホールのトラップ状態（このトラップ状態はラグ問題、すなわちゴースト像をもたらすものである）を最小にする連続した半導体層１２４とインターフェースを形成しなければならない。いずれの連続した誘電性層１２６もこれらすべての条件を十分に満たすことはないかもしれない。
利点を得ることができる本発明の他の実施例では、ガードリング１５６は、MISフォトダイオード１１４の底部電極１２０を形成するために使用されたものとは異なる伝導性材料の一つ以上の層から形成される（図５−７、図１０−１１、および図１３−１４を参照）。このことは、たとえば、ガードリング１５６の一部の真下に位置するデータライン１４６の寄生容量を減少させるガードリングを形成するために行われる。このような容量がイメージ化工程（特に図４および図９の画素回路に対して）でノイズを生じさせることになる、データライン１４６の寄生容量を最小にすることが望ましい。データライン１４６の寄生容量を減少させるガードリング１５６が、たとえば、さらなる誘電性材料の層の付着、つぎにさらなる伝導性材料の層の付着により、そして底部電極１２０の真上に位置するガードリング１５６を形成するパターンを二つの層がもつことにより、底部電極１２０の形成に続いて形成される。ガードリング１５６をデータライン１４６から更に分離することは、データライン１４６の寄生容量を減少させる。
図１５に示されているように、本発明の他の実施例にしたがった画素回路７００が、図４に示されているように、バイアスライン１３０、パスゲートライン１３２、データライン１４６およびガードライン１５８に接続されたMISフォトダイオード１１４およびパスTFT１１６を含む。しかし、この実施例において、ガードリング１５６および底部電極１２０は上述した伝導性材料の層とはことなるパターンをもち、カードリング１５６は、そのガードリング１５６の一部が底部電極１２０の一部と重なるように、底部電極１２０の下に位置する。この構成では、底部電極１２０の上の半導体層１２４に、信号電荷のためのポテンシャル井戸が限定空間で最大となり、明確に定義される。この構成はまた、ガードリング１５６の中央の上の半導体層１２４の一部分と、底部電極１２０の縁の上の半導体層１２４の一部分との間に、望ましくないポテンシャルバリアーの形成の可能性を最小にする。このことは、最大の信号収集および１以下の充填比を確実にする。
それ故に、上述の説明から、他の実施例として、ガードリング１５６の少なくとも一部分が上部電極１１８と底部電極１２０との間に、または底部電極の下方に位置させ得ることが分かるであろう。カードリング１５６と底部電極１２０の一部分が互いに重なり合うように、カードリング１５６の少なくとの一部分が、適切に底部電極１２０の上または下に配置できる。言い換えるならば、これらの他の実施例の共通した特徴は、ガードリング１５６と底部電極１２０の近接した部分（たとえば、それぞれの周囲部分）の少なくとも一部が、互いに共通面にないことである。このような配置は前述のとおり、異なる層において、カードリング１５６および底部電極１２０を形成することにより、適切な部分が異なる面にあることを確実にすることにより、または、たとえ同じ層に形成されても、単に適切な部分が異なる面にあることを確実にすることにより達成される。
図１６、図１７に示されているように、図１５の画素回路７００にしたがって実装された画素回路を含む集積回路の一部８００の平面図が画素回路７００a、７００c、７００d、７００e、７００f、７００g、７００h、７００iに囲まれた画素回路７００bを図示し、線A-A’にそった断面が、MISフォトダイオードおよびTFT１１６の構成を図示する。いろいろな構成上の特徴は図１２−１４に関連して説明したもの（ただし、カードリング１５６および上部電極１１８が各画素を通過するバスラインに連結されていないことを除く）と実質的に同じである。これに代えて、ガードリング１５６および上部電極１１８は、画素アレーの周囲（図示せず）のところまたはその近くで金属ラインにより、ガードライン１５８およびバイスライン１３０にそれぞれ、全体的に接続される。このことは、全体の設計を単純化し、高い生産性を可能にする。
利点を得ることができる本発明の他の実施例では、p＋アモルファスシリコン層が、MISフォトダイオード１１４の上部電極１１８と接触するドープされたアモルファスシリコン層１２２のように使用される（図４、図４−９、図１１−１２、および図１４を参照）。この場合、全てのバイアスの極性は、上記の場合とは対照的に、信号キャリヤーは電子となる。
本発明の他の実施例では、他の材料もデバイス構成のどの部分にも使用することができる。たとえば、伝導特性、半伝導特性、絶縁特性をもつ有機電子材料が、前述した対応の特性をもつ無機電子材料に置き換えられる。有機電子材料を使用する実施例では、いろいろな材料の層の相対的な位置、信号キャリヤーの極性、動作電圧は変わる。このような変化は、ソースおよびドレーンの、下ではなく上に位置するゲート電極を、有機TFTが有することから必要となる。しかし、連続した層を使用し、ガードリングを採用し、下に画素回路が残るMISフォトダイオードの基本的な構成は、有機電子材料の使用でも基本的に実施される。
図および上記説明のとおり、本発明の特徴のいくつかは必須でなく、適切なものということは、当業者には分かるであろう。たとえば、誘電体材料１２６のような材料のいろいろな層が連続したものとして説明されてきた。このような連続性は、実質的な意味であり、すなわち、必須というものではなく、フォトダイオードの構成を通じて連続しているということであり、本目的を達成すること、関連した機能を得ることのために十分な程度という意味である。（たとえば、半導体製造のために使用するプロセスに完全なものはなく、連続した構成に不必要な空間を設計することもあることは理解されよう。）同様に、底部電極１２０の境界に関して、ガードリング１５６の近傍もまた、隣接する画素の間のクロストークを最小にすることに寄与する所望の電場を維持するという関連した機能を得るという目的に対して、実質的に、すなわち、絶対または完全にというのではなく十分なものということである。
本発明の思想及び態様から離れることなく、本発明の構成および動作方法に対するさまざまな修正及び変更が可能であることは当業者の知るところである。発明は特定の好適実施例との関係で説明されてきたが、本発明はこのような特定の実施例に限定されるものではない。本願発明の態様は、特許請求の範囲によって確定され、その態様の範囲内の構造及び方法並びにそれと均等なものがそれに包含される。

Claims (37)

  1. 集積された光電性デバイスを含む装置であって、
    基板と、
    金属・絶縁体半導体（MIS）フォトダイオードであって、そのフォトダイオードの少なくとも一部が前記基板の上に位置するところの金属・絶縁体半導体（MIS）フォトダイオードと、
    を含み、
    前記MISフォトダイオードは、
    第一および第二の電極と、
    一つ以上の誘電性層であって、該誘電性層の少なくとも一つの少なくとも一部分が前記第一と第二の電極の間に位置するところの誘電性層と、
    一つ以上の半導体であって、該半導体の少なくとも一つの少なくとも一部分が前記一つ以上の誘電性層の一つと前記第一および第二の電極のうちの一つとの間に位置するところの半導体と、
    第三の電極と、
    を有し、
    前記一つ以上の誘電性層の一部分の少なくとも一つが少なくとも誘電性材料の実質的に連続した層をもち、
    前記一つ以上の半導体の一部分の少なくとも一つが少なくとも半導体材料の実質的に連続した層をもち、
    前記第三の電極の一部が、少なくとも部分的に、前記第一および第二の電極のうちの一つの周囲にそって共通面にないように位置する、
    ことを特徴とする装置。
  2. 前記第一および第二の電極のうちの一つが、前記一つ以上の半導体の一部分の少なくとも一つに実質的に隣接して位置した実質的に連続した電極を含む、請求項１に記載の装置。
  3. 前記MISフォトダイオードに連結された一つ以上の薄膜トランジスター（TFT）を含む、請求項１に記載の装置。
  4. 前記一つ以上のTFTの少なくとも一つが厚さをもつチャネル領域を有し、
    前記一つ以上のMISフォトダイオードの少なくとも一つが、前記少なくとも一つのTFTのチャネル領域の厚さよりも厚い厚さをもつ、請求項３に記載の装置。
  5. 前記少なくとも一つのTFTのチャネル領域の厚さよりも厚い厚さをもつ前記一つ以上のMISフォトトランジスターの半導体の一部分の前記少なくとも一つが前記半導体材料の実質的に連続した層を有する、請求項４に記載の装置。
  6. 前記一つ以上のTFTの少なくとも一つが前記MISフォトダイオードおよび前記基板との間に実質的に位置する、請求項３に記載の装置。
  7. 前記一つ以上のMISフォトダイオードの半導体の一部分の少なくとも一つがn−タイプのアモルファスシリコン（a-Si）を含む、請求項１に記載の装置。
  8. 集積された光電性デバイスを含む装置であって、
    基板と、
    金属・絶縁体半導体（MIS）フォトダイオードであって、そのフォトダイオードの少なくとも一部が前記基板上に位置するところの金属・絶縁体半導体（MIS）フォトダイオードと、
    を含み、
    前記MISフォトダイオードは、
    伝導性材料の第一、第二および第三の膜をそれぞれが有する少なくとも第一、第二および第三の伝導性層を含む複数の伝導性層と、
    一つ以上の絶縁層であって、該絶縁層の少なくとも一つの少なくとも一部分が前記第一と第二の伝導性層の間に位置されるところの絶縁層と、
    一つ以上の半導体層であって、該半導体の少なくとも１つの少なくとも一部分が前記一つ以上の絶縁層の一つと、前記第一および第二の伝導性層のうちの一つとの間に位置するところの半導体層と、
    を有し、
    前記一つ以上の絶縁層の一部分の少なくとも一つが、絶縁材料の実質的に連続した膜を有し、
    前記一つ以上の半導体層の一部分の少なくとも一つが、半導体材料の実質的に連続した膜を有し、
    前記第一および第二の伝導性層のうちの一つが周囲を有し、前記第三の伝導性層が、少なくとも部分的に、前記周囲の一部にそって共通面にない、
    ことを特徴とする装置。
  9. 前記第一および第二の伝導性層のうちの一つが前記一つ以上の半導体の一部分の前記少なくとも一つのものに実質的に近接して位置する、少なくとも実質的に連続した伝導性層を含む、請求項８に記載の装置。
  10. さらに、前記MISフォトダイオードに連結された一つ以上の薄膜トランジスター（TFT）を含む、請求項８に記載の装置。
  11. 前記一つ以上のTFTの少なくとも一つが厚さをもつチャネル領域を有し、
    前記一つ以上のMISフォトダイオードの少なくとも一つが前記少なくとも一つのTFTのチャネル領域の厚さよりも厚い厚さをもつ、請求項１０に記載の装置。
  12. 前記少なくとも一つのTFTのチャネル領域の厚さよりも厚い厚さをもつ前記一つ以上のMISフォトトランジスターの半導体の一部分の前記少なくとも一つが前記半導体材料の少なくとも実質的に連続した層を有する、請求項１１に記載の装置。
  13. 前記一つ以上のTFTの少なくとも一つが前記MISフォトダイオードおよび前記基板との間に実質的に位置する、請求項１０に記載の装置。
  14. 前記一つ以上のMISフォトダイオードの半導体の一部分の少なくとも一つがn−タイプのアモルファスシリコン（a-Si）を含む、請求項８に記載の装置。
  15. 集積された光電性アレーを含む装置であって、
    基板と、
    複数の金属・絶縁体半導体（MIS）フォトダイオードであって、前記複数のフォトダイオードの少なくとも一部分が前記基板上に並んで位置するところの複数の金属・絶縁体半導体（MIS）フォトダイオードと、
    を含み、
    前記複数のMISフォトダイオードの前記の少なくとも一部のそれぞれが、
    第一および第二の電極と、
    一つ以上の誘電体であって、該誘電体の少なくとも一つの少なくとも一部分が前記第一と第二の電極の間に位置するところの誘電体と、
    一つ以上の半導体であって、該半導体の少なくとも一つの少なくとも一部分が前記一つ以上の絶縁体の一つと前記第一および第二の電極のうちの一つとの間に位置するところの半導体と、
    第三の電極と、
    を有し、
    前記一つ以上の誘電体の一部分の少なくとも一つが誘電体材料の少なくとも実質的に連続した層を含み、
    前記一つ以上の半導体の一部分の少なくとも一つが半導体材料の少なくとも実質的に連続した層を含む、
    前記第三の電極の一部が、少なくとも部分的に、前記第一および第二の電極のうちの一つの周囲部分にそって共通面にないように位置する、
    ことを特徴とする装置。
  16. 前記第一および第二の電極の一つが、前記一つ以上の半導体の部分の前記少なくとも一つに実質的に近接して位置した、少なくとも実質的に連続した電極を有する、請求項１５に記載の装置。
  17. さらに、前記MISフォトダイオードに連結された一つ以上の薄膜トランジスター（TFT）を含む、請求項１５載の装置。
  18. 前記複数のTFTの少なくとも一部分のそれぞれが厚さをもつチャネル領域を含み、
    前記複数のMISフォトダイオードのそれぞれにある前記一つ以上のMISフォトダイオードの一部分の少なくとも一つが、前記複数のTFTのチャネル領域の厚さよりも厚い厚さをもつ、請求項１７に記載の装置。
  19. 前記複数のTFTチャネル領域の厚さよりも厚い厚さをもつ、前記複数のMISフォトダイオードのそれぞれにある前記一つ以上のMISフォトダイオードの半導体の一部分の前記少なく一つが、前記半導体材料の少なくとも実質的に連続した層を有する、請求項１８に記載の装置。
  20. 前記複数のTFTの少なくとも一部分のそれぞれが、前記複数の前記MISフォトダイオードの前記少なくとも一部分のそれぞれと前記基板との間に実質的に位置する、請求項１７に記載の装置。
  21. 前記一つ以上のMISフォトダイオードの半導体の一部分の少なくとも一つがnタイプのアモルファスシリコン（a-Si）を含む、請求項１５に記載の装置。
  22. 集積された光電性デバイスを含む装置であって、
    基板と、
    金属・絶縁体半導体（MIS）フォトダイオードであって、そのフォトダイオードの少なくとも一部分が前記基板上に位置するところの金属・絶縁体半導体（MIS）フォトダイオードと、
    を含み、
    前記MISフォトダイオードが、
    第一および第二の電極と、
    一つ以上の誘電体であって、該誘電体の少なくとも一つの少なくとも一部分が前記第一と第二の電極の間に位置するところの誘電体と、
    一つ以上の半導体であって、該半導体の少なくとも一つの少なくとも一部分が前記一つ以上の絶縁体の一つと前記第一および第二の電極のうちの一つとの間に位置するところの半導体と、
    前記第一および第二の電極に一つと実質的に隣接する第三の電極と、
    を有し、
    前記一つ以上の誘電体の一部分の少なくとも一つが誘電体材料の少なくとも実質的に連続した層を含み、
    前記一つ以上の半導体の一部分の少なくとも一つが半導体材料の少なくとも実質的に連続した層を含む、
    前記第三の電極の一部分が、少なくとも部分的に、前記第一および第二の電極のうちの一つの周囲部分にそって共通面にないように位置する、
    ことを特徴とする装置。
  23. 集積された光電性デバイスを含む装置であって、
    基板と、
    金属・絶縁体半導体（MIS）フォトダイオードであって、そのフォトダイオードの少なくとも一部分が前記基板上に位置するところの金属・絶縁体半導体（MIS）フォトダイオードと、
    を含み、
    前記MISフォトダイオードが、
    第一および第二の電極と、
    一つ以上の誘電体であって、該誘電体の少なくとも一つの少なくとも一部分が前記第一と第二の電極の間に位置するところの誘電体と、
    一つ以上の半導体であって、該半導体の少なくとも一つの少なくとも一部分が前記一つ以上の絶縁体の一つと前記第一および第二の電極のうちの一つとの間に位置するところの半導体と、
    第三の電極と、
    を有し、
    前記第三の電極の一部分が、少なくとも部分的に、前記第一および第二の電極のうちの一つの周囲部分にそって共通面にないように位置する、
    ことを特徴とする装置。
  24. さらに、前記MISフォトダイオードに連結された一つ以上の薄膜トランジスター（TFT）を含む、請求項２３に記載の装置。
  25. 前記一つ以上のTFTの少なくとも一つが厚さをもつチャネル領域を有し、
    前記一つ以上のMISフォトダイオードの少なくとも一つが、前記少なくとも一つのTFTのチャネル領域の厚さよりも厚い厚さをもつ、請求項２４に記載の装置。
  26. 前記一つ以上のTFTの少なくとも一つが前記MISフォトダイオードおよび前記基板との間に実質的に位置する、請求項２４に記載の装置。
  27. 前記一つ以上のMISフォトダイオードの半導体の一部分の少なくとも一つがn−タイプのアモルファスシリコン（a-Si）を含む、請求項２３に記載の装置。
  28. 集積されて光電性デバイスを含む装置であって、
    基板と、
    金属・絶縁体半導体（MIS）フォトダイオードであって、そのフォトダイオードの少なくとも一部分が前記基板上に位置するところの金属・絶縁体半導体（MIS）フォトダイオードと、
    を含み、
    前記MISフォトダイオードが、
    複数の伝導性層であって、伝導性材料の第一、第二および第三の膜をそれぞれ含む少なくとも第一、第二および第三の伝導性層を有するところの複数の伝導性層と、
    一つ以上の絶縁層であって、該絶縁層の少なくとも一つの少なくとも一部分が前記第一と第二の伝導性層の間に位置するところの絶縁層と、
    一つ以上の半導体層であって、該半導体の少なくとも一つの少なくとも一部分が前記一つ以上の絶縁層の一つと前記第一および第二の伝導性層のうちの一つとの間に位置するところの半導体層と、
    を有し、
    前記第一および第二の伝導性層のうちの一つが周囲を有し、前記第三の伝導性層が、少なくとも部分的に、前記周囲の一部にそって共通面にないように位置する、
    ことを特徴とする装置。
  29. さらに、前記MISフォトダイオードに連結された一つ以上の薄膜トランジスター（TFT）を含む、請求項２８に記載の装置。
  30. 前記一つ以上のTFTの少なくとも一つが厚さをもつチャネル領域を有し、
    前記一つ以上のMISフォトダイオードの少なくとも一つが前記少なくとも一つのTFTのチャネル領域の厚さよりも厚い厚さをもつ、請求項２８に記載の装置。
  31. 前記一つ以上のTFTの少なくとも一つが、前記MISフォトダイオードおよび前記基板との間に実質的に位置する、請求項２９に記載の装置。
  32. 前記一つ以上のMISフォトダイオードの半導体の一部分の少なくとも一つがn−タイプのアモルファスシリコン（a-Si）を含む、請求項２８に記載の装置。
  33. 集積された光電性アレーを含む装置であって、
    基板と、
    複数の金属・絶縁体半導体（MIS）フォトダイオードであって、前記複数のフォトダイオードの少なくとも一部分が前記基板上に並んで位置するところの複数の金属・絶縁体半導体（MIS）フォトダイオードと、
    を含み、
    前記複数のMISフォトダイオードの前記の少なくとも一部のそれぞれが、
    第一および第二の電極と、
    一つ以上の誘電体であって、該誘電体の少なくとも一つの少なくとも一部分が前記第一と第二の電極の間に位置するところの誘電体と、
    一つ以上の半導体であって、該半導体の少なくとも一つの少なくとも一部分が前記一つ以上の誘電体の一つと前記第一および第二の電極のうちの一つとの間に位置するところの半導体と、
    第三の電極であって、該第三の電極の一部分が、少なくとも部分的に、前記第一および第二の電極の周囲部分にそって共通面にないように位置する、
    ことを特徴とする装置。
  34. さらに、前記複数のMISフォトダイオードに連結された複数の薄膜トランジスター（TFT）を含む、請求項３３載の装置。
  35. 前記複数のTFTの少なくとも一部分のそれぞれが厚さをもつチャネル領域を含み、
    前記複数のMISフォトダイオードのそれぞれにある前記一つ以上のMISフォトダイオードの一部分の少なくとも一つが、前記複数のTFTのチャネル領域の厚さよりも厚い厚さをもつ、請求項３４に記載の装置。
  36. 前記複数のTFTの少なくとも一部分のそれぞれが、前記複数の前記MISフォトダイオードの前記少なくとも一部分のそれぞれと前記基板との間に実質的に位置する、請求項３４に記載の装置。
  37. 前記一つ以上のMISフォトダイオードの半導体の一部分の少なくとも一つがnタイプのアモルファスシリコン（a-Si）を含む、請求項３３に記載の装置。
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