KR101977422B1 - 고 전하 용량 픽셀, 픽셀 아키텍처, 광전 변환 장치, 방사선 촬상 시스템 및 그 방법 - Google Patents
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Abstract
복수의 픽셀을 포함하는 촬상 어레이 또는 디지털 방사선 시스템을 획득하는 방법 및 장치의 실시예가 개시되어 있고, 적어도 하나의 픽셀은 스캔 라인, 바이어스 라인, 제 1 단자, 제 2 단자, 및 제어 전극을 포함하는 스위칭 요소(여기서, 제어 전극은 스캔 라인에 전기적으로 결합되어 있음); 바이어스 라인에 전기적으로 결합되어 있는 제 1 단자 및 스위칭 요소의 제 1 단자에 전기적으로 결합되어 있는 제 2 단자를 포함하는 광전 변환 요소; 및 스캔 라인, 바이어스 라인, 데이터 라인, 스위칭 요소 및 광전 변환 요소와 동일한 층에 형성되는 신호 저장 요소를 포함할 수 있다. 신호 저장 요소의 하나의 단자의 면적은 픽셀의 표면적보다 클 수 있다.
Description
본 발명은 촬상 어레이(imaging array)에서 사용되는 픽셀에 관한 것이다. 보다 구체적으로는, 본 발명은 의료 진단, 비파괴 검사 등을 포함할 수 있는 가시 및 X-선 영상 감지 응용에서 사용하기에 적합한 비교적 높은 전하 용량(charge capacity) 및 높은 채움 지수(fill factor)를 가지는 코플래너 픽셀(coplanar pixel)에 관한 것이다.
다수의 센서 픽셀(100)로 이루어진 촬상 어레이는 촬상 기술 분야에 공지되어 있다. 센서 픽셀(100)은 통상적으로 박막 트랜지스터(TFT) 등의 스위칭 요소(210), 및 포토다이오드 등의 광전 변환 요소(220)를 포함하고 있다. 도 1은 센서 픽셀(100)에 대한 개략적인 등가 픽셀 회로를 나타낸 것이다. 광전 변환 요소(220) 또는 광센서는 입사 방사선에 민감하고, 다수의 전하 캐리어[그 수는 방사선량(radiation dosage)에 의존함]를 발생할 수 있다. 복수의 픽셀로 이루어진 촬상 어레이에서, 광-발생 캐리어(photogenerated carrier)는 보통 판독 이전에 센서의 내부 커패시턴스(internal capacitance)에 걸쳐 일시적으로 저장된다. 픽셀의 전하 용량 Q pix 를 증가시키기 위해, 부가의 온픽셀 저장 커패시터(on-pixel storage capacitor)(230)가 각각의 픽셀에 부가될 수 있다. 스위칭 요소(210)의 작업은 픽셀 내에 신호를 유지하고 그 후에 신호의 판독을 가능하게 해주는 것이다. 관심의 신호는 통상적으로 픽셀의 부유 노드(floating node)(240)에 보유된 전하 캐리어의 변화에 의해 표현되며, 통상적으로 부유 노드(240)의 전위 변화로서 나타난다. 디바이스 요소(210, 220, 230) 이외에, 신호 라인은 또한 센서 픽셀 및 촬상 어레이의 기능에 아주 중요하다. 스위칭 요소(210)는 신호 전하 해제 프로세스(signal charge release process)의 시간 및 지속기간을 좌우하는 스캔 라인(scan line)(250)에 의해 제어된다. 데이터 라인(260)는 판독 회로부로의 해제된 전하 캐리어에 대한 경로를 제공한다. 바이어스 라인(bias line)(270)은 광전 변환 요소(220)에 적절한 바이어스 전압을 제공한다.
복수의 센서 픽셀은 촬상 어레이를 형성하기 위해 매트릭스 방식으로 타일링되어(tiled) 있을 수 있다. 도 2는 일반 방사선 검출 디바이스에 사용될 수 있는 3x3 픽셀 촬상 어레이의 개략 등가도를 나타낸 것이다. 바이어스 라인(270)은 각각의 열에 있는 픽셀들 간에 공유되고, 센서 바이어스 회로에 연결되어 있다. 접지 라인(340)은 각각의 행에 있는 픽셀들 간에 공유되고, 스캔 라인(250)에 평행하다. 온픽셀 저장 커패시터(230)의 하부 전극(330)(도 2에 표시되어 있지 않음)은 공통 접지 기준 전위를 제공하는 접지 라인(340)에 연결되어 있다. 데이터 라인(260)은 각각의 열에 있는 픽셀들 간에 공유되고, 판독 회로부에 연결되어 있다. 스캔 라인(250)은 각각의 행에 있는 픽셀들 간에 공유되고, 구동 회로부에 연결되어 있다. 구동 회로는 보통 한번에 한 행씩, 보통 순차적으로, 픽셀(100)의 부유 노드(240) 상에 저장된 신호를 데이터 라인(260)으로 해제하기 위해 스캔 라인(250) 상에 적절한 신호를 제공한다.
온픽셀 저장 커패시터(230)를 포함시키는 것에 의해, 신호 전하의 대부분이 광전 변환 요소(220)의 내부 커패시턴스에 걸쳐 저장되어 있는 관련 기술의 픽셀에 대한 몇가지 문제가 해결된다. 우선 한가지는, 온픽셀 저장 커패시터(230)의 부가는 픽셀 전하 용량 Q pix 를 증대시키는 데 도움을 준다. 픽셀의 전하 용량은 판독 이전에 픽셀에 저장될 수 있는 광-발생 신호 전하의 최대량을 좌우한다. Q pix 는 Q pix = C pix × V max 에 의해 근사화될 수 있고, 여기서 C pix 는 광전 변환 요소(220)의 내부 커패시턴스(이후부터 C pd 라 표기함)와 온픽셀 저장 커패시터(230)의 커패시턴스(이후부터 C st 라 표기함)의 합이고, V max 는 픽셀의 통상 동작 하에서 허용되는 최대 전위 변화이다. 온픽셀 저장 커패시터(230)가 존재하지 않는 관련 기술의 픽셀의 경우, C pix 의 크기는 C pd 에 의해 좌우된다. V max 가 일정하게 유지될 때, 온픽셀 저장 커패시터(230)의 부가는 C pix 의 크기를 증대시키며, 따라서 Q pix 가 증가한다. 픽셀 전하 용량을 증대시키는 것은 고도로 노출되는 촬상 영역에서의 클리핑 문제를 해결할 수 있다.
미국 특허 제7,524,711호는 간접 X-선 센서에 사용되는 TFT 어레이 백플레인에 대한 온픽셀 저장 커패시터(230)를 제조하는 한 방법을 개시하고 있다. 도 3a 내지 도 6a는 TFT 어레이 백플레인(300)의 다양한 제조 스테이지에서의 픽셀의 상면도를 나타낸 것이다. 도 3b 내지 도 6b는 도 3a 내지 도 6a에 대응하는 픽셀의 단면도를 나타낸 것이다. 단면도에 대한 절단면 라인 A-A'은 상면도 예시에 도시되어 있다. 유의할 점은, 도 6a 및 도 6b에 도시된 센서 픽셀 TFT 백플레인 구조(300)가 도 1에 예시된 전체 센서 픽셀(100)을 구성하지 않고, 미국 특허 제7,524,711호에 개시된 바와 같은 스위칭 요소(210) 및 온픽셀 저장 커패시터(230)에 대한 제조 단계만을 나타내고 있다는 것이다.
픽셀 TFT 백플레인(300)의 제조는 제 1 금속층을 기판(310) 상에 증착하는 것으로 시작한다. 제 1 금속층은 이어서, 게이트 라인(250), TFT(210)에 대한 게이트 전극(320), 온픽셀 저장 커패시터(230)의 하부 전극(330), 및 각각의 센서 픽셀(100)에서 하부 전극들(330)을 연결시키는 접지 라인(340)을 생성하기 위해, 포토리소그라피법을 사용하여 패턴화된다. 도 3a 및 도 3b는, 각각, 제 1 포토리소그라피 단계 이후의 픽셀 TFT 백플레인(300)의 상면도 및 단면도를 나타낸 것이다. 그 다음에, 제 1 절연층(410)이 기판, 게이트 라인(250), 게이트 전극(320), 하부 전극(330) 및 접지 라인(340) 상에 증착된다. 반도체층(420) 및 도핑된 층(430)(명확함을 위해 도 4a에 도시되어 있지 않음)이 기판(310)을 덮도록 절연층(410) 상에 순차적으로 형성된다. 그 다음에, 반도체층 및 도핑된 층을 패턴화하여 게이트 전극(320) 상에 아일랜드 영역을 정의하기 위해 포토리소그라피가 수행된다. 도 4a 및 도 4b는, 각각, 얻어진 구조물의 상면도 및 단면도를 나타낸 것이다. 이어서, 아일랜드 영역 및 절연층(410)을 포함하는 기판을 덮도록 제 2 금속층이 증착되고; 제 2 금속층을 패턴화하여 데이터 라인(260), 상부 전극(510), 상부 전극(510)과 연결된 제 2 전극(520), 및 데이터 라인(260)과 연결된 제 3 전극(530)을 형성하기 위해 포토리소그라피가 수행된다. 그에 따라, 간극이 또한 형성되어, 아일랜드 영역의 일부를 제거한다. 도 5a 및 도 5b는, 각각, 얻어진 구조물의 상면도 및 단면도를 나타낸 것이다. 상부 전극(510), 하부 전극(330), 및 2개의 전극 사이에 있는 절연체층(410)의 일부분이 온픽셀 저장 커패시터(230)를 구성한다. 게이트 전극(320), 제 2 전극(520), 제 3 전극(530), 아일랜드, 및 아일랜드와 게이트 전극(320) 사이에 있는 절연체층(410)의 일부분이 TFT 스위칭 요소(210)를 구성한다. 그 후에, 제 2 금속층 및 아일랜드 간극 개구부(island gap opening)를 포함하는 기판을 덮도록 패시베이션층(620)이 증착된다. 온픽셀 저장 커패시터(230)와 광전 변환 요소(220) 사이의 연결을 가능하게 해주기 위해, 다른 포토리소그라피 단계를 사용하여 패시베이션층(620)의 한 영역이 제거된다. 이 개구 영역(aperture region)(610)은 상부 전극(510)의 일부분을 노출시킨다. 도 6a 및 도 6b는, 각각, 얻어진 구조물의 상면도 및 단면도를 나타낸 것이다.
앞서 기술한 온픽셀 저장 커패시터(230) 구현예는 물론, 미국 특허 제5,319,206호 및 미국 특허 제6,806,472호에 개시된 것은 광전 변환 요소(220)에 연결되지 않은 전극이 광전 변환 요소(220)와 독립적으로 바이어스될 것을 필요로 한다. 각각의 픽셀에 대한 이들 단자에 인가되는 전압은 보통, 도 1에 도시된 픽셀 개략도에 의해 나타낸 바와 같이, 접지 기준 전위 또는 공통 전위이다. 그 결과, 이 구현예는 각각의 픽셀에서의 하부 전극(330)을 연결시키기 위해 부가의 배선 라인[도 3a 내지 도 6a에 도시된 접지 라인(340) 등]을 필요로 한다. 각각의 픽셀에서의배선 라인의 수를 감소시키는 것이 일반적으로 바람직한데, 그 이유는 배선 라인의 수가 많으면 어쩌면 영상 센서의 제조 수율을 감소시킬 수 있기 때문이다. 앞서 기술한 온픽셀 저장 커패시터(230) 구현예는 또한 저장 커패시터에 의해 허용되는 최대 면적에 제약조건을 부과한다. 도 6a를 참조하면, 온픽셀 저장 커패시터(230)의 상부 전극(510)은 데이터 라인(260) 및 TFT의 제 3 전극(530)과 동시에 증착된다. 따라서, 상부 전극은 다른 전극들에 의해 점유되는 그 영역들을 넘어 뻗어 있을 수 없으며, 이는 그렇지 않았으면 전극들 사이에 단략을 야기할 것이다. 그 결과, 각각의 픽셀에서의 상부 전극(510)의 최대 면적이 데이터 라인(260) 및 TFT에 의해 점유되지 않는 그 면적으로 제한된다. 온픽셀 저장 커패시터(230)의 하부 전극 및 스캔 라인(250)에 대해서도 마찬가지일 수 있다. 절연체층(410)의 두께 및 구성 물질이 변경되지 않는 경우, C st 는 전극 면적에 비례하여 스케일링된다. 따라서, 상부 전극(510) 및 하부 전극(330) 둘 다의 면적이 픽셀 내에서 가능한 한 크게 만들어질 때 C st 가 최대로 된다. 유의할 점은, 상부 전극(510) 또는 하부 전극(330)의 면적이 p 2 보다 작아야만 한다(여기서, p는 픽셀 피치임)는 것이다. 이것은 또한 C pd 등의 다른 픽셀 척도를 수정할 필요 없이 최대 Q pix 에 대한 상한을 부과한다.
그에 따라, 본 출원의 측면은 적어도 관련 기술에서의 전술한 단점 및 기타 단점을, 전체적으로 또는 부분적으로, 해결하는 데 있다.
본 출원의 다른 측면은 적어도 본 명세서에 기술된 이점들을, 전체적으로 또는 부분적으로, 제공하는 데 있다.
본 출원의 다른 측면은 픽셀 전하 용량을 향상시키는 방법 및/또는 장치를 제공하는 데 있고, 이는 방사선 센서 어레이의 제조와 병행하여 그렇게 행해질 수 있고, 다양한 종류의 스위칭 디바이스 구성/유형 및/또는 다양한 광전 변환 디바이스 구성/유형에 대한 추가의 마스크 및 공정 단계와 연관된 부가의 비용을 방지하거나 감소시킬 수 있다. 본 출원의 다른 측면은 픽셀 채움 지수를 감소시키거나 희생시키는 일 없이, 온픽셀 저장 커패시터를 증대시키는 방법 및/또는 수단을 제공하는 데 있다. 본 출원의 또 다른 측면은 부가의 배선 라인을 필요로 함이 없이 온픽셀 저장 커패시터를 포함시키는 것을 가능하게 해주는, 따라서 제조 신뢰성 및/또는 수율을 향상시키는 방법 및/또는 장치를 제공하는 데 있다. 본 출원의 또 다른 측면은 픽셀 피치 또는 치수의 제약조건을 넘어서 온픽셀 저장 커패시터의 면적을 증대시키는 방법 및/또는 장치를 제공하는 데 있으며, 이는 픽셀 또는 센서 어레이(즉, 온픽셀 저장 커패시터를 갖지 않음) 제조 절차에 대한 부가적인 제조 단계 없이 행해질 수 있다.
본 출원의 다른 측면은 픽셀의 적어도 하나의 측면, 적어도 2개의 측면, 적어도 3개의 측면 또는 각각의 측면에 있는 인접 픽셀에 연결되도록 구성되어 있는 바이어스 라인을 제공하는 데 있다.
한 예시적인 실시예에서, 픽셀은 기판의 제 1 표면에 근접해 있는 스캔 라인; 기판의 제 1 표면과 광전 변환 요소의 제 1 단자 사이의 바이어스 라인; 기판의 제 1 표면에 근접해 있고, 스캔 라인의 적어도 일부분과 일렬로 정렬되어 있으며, 제 1 단자; 제 2 단자; 및 스캔 라인에 전기적으로 결합되어 있는 게이트 전극을 포함하는 스위칭 요소(여기서, 제 1 단자 및 제 2 단자는 스캔 라인으로부터의 스캔 신호에 기초하여 전기적으로 결합됨); 기판의 제 1 표면에 근접해 있고, 바이어스 라인에 전기적으로 결합되어 있는 제 1 단자; 및 스위칭 요소의 제 1 단자에 전기적으로 결합되어 있는 제 2 단자를 포함하는 광전 변환 요소; 및 기판의 제 1 표면에 근접해 있고, 바이어스 라인에 전기적으로 결합되어 있는 제 1 단자; 스위칭 요소의 제 1 단자에 전기적으로 결합되어 있고 광전 변환 요소의 적어도 일부분과 일렬로 정렬되어 있는 제 2 단자; 및 제 1 단자 및 제 2 단자에 근접해 있는 유전체층을 포함하는 신호 저장 요소를 포함할 수 있다.
일 실시예에서, 간접 촬상 픽셀 어레이(indirect imaging pixel array)를 포함하는 디지털 방사선 검출기(digital radiographic detector)를 형성하는 방법은 간접 촬상 픽셀 어레이에 대한 기판을 제공하는 단계; 기판의 제 1 표면에 근접해 있는 제 1 금속층에 스캔 라인, 바이어스 라인 및 스위칭 요소의 제어 전극을 형성하는 단계; 스캔 라인, 스위칭 요소의 제어 전극 및 바이어스 라인 상에 제 1 절연성 유전체층을 형성하는 단계; 제어 전극의 적어도 일부분 상에, 반도체층을 포함하는 아일랜드 영역을 형성하는 단계; 기판의 제 1 표면에 근접해 있는 제 2 금속층에 스위칭 디바이스의 제 2 단자, 스위칭 디바이스의 제 2 단자에 연결된 데이터 라인, 스위칭 디바이스의 제 1 단자, 및 스위칭 디바이스의 제 1 단자에 연결된 광전 변환 디바이스의 제 2 단자를 형성하는 단계(여기서, 스위칭 요소의 제 1 단자 및 제 2 단자는 스캔 라인으로부터의 스캔 신호에 기초하여 전기적으로 결합됨); 스위칭 디바이스의 제 1 단자, 데이터 라인 및 스위칭 디바이스의 제 2 단자 상에 제 2 절연성 유전체층을 형성하는 단계(여기서, 광전 변환 디바이스의 제 2 단자는 제 2 절연성 유전체층에서 노출되어 있음); 제 3 금속층에 광전 변환 요소의 제 2 단자 상의 광전 변환층 적층물(photoelectric conversion layer stack) 및 광전 변환층 적층물 상의 광전 변환 요소의 제 1 단자를 형성하는 단계; 및 광전 변환 요소의 제 1 단자를 바이어스 라인에 전기적으로 연결시키는 단계를 포함할 수 있고, 스캔 라인을 형성하는 단계 내지 전기적으로 연결시키는 단계는 기판의 제 1 표면에 근접해 있는 신호 저장 요소를 형성하고, 이 신호 저장 요소는 바이어스 라인에 전기적으로 결합되어 있는 제 1 단자; 스위칭 요소의 제 1 단자에 전기적으로 결합되어 있는 제 2 단자; 및 신호 저장 요소의 제 1 단자 및 제 2 단자에 근접해 있는 유전체층을 포함한다.
이들 목적은 단지 예시적인 예로서 제공되어 있고, 이러한 목적은 본 발명의 하나 이상의 실시예를 예시한 것일 수 있다. 개시된 발명에 의해 본질적으로 달성되는 다른 바람직한 목적 및 이점이 기술 분야의 당업자에게는 안출되거나 명백하게 될 수 있다. 본 발명은 첨부된 특허청구범위에 의해 한정된다.
첨부 도면과 관련하여 살펴볼 때 예시적인 실시예에 대한 이하의 상세한 설명을 참조하면 더 잘 이해되는 바와 같이, 실시예의 다양한 특징이 보다 상세히 이해될 수 있다.
도 1은 공지된 촬상 어레이에서 이용되는 센서 픽셀에 대한 개략 등가 회로를 나타낸 도면;
도 2는 공지된 일반 방사선 검출 디바이스에 사용되는 3x3 픽셀 촬상 어레이 구성을 나타낸 도면;
도 3a 내지 도 6a는 하나의 종래의 제조 공정에 따른 픽셀 백플레인의 상면도를 나타낸 도면;
도 3b 내지 도 6b는, 각각, 도 3a 내지 도 6a에 도시된 종래의 제조 공정에 따른 픽셀 백플레인의 단면도를 나타낸 도면;
도 7은 본 개시 내용에 따른 예시적인 센서 픽셀 실시예에 대한 개략 등가 회로를 나타낸 도면;
도 8은 본 개시 내용에 따른 예시적인 3x3 픽셀 촬상 어레이 실시예를 나타낸 도면;
도 9a 내지 도 16a는 본 개시 내용에 따른 제조 공정의 다양한 스테이지에서의 예시적인 픽셀 실시예의 상면도를 나타낸 도면;
도 9b 내지 도 16b는 도 9a 내지 도 16a에 대응하는 픽셀의 각자의 단면도를 나타낸 도면;
도 17은 본 개시 내용에 따른 스위칭 요소에 대한 예시적인 활성 아일랜드(active island) 실시예의 대안의 배치를 나타낸 도면;
도 18a는 본 개시 내용에 따른 대안의 예시적인 픽셀 실시예의 중간 구조물의 상면도를 나타낸 도면;
도 18b는 도 18a에 대응하는 픽셀의 단면도를 나타낸 도면;
도 19a 내지 도 24a는 본 개시 내용에 따른 제조 공정의 다양한 스테이지에서의 다른 예시적인 픽셀 실시예의 상면도를 나타낸 도면;
도 19b 내지 도 24b는 도 19a 내지 도 24a에 대응하는 픽셀의 각자의 단면도를 나타낸 도면;
도 25a 내지 도 28a는 본 개시 내용에 따른 제조 공정의 다양한 스테이지에서의 또 다른 예시적인 픽셀 실시예의 상면도를 나타낸 도면;
도 25b 내지 도 28b는 도 25a 내지 도 28a에 대응하는 픽셀의 각자의 단면도를 나타낸 도면;
도 29a 내지 도 36a는 본 개시 내용에 따른 제조 공정의 다양한 스테이지에서의 또 다른 예시적인 픽셀 실시예의 상면도를 나타낸 도면;
도 29b 내지 도 36b는 도 29a 내지 도 36a에 대응하는 픽셀의 각자의 단면도를 나타낸 도면;
도 37은 본 개시 내용에 따른 대안의 예시적인 픽셀 실시예의 중간 구조물의 상면도를 나타낸 도면;
도 38은 한 예시적인 바이어스 라인 배선 방식을 보여주는, 어레이 매트릭스 방식으로 되어 있는 도 37에 따른 3x3 불완전 픽셀의 타일링을 나타낸 도면.
도 1은 공지된 촬상 어레이에서 이용되는 센서 픽셀에 대한 개략 등가 회로를 나타낸 도면;
도 2는 공지된 일반 방사선 검출 디바이스에 사용되는 3x3 픽셀 촬상 어레이 구성을 나타낸 도면;
도 3a 내지 도 6a는 하나의 종래의 제조 공정에 따른 픽셀 백플레인의 상면도를 나타낸 도면;
도 3b 내지 도 6b는, 각각, 도 3a 내지 도 6a에 도시된 종래의 제조 공정에 따른 픽셀 백플레인의 단면도를 나타낸 도면;
도 7은 본 개시 내용에 따른 예시적인 센서 픽셀 실시예에 대한 개략 등가 회로를 나타낸 도면;
도 8은 본 개시 내용에 따른 예시적인 3x3 픽셀 촬상 어레이 실시예를 나타낸 도면;
도 9a 내지 도 16a는 본 개시 내용에 따른 제조 공정의 다양한 스테이지에서의 예시적인 픽셀 실시예의 상면도를 나타낸 도면;
도 9b 내지 도 16b는 도 9a 내지 도 16a에 대응하는 픽셀의 각자의 단면도를 나타낸 도면;
도 17은 본 개시 내용에 따른 스위칭 요소에 대한 예시적인 활성 아일랜드(active island) 실시예의 대안의 배치를 나타낸 도면;
도 18a는 본 개시 내용에 따른 대안의 예시적인 픽셀 실시예의 중간 구조물의 상면도를 나타낸 도면;
도 18b는 도 18a에 대응하는 픽셀의 단면도를 나타낸 도면;
도 19a 내지 도 24a는 본 개시 내용에 따른 제조 공정의 다양한 스테이지에서의 다른 예시적인 픽셀 실시예의 상면도를 나타낸 도면;
도 19b 내지 도 24b는 도 19a 내지 도 24a에 대응하는 픽셀의 각자의 단면도를 나타낸 도면;
도 25a 내지 도 28a는 본 개시 내용에 따른 제조 공정의 다양한 스테이지에서의 또 다른 예시적인 픽셀 실시예의 상면도를 나타낸 도면;
도 25b 내지 도 28b는 도 25a 내지 도 28a에 대응하는 픽셀의 각자의 단면도를 나타낸 도면;
도 29a 내지 도 36a는 본 개시 내용에 따른 제조 공정의 다양한 스테이지에서의 또 다른 예시적인 픽셀 실시예의 상면도를 나타낸 도면;
도 29b 내지 도 36b는 도 29a 내지 도 36a에 대응하는 픽셀의 각자의 단면도를 나타낸 도면;
도 37은 본 개시 내용에 따른 대안의 예시적인 픽셀 실시예의 중간 구조물의 상면도를 나타낸 도면;
도 38은 한 예시적인 바이어스 라인 배선 방식을 보여주는, 어레이 매트릭스 방식으로 되어 있는 도 37에 따른 3x3 불완전 픽셀의 타일링을 나타낸 도면.
이제부터, 그의 예가 첨부 도면에 예시되어 있는 본 출원의 예시적인 실시예를 상세히 참조할 것이다. 가능한 경우, 동일하거나 유사한 부분을 가리키기 위해 도면 전체에 걸쳐 동일한 참조 번호가 사용될 것이다.
간단함과 예시를 위해, 본 개시 내용의 원리들이 본 발명의 예시적인 실시예를 주로 참조하여 기술되어 있다. 그렇지만, 기술 분야의 당업자라면 동일한 원리들이 모든 유형의 안전한 분산 환경에 똑같이 적용가능하고 그 환경에서 구현될 수 있다는 것과 임의의 이러한 변형이 본 출원의 진정한 사상 및 범위를 벗어나지 않는다는 것을 잘 알 것이다. 더욱이, 이하의 상세한 설명에서, 구체적인 실시예를 예시하고 있는 첨부 도면을 참조한다. 본 개시 내용의 사상 및 범위를 벗어나지 않고 이러한 예시적인 실시예에 대해 전기적, 기계적, 논리적 및 구조적 변경이 행해질 수 있다. 따라서, 이하의 상세한 설명은 제한적인 의미로 보아서는 안되며, 본 출원의 범위는 첨부된 특허청구범위 및 그의 등가물에 의해 한정된다.
본 발명의 광의의 범위를 기술하는 수치 범위 및 파라미터가 근사값임에도 불구하고, 특정의 실시예에 기재되어 있는 수치값은 가급적 정확하게 보고되어 있다. 그렇지만, 임의의 수치값은 본질적으로 그 각자의 시험 측정에서 구한 표준 편차로부터 꼭 얻어지는 어떤 오차를 포함하고 있다. 더욱이, 본 명세서에 개시된 모든 범위가 그 안에 포함되는 임의의 모든 서브범위를 포함하는 것으로 이해되어야 한다. 예를 들어, "10 미만"의 범위는 -2의 최소값과 10의 최대값(경계값 포함) 사이의 임의의 모든 서브범위, 즉 -2 이상인 최소값과 10 이하인 최대값을 가지는 임의의 모든 서브범위(예컨대, 1 내지 5)를 포함할 수 있다.
피치는, 본 명세서에서 사용되는 바와 같이, 주어진 요소의 길이 또는 반복되는 간격으로서 정의된다. 예를 들어, 픽셀 피치는 본 명세서에서 픽셀들의 어레이에서의 각각의 픽셀 사이의 반복 거리를 나타내는 데 사용된다. 촬상 요소 또는 픽셀은 적어도 하나의 트랜지스터/스위칭 요소 및 적어도 하나의 포토다이오드/광전 변환 요소를 포함할 수 있다. 광전 변환 요소는 전자기 스펙트럼의 적어도 하나의 부분으로부터의 전자기 방사(감마선 내지 적외선 방사를 포함함)를 전기 전하로 변환한다. 채움 지수는 입사 광자에 민감한 픽셀 영역의 퍼센트이다. 또한, 촬상 어레이를 형성하기 위해 개개의 픽셀이 전기적으로 결합될 수 있다. 중첩(overlap)이라는 용어는, 본 명세서에서 사용되는 바와 같이, 2개의 요소에 의해 덮여 있는 공통 공간으로서 정의된다.
논의된 제조 공정을 참조하여, 기술 분야의 당업자라면 패턴, 예컨대, 나중에 (예컨대, 마스크에 의해) 에칭되는 비패턴화된 층으로서 증착된 (예컨대, 이전에 형성된 특징, 리소그라피, 이들의 조합 등의) 마스크 또는 이들의 조합에 의해 정의되는 패턴을 형성하기 위해 임의의 유형의 적층된 전기적 디바이스를 포함하는 다양한 층 각각이 증착될 수 있다는 것을 잘 알 것이다. 최종의 원하는 구조물을 형성하기 위해 이들 단계가 다양한 조합으로 사용된다. 따라서, 본 논의의 목적상, 픽셀 제조를 논의할 때 (임의의 활용형으로) "형성" 이라는 용어의 사용은 기술 분야에 공지된 다양한 증착/에칭/마스킹 기법을 포함하기 위한 것이다.
금속 및 금속층 조성물의 예는, 본 명세서에서 사용되는 바와 같이, 예컨대, Al, Cr, Cu, Mo, Nd, Ti, W 등, 이들 원소의 부분 조성물을 갖는 금속 합금(예컨대, MoW, AlNd 등), 그의 적층물 등을 포함하고 있을 수 있다. 금속층의 다른 예는 ITO 및 IZO 등의 광학적으로 투명한 전도성 물질을 포함할 수 있다.
도 7은 본 개시 내용에 따른 예시적인 센서 픽셀 실시예에 대한 개략 등가 픽셀 회로를 나타낸 것이다. 도 7에 도시된 바와 같이, 센서 픽셀(700)은 스위칭 요소(110), 광전 변환 요소(120), 및 온픽셀 저장 커패시터(130)를 포함할 수 있다. 픽셀 동작의 광자 수집 단계 동안, 광전 변환 요소(120)는 입사 광자의 수에 기초하여 전하 캐리어를 발생한다. 전하 캐리어는 광전 변환 요소(120)의 단자들 쪽으로 휩쓸려 간다. 바이어스 라인(170)은 광전 변환 요소(120)에 적절한 바이어스 전압을 제공할 수 있다. 스위칭 요소(110)는 부유 노드(140) 근방에 광-발생 캐리어를 보유하는 고임피던스 입력 상태에 놓여질 수 있다. 스캔 라인(150)은 스위칭 요소(110)의 상태를 제어하는 데 사용될 수 있다. 예를 들어, 스위칭 요소는 스캔 라인(150)이 어써트될 때 부유 노드(140)에 보유되어 있는 전하 캐리어가 데이터 라인(160) 상으로 흐를 수 있게 해주는 저임피던스 상태에 놓여질 수 있다. 온픽셀 저장 커패시터(130)는 광전 변환 요소(120)에 평행하게 결합될 수 있고, 이 경우 저장 커패시터(130)의 하나의 단자는 부유 노드(140)에 전기적으로 연결될 수 있고, 다른 단자는 바이어스 라인(170)에 전기적으로 연결될 수 있다.
도 7에 도시된 바와 같이, 센서 픽셀(700)이 정사각형이지만, 본 개시 내용에 따른 실시예는 그것으로 제한되는 것으로 보아서는 안 된다. 이와 같이, 예시적인 픽셀(700)은 원형, 직사각형 등일 수 있고, 반복가능한 패턴으로 형성될 수 있다.
복수의 센서 픽셀(700)은 촬상 어레이를 형성하기 위해 매트릭스 방식으로 타일링되어 있을 수 있다. 도 8은 본 개시 내용에 따른 3x3 픽셀 촬상 어레이의 개략 등가도를 나타낸 것이다. 바이어스 라인(170)은 각각의 열에 있는 픽셀들 간에 공유될 수 있고, 센서 바이어스 회로에 연결되어 있다. 유의할 점은, 센서 픽셀(700)에서의 광전 변환 요소(120)가 보통 대략 동일한 전압으로 바이어스되어 있기 때문에, 바이어스 라인(170)이 또한 각각의 행에 있는 픽셀들 간에 공유되거나 픽셀 레이아웃 제약조건에 따라 픽셀들의 임의의 조합 간에 공유될 수 있다는 것이다. 데이터 라인(160)은 각각의 열에 있는 픽셀들 간에 공유될 수 있고, 판독 회로부에 연결되어 있다. 스캔 라인(150)은 각각의 행에 있는 픽셀들 간에 공유될 수 있고, 구동 회로에 연결되어 있다. 구동 회로는 한번에 한 행씩 픽셀(700)의 부유 노드(140) 상에 저장된 신호를 데이터 라인(160)으로 해제하기 위해 스캔 라인(150) 상에 적절한 신호를 제공한다. 예를 들어, 픽셀(700)의 부유 노드(140) 상에 저장된 신호는 단일 행으로부터 순차적으로 해제될 수 있다. 온픽셀 저장 커패시터(130)의 제 2 단자는 부유 노드(140)에 전기적으로 연결될 수 있다. 온픽셀 저장 커패시터의 제 1 단자는 바이어스 라인(170)에 전기적으로 연결될 수 있다. 도 2와 비교하여, 도 8은 온픽셀 저장 커패시터(130)에 대한 추가의 접지 라인(340) 배선을 필요로 하지 않는다.
도 9a 내지 도 16a는 본 개시 내용의 제 1 예시적인 실시예에 따른, 다양한 제조 스테이지에서의 대표적인 픽셀(700)의 상면도를 나타낸 것이고; 도 9b 내지 도 16b는, 각각, 도 9a 내지 도 16a에 대응하는 픽셀(700)의 단면도를 나타낸 것이다. 단면도에 대한 절단면 라인 B-B'은 대응하는 상면도 예시에 도시되어 있다.
유의할 점은, 본 출원의 실시예에 따르면, 논의된 각각의 층이, 각각, 직접 또는 간접적으로, 이전에 형성된 층 상에, 그 상부에, 또는 그에 근접하여 형성될 수 있다는 것이다. 예를 들어, 절연층은 하나보다 많은 절연체를 포함할 수 있고, 금속층은 하나보다 많은 금속을 포함할 수 있다. 그에 부가하여, 다른 층(도시 생략)이 직접 논의되지 않았지만 반도체 가공에서 공지되어 있는 도면에 예시된 층들 사이에 형성될 수 있다.
제 1 실시예에서 논의된 픽셀(700)은 BCE(back-channel etched) 수소화한 비정질 실리콘(a-Si:H) TFT를 스위칭 요소(110)로 하고 있고 a-Si:H n-i-p 포토다이오드를 광전 변환 요소(120)로 하고 있다. 그렇지만, 광전 변환 요소(120)는 MIS 광센서, 수직 p-n 접합 포토다이오드, 측방향 p-n 접합 포토다이오드, 무기, 유기 반도체 물질로 제조된 포토트랜지스터 등 중 임의의 하나 또는 그들의 임의의 조합일 수 있다. 이와 유사하게, 스위칭 요소(110)는 MOS 박막 트랜지스터, 접합 전계 효과 트랜지스터, 완전 공핍형 SOI 트랜지스터, 부분 공핍형 SOI 트랜지스터, SiOG 트랜지스터, 벌크 MOS 트랜지스터, 및 바이폴러 트랜지스터 중의 임의의 하나 또는 그들의 임의의 조합일 수 있다.
광전 변환 요소(120)를 이용하는 간접 X-선 검출기에 대한 기술 분야의 당업자라면 잘 알 것인 바와 같이, CsI 또는 Gd2O2S:Tb 등의 X-선 변환 스크린이 광센서에 근접하여 배치될 수 있다. 또한, 직접 X-선 검출기의 경우, 광전도체(photoconductor) 등의 X-선에 민감한 광센서가 이용될 수 있다. X-선에 민감한 광전도체에 대한 물질의 예는 비정질 셀레늄(a-Se), CdTe 등을 포함할 수 있다.
도 9a 및 도 9b에서, 스캔 라인(150), 바이어스 라인(170), 게이트 전극(920), 및 온픽셀 저장 커패시터(130)의 제 1 전극(930)이 기판(910)의 제 1 표면 상에 또는 그에 근접하여 형성될 수 있다. 스캔 라인(150) 및 바이어스 라인(170)의 한 영역이 동일한 금속층에 형성될 수 있다. 스캔 라인(150) 및 바이어스 라인(170)의 일부분이 동일한 금속층에 형성되는 경우, 도 9a에 도시된 바와 같이, 스캔 라인(150)이 바이어스 라인(170)의 일부분에 실질적으로 평행할 수 있다. 이 평행 구성은 또한 스캔 라인(150) 및 바이어스 라인(170)이 동일한 금속층에 있지 않을 때에도 존재할 수 있다. 다른 대안으로서, 도 9a에 도시된 구성(예컨대, 동일한 금속층에 형성되는 것)을 제외하고는, 상이한 금속층에 형성될 때, 스캔 라인(150)이 그 대신에 바이어스 라인(170)의 일부분과 실질적으로 교차할 수 있다. 게다가, 일부 실시예에서, 바이어스 라인(170)은 또한 스캔 라인에 평행하기도 하고 그와 교차하기도 할 수 있는 부분을 가질 수 있다. 그에 부가하여, 바이어스 라인(170) 및 제 1 전극(930)의 일부분(들)이 기판(910)의 제 1 표면과 광전 변환 요소(120)의 제 1 단자 사이에 있을 수 있다(도 9a 및 도 9b에 도시되어 있지 않음).
도 10a 및 도 10b에서, 게이트 절연층(1010)(예컨대, TFT)이 [예컨대, 스캔 라인(150), 바이어스 라인(170), 게이트 전극(920), 온픽셀 저장 커패시터의 제 1 전극(930), 및 기판(910)의 임의의 노출된 표면을 덮도록] 스캔 라인(150), 바이어스 라인(170), 게이트 전극(920), 및 온픽셀 저장 커패시터의 제 1 전극(930)을 포함하는 기판(910)의 전체 표면 상에 또는 그에 근접하여 형성되어 있는 것으로 도시되어 있다. 게이트 절연층(1010)은, 기술 분야에 공지된 바와 같이, 단일이거나 적층되어 있는, 비화학량론적(non-stoichiometric) 실리콘 질화물(a-SiNx:H) 또는 다른 유형의 절연층(예컨대, 산화물 등)일 수 있다. 예컨대, 진성 및 도핑된 a-Si:H의 PECVD(Plasma Enhanced Chemical Vapor Deposition)를 통한 게이트 절연층(1010)의 형성 후에, TFT 활성층[예컨대, 활성 아일랜드(1020)] 및 도핑된 접촉층[예컨대, 도핑된 접촉층 아일랜드(1030)]이 기판(910)의 전체 표면 상에 또는 그에 근접하여 형성될 수 있다. 예컨대, 건식 에칭 등에 의한 패턴화를 통해, 활성층을 패턴화함으로써 TFT 활성 아일랜드(1020)가 형성될 수 있고 도핑된 접촉층을 패턴화함으로써 도핑된 접촉층 아일랜드(1030)가 형성될 수 있다. 도 10a에서, 명확함을 위해 도핑된 접촉층 아일랜드(1030)가 생략되어 있다.
이들 층의 증착 및 패턴화가 다양한 방식으로 수행될 수 있다. 예를 들어, 게이트 절연체(1010), 활성 아일랜드(1020) 및 도핑된 접촉층 아일랜드(1030)는, 도 10b에 도시된 바와 같이, 활성 아일랜드를 형성하기 위해 패턴화 이전에 연속적으로 층들을 형성함으로써 형성될 수 있다. 다른 대안으로서, 활성 아일랜드(1020) 및 도핑된 접촉층 아일랜드(1030)의 형성이 게이트 절연체층(1010)(도시 생략)을 패턴화한 이후일 수 있다. 다른 대안으로서, 게이트 절연체층(1010), 활성층, 및 도핑된 접촉층이 연속적으로 형성된 상태에서, 활성 아일랜드의 형성 이후에 게이트 절연체층(1010)의 패턴화가 수행될 수 있다.
도 10a에서 알 수 있는 바와 같이, 스위칭 요소(110)(완성된 것으로 도시되어 있지 않음)인 a-Si:H TFT가 기판(910)의 표면 상에 형성될 수 있고, 여기서 a-Si:H TFT의 활성 영역은 게이트 전극(920) 상에 또는 그에 근접하여 있다. 다른 대안으로서, 일부 실시예에서, a-Si:H TFT의 활성 영역이 또한 스캔 라인(150) 상에 또는 그에 근접하여 있을 수 있고, 해당 스캔 라인과 일렬로 정렬되어 있을 수 있다. 하나의 예시적인 대안의 구성이 도 17에 도시되어 있다. 스캔 라인(150)의 일부분은, 도 17에 도시된 바와 같이, 활성층[예컨대, 활성 아일랜드(1020)]과 기판(910)의 표면 사이에 있을 수 있고, TFT 게이트 전극(920)으로서 간주될 수 있다. 스캔 라인(150) 및 스위칭 요소(110)인 TFT의 제 2 및 제 3 단자(도시 생략)의 폭으로 인해, 도 17에 도시된 픽셀(700)의 중첩 허용오차가 종래의 TFT 어레이 백플레인(300)으로부터 감소될 수 있다. 예를 들어, 적어도 하나의 방향(예컨대 스캔 라인과 평행)에서의 허용오차가 감소될 수 있는데, 그 이유는 (도 17에서) 좌측 또는 우측으로의 천이가 게이트 전극과 활성층 간의 정렬에 영향을 미치지 않기 때문이다. 다른 대안으로서, 스위칭 요소(110)(도시 생략)인 a-Si:H TFT가 덮고 있는 스캔 라인(150)의 일부분이 원하는 채널 길이를 달성하기 위해 크기 조정될 수 있다.
도 11a 및 도 11b는 스위칭 요소(110)의 2개의 단자의 예시적인 형성을 나타낸 것이다. 도 11a 및 도 11b에 도시된 바와 같이, 단자(1120)는 광전 변환 요소(120)(도시 생략)에 연결될 수 있고, 단자(1110)는 데이터 라인(160)에 연결될 수 있다. 2개의 TFT 단자 사이의 도핑된 접촉 아일랜드(1030)의 영역이 제거될 수 있고, 활성 아일랜드(1020)의 일부분이 또한 제거될 수 있다. 데이터 라인(160)은 또한 이 금속층(예컨대, 제 2 금속층)에 형성될 수 있고, 도 11a에서 스캔 라인(150)에 실질적으로 수직으로 도시되어 있다. 다른 대안으로서, 데이터 라인(160)이, 도시된 바와 같이, TFT 단자 금속층 대신에 상부 금속층(도시 생략)에 형성될 수 있다. 온픽셀 저장 커패시터의 제 2 전극(1130)이 또한 이 층에 형성될 수 있다. 도 7에 도시된 바와 같이, TFT의 제 3 전극(1120), 온픽셀 저장 커패시터의 제 2 전극(1130), 및 포토다이오드(도시 생략)의 부유 노드 전극(1810)이 전기적으로 연결되어 부유 노드(140)를 형성하기 때문에, 일부 실시예에서, 온픽셀 저장 커패시터의 제 2 전극(1130)은 광전 변환 요소(120)인 포토다이오드에 대한 금속 전극으로서 기능할 수 있다. 게다가, (예컨대, 도 11a 및 도 11b에 도시된 바와 같이) TFT의 제 3 전극(1120) 및 온픽셀 저장 커패시터의 제 2 전극(1130)이 동시에 형성될 수 있고 전기적으로 연결될 수 있다. 온픽셀 저장 커패시터의 제 1 전극(930), 온픽셀 저장 커패시터의 제 2 전극(1130), 및 2개의 전극 사이에 있는 게이트 절연층(1010)은 온픽셀 저장 커패시터(130)를 형성할 수 있고, 여기서 하나의 단자는 바이어스 라인(170)에 연결되어 있는 반면, 다른 단자는 센서 픽셀(700)의 광전 변환 요소(120)(도시 생략)에 연결되어 있다. 게이트 전극(920), TFT의 제 2 전극(1110), TFT의 제 3 전극(1120), 및 활성 아일랜드는 센서 픽셀(700)의 스위칭 요소(110)인 a-Si:H TFT를 형성할 수 있다. 여기서 유의할 점은, 온픽셀 저장 커패시터(130)의 전극(예컨대, 930, 1130)의 면적, 게이트 절연층(1010)의 두께, 게이트 절연층(1010)을 형성하는 특정의 층, 및 게이트 절연층(1010)의 물질 특성의 임의의 조합을 변화시킴으로써 원하는 C st 가 달성될 수 있다는 것이다.
도 12a 및 도 12b는 (도시된 바와 같이, 예컨대, 이전에 형성된 특징부의 전체 표면 상에) TFT 패시베이션층의 예시적인 형성을 나타낸 것이다. 패시베이션층(1210)은 온픽셀 저장 커패시터의 제 2 전극(1130)의 일부분을 노출시키도록 패턴화될 수 있다. 온픽셀 저장 커패시터의 제 2 전극(1130)이 또한 광센서/광전 변환 요소(120)에 대한 전극으로서 사용되는 경우에, 부유 노드 비아 창(floating node via window)(1220)이 선택적으로 크게 [온픽셀 저장 커패시터의 제 2 전극(1130)과 대략 동일한 크기로] 만들어질 수 있다. 이러한 예시적인 실시예가 도 12a 및 도 12b에 도시되어 있다. 온픽셀 저장 커패시터의 제 2 전극(1130)이 광전 변환 요소(120)의 전극으로서 사용되지 않는 경우에, 부유 노드 비아 창(1220)이 선택적으로 작게[예컨대, 온픽셀 저장 커패시터의 제 2 전극(1130)의 1/2 미만의 크기, 제 2 전극(1130)의 1/4 미만의 크기, 온픽셀 저장 커패시터의 제 2 전극(1130)과 광전 변환 요소(120)인 포토다이오드의 전극 사이의 연결에 영향을 미치지 않으면서 가능한 한 작게] 만들어질 수 있다. 도 18a 및 도 18b는, 각각, 온픽셀 저장 커패시터의 제 2 전극(1130)에 전기적으로 연결될 수 있는 포토다이오드 부유 노드 전극의 형성 이후의 예시적인 구조물의 상면도 및 단면도를 나타낸 것이다. 도 18a 및 도 18b에 도시된 바와 같이, 부유 노드 비아 창(1220)이 비교적 작게 만들어진다.
도 13a 및 도 13b는 a-Si:H n-i-p 포토다이오드 적층물(1310)의 예시적인 형성을 나타낸 것이다. 포토다이오드 적층물은 n-형 도핑된 a-Si:H 층(1320)(이후부터 n-층이라고 함), 비교적 두꺼운 진성 a-Si:H 층(1330)(이후부터 i-층이라고 함), 및 p-형 도핑된 a-Si:H 층(1340)(이후부터 p-층이라고 함)을 포함할 수 있다. 3개의 층이 순차적으로(예컨대, 연속적인 방식으로) 증착될 수 있고, 이어서 포토다이오드 적층물(1310) 영역을 정의하기 위해 건식 에칭 공정이 뒤따른다. 유의할 점은, 포토다이오드 적층물(1310)이 또한 역순으로[보통 연속적인 방식으로, p-층(1340)이 형성되고, 이어서 i-층(1330)이 형성되며, 이어서 n-층(1320)이 형성됨] 형성될 수 있다는 것이다. 그러면, 얻어진 구조물은 p-i-n 포토다이오드라고 할 것이다. 이러한 차이점은 기술 분야에 공지되어 있으며, 양 구성이 종종 PIN 포토다이오드라고 지칭된다. 도 13a 및 도 13b에 도시된 바와 같이, 포토다이오드 적층물(1310) 영역은 온픽셀 저장 커패시터(1130)의 제 2 전극과 대략 동일 공간에(coextensive) 있을 수 있다.
도 14a 및 도 14b는 포토다이오드 바이어스 전극(1410)의 예시적인 형성을 나타낸 것이다. 입사 광자의 대부분이 먼저 포토다이오드 바이어스 전극에 충돌하는 경우, 이 전극은 보통 ITO 등의 TCO(transparent conducting oxide)를 사용하여 광학적으로 투명하게(예컨대, 부분적으로 투명하게) 만들어진다. 여기서 유의할 점은, 포토다이오드 적층물(1310) 및 포토다이오드 바이어스 전극(1410)의 형성이 또한 상이한 순서로 행해질 수 있다는 것이다. 이러한 경우에, 포토다이오드 적층물(1310) 및 포토다이오드 바이어스 전극(1410)의 층이 순차적으로 적층되지만, 포토다이오드 바이어스 전극(1410) 층이 포토다이오드 적층물(1310)을 패턴화하기 이전에 패턴화된다. 이러한 예시적인 순서 둘 다에 의해 도 14a 및 도 14b에 도시된 구조물이 얻어질 것이다.
도 15a 및 도 15b는 광전 변환 요소(120)인 포토다이오드의 패시베이션층의 예시적인 형성을 나타낸 것이다. 이러한 패시베이션층(1510)은 픽셀(700)의 이전에 형성된 특징부의 표면 상에 형성될 수 있다. 또한 도 15a 및 도 15b에 도시된 바와 같이, 바이어스 라인 비아 창(bias line via window)(1520)이 형성(예컨대, 건식 에칭)될 수 있다. 유의할 점은, 데이터 라인(160)이 포토다이오드 패시베이션층(도시 생략) 이후에 형성된 금속층에 배선되는 경우, TFT의 제 2 전극(1110)을 데이터 라인(160)에 연결시키기 위해 부가의 비아 창(도시 생략)이 에칭될 수 있다는 것이다.
도 16a 및 도 16b는 바이어스 라인 비아 창(1520)을 포함하는 이전의 비아 개구부를 채우는 다른 금속층(예컨대, 제 3 금속층)의 예시적인 형성을 나타낸 것이다. 바이어스 라인(170)의 일부분을 형성하기 위해 금속층이 패턴화될 수 있다. 유의할 점은, 도 9a에 도시된 바와 같이, 온픽셀 저장 커패시터의 제 1 전극(930)을 연결시키기 위해 형성된 바이어스 라인(170) 부분이, (예컨대, 도 8에 도시된 바와 같이) 센서 바이어스 회로에서 외부적으로 또는 단일 또는 다수의 배선 비아를 통해 센서 어레이의 바로 옆의 주변부에서, 도 16a 및 도 16b에 예시된 바와 같이 형성된 바이어스 라인(170) 부분에 전기적으로 연결될 수 있다는 것이다. 바이어스 라인(170) 부분의 연결 비아(connection via) 사이에 단일 또는 다수의 금속층이 존재할 수 있다.
픽셀(700) 처리는, 기술 분야에 공지된 바와 같이, 부가의 증착 및 예칭(예컨대, 패시베이션, 평탄화, 반사 방지 코팅, 주변부 연결의 형성 등)을 계속할 수 있다. 유의할 점은, 앞서 논의된 공정 동안 또는 픽셀의 형성 후에, 주변부 연결이 형성될 수 있다는 것이다. 그에 부가하여, 기술 분야의 당업자라면 잘 알 것인 바와 같이, 캡슐화를 위해 그리고 형성된 촬상 어레이의 광학 성능을 향상시키기 위해, 무기 또는 유기 유전체의 부가의 층이 증착되고 패턴화될 수 있다. 촬상 어레이 패드 본딩을 위해, 도체의 부가의 층이 증착되고 패턴화될 수 있다.
센서 픽셀(700)의 예시적인 실시예에 기술된 바와 같이, 온픽셀 저장 커패시터(130)의 부가에 의해 픽셀 전하 용량이 증가된다. 온픽셀 저장 커패시터(130)는 BCE a-Si:H TFT 공정 또는 BCP a-Si:H TFT 공정과 병행하여 형성될 수 있고, 따라서 픽셀(700)의 센서 어레이를 제조하는 동안 부가의 처리 단계가 필요하지 않다. 이와 같이, 이러한 예시적인 실시예는 추가의 마스크 또는 포토리소그라피 단계와 연관된 부가의 비용 없이 픽셀 전하 용량을 증대시키는 수단을 제공할 수 있고 및/또는 부가의 처리 단계에 의해 야기되는 수율 감소 또는 손실이 없도록 보장할 수 있다. 또한 유의할 점은, 온픽셀 저장 커패시터(130)가 광전 변환 요소(120)인 포토다이오드 아래에 위치될 수 있기 때문에, 픽셀의 채움 지수가 영향을 받지 않는다는 것이다. 게다가, 본 개시 내용은 온픽셀 저장 커패시터(130)에 대한 부가의 접지 배선 라인의 필요성을 감소시키거나 제거할 수 있다. 도 16a 및 도 16b의 제 1 픽셀 실시예에 도시된 바와 같이, 바이어스 라인(170)은 선택적으로 다수의 금속층에 배선될 수 있고, 이들 둘 다는 제조 신뢰성 또는 수율을 향상시킬 수 있다.
제 2 예시적인 실시예는 센서 픽셀(700)(예컨대, 제조 공정)의 대안을 기술하고 있다. 이들 설명은, 예시와 함께, 제조 공정에서의 몇가지 차이점을 강조하고 있고, 이들 중 몇몇에 대해서는 제 1 실시예에서 이미 기술하였다. 공정에서의 이들 차이점은 본 개시 내용이 한 특정의 제조 공정(예컨대, 실시예)에 적용될 뿐만 아니라 다수의 제조 공정(예컨대, 실시예)에도 적용되고, 이들 모두가 본 출원의 측면으로부터 이득을 볼 수 있다는 것을 보여주고 있다.
도 9a 내지 도 16b를 참조하여 기술된 제 1 실시예는 스위칭 요소(110)인 BCE a-Si:H TFT와 병행하여 온픽셀 저장 커패시터(130)를 제조하는 것을 포함하고 있다. 이 제 2 실시예에서, 온픽셀 저장 커패시터(130)는 스위칭 요소(110)인 BCP(back-channel passivated) a-Si:H TFT와 병행하여 제조될 수 있다. 이 제 2 실시예에서, 부가의 금속층이 포토다이오드 부유 노드 전극(1810)으로서 기능하도록 형성될 수 있다. 적어도 이것은, 온픽셀 저장 커패시터의 제 2 전극(1130)이 포토다이오드의 부유 노드 전극(1810)으로서 동작할 수 있다는 점에서, 제 1 실시예에 기술된 제조 공정과 구별된다. 게다가, 이러한 차이점은 도 18a 및 도 18b를 참조하여 기술되었고, 여기서 센서 픽셀(700)은 스위칭 요소(110)로서 BCE a-Si:H를 사용하고 있다. 그에 부가하여, 제 1 예시적인 실시예는 a-Si:H n-i-p 포토다이오드 적층물(1310) 및 포토다이오드 바이어스 전극(1410)에 대한 2개의 상이한 제조 공정 시퀀스를 기술하고 있다. 이 제 2 예시적인 실시예에서, 상면도 및 단면도 예시의 도움을 받아 대안의 a-Si:H n-i-p 포토다이오드 제조 공정 시퀀스가 기술되어 있다.
도 19a 내지 도 24a는 본 개시 내용에 따른, 다양한 제조 스테이지에서의 대표적인 픽셀(700)의 제 2 예시적인 실시예의 상면도를 나타낸 것이고; 도 19b 내지 도 24b는, 각각, 도 19a 내지 도 24a에 대응하는 픽셀(700)의 단면도를 나타낸 것이다. 단면도에 대한 절단면 라인 B-B'은 대응하는 상면도 예시에 도시되어 있다.
도 19a 및 도 19b에서, 스캔 라인(150), 바이어스 라인(170), 게이트 전극(920), 및 온픽셀 저장 커패시터(130)의 제 1 전극(930)이 기판(910)의 제 1 표면 상에 또는 그에 근접하여 형성될 수 있다. 게이트 절연층(1010), 활성층(1020'), 및 백채널 패시베이션층(1910)이 [예컨대, 스캔 라인(150), 바이어스 라인(170), 게이트 전극(920), 온픽셀 저장 커패시터(130)의 제 1 전극(930), 및 기판(910)의 임의의 노출된 표면을 덮도록] 스캔 라인(150), 바이어스 라인(170), 게이트 전극(920), 및 온픽셀 저장 커패시터(130)의 제 1 전극(930)을 포함하는 기판(910)의 전체 표면 상에 또는 그에 근접하여 형성될 수 있다. 백채널 패시베이션층(1910)은, 기술 분야에 공지된 바와 같이, 단일이거나 적층되어 있는, 비화학량론적 실리콘 질화물(a-SiNx:H) 또는 다른 유형의 절연층(예컨대, 산화물 등)일 수 있다. 백채널 패시베이션층(1910)은 또한 도핑된 a-Si:H 접촉층 아일랜드(1030)(도시 생략)가 에칭될 때 차단층으로서 기능할 수 있다. 이들 3개의 층의 증착은 보통 PECVD를 통해 순차적으로 연속하여 행해질 수 있다. 물질의 일부분이 [예컨대, 도 19a 및 도 19b에 도시된 바와 같이, TFT 게이트 전극(920)과 일렬로 정렬되어 있는] 스위칭 요소(110)인 a-Si:H TFT의 채널 영역에 근접하여 남아 있도록 백채널 패시베이션층(1910)이 패턴화될 수 있다.
도 20a 및 도 20b는 스위칭 요소 TFT(110)의 2개의 단자의 예시적인 형성을 나타낸 것이다. n-형 도핑된 a-Si:H 층 및 금속층이 기판(910)의 전체 표면 상에 또는 그에 근접하여 형성되어, 이전에 형성된 특징부의 일부분을 덮을 수 있다. 스위칭 요소(110)의 전극을 형성하기 위해 금속층 및 n-형 도핑된 a-Si:H 층이 패턴화될 수 있고, 하나의 단자(1110)는 데이터 라인(160)에 연결될 수 있고 다른 단자(1120)는 온픽셀 저장 커패시터의 제 2 전극(1130)에 연결될 수 있다. 도 20a 및 도 20b에 도시된 바와 같이, TFT 전극(1110, 1120), 데이터 라인(160) 및 온픽셀 저장 커패시터의 제 2 전극(1130)이 동시에 형성될 수 있고 전기적으로 연결될 수 있다. 온픽셀 저장 커패시터의 제 1 전극(930), 온픽셀 저장 커패시터의 제 2 전극(1130), 및 2개의 전극(930, 1130) 사이에 있는 층[예컨대, 게이트 절연층(1010), a-Si:H 활성층(1020), n-형 도핑된 a-Si:H 층(1130)을 포함함]의 일부분이 온픽셀 저장 커패시터(130)를 형성할 수 있다. 온픽셀 저장 커패시터(130)의 하나의 단자는 바이어스 라인(170)에 연결될 수 있는 반면, 다른 단자는 센서 픽셀(700)의 광전 변환 요소(120)(도시 생략)에 연결될 수 있다. 도 20b에 도시된 온픽셀 저장 커패시터(130)는 전극들 사이에 끼여 있는 상이한 물질의 다수의 층을 포함하고 있다. 도 20b에 도시된 바와 같이, 게이트 전극(920), TFT의 제 2 전극(1110), TFT의 제 3 전극(1120), 및 근접해 있는 다른 물질 층[게이트 절연층(1010), a-Si:H 활성층(1020), n-형 도핑된 a-Si:H 층(1130)을 포함함]은 센서 픽셀(700)의 a-Si:H TFT 스위칭 요소(110)를 형성한다.
도 21a 및 도 21b는 (도시된 바와 같이, 예컨대, 이전에 형성된 특징부의 전체 표면 상에) 패시베이션층(1210)의 예시적인 형성을 나타낸 것이다. 패시베이션층(1210)은 온픽셀 저장 커패시터의 제 2 전극(1130)의 일부분을 노출시키도록 패턴화될 수 있다. 온픽셀 저장 커패시터의 제 2 전극(1130)이 광전 변환 요소(120)의 전극으로서 직접 사용되지 않기 때문에, 부유 노드 비아 창(1220)이 비교적 더 작게 만들어질 수 있고, 또한 바람직하게는 온픽셀 저장 커패시터의 제 2 전극(1130)과 포토다이오드(도시 생략)의 부유 노드 전극(1810) 사이의 연결에 영향을 미치지 않는다.
도 22a 및 도 22b는 포토다이오드의 부유 노드 전극(1810)의 예시적인 형성을 나타낸 것이다. 금속층이 기판(910)의 전체 표면 상에 또는 그에 근접하여 형성될 수 있다(예컨대, 이전에 형성된 특징부의 일부분을 덮음). 금속층은 이어서 온픽셀 저장 커패시터의 제 2 전극(1130)[예컨대, 포토다이오드 적층물(1310)(도시 생략)]과 대략 동일한 면적으로 패턴화될 수 있다. 온픽셀 저장 커패시터의 제 2 전극(1130)은 비아 창(1220)을 통해 포토다이오드의 부유 노드(1810)에 연결될 수 있다. 도 22b에 도시된 바와 같이, 양쪽 전극 및 TFT의 제 3 전극(1120)은 전기적으로 연결되어 부유 노드(140)를 형성할 수 있다.
도 23a 및 도 23b는 포토다이오드 바이어스 전극(1410)의 예시적인 형성을 나타낸 것이다. 제 1 실시예에 기술된 공정과 달리, n-층, i-층, p-층 및 바이어스 전극(1410) 층이 기판(910)의 전체 표면 상에 또는 그에 근접하여 연속적으로 형성될 수 있다(예컨대, 이전에 형성된 특징부의 일부분을 덮음). 바이어스 전극(1410) 층은 얼마간 광학적으로 투명하게 만들어질 수 있고, 광전 변환 요소(120)인 포토다이오드에 대한 바이어스 전극을 형성하도록 패턴화될 수 있다.
도 24a 및 도 24b는 포토다이오드 적층물(1310)의 패턴화 및 패시베이션에 의한 포토다이오드의 예시적인 형성(예컨대, 완성)을 나타낸 것이다. 도 24a 및 도 24b는 또한 비아 창(1520)을 통해 포토다이오드의 바이어스 전극(1410)에 전기적으로 연결되는 동안 픽셀에 걸친 바이어스 라인(170)의 예시적인 배선을 나타내고 있다.
제 1 및 제 2 예시적인 실시예에서, 예시적인 바이어스 라인의 일부분이 2개의 금속층[예컨대, 도 9a, 도 9b, 도 19a, 도 19b에 도시된 바와 같이, 게이트 전극(920)으로서 TFT와 동시에 제조될 수 있는 하나의 하부 금속층, 및 도 16a, 도 16b, 도 24a, 도 24b에 도시된 바와 같이, 비아 창을 통해 포토다이오드 바이어스 전극(1410)을 전기적으로 연결시키는 것으로 도시되어 있는 다른 상부 금속층]에 배선될 수 있다. 이들 예시적인 2개의 바이어스 라인(170) 부분은 도 8에 도시된 바와 같이 센서 바이어스 회로에서 외부적으로 또는 단일 또는 다수의 배선 비아를 통해 센서 어레이의 바로 옆의 주변부에서 전기적으로 연결될 수 있다.
앞서 기술한 바이어스 라인 연결 구성에 대한 대안은 상부 포토다이오드 바이어스 전극(1410)을 각각의 센서 픽셀(700)에서 개별적으로 포토다이오드 적층물(1310) 이전에 형성된 바이어스 라인(170)의 일부분과 전기적으로 연결시키는 것이다. (도 9a 및 도 9b에 도시된 바와 같이) 온픽셀 저장 커패시터의 제 1 전극(930)이 바이어스 라인(170)의 일부분과 동시에 형성될 수 있고 바이어스 라인(170)의 일부분에 전기적으로 연결되기 때문에, 각각의 센서 픽셀(700)에서 행해지는 바이어스 라인(170)으로의 포토다이오드 바이어스 전극(1410) 배선이 상부 금속층[도 16a 및 도 16b에 도시된 바와 같이, 바이어스 라인(170)의 다른 부분을 배선하기 위해 사용되는 상부 금속층 등]을 통해 포토다이오드 바이어스 전극(1410)을 온픽셀 저장 커패시터의 제 1 전극(930)과 전기적으로 연결시키는 것에 의해 달성될 수 있다.
도 25a 내지 도 28a는 본 개시 내용에 따른, 다양한 제조 스테이지에서의 대표적인 픽셀(2500)의 제 3 예시적인 실시예의 상면도를 나타낸 것이고; 도 25b 내지 도 28b는, 각각, 도 25a 내지 도 28a에 대응하는 픽셀(2500)의 단면도를 나타낸 것이다. 단면도에 대한 절단면 라인 C-C'은 대응하는 상면도 예시에 도시되어 있다. 픽셀(2500)은 도 7 및 도 8에 도시된 예시적인 개략 회로 및 예시적인 촬상 어레이에 대해 사용될 수 있다.
도 25a 및 도 25b에 제시된 예시적인 구조물은, 각각, 도 11a 및 도 11b에 도시되어 있는 공정에 대응한다. 도 25a 및 도 25b에 도시된 바와 같이, 온픽셀 저장 커패시터의 제 2 전극(1130)은 a-Si:H TFT의 제 3 전극(1120)과 동시에 형성될 수 있다. 여기서 유의할 점은, 제 1 예시적인 실시예에서의 도 11a와 비교하여, 전극(1120)의 일부분이 제거될 수 있고; 이 영역(예컨대, 제거된 부분)이 나중에 각각의 픽셀에서 개별적으로 바이어스 전극-바이어스 라인간 배선을 수행하는 데 사용될 수 있다.
도 26a 및 도 26b는 (도시된 바와 같이, 예컨대, 이전에 형성된 특징부의 전체 표면 상에) 패시베이션층(1210)의 예시적인 형성을 나타낸 것이다. 패시베이션층(1210)의 일부분은 제 2 전극(1130)의 일부분을 노출시키도록 제거될 수 있다. 개구 개구부(aperture opening)는 온픽셀 저장 커패시터의 제 2 전극(1130)을 광전 변환 요소(120)(도시 생략)인 포토다이오드에 연결시키는 데 사용될 수 있다. 도 26a 및 도 26b에 부가되어 도시된 구조물은 도 12a 및 도 12b에 예시된 제 1 실시예에 기술되어 있는 얻어진 구조물에 대응할 수 있다. 도 27a 및 도 27b는 포토다이오드 적층물(1310) 및 포토다이오드 바이어스 전극(1410)의 예시적인 형성을 나타낸 것이다. 포토다이오드 바이어스 전극(1410)은 포토다이오드 적층물(1310)의 패턴화 이전 또는 그 이후에 형성될 수 있다. 도 27a 및 도 27b에 부가되어 도시된 구조물은 도 13a 및 도 14a와 도 13b 및 도 14b에 도시된 제 1 실시예에 기술되어 있는 얻어진 구조물에 대응할 수 있다.
포토다이오드 패시베이션층(1510)은 픽셀(2500)의 이전에 형성된 특징부의 표면 상에 형성될 수 있다. 이 패시베이션층(1510)이 픽셀(2500) 상에 2개의 비아 창을 형성하도록 패턴화될 수 있고, 하나는 포토다이오드 바이어스 전극(1410)의 일부분을 노출시키고 다른 하나는 온픽셀 저장 커패시터의 제 1 전극(930)의 일부분을 노출시킨다. 이전에 형성된 비아 창을 덮는 금속층이 형성될 수 있다. 연결 금속(2810)을 형성하도록 금속층을 패턴화한 후에, 도 28a 및 도 28b에 도시된 바와 같이, 각각의 픽셀에서의 포토다이오드 바이어스 전극은 연결 금속(2810)을 통해 대응하는 바이어스 라인(170)에 전기적으로 연결된다.
도 16a에 도시된 바와 같이, 투명한 바이어스 전극(1410)을 덮고 있는 바이어스 라인(170)의 일부분은 입사 광자가 포토다이오드 적층물[예컨대, 광전 변환 디바이스(120)]에 도달하는 능력을 방해할 수 있다. 도 28a 및 도 28b에 도시된 실시예는 바이어스 전극(1410)을 바이어스 라인(170)에 연결하기 위해 상부 금속[예컨대, 연결 금속(2810)]의 작은 부분만을 사용하고, 따라서 픽셀 채움 지수를 증대시킬 수 있다. 그에 따라, 더 효율적인 픽셀(2500)이 얻어질 수 있는데, 그 이유는 동일한 양의 광자속으로, 더 많은 광자가 광전 변환 요소(120)에 도달할 수 있기 때문이다.
도 25b에 도시된 바와 같이, 부가의 제거된 부분은 전극(930)의 가장자리에 있지만, 스위치 또는 스위칭 요소(110)의 일부는 아니며, 본 개시 내용에 따른 실시예가 그것으로 제한되는 것으로 보아서는 안 된다. 예를 들어, 형성될 가장자리의 수를 감소시키기 위해, 부가의 제거된 부분은 전극(930)의 중앙 또는 내부 부분에 또는 전극(930)의 외측 원주부(예컨대, 스캔 라인의 반대쪽 측면)를 따라 위치될 수 있다. 얻어진 연결 금속(2810)의 이러한 배치는 바람직하게는 픽셀(2500) 채움 지수[예컨대, 바이어스 전극(1410) 상의 연결 금속(2810) 면적]에 영향을 주지 않는다.
센서 픽셀(2500)의 예시적인 실시예에 기술된 바와 같이, 온픽셀 저장 커패시터(130)의 부가에 의해 픽셀 전하 용량이 증가될 수 있다. 제 3 픽셀 실시예에 도시된 바와 같이, 부가의 온픽셀 저장 커패시터(130) 및/또는 픽셀의 FF에 의해 제공되는 전하 용량의 증가는 또한 픽셀/센서 어레이를 제조하는 동안 요구되는 어떤 부가의 처리 단계 없이 증가될 수 있다. 증가된 FF는 검출기의 효율을 향상시키고 및/또는 얻어지는 신호대 잡음비(SNR)를 증가시킬 수 있다.
앞서 기술한 예시적인 실시예는 온픽셀 저장 커패시터의 전극에 이용가능한 선택된 또는 최대 면적을 p 2 [여기서 p는 픽셀(700)(예컨대, 정사각형 픽셀)의 피치임] 이하로 제약할 수 있다. 이 제약이 이해될 수 있는데, 그 이유는 커패시터의 평행 전극 구성에 대해, 커패시턴스가 ε o ε r A /t(ε o 는 자유 공간의 유전율이고, ε r 은 전극들 사이에 끼여 있는 유전체 물질의 상대 유전율이며, t는 끼여 있는 유전체 물질의 두께이고, A는 전극의 면적임)에 의해 추정될 수 있기 때문이다. 주어진 공정에 대해, ε r 및 t는 쉽게 변경되지 않으며; 따라서, 원하는 커패시턴스를 달성하기 위해 A가 종종 변화된다. 본 명세서에 기술된 어떤 예시적인 실시예에 나타낸 바와 같이, 저장 커패시터의 제 1 전극(930)이 게이트 전극(920) 및 스캔 라인(150)과 동시에 형성될 때, 픽셀 면적 p 2 의 일부분이 게이트 전극(920) 및 스캔 라인(150)에 의해 점유되고, (예컨대, 부가의 처리 단계 및/또는 부가의 처리 물질/층을 사용함이 없이) 온픽셀 저장 커패시터 전극의 면적의 일부로서 사용될 수 없다. 본 명세서에 기술된 어떤 예시적인 실시예에 나타낸 바와 같이, 온픽셀 저장 커패시터의 제 2 전극(1130)이 스위칭 요소(110)의 다른 전극 및 데이터 라인(160)과 동시에 형성될 때, 픽셀의 층 내의 이용가능한 면적이 픽셀 면적 p 2 미만으로 제한된다. 앞서 기술한 어떤 예시적인 픽셀 실시예에서, 온픽셀 저장 커패시터(130)의 전극 면적 A는 부가의 처리 단계 및 복잡도를 야기하는 부가의 층 없이는 p 2 보다 클 수 없다.
대표적인 픽셀의 제 4 예시적인 실시예는 본 개시 내용에 따른 고전하 용량 픽셀을 제조하는 또 다른 고전하 용량 픽셀 구성/방법을 제공할 수 있다. 제 4 예시적인 실시예에 따른 픽셀 구성은, 다른 변형례와 함께, 사실상 온픽셀 전하 저장 요소(예컨대, 커패시터)의 전극 면적 A를 픽셀 치수 또는 픽셀 면적 p 2 를 넘어 증가시킬 수 있다. 이와 동시에, 본 개시 내용에 따른 대표적인 픽셀/방법의 제 4 예시적인 실시예는 제조 비용 및 수율에 영향을 주는 것으로 알려져 있는 부가의 처리 단계를 필요로 하지 않는다. 부가의 처리 단계가 없는 것은 (온픽셀 전하 저장 요소를 갖지 않는 픽셀에 대해), 픽셀 채움 지수의 가능한 증대와 결합하여, 높은 전하 용량 및/또는 높은 효율을 제공하는 픽셀 실시예를 가져올 수 있다.
도 29a 내지 도 36a는 본 개시 내용에 따른, 다양한 제조 스테이지에서의 대표적인 픽셀(2900)의 제 4 예시적인 실시예의 상면도를 나타낸 것이고; 도 29b 내지 도 36b는 도 29a 내지 도 36a에 대응하는 픽셀(2900)의 단면도를 나타낸 것이다. 단면도에 대한 절단면 라인 D-D'은 상면도 예시에 도시되어 있다. 유의할 점은, 본 개시 내용에 따르면, 논의된 각각의 층이, 각각, 직접 또는 간접적으로, 이전에 형성된 층 상에, 그 상부에, 또는 그에 근접하여 형성될 수 있다는 것이다. 예를 들어, 절연층은 하나보다 많은 절연체를 포함할 수 있고, 금속층은 하나보다 많은 금속을 포함할 수 있다. 그에 부가하여, 다른 층(도시 생략)이 직접 논의되지 않았지만 반도체 가공에서 공지되어 있는 도면에 예시된 층들 사이에 형성될 수 있다. 픽셀(2900)은 도 7 및 도 8에 도시된 예시적인 개략 회로 및 예시적인 촬상 어레이에 대해 사용될 수 있다.
제 4 예시적인 실시예에서 기술된 픽셀(2900)은 BCE a-Si:H TFT를 스위칭 요소(110)로 사용할 수 있고 a-Si:H n-i-p 포토다이오드를 광전 변환 요소(120)로 사용할 수 있다. 그렇지만, 광전 변환 요소(120)는 광전 광센서 또는 X-선에 민감한 광센서 중 임의의 것 또는 그의 임의의 조합일 수 있다. 이와 같이, 광전 변환 요소(120)를 이용하는 간접 X-선 검출기를 사용하는 예시적인 디지털 방사선 촬상 시스템의 경우, X-선 변환 스크린이 광센서에 근접하여 배치될 수 있고, 직접 X-선 검출기의 경우, 광전도체 등의 X-선에 민감한 광센서가 사용될 수 있다.
도 29a 및 도 29b에서, 스캔 라인(150), 바이어스 라인(170), 게이트 전극(920), 및 온픽셀 저장 커패시터(130)의 제 1 전극(930)이 기판(910)의 제 1 표면 상에 또는 그에 근접하여 형성될 수 있다. 스캔 라인(150) 및 바이어스 라인(170)의 한 영역이 동일한 금속층에 형성될 수 있다. 스캔 라인(150) 및 바이어스 라인(170)의 일부분이 동일한 금속층에 형성될 때, 도 29a에 도시된 바와 같이, 스캔 라인(150)이 바이어스 라인(170)의 일부분에 실질적으로 평행할 수 있다. 게다가, 이 평행 구성은 또한 스캔 라인(150) 및 바이어스 라인(170)이 동일한 금속층에 있지 않을 때에도 존재할 수 있다. 다른 대안으로서, 도 29a에 도시된 구성(예컨대, 동일한 금속층에 형성되는 것)을 제외하고는, 상이한 금속층에 형성될 때, 스캔 라인(150)이 그 대신에 바이어스 라인(170)의 일부분과 실질적으로 교차할 수 있다. 일부 실시예에서, 도 29a에 기술된 바와 같이, 바이어스 라인(170)은 또한 평행하기도 하고 교차하기도 할 수 있는 부분을 가질 수 있다. 그에 부가하여, 바이어스 라인(170) 및 제 1 전극(930)의 일부분(들)이 기판(910)의 제 1 표면과 광전 변환 요소(120)의 제 1 단자 사이에 있을 수 있다(도 29a 및 도 29b에 도시되어 있지 않음).
도 30a 및 도 30b에 도시된 바와 같이, TFT에 대한 게이트 절연층(1010)이 [예컨대, 스캔 라인(150), 바이어스 라인(170), 게이트 전극(920), 온픽셀 저장 커패시터의 제 1 전극(930), 및 기판(910)의 임의의 노출된 표면을 덮도록] 스캔 라인(150), 바이어스 라인(170), 게이트 전극(920), 및 온픽셀 저장 커패시터의 제 1 전극(930)을 포함하는 기판(910)의 전체 표면 상에 또는 그에 근접하여 형성될 수 있다. 게이트 절연층(1010)은, 기술 분야에 공지된 바와 같이, 단일이거나 적층되어 있는, 비화학량론적 실리콘 질화물(a-SiNx:H) 또는 다른 유형의 절연층(예컨대, 산화물 등)일 수 있다. 예컨대, 진성 및 도핑된 a-Si:H의 PECVD를 통한 게이트 절연층(1010)의 형성 후에, TFT 활성층 및 도핑된 접촉층이 기판(910)의 전체 표면 상에 또는 그에 근접하여 형성될 수 있다. (예컨대, 건식 에칭 등에 의한 패턴화를 통해), 활성층을 패턴화함으로써 TFT 활성 아일랜드(1020)가 형성될 수 있고 도핑된 접촉층을 패턴화함으로써 도핑된 접촉층 아일랜드(1030)가 형성될 수 있다. 도 30a에서, 명확함을 위해 도핑된 접촉층 아일랜드(1030)가 생략되어 있다.
이들 층의 증착 및 패턴화가 다양한 방식으로 수행될 수 있다. 예를 들어, 게이트 절연체(1010), 활성층 아일랜드(1020) 및 도핑된 접촉층 아일랜드(1030)는, 도 30b에 도시된 바와 같이, 활성 아일랜드를 형성하기 위해 패턴화 이전에 연속적으로 형성될 수 있다.
도 30a에서 알 수 있는 바와 같이, 스위칭 요소(110)(완성된 것으로 도시되어 있지 않음)인 a-Si:H TFT가 기판(910)의 표면 상에 형성될 수 있고, 여기서 a-Si:H TFT의 활성 영역은 게이트 전극(920) 상에 또는 그에 근접하여 있다. 다른 대안으로서, 일부 실시예에서, a-Si:H TFT의 활성 영역이 또한 스캔 라인(150) 상에 또는 그에 근접하여 있을 수 있고, 해당 스캔 라인과 일렬로 정렬되어 있을 수 있다. 본 명세서에 기술된 실시예에 따른 스위칭 요소(110)의 부가적인 대안의 구성이 가능하다. 예를 들어, 스캔 라인(150)의 일부분은, 도 17에 도시된 바와 같이, 활성 아일랜드(1020)와 기판(910)의 표면 사이에 있을 수 있고, TFT 게이트 전극(920)으로서 간주될 수 있다.
도 31a 및 도 31b는 스위칭 요소 TFT(110)의 2개의 단자의 예시적인 형성을 나타낸 것이다. 도 31a 및 도 31b에 도시된 바와 같이, 단자(1120)는 광전 변환 요소(120)(도시 생략)에 연결될 수 있고, 단자(1110)는 데이터 라인(160)(도시 생략)에 연결될 수 있다. 2개의 TFT 단자 사이의 도핑된 접촉층 아일랜드(1030)의 영역이 제거될 수 있고, 활성 아일랜드(1020)의 일부분이 또한 제거될 수 있다. 여기서 유의할 점은, 예시적인 이전의 실시예의 예시가 데이터 라인(160)이 TFT의 전극과 함께 이 층(예컨대, 금속층)에 형성될 수 있다는 것을 보여주고 있다는 것이다. 도 31a 및 도 31b에 도시된 바와 같이, 다수의 대안의 픽셀 구성이 존재하고 본 개시 내용에 따라 구현될 수 있다는 것을 설명하기 위해, 데이터 라인(160)은 포토다이오드 적층물(1310)(도시 생략)의 형성 이후에 상부 금속층에 형성되어 있는 것으로 의도적으로 도시되어 있다. 온픽셀 저장 커패시터의 제 2 전극(1110)이 또한 이 층에 형성될 수 있다. 게다가, 도 31a 및 도 31b에 도시된 바와 같이, TFT의 제 3 전극(1120) 및 온픽셀 저장 커패시터의 제 2 전극(1130)이 동시에 형성될 수 있고 전기적으로 연결될 수 있다. 게이트 전극(920), TFT의 제 2 전극(1110), TFT의 제 3 전극(1120), 및 활성 아일랜드는 센서 픽셀(2900)의 스위칭 요소(110)인 a-Si:H TFT를 형성할 수 있다. 유의할 점은, 온픽셀 저장 커패시터의 제 2 전극(1130)의 영역이 도 31a 및 도 31b에 도시된 바와 같이 제거될 수 있다는 것이다. 이 개구 개구부는 A를 효과적으로 증가시키기 위해 부가의 금속 영역을 전기적으로 연결시키는 전기적 연결(에컨대, 비아를 위한 공간)을 제공할 수 있다. 광전 변환 요소(120)인 a-Si:H n-i-p 포토다이오드의 전극의 형성에 의해 이 예시적인 영역의 동작은 명백할 것이다. 본 출원의 실시예는 픽셀 외부의 연결부, 비아, (예컨대, 가장자리 및/또는 절연층 요구사항을 감소시키기 위해) 전극의 풋프린트 또는 픽셀의 풋프린트 내의 전극의 가장자리 또는 코너에 있는 직접 연결부(이들로 제한되지 않음) 등의 다른 연결부를 사용하여 부가의 금속 영역을 전기적으로 연결시킬 수 있다. 게다가, 신뢰성을 증가시키기 위해 또는 전기적 커플링의 특성을 수정하기 위해(예컨대, 저항을 감소시키기 위해) 하나보다 많은 연결부가 만들어질 수 있다.
도 32a 및 도 32b는 (도시된 바와 같이, 예컨대, 이전에 형성된 특징부의 전체 표면 상에)(예컨대, TFT) 패시베이션층(1210)의 예시적인 형성을 나타낸 것이다. 패시베이션층(1210)은 온픽셀 저장 커패시터의 제 1 전극(930)의 일부분을 노출시키도록 패턴화될 수 있다. 유의할 중요한 점은, 제 2 온픽셀 저장 커패시터 전극(1130) 또는 TFT의 전극(예컨대, 1110 및 1120)의 어느 영역도 노출되지 않는다는 것이다. 도 32a 및 도 32b는 게이트 절연층 및 TFT 패시베이션층의 일부분을 제거함으로써 예시적인 비아 창이 형성될 수 있다는 것을 나타내고 있다. 포토다이오드 바이어스 전극(1410)(도시 생략)을 바이어스 라인(170)에 전기적으로 연결시키기 위해 비아 창이 바이어스 라인 비아 창(1520)으로서 동작할 수 있다.
도 33a 및 도 33b는 포토다이오드 바이어스 전극(1410)의 예시적인 형성을 나타낸 것이다. 금속층이 이전에 형성된 특징부의 전체 표면[예컨대, 제 2 온픽셀 저장 커패시터 전극(1130) 및/또는 바이어스 라인 비아 창(1502)을 덮고 있음] 상에 형성될 수 있다. 도 33b에 도시된 바와 같이, 패턴화된 금속층(1410)은 온픽셀 저장 커패시터의 제 1 전극(930)에 전기적으로 연결될 수 있다. 그 결과, 패턴화된 금속층(1410)은 또한 온픽셀 저장 커패시터(130)에 대한 전극으로서 역할할 수 있다. 온픽셀 저장 커패시터의 제 1 단자(930)가 바이어스 라인(170)에 전기적으로 연결될 수 있고, 패턴화된 금속층(1410)이 온픽셀 저장 커패시터의 제 1 전극(930)에 전기적으로 연결될 수 있기 때문에, 패턴화된 금속층(1410)은 사실상 포토다이오드 바이어스 전극(1410)으로서 역할할 수 있다. 여기서 유의할 점은, 이전의 예시적인 실시예와 비교하여, 도 33a 및 도 33b에서의 포토다이오드 바이어스 전극(1410) 형성이 포토다이오드 적층물(1310)의 형성 이전에 수행될 수 있다는 것이다. 또한, 일 실시예에서, 온픽셀 저장 커패시터의 제 2 전극(1130)에 대해 더 많은 면적(따라서 더 높은 C st )을 허용하기 위해 바이어스 라인 비아 창이 작게 만들어질 수 있다. 이와 같이, 도 33a 및 도 33b에 도시된 바와 같이, 포토다이오드 바이어스 전극이 포토다이오드 적층물(1310)(도시 생략)과 대략 동일한 크기로 만들어질 수 있다.
기술 분야의 당업자라면 온픽셀 저장 커패시터의 제 1 전극(930), 온픽셀 저장 커패시터의 제 2 전극(1130), 포토다이오드 바이어스 전극(1410), 및 이들 사이에 있는 유전체층[예컨대, 게이트 절연층(1010) 및 패시베이션층(1210)]이 온픽셀 저장 커패시터(130)를 형성할 수 있다는 것을 잘 알 것이다. 도 7에 도시된 픽셀의 개략 등가도를 참조하면, 바이어스 라인이 온픽셀 저장 커패시터의 제 1 전극(930) 및 포토다이오드의 바이어스 전극에 전기적으로 연결되어 있고; 온픽셀 저장 커패시터의 제 2 전극(1130), TFT의 제 3 전극(1120), 포토다이오드(도 33a 및 도 33b에 도시되지 않음)의 부유 노드 전극(1810), 및 연관된 연결 금속이 전기적으로 연결되고 부유 노드(140)를 구성한다. 여기서 유의할 점은, 온픽셀 저장 커패시터(130)의 전극(930, 1130, 1410)의 면적, 전극들 사이에 있는 유전체층(1010, 1210)의 두께 및 물질 조성의 임의의 조합을 변화시킴으로써 원하는 C st 가 달성될 수 있다는 것이다. 예를 들어, 포토다이오드 바이어스 전극(1410)이 온픽셀 저장 커패시터의 제 1 전극(930)과 대략 동일한 크기로 만들어질 때, 전극의 면적은 대략 2배로 된다. 바이어스 라인에 전기적으로 연결된 양쪽 전극(930, 1130)이 충분히 크고 면적 p 2 에 더 가깝게 만들어지는 경우에, 온픽셀 저장 커패시터(130)에 의해 획득되는 유효 전극 면적 A는 2배로 되어, 2×p 2 에 더 가까워진다. 그에 따라, 동일한 크기의 제 1 온픽셀 저장 커패시터 전극(930)을 사용하여 C st 가 본 명세서에 기술된 이전의 예시적인 실시예로부터 2배로 될 수 있다. 도 33a 및 도 33b에 도시된 구성(예컨대, 정사각형 픽셀)에 대해, A는 p 2 보다 크거나 A는 1.5p 2 보다 크며, 이는 제조 공정 변경 없이 이전의 예시적인 실시예에 기술된 구조로는 달성가능하지 않다.
지금까지 기술된 바이어스 라인(170)의 예시적인 배선은, 도 29a 및 도 29b에 도시된 바와 같이, 제 1 금속 형성에서 행해졌다. 그렇지만, 본 출원의 실시예에 따른 대안의 배선이 달성될 수 있다. 예를 들어, 도 37에 도시된 상면도에 예시된 바와 같이 바이어스 전극층 등의 대안의 금속층에서 대안의 바이어스 라인(170) 배선 방식이 달성될 수 있다. 바이어스 라인 배선(170)이 픽셀(2900)에서와 같이 이 금속에서 임의의 방향으로 행해질 수 있다. 도 37에 도시된 바와 같이, 스캔 라인(150)에 실질적으로 수직인 방향 및 그와 교차하는 방향 둘다로 바이어스 라인이 배선될 수 있다. 제 1 금속 형성(도 29a 참조)에서 수행되는 바이어스 라인(170) 배선에 부가하여 또는 그를 대체할 수 있는 바이어스 라인(170) 배선의 이 부분은 바이어스 라인 연결의 제조 신뢰성을 향상시킬 수 있다. 이 연결의 한 예시적인 실시예를 더 잘 설명하기 위해, 도 37에 도시된 구조물의 3x3 타일링이 도 38에 도시되어 있다. 예컨대, 중앙 픽셀에서, 포토다이오드 바이어스 전극들(1410) 사이의 하나의 연결 브리지가 고장나더라도, 중앙 픽셀의 동일한 바이어스 전극(1410)에 연결되어 있는 3개의 다른 브리지가 있다. 게다가, 다시 말하지만, (예컨대, 온픽셀 전하 저장 요소 없는 픽셀에 대해) 부가의 처리 단계 없이 도 37 및 도 38에 도시된 예시적인 실시예가 구현될 수 있다.
도 34a 및 도 34b는 a-Si:H n-i-p 포토다이오드 적층물(1310)의 예시적인 형성 및 예시적인 부유 노드 전극(1810)을 나타낸 것이다. 포토다이오드 적층물은 n-층(1320), 비교적 두꺼운 i-층(1330) 및 p-층(1340)을 포함할 수 있다. 3개의 층이 순차적으로 증착될 수 있고, 이어서 포토다이오드 적층물(1310) 영역을 정의하기 위해 건식 에칭 공정이 뒤따른다. p-i-n 포토다이오드를 형성하기 위해, 포토다이오드 적층물(1310) 층이 또한 역순으로 형성될 수 있다. 부유 노드 전극(1810)이 이어서 포토다이오드 적층물(1310)과 대략 일렬로 정렬되도록 형성될 수 있다. 포토다이오드 적층물(1310) 및 부유 노드 전극(1810)의 형성이 또한 상이한 순서로 행해질 수 있다. 예를 들어, 포토다이오드 적층물(1310) 및 포토다이오드 부유 노드 전극(1810)의 층이 순차적으로 적층될 수 있지만, 포토다이오드 부유 노드 전극(1810) 층이 포토다이오드 적층물(1310)을 패턴화하기 이전에 패턴화된다. 이들 순서 둘 다에 의해 도 34a 및 도 34b에 도시된 동일한 구조물이 얻어질 수 있다.
또한 유의할 점은, 이전의 실시예에 대해, 부유 노드 전극(1810)이 하부보다는 포토다이오드 적층물(1310)의 상부에 형성된다는 것이다. 픽셀(2900)의 동작 동안, 부유 노드 전극(1810)은 포토다이오드 바이어스 전극(1410)보다 대부분의 입사 광자에 비교적 더 가깝다. 따라서, 이전의 실시예의 논의에서, 포토다이오드 바이어스 전극(1410)이 광학적으로 투명하게 만들어질 수 있는 반면, 이 실시예에서, 부유 노드 전극(1810)이 ITO 등의 TCO(transparent conducting oxide)를 사용하여 광학적으로 투명하게 만들어질 수 있다.
도 35a 및 도 35b는 광전 변환 요소(120)의 패시베이션층(1510)의 예시적인 형성을 나타낸 것이다. 패시베이션층(1510)은 픽셀(2900)의 이전에 형성된 특징부의 표면 상에 형성될 수 있다. 도 35a 및 도 35b에 도시된 바와 같이, 부유 노드 비아 창(1220)이 형성(예컨대, 건식 에칭 등)될 수 있다. 또한 도 35a 및 도 35b에 도시된 바와 같이, 데이터 라인 비아 창(3510)이 형성(예컨대, 건식 에칭 등)될 수 있다. 게다가, 부유 노드 비아 창(1220) 및 데이터 라인 비아 창(3510) 둘 다가 동시에 또는 순차적으로 형성될 수 있다. 비아 창(3510)이 스위칭 요소 TFT의 제 2 전극(1110)과 데이터 라인(160) 사이의 전기적 연결을 가능하게 해줄 수 있는 경우와 같이, 데이터 라인 배선의 일부분이 포토다이오드 패시베이션층(1510) 이후에 형성된 금속층에서 달성될 때, 데이터 라인 비아 창(3510)이 사용될 수 있다.
도 36a 및 도 36b는 부유 노드 비아 창(1520) 및 데이터 라인 비아 창(3510)을 비롯한 이전의 비아 개구부를 채우기 위한 다른 금속층의 예시적인 형성을 나타낸 것이다. 데이터 라인(160)의 일부분을 형성하기 위해 금속층이 패턴화될 수 있다. 포토다이오드 부유 노드 전극(1810)과 온픽셀 저장 커패시터의 제 2 전극(1130)을 전기적으로 연결시키기 위해 부유 노드 연결 금속(3610)을 형성하도록 금속층이 또한 패턴화될 수 있다. 데이터 라인(160)의 일부분 및 부유 노드 연결 금속(3610)이 동시에 또는 순차적으로 형성될 수 있다. 도 36a 및 도 36b에 도시된 바와 같이, 온픽셀 저장 커패시터의 제 2 전극(1130), TFT의 제 3 전극(1120), 포토다이오드의 부유 노드 전극(1810), 및 부유 노드 연결 금속(3610)이 전기적으로 연결되어 부유 노드(140)를 구성할 수 있다.
픽셀(2900) 처리는, 기술 분야에 공지된 바와 같이, 부가의 증착 및 예칭(예컨대, 패시베이션, 평탄화, 반사 방지 코팅, 주변부 연결의 형성 등)을 계속할 수 있다. 유의할 점은, 앞서 논의된 공정 동안 또는 픽셀의 형성 후에, 주변부 연결이 형성될 수 있다는 것이다. 그에 부가하여, 기술 분야의 당업자라면 잘 알 것인 바와 같이, 캡슐화를 위해 그리고 형성된 촬상 어레이의 광학 성능을 향상시키기 위해, 무기 또는 유기 유전체의 부가의 층이 증착되고 패턴화될 수 있다. 촬상 어레이 패드 본딩을 위해, 도체의 부가의 층이 증착되고 패턴화될 수 있다.
예시적인 실시예에 따르면, (예컨대, 온픽셀 저장 커패시터 없는 센서 어레이 제조를 구현하는 실시예로부터 부가의 제조 단계 없이) 온픽셀 저장 커패시터의 하나 이상의 전극의 전극 면적이 픽셀 치수 또는 픽셀 피치의 제약조건을 넘어 초과할 수 있는 온픽셀 저장 커패시터의 부가에 의해 픽셀 전하 용량이 증가될 수 있다. 예를 들어, 온픽셀 저장 커패시터의 실시예는 TFT 공정(예컨대, BCE, BCP)과 병행하여; 따라서, 센서 어레이를 제조하는 동안 부가의 처리 단계를 필요로 함이 없이, 형성될 수 있다. 이와 같이, 본 개시 내용에 따른 픽셀의 실시예는, 추가의 마스크 또는 포토리소그라피 단계와 연관된 부가의 비용 없이 및/또는 부가의 처리 단계에 의해 야기되는 수율의 손실 없이, 픽셀 전하 용량을 증대시킬 수 있다. 게다가, 예시적인 픽셀 실시예에서, 온픽셀 저장 커패시터는 광전 변환 디바이스(PECD) 아래에 있고, PECD 상부의 바이어스 라인 배선이 감소되거나 제거될 수 있으며, 이는 픽셀의 채움 지수를 유지하거나 증가시킬 수 있다. 그에 부가하여, 본 개시 내용에 따른 예시적인 픽셀 실시예는 온픽셀 저장 커패시터에 대한 부가의 접지 배선 라인의 필요성을 감소시키거나 제거할 수 있으며, 이는 제조 신뢰성 및/또는 수율을 향상시킬 수 있다.
게다가, 부가의 물질층, 금속층, 반도체층, 반도체 디바이스 및/또는 전자 디바이스가 픽셀 반대쪽에 있는 기판의 측면 상에 또는 그 근방에 형성될 수 있다. 일부 실시예에서, 기술 분야의 당업자에게 공지된 바와 같이, 기판은 연성 기판을 포함할 수 있다. 이와 같이, 예를 들어, 연성 기판을 갖는 픽셀(700)이 사용될 수 있다. 게다가, 본 출원에 따른 픽셀 및/또는 촬상 디바이스의 실시예가 형성되어 있는 기판들이 서로 적층될 수 있다.
유의할 점은, 본 개시 내용이 범위가 도면에 예시된 실시예들로 제한되는 것으로 보아서는 안 된다는 것이다.
본 발명이 하나 이상의 구현예와 관련하여 예시되어 있지만, 첨부된 특허청구범위의 사상 및 범위를 벗어나지 않고 예시된 예들에 대해 변경 및/또는 수정이 행해질 수 있다. 예를 들어, 방사선 촬상 시스템에서 다양한 픽셀 실시예가 사용될 수 있다. 예시적인 방사선 촬상 시스템은 어레이, 구동 회로, 판독 회로, 및 인광체 스크린에 복수의 다양한 픽셀 실시예를 포함할 수 있다. 방사원이 또한 포함될 수 있다.
그에 부가하여, 본 발명의 특정의 특징이 몇개의 구현예 중 단지 하나와 관련하여 개시되어 있지만, 임의의 주어진 또는 특정의 기능을 위해 요망되고 유익할 수 있을 때, 이러한 특징이 다른 구현예의 하나 이상의 다른 특징과 결합될 수 있다. 게다가, 용어 "포함하는(including)", "포함한다", "가지는", "갖는다", "갖는", 또는 이들의 변형이 상세한 설명 및 특허청구범위에서 사용되는 한, 이러한 용어는 용어 "포함하는(comprising)"과 유사한 방식으로 포함적인 것으로 보아야 한다. 용어 "~중 적어도 하나"는 열거된 항목들 중 하나 이상이 선택될 수 있음을 의미하기 위해 사용된다.
게다가, 본 명세서에서의 논의 및 특허청구범위에서, 어떤 것이 다른 것 "상에" 있는 것과 같이 2개의 물질과 관련하여 사용되는 용어 "~ 상에"는 물질들 간의 적어도 어떤 접촉을 의미하는 반면, "~ 상부에"는 물질들이 근접해 있다는 것을 의미하지만, 어쩌면 하나 이상의 부가의 중간 물질이 있음으로써 접촉이 있을 수 있지만 꼭 그럴 필요는 없다. "~ 상에" 및 "~ 상부에" 어느 것도, 본 명세서에서 사용되는 바와 같이, 방향성을 암시하지 않는다. 용어 "컨포멀(conformal)"은 아래에 있는 물질의 각도가 컨포멀 물질에 의해 보존되는 코팅 물질을 기술한다. 용어 "약"은, 변경으로 인해 공정 또는 구조가 예시된 실시예에 부합하지 않게 되지 않는 한, 열거된 값이 얼마간 변경될 수 있음을 나타낸다. 또한, "예시적인"은 설명이 이상적임을 의미하는 것보다는 설명이 예로서 사용된다는 것을 나타낸다. 본 명세서에 개시된 본 발명의 상세 및 실시를 살펴봄으로써 본 발명의 다른 실시예들이 당업자에게는 명백할 것이다.
Claims (20)
- 픽셀(pixel)로서,
기판의 제 1 표면에 근접해 있는 스캔 라인(scan line);
상기 기판의 상기 제 1 표면과 광전 변환 요소의 제 1 단자 사이의 바이어스 라인(bias line);
상기 기판의 상기 제 1 표면에 근접해 있고, 상기 스캔 라인의 적어도 일부분과 정렬되는 스위칭 요소로서,
제 1 단자;
제 2 단자; 및
상기 스캔 라인에 전기적으로 결합되는 게이트 전극을 포함하되,
상기 스위칭 요소의 상기 제 1 단자 및 상기 스위칭 요소의 상기 제 2 단자가 상기 스캔 라인으로부터의 스캔 신호에 기초하여 전기적으로 결합되는 것인, 상기 스위칭 요소;
상기 기판의 상기 제 1 표면에 근접하여 형성되는 상기 광전 변환 요소로서,
상기 바이어스 라인에 전기적으로 결합되는 상기 광전 변환 요소의 제 1 단자; 및
상기 스위칭 요소의 상기 제 1 단자에 전기적으로 결합되는 상기 광전 변환 요소의 제 2 단자를 포함하는, 상기 광전 변환 요소; 및
상기 기판의 상기 제 1 표면에 근접해 있는 신호 저장 요소로서,
상기 바이어스 라인에 전기적으로 결합되는 상기 신호 저장 요소의 제 1 단자;
상기 스위칭 요소의 제 1 단자에 전기적으로 결합되고 상기 광전 변환 요소의 적어도 일부와 정렬되는 상기 신호 저장 요소의 제 2 단자; 및
상기 신호 저장 요소의 상기 제 1 단자 및 상기 신호 저장 요소의 상기 제 2 단자와 근접해 있는 유전체층을 포함하는, 상기 신호 저장 요소를 포함하고,
상기 스캔 라인, 상기 바이어스 라인, 상기 신호 저장 요소의 상기 제 1 단자 및 상기 게이트 전극은 상기 기판의 상기 제 1 표면에 근접해 있는 제 1 금속층에 형성되는
픽셀. - 제 1 항에 있어서,
상기 스캔 라인, 상기 바이어스 라인, 상기 광전 변환 요소 및 상기 스위칭 요소는 소정의 수의 금속층 및 적어도 하나의 유전체층에 형성되고, 상기 신호 저장 요소는 상기 소정의 수의 금속층 및 상기 적어도 하나의 유전체층에 형성되는 것인
픽셀. - 제 1 항에 있어서,
상기 바이어스 라인, 상기 신호 저장 요소의 상기 제 1 단자, 상기 스캔 라인 및 상기 게이트 전극은 제 1 금속층에 형성되고,
상기 스위칭 요소의 상기 제 2 단자, 데이터 라인, 상기 신호 저장 요소의 상기 제 2 단자 및 상기 스위칭 요소의 상기 제 1 단자는 제 2 금속층에 형성되는 것인
픽셀. - 제 1 항에 있어서,
부가의 물질층 또는 물질층들은 상기 기판의 제 2 표면에 근접하여 형성되고, 상기 신호 저장 요소의 상기 제 2 단자는 또한 상기 광전 변환 요소의 상기 제 2 단자이며, 상기 광전 변환 요소의 상기 제 1 단자와 상기 바이어스 라인은 동일한 금속층 상에 형성되는 것인
픽셀. - 제 1 항에 있어서,
상기 신호 저장 요소의 상기 유전체층은 상기 신호 저장 요소의 상기 제 2 단자와 상기 광전 변환 요소의 상기 제 1 단자 사이에 존재하고, 상기 광전 변환 요소의 상기 제 1 단자는 상기 신호 저장 요소의 상기 제 1 단자에 전기적으로 연결되며, 상기 전기적 연결은 상기 픽셀 내부 또는 외부에서의 직접 연결(direct connection)이고, 상기 신호 저장 요소의 단자들 중 하나 또는 둘 다는 개방된 개구(open aperture)를 가지는 것인
픽셀. - 제 1 항에 있어서,
상기 신호 저장 요소의 상기 유전체층은 다수의 물질층을 포함하고, 실리콘 질화물을 포함하며, 2개의 실리콘 질화물층을 포함하고, 상기 광전 변환 요소의 하나 이상의 단자는 광학적으로 투명하거나 반투명하며, 상기 광전 변환 요소의 일부분은 상기 스캔 라인의 일부분, 데이터 라인의 일부분, 전하 저장 요소의 제 1 단자의 일부분, 상기 전하 저장 요소의 제 2 단자의 일부분, 및 이들의 조합 중 적어도 하나에 근접해 있으며, 상기 바이어스 라인은 상기 스캔 라인보다 더 넓고, 상기 신호 저장 요소의 상기 단자들 중 하나의 단자의 면적은 상기 픽셀 피치의 제곱보다 크거나, 상기 신호 저장 요소의 상기 제 1 단자의 면적은 상기 신호 저장 요소의 상기 제 2 단자의 면적의 적어도 2배이며, 상기 신호 저장 요소의 상기 단자들 중 상기 하나의 단자는 2개의 개별 금속층을 포함하는 것인
픽셀. - 제 1 항에 있어서,
상기 바이어스 라인과 상기 광전 변환 요소 사이에 부가의 금속층을 추가로 포함하되,
상기 광전 변환 요소의 상기 제 1 단자는 음극이고 상기 광전 변환 요소의 상기 제 2 단자는 양극이거나, 상기 광전 변환 요소의 상기 제 1 단자는 양극이고 상기 광전 변환 요소의 상기 제 2 단자는 음극인 것인
픽셀. - 삭제
- 간접 촬상 픽셀 어레이(indirect imaging pixel array)를 포함하는 디지털 방사선 검출기(digital radiographic detector)를 형성하는 방법으로서,
상기 간접 촬상 픽셀 어레이용의 기판을 제공하는 단계;
상기 기판의 제 1 표면에 근접해 있는 제 1 금속층에 스캔 라인, 바이어스 라인 및 스위칭 요소의 제어 전극을 형성하는 단계;
상기 스캔 라인, 상기 스위칭 요소의 상기 제어 전극 및 상기 바이어스 라인 상에 제 1 절연성 유전체층을 형성하는 단계;
상기 제어 전극의 적어도 일부분 상에, 반도체층을 포함하는 아일랜드 영역(island area)을 형성하는 단계;
상기 기판의 상기 제 1 표면에 근접해 있는 제 2 금속층에 상기 스위칭 요소의 제 2 단자, 상기 스위칭 요소의 상기 제 2 단자에 연결된 데이터 라인, 상기 스위칭 요소의 제 1 단자, 및 상기 스위칭 요소의 상기 제 1 단자에 연결된 광전 변환 디바이스의 제 2 단자를 형성하는 단계;
상기 스위칭 요소의 상기 제 1 단자, 상기 데이터 라인 및 상기 스위칭 요소의 상기 제 2 단자 상에 제 2 절연성 유전체층을 형성하는 단계;
제 3 금속층에 상기 광전 변환 요소의 상기 제 2 단자 상의 광전 변환층 적층물(photoelectric conversion layer stack) 및 상기 광전 변환층 적층물 상의 상기 광전 변환 요소의 제 1 단자를 형성하는 단계; 및
상기 광전 변환 요소의 상기 제 1 단자를 상기 바이어스 라인에 전기적으로 연결시키는 단계를 포함하되,
상기 스위칭 요소의 상기 제 1 단자 및 상기 제 2 단자는 상기 스캔 라인으로부터의 스캔 신호에 기초하여 전기적으로 결합되고,
상기 광전 변환 디바이스의 상기 제 2 단자는 상기 제 2 절연성 유전체층에서 노출되어 있으며,
상기 스캔 라인을 형성하는 단계 내지 상기 전기적으로 연결시키는 단계는 상기 기판의 상기 제 1 표면에 근접해 있는 신호 저장 요소를 형성하고, 상기 신호 저장 요소는,
상기 바이어스 라인에 전기적으로 결합되는 제 1 단자;
상기 스위칭 요소의 상기 제 1 단자에 전기적으로 결합되는 제 2 단자; 및
상기 신호 저장 요소의 상기 제 1 단자 및 상기 제 2 단자에 근접해 있는 유전체층을 포함하는 것인
디지털 방사선 검출기의 형성 방법. - 제 9 항에 있어서,
상기 제 1 금속층, 상기 제 2 금속층, 상기 제 3 금속층 및 상기 제 1 절연성 유전체층은 상기 신호 저장 요소의 상기 제 1 단자, 상기 제 2 단자 및 상기 유전체층을 포함하고, 상기 신호 저장 요소의 하나의 단자의 면적은 픽셀의 면적보다 큰 것인
디지털 방사선 검출기의 형성 방법. - 삭제
- 삭제
- 삭제
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- 삭제
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- 삭제
- 삭제
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