KR20200078028A - 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 PIN 다이오드의 측부에 위치하는 반사 전극이 PIN 다이오드 상부로 직접 입사되지 않는 잉여 광을 PIN 다이오드로 반사시킴으로써, PIN 다이오드의 광 효율을 개선하고 포토 전류(Photo Current)를 증가시켜, 동적 범위(Dynamic Range)가 커지게 되는 바 더욱 선명한 영상의 디지털 엑스레이 검출기용 박막 트랜지스터 및 디지털 엑스레이 검출기를 제공할 수 있다.
또한 본 발명은 반사 전극의 형성을 위한 별도의 추가 마스크 공정이 필요하지 않아, 추가 공정 없이도 광 효율 개선이 가능하기 때문에 공정 효율성이 높은 디지털 엑스레이 검출기의 제조 방법을 제공할 수 있다.
또한 본 발명은 반사 전극의 형성을 위한 별도의 추가 마스크 공정이 필요하지 않아, 추가 공정 없이도 광 효율 개선이 가능하기 때문에 공정 효율성이 높은 디지털 엑스레이 검출기의 제조 방법을 제공할 수 있다.
Description
본 발명은 광 효율이 개선된 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법에 관한 것이다.
엑스레이(X-ray)는 단파장이기 때문에 피사체를 쉽게 투과할 수 있다. 엑스레이의 투과량은 피사체 내부의 밀도에 따라 결정된다. 따라서 피사체를 투과한 엑스레이의 투과량을 검출함으로써 피사체의 내부 구조를 관측할 수 있다.
의학용으로 사용되고 있는 엑스레이 검사방법 중 하나로 필름인화방식이 있다. 하지만 필름인화방식의 경우 필름 촬영 후 인화 과정을 거쳐야 결과물을 확인할 수 있기 때문에, 결과물을 확인하기까지 많은 시간이 소요된다. 특히 필름인화방식의 경우 인화된 필름의 보관 및 보존에 있어서 많은 어려움이 있다.
이에 따라 최근에는 박막 트랜지스터(Thin Film Transistor)를 이용한 디지털 엑스레이 검출기(Digital X-ray Detector; DXD)가 개발되어 의학용으로 많이 사용되고 있다.
디지털 엑스레이 검출기는 피사체를 투과한 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해 외부로 표시하는 장치를 말한다.
따라서 디지털 엑스레이 검출기는 별도의 필름과 인화지를 사용하지 않고도 피사체의 내부 구조를 표시할 수 있고, 엑스레이 촬영 즉시 실시간으로 결과를 확인할 수 있는 장점이 있다.
본 발명의 목적은 광 효율이 개선된 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기를 제공하는 것이다.
또한 본 발명의 목적은 동적 범위(Dynamic Range)가 큰 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기를 제공하는 것이다.
또한 본 발명의 목적은 별도의 추가 공정 없이 광 효율 개선이 가능한 디지털 엑스레이 검출기의 제조 방법을 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 디지털 엑스레이 검출기는 베이스 기판과, 베이스 기판 상에 있는 박막 트랜지스터와, 박막 트랜지스터와 연결된 PIN 다이오드와, PIN 다이오드를 덮는 보호층과, 보호층 상에 있고 PIN 다이오드와 연결된 바이어스 전극과, PIN 다이오드의 측부에 위치하는 보호층에 있는 반사 전극홀 및 반사 전극홀에 있는 반사 전극을 포함할 수 있다.
이 경우 반사 전극홀은 PIN 다이오드를 향하는 제1 경사면과 제1 경사면에 대향하는 제2 경사면을 포함하고, 반사 전극은 제1 경사면에 형성되어 PIN 다이오드로 직접 입사되지 않는 잉여 광을 PIN 다이오드로 반사시켜 광 효율을 개선할 수 있다.
반사 전극홀과 반사 전극은 게이트 라인을 따라 있도록 하되, 데이터 라인 및 바이어스 라인과는 중복되지 않도록 하여 기생 캐패시티의 발생을 최소화할 수 있다.
또한 본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법은, 베이스 기판 상에 박막 트랜지스터를 형성하는 단계, 박막 트랜지스터와 연결되도록 PIN 다이오드를 형성하는 단계, PIN 다이오드를 덮는 보호층을 형성하는 단계, PIN 다이오드의 상부에 위치하는 보호층 상에 바이어스 전극 컨택홀과 PIN 다이오드의 측부에 위치하는 보호층 상에 반사 전극홀을 동시에 형성하는 단계 및 바이어스 전극 컨택홀과 반사 전극홀에 각각 바이어스 전극과 반사 전극을 동시에 형성하는 단계를 포함할 수 있다.
바이어스 전극과 반사 전극은 동일한 층 상에 동시에 형성하기 때문에 반사 전극의 형성을 위한 별도의 추가 공정 없이도 광 효율 개선이 가능할 수 있다.
본 발명에 따르면 PIN 다이오드의 측부에 위치하는 반사 전극이 PIN 다이오드 상부로 직접 입사되지 않는 잉여 광을 PIN 다이오드로 반사시킴으로써, PIN 다이오드의 광 효율을 개선할 수 있다.
또한 본 발명에 따르면 반사 전극에 의해서 광 효율이 개선됨에 따라, 포토 전류(Photo Current)가 증가하기 때문에 동적 범위(Dynamic Range)가 커지게 되어 더욱 선명한 영상의 표현이 가능할 수 있다.
또한 본 발명에 따르면 반사 전극의 형성을 위한 별도의 추가 마스크 공정이 필요하지 않아, 추가 공정 없이도 광 효율 개선이 가능하기 때문에 공정 효율성이 높은 제조 방법을 제공할 수 있다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다.
도 2는 본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기의 일부 영역에 대한 평면도이다.
도 3은 본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기의 A-A' 영역에 대한 단면도이다.
도 4는 본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기의 B-B' 영역에 대한 단면도이다.
도 5a 내지 도 5b는 본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기의 일부 영역에 대한 제조 공정도이다.
도 2는 본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기의 일부 영역에 대한 평면도이다.
도 3은 본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기의 A-A' 영역에 대한 단면도이다.
도 4는 본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기의 B-B' 영역에 대한 단면도이다.
도 5a 내지 도 5b는 본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기의 일부 영역에 대한 제조 공정도이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서 구성요소의 "상부 (또는 하부)" 또는 구성요소의 "상 (또는 하)"에 임의의 구성이 배치된다는 것은, 임의의 구성이 상기 구성요소의 상면 (또는 하면)에 접하여 배치되는 것뿐만 아니라, 상기 구성요소와 상기 구성요소 상에 (또는 하에) 배치된 임의의 구성 사이에 다른 구성이 개재될 수 있음을 의미할 수 있다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.
이하에서는, 본 발명의 몇몇 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기를 설명하도록 한다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다. 디지털 엑스레이 검출기는 박막 트랜지스터 어레이(110), 게이트 구동부(120), 바이어스 공급부(130), 전원전압 공급부(140), 리드아웃 회로부(150) 및 타이밍 제어부(160)를 포함할 수 있다.
박막 트랜지스터 어레이(110)는 일 방향으로 배열된 복수의 게이트 라인들(Gate Line, GL)과 게이트 라인들(GL)과 직교하는 일 방향으로 배열된 복수의 데이터 라인들(Data Line, DL)에 의해 정의된 복수의 셀 영역을 포함할 수 있다. 셀 영역들은 매트릭스 형태로 배열되고, 각각의 셀 영역에는 광 감지 화소들(Pixel, P)이 형성될 수 있다. 박막 트랜지스터 어레이(110)는 엑스레이 소스(X-ray Source)로부터 방출된 엑스레이를 감지하고, 감지된 엑스레이를 광전 변환하여 전기적인 검출 신호로 출력할 수 있다.
각각의 광 감지 화소는 신틸레이터(Scintillator)에 의해 엑스레이로부터 변환된 가시광선 영역의 광을 전자 신호로 변환하여 출력하는 PIN 다이오드(PIN Diode)와, PIN 다이오드로부터 출력된 검출 신호를 리드아웃 회로부(150)에 전달하는 박막 트랜지스터(Thin Film Transistor, TFT)를 각각 포함할 수 있다. PIN 다이오드의 일측은 박막 트랜지스터와 연결되고 타측은 바이어스 라인(Bias Line, BL)에 연결될 수 있다.
박막 트랜지스터의 게이트 전극은 스캔 신호를 전달하는 게이트 라인(GL)에 연결되고, 소스/드레인 전극은 각각 PIN 다이오드와 PIN 다이오드로부터 출력된 검출 신호를 전달하는 데이터 라인(DL)에 연결될 수 있다. 바이어스 라인(BL)은 데이터 라인(DL)과 서로 평행하게 배열될 수 있다.
게이트 구동부(120)는 게이트 라인(GL)들을 통해 광 감지 화소들의 박막 트랜지스터에 게이트 신호들을 순차적으로 인가할 수 있다. 광 감지 화소들의 박막 트랜지스터들은 게이트 온 전압 레벨을 갖는 게이트 신호에 응답하여 턴-온(Turn-On) 될 수 있다.
바이어스 공급부(130)는 바이어스 라인들(BL)을 통해 광 감지 화소들에 구동 전압을 인가할 수 있다. 바이어스 공급부(130)는 PIN 다이오드에 리버스 바이어스(Reverse Bias) 또는 포워드 바이어스(Forward Bias)를 선택적으로 인가할 수 있다.
전원전압 공급부(140)는 전원전압 라인들(VL)을 통해 광 감지 화소들에 전원전압을 공급할 수 있다.
리드아웃 회로부(150)는 게이트 구동부의 게이트 신호에 응답하여 턴-온된 박막 트랜지스터로부터 전달되는 검출 신호를 리드아웃할 수 있다. 즉 PIN 다이오드로부터 출력된 검출 신호는 박막 트랜지스터와 데이터 라인(DL)을 통해 리드아웃 회로부(150)로 입력될 수 있다.
리드아웃 회로부(150)는 오프셋 이미지를 리드아웃하는 오프셋 리드아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드아웃 구간에 광 감지 화소들로부터 출력되는 검출신호를 리드아웃할 수 있다.
리드아웃 회로부(150)는 신호 검출부 및 멀티플렉서 등을 포함할 수 있다. 신호 검출부에는 데이터 라인들(DL)과 일대일 대응하는 복수의 증폭 회로부를 포함하고, 각 증폭 회로부는 증폭기, 커패시터 및 리셋 소자 등이 포함될 수 있다.
타이밍 제어부(160)는 개시신호 및 클럭신호 등을 생성하여 게이트 구동부(120)에 공급함으로써, 게이트 구동부(120)의 동작을 제어할 수 있다. 또한 타이밍 제어부(160)는 리드아웃 제어신호 및 리드아웃 클럭신호 등을 생성하여 리드아웃 회로부(150)에 공급함으로써, 리드아웃 회로부(150)의 동작을 제어할 수 있다.
도 2, 도 3 및 도 4는 본 발명의 실시예에 따른 디지털 엑스레이 검출기용 어레이 기판의 일부 영역에 대한 평면도 및 단면도이다.
베이스 기판(210)에는 일 방향으로 배열된 게이트 라인(223)들과 게이트 라인(223)에 직교하는 일 방향으로 배열된 데이터 라인(225)들이 교차하는 영역에 의해 형성되는 복수의 셀 영역이 정의될 수 있다. 화소(P)는 각각의 셀 영역에 대응되어, 복수의 화소(P)가 정의될 수 있다.
하나의 화소 당 각각의 박막 트랜지스터(220)와 PIN 다이오드(230)가 배치되게 되어, 어레이 기판(201)에는 복수의 박막 트랜지스터(220)와 PIN 다이오드(230)가 형성될 수 있다. 이하에서는 하나의 화소에 대응되는 박막 트랜지스터(220)와 PIN 다이오드(230)를 기준으로 설명을 하도록 하며, 특별한 설명이 없는 한 인접한 화소에도 동일하게 적용될 수 있다.
베이스 기판(210) 상에는 액티브층(221), 게이트 전극(223a), 액티브층(221)과 연결된 제1 전극(225a) 및 제2 전극(225b)을 포함하는 박막 트랜지스터(220)가 형성될 수 있다.
베이스 기판(210)과 박막 트랜지스터(220) 사이에는 실리콘 산화물(SiOx) 과 같은 무기물로 이루어진 버퍼층이 있을 수 있다.
액티브층(221)은 산화물(Oxide) 반도체 물질로 형성될 수 있으며, IGZO(InGaZnO)계 재료를 사용할 수 있다.
액티브층(221) 상에는 게이트 전극(223a)이 형성되고, 액티브층(221)과 게이트 전극(223a) 사이에는 게이트 절연층(222)이 형성되어, 액티브층(221)과 게이트 전극(223a)을 서로 절연시켜 줄 수 있다. 즉 게이트 절연층(222)상에는 액티브층(221)의 채널 영역에 대응되도록 게이트 라인(223)으로부터 연장된 게이트 전극(223a)이 형성될 수 있다. 게이트 전극(223a)은 도전성 물질로 된 단일층 또는 다중층으로 이루어질 수 있다.
게이트 전극(223a)은 게이트 라인(223)으로부터 연장되어 형성될 수 있으며, 게이트 라인(223)과 게이트 전극(223a)이 일치되어 게이트 라인(223)이 게이트 전극(223a)으로 사용될 수도 있다. 게이트 라인(223)과 게이트 전극(223a)은 동일층에 형성될 수 있다.
게이트 절연층(222)은 게이트 전극(223a)에 대응되도록 형성되며, 효과적인 절연을 위하여 게이트 전극(223a)과 동일하거나 더 넓은 면적을 갖도록 형성될 수 있다.
게이트 전극(223a)과 게이트 절연층(222)은 액티브층(221)의 중심부에 형성될 수 있다. 따라서 게이트 전극(223a)에 의해서 덮이지 않고 노출되는 액티브층(221)의 영역, 즉 채널 영역 이외의 액티브층(221)의 양 끝단에는 소스(Source) 영역과 드레인(Drain) 영역이 형성될 수 있다.
액티브층(221)의 소스 영역과 드레인 영역은 액티브층(221)이 도체화되어 형성될 수 있으며, 도체화 처리 방법은 건식 식각에 의한 방법, 수소 플라즈마 처리, 헬륨 플라즈마 처리 등과 같은 다양한 방법을 사용할 수 있다.
액티브층(221)의 소스 영역은 드레인 영역보다 PIN 다이오드(230)와 가까운 곳에 배치될 수 있지만, 이에 한정되는 것은 아니며 소스 영역과 드레인 영역의 위치는 서로 바뀔 수도 있다.
또한 액티브층(221)은 산화물 반도체 물질로 형성되는 것 이외에도 비정질 실리콘(a-Si, Amorphous Silicon)으로 형성될 수도 있는 것으로, 액티브층(221)의 형성 물질은 특별히 한정되지 않는다.
게이트 전극(223a) 상에는 베이스 기판(210)을 덮도록 무기물로 이루어진 제1 층간 절연층(224)이 형성될 수 있으며, 제1 층간 절연층(224) 상에는 제1 전극(225a)과 제2 전극(225b)이 형성될 수 있다.
제1 전극(225a)과 제2 전극(225b)은 게이트 전극(223a)을 사이에 둔 액티브층(221)의 양쪽에 각각 형성될 수 있다. 액티브층(221)과 제1 전극(225a) 및 제2 전극(225b)이 각각 겹쳐지는 영역에 대응하여, 제1 층간 절연층(224)에는 제1 컨택홀(224a)과 제2 컨택홀(224b)이 각각 형성될 수 있다.
구체적으로 액티브층(221)의 드레인 영역에 대응되도록 제1 컨택홀(224a)이 형성되고, 소스 영역에 대응되도록 제2 컨택홀(224b)이 형성될 수 있다. 이에 따라 제1 전극(225a)은 제1 컨택홀(224a)을 통해 액티브층(221)의 드레인 영역과 연결되며, 제2 전극(225b)은 제2 컨택홀(224b)을 통해 액티브층(221)의 소스 영역과 연결될 수 있다.
제1 전극(225a)과 제2 전극(225b)은 데이터 라인(225)으로부터 연장되어 형성될 수 있으며, 데이터 라인(225)과 동일한 층에 형성될 수 있다. 본 발명에서는 제1 전극(225a)은 드레인 전극이고, 제2 전극(225b)은 소스 전극이 될 수 있다.
박막 트랜지스터(220) 상에는 무기물로 이루어진 제2 층간 절연층(226)이 형성될 수 있다. 제2 층간 절연층(226)은 하부의 박막 트랜지스터(220), 특히 액티브층(221)을 보호하는 역할을 할 수 있다.
제2 층간 절연층(226) 상에는 PIN 다이오드(230)가 형성될 수 있다. PIN 다이오드(230)는 셀 영역에 배치될 수 있다. PIN 다이오드(230)는 박막 트랜지스터(220)와 연결되는 하부 전극(231), 하부 전극(231) 상에 있는 PIN층(232) 및 PIN층(232) 상에 있는 상부 전극(233)을 포함할 수 있다.
하부 전극(231)은 PIN 다이오드(230)에 있어서 화소 전극의 역할을 할 수 있다. 하부 전극(231)은 PIN 다이오드의 특성에 따라 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어질 수 있다.
하부 전극(231)은 제2 층간 절연층(226)에 있는 제3 컨택홀(226a)을 통해 박막 트랜지스터(220)의 제2 전극(225b)과 접촉하여 연결될 수 있다.
하부 전극(231) 상에는 신틸레이터(Scintillator)를 통해 엑스레이에서 변환된 가시광을 전기적인 신호로 변환하는 PIN층(232)이 형성될 수 있다. PIN층(232)은 N형의 불순물이 포함된 N(Negative)형 반도체층(232a), 불순물이 포함되지 않은 I(Intrinsic)형 반도체층(232b), P형의 불순물이 포함된 P(Positive)형 반도체층(232c)이 차례대로 적층되어 형성될 수 있다.
I형 반도체층(232b)은 N형 반도체층(232a) 및 P형 반도체층(232c)보다 상대적으로 두껍게 형성될 수 있다. PIN층(232)은 엑스레이 소스로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어지며, 예를 들어 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.
PIN층(232) 상에는 상부 전극(233)이 형성될 수 있다. 상부 전극(233)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어져 PIN 다이오드(230)의 필 팩터(Fill Factor)를 향상시킬 수 있다.
상부 전극(233) 상에는 보호층(235)이 형성될 수 있으며, 보호층(235)은 PIN 다이오드(230)를 포함한 박막 트랜지스터 어레이 기판(201) 전면을 덮도록 형성될 수 있다.
보호층(235)은 SiO2 또는 SiNx와 같은 무기물로 이루어질 수 있으며, PAC과 같은 유기물로 이루어질 수도 있다.
PIN 다이오드(230)의 상부 전극(233) 상에 있는 보호층(235)에는 상부 전극(233)의 일부가 노촐되는 바이어스 전극 컨택홀(235a)이 형성되어, 바이어스 전극 컨택홀(235a)을 통해서 PIN 다이오드(230)의 상부 전극(233)과 연결되는 바이어스 전극(243)이 형성될 수 있다.
바이어스 전극(243)은 바이어스 라인(241)으로부터 분기되어 연장되도록 형성될 수 있다.
PIN 다이오드(230)의 측부에 위치하는 보호층(235)에는 반사 전극홀(235b)이 형성될 수 있다. 반사 전극홀(235b)이 형성되는 보호층(235) 하부에는 제2 층간 절연층(226)이 있을 수 있으며, 일부 제2 층간 절연층(226)이 노출되도록 반사 전극홀(235b)이 형성될 수 있다.
반사 전극홀(235b)은 게이트 라인(223)상에 있는 게이트 전극(223a)의 상부를 지나도록 PIN 다이오드(230)의 일측부를 따라 형성될 수 있다.
반사 전극홀(235b)은 테이퍼(Taper)진 경사면을 갖게 되는데, 제1 경사면(245a)과 제1 경사면(245a)에 대향하는 제2 경사면(245b)을 포함할 수 있다.
제1 경사면(245a)은 PIN 다이오드(230)를 향하는 경사면으로 정의될 수 있다.
다만 본 발명에서는 일 실시예로 하나의 화소 영역에 대응되는 반사 전극홀(235b)과 PIN 다이오드(230)를 기준으로 제1 경사면(245a)이 PIN 다이오드(230)를 향하는 방향을 정의하였으나, 인접한 PIN 다이오드(230)를 기준으로 하는 경우에는 PIN 다이오드(230)를 향하는 방향이 바뀔 수 있기 때문에 제2 경사면(245b)이 PIN 다이오드(230)를 향하는 면이 될 수도 있다.
따라서 도 3과 같이 정의한 제1 경사면(245a)과 제2 경사면(245b)은 본 발명에 따른 하나의 실시예일뿐 그 위치가 고정된 것은 아니며, PIN 다이오드(230)의 기준이 달라지는 경우 제1 경사면(245a)과 제2 경사면(245b)의 위치가 바뀌도록 정의될 수 있다.
반사 전극홀(235b)에는 반사 전극(245)이 형성될 수 있다.
구체적으로 반사 전극(245)은 반사 전극홀(235b)의 제1 경사면(245a)에 대응되도록 형성될 수 있다.
즉 반사 전극(245)은 반사 전극홀(235b)의 제1 경사면(245a)에 형성되되, 제2 경사면(245b)에는 형성되지 않아 반사 전극(245)이 형성된 경사면이 PIN 다이오드(230)를 향하도록 형성되어 반사를 더욱 용이하게 할 수 있다.
반사 전극(245)은 바이어스 전극(243)과 동일한 공정에 의해서 동일한 층인 보호층(235) 상에 형성될 수 있다.
즉 바이어스 전극(243)은 바이어스 라인(241)으로부터 분기되어 형성된 전극이기 때문에, 반사 전극(245)은 바이어스 라인(241) 및 바이어스 전극(243)과 동일한 재질로 동시에 형성될 수 있다.
예를 들어 반사 전극(245)은 몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo)의 3중 금속층으로 형성될 수 있다.
이 중에서 알루미늄의 두께가 상대적으로 제일 두껍게 형성될 수 있으며, 알루미늄의 경우 전 파장 대에서 반사율이 90% 정도의 수준을 갖기 때문에 가시광을 반사하는데 더욱 적합할 수 있다.
반사 전극(245)은 PIN 다이오드(230)의 측부에 형성되어 PIN 다이오드(230)에 광을 반사시켜주는 역할을 위한 것으로, 전기적인 전극으로써 역할을 하는 것은 아니기 때문에 전기적으로 단선되도록 형성될 수 있다.
따라서 반사 전극(245)은 바이어스 라인(241) 및 바이어스 전극(243)과 동시에 형성되더라도, 서로 전기적으로 연결되지 않고 전기적으로 고립되도록 형성될 수 있다.
반사 전극(245)은 다음과 같이 디지털 엑스레이 검출기(200) 내에 형성되어 광 효율을 개선하는 역할을 할 수 있다.
고성능 디지털 엑스레이 검출기(200)는 어두운 영상과 관련된 다크 레벨(Dark Level)을 최대한 감소시키고 밝은 영상과 관련된 브라이트 레벨(Bright Level)을 최대한 증가시켜, 큰 동적 범위(Dynamic Range)를 갖는 것이 바람직하다.
큰 동적 범위를 갖는 디지털 엑스레이 검출기(200)는 계조 표현(Gray Scale)에 유리하기 때문에 더욱 선명한 영상을 제공할 수 있다.
다크 레벨은 PIN 다이오드(230)의 오프 전류(Off Current)에 의해서 결정되며, 브라이트 레벨은 PIN 다이오드(230)의 포토 전류(Photo Current)에 의해서 결정될 수 있다.
오프 전류는 PIN 다이오드(230)를 구동시키는 박막 트랜지스터(220)가 오프(off) 상태인 경우 PIN 다이오드(230)에 흐르는 전류로 정의되고, 포토 전류는 PIN 다이오드(230)를 구동시키는 박막 트랜지스터(220)가 온(on) 상태인 경우 PIN 다이오드(230)에 흐르는 전류로 정의될 수 있다.
PIN 다이오드(230)에 입사되는 광의 양이 많아질수록 포토 전류도 증가할 수 있다.
일반적으로 PIN 다이오드(230)는 상부 방향으로부터 입사되는 광을 흡수하여 PIN층(232)에서 전자 신호로 변환하게 된다.
구체적으로, 디지털 엑스레이 검출기(200)에 엑스레이가 조사되면 신틸레이터층(250)에서 엑스레이는 가시광으로 변환이 되고, 가시광은 PIN 다이오드(230)의 PIN층(232)에 흡수되어 I형 반도체층(232b)에서 전자 정공 쌍(Electron hole pair, EHP)을 형성함으로써 포토 전류가 흐르게 된다.
다만 PIN 다이오드(230)의 상부 방향으로부터 광이 입사되기 때문에, I형 반도체층(232b)에 도달하기 전에 PIN층(232)의 최상단에 있고 광 흡수율이 높은 P형 반도체층(232c)에 의해서 광 흡수가 많이 일어나게 된다.
특히 P형 반도체층(232c)에서는 전자 정공 쌍(EHP)가 거의 형성되지 않기 때문에, 광이 P형 반도체층(232c)에 의해서 흡수되는 경우 많은 양의 광 손실이 발생할 수 있다.
한편 디지털 엑스레이 검출기(200)는 PIN 다이오드(230)가 형성된 영역을 제외하고도 디지털 엑스레이 검출기(200) 전면에 엑스레이로부터 변환된 가시광이 조사되기 때문에, PIN 다이오드(230)에 직접 조사되지 않는 잉여 광들이 있을 수 있다.
따라서 본 발명은 이러한 잉여 광을 PIN 다이오드(230)로 입사시켜 광 효율을 증가시키기 위한 것이다.
이에 따라 PIN 다이오드(230)의 측부에 반사 전극(245)을 형성하여, PIN 다이오드(230)의 상부면으로 직접 조사되지 않는 잉여 광을 반사 전극(245)을 통해서 PIN 다이오드(230)의 측면으로 반사시켜 PIN 다이오드(230)의 광 흡수율을 증가시킬 수 있다.
특히 PIN 다이오드(230)의 측면으로 광을 반사시키는 경우 P형 반도체층(232x)을 통과하지 않고, I형 반도체층(232b)으로 직접 광이 입사될 수 있기 때문에 P형 반도체층(232c)에 의한 광 손실이 최소화되어 더욱 증가된 광 흡수율을 얻을 수 있다.
따라서 본 발명은 PIN 다이오드(230)의 적어도 일 측부를 따라 상부로부터의 가시광을 반사시킬 수 있는 반사 전극(245)을 형성함으로써, 최대한 많은 광이 잉여 광으로 소비되지 않고 PIN 다이오드(230)에 입사되어 포토 전류를 형성하는데 기여할 수 있도록 할 수 있다.
또한 이렇게 증가된 포토 전류에 의해서 디지털 엑스레이 검출기의 동적 범위가 커지기 때문에 더욱 선명한 영상을 제공할 수 있는 것이다.
베이스 기판(210)은 복수의 게이트 라인(223)과, 복수의 게이트 라인(223)과 교차하는 복수의 데이터 라인(225)에 의해서 복수의 화소 영역이 정의되며, 복수의 화소 영역 각각에 대응되도록 복수의 박막 트랜지스터(220)와 복수의 PIN 다이오드(230)가 형성될 수 있다.
반사 전극홀(235b)과 반사 전극(245)은 복수의 게이트 라인(223)을 따라 복수의 열로 형성되어, 최대한 많은 PIN 다이오드(230)들에 가시광을 반사시켜 광 효율을 개선시킬 수 있도록 할 수 있다.
또한 복수의 게이트 라인(223)을 따라 형성된 반사 전극(245)은 일 방향으로 형성되도록 하여 모든 PIN 다이오드(230)들에 가시광을 반사시킬 수 있도록 할 수 있다.
즉 반사 전극홀(235b)은 PIN 다이오드(230)를 향하는 제1 경사면(245a)과 제1 경사면(245a)에 대향하는 제2 경사면(245b)을 포함하는데, 각각의 게이트 라인(223)을 따라 형성된 반사 전극홀(235b)의 제1 경사면(245a)을 따라 반사 전극(245)들을 형성하여 반사 전극(245)들이 동일한 일 방향으로 형성되도록 함으로써 모든 PIN 다이오드(230)들에 가시광을 반사시킬 수 있도록 할 수 있다.
반사 전극홀(235b)과 반사 전극(245)은 게이트 라인(223)을 따라 형성되되, 게이트 라인(223)과 적어도 일부 영역이 중복되도록 형성될 수 있다.
즉 반사 전극홀(235b)과 반사 전극(245)은 데이터 라인(225) 및 바이어스 전극(243)으로부터 연장된 바이어스 라인(241)과는 서로 중복되지 않도록 형성되는 것이 바람직하다.
게이트 라인(223)의 경우 AC 전압이 항상 일정하게 고정되어 신호가 흐르기 때문에, 게이트 라인(223) 상에 반사 전극(245)과 같은 별도의 금속층이 형성된다고 하더라도 게이트 라인(223)에 인가되는 전압의 변동은 최소화될 수 있다.
따라서 게이트 라인(223) 상에 반사 전극홀(235b)이 형성되어 반사 전극(245)이 형성되어도 기생 캐패시터에 의한 영향이 최소화되는 바, 디지털 엑스레이 검출기(200)에 대한 안정성을 확보할 수 있다.
이에 반해 데이터 라인(225)에 반사 전극홀(235b)이 형성되어 반사 전극(245)이 형성되는 경우, 데이터 라인(225)은 리드 아웃(Read out)시 일정하지 않은 포토 전류가 나오기 때문에 기생 캐패시터가 형성될 수 있어, 디지털 엑스레이 검출기(200)에 안정성을 저해할 수 있다.
따라서 반사 전극홀(235b)과 반사 전극(245)은 데이터 라인(225)과 중복되지 않도록 형성되는 것이 바람직하며, 더욱 바람직하게는 일정 거리 이격되도록 형성될 수 있다.
아울러 반사 전극홀(235b)과 반사 전극(245)은 기생 캐패시터의 형성을 최소화하기 위하여 바이어스 라인(241)과도 중복되지 않도록 형성되는 것이 바람직하며, 더욱 바람직하게는 일정 거리 이격되도록 형성될 수 있다.
본 발명에 따른 어레이 기판(201) 상에는 PIN 다이오드(230)를 덮도록 신틸레이터층(Scintillator layer, 250)이 형성될 수 있다. 신틸레이터층(250)은 어레이 기판(201) 상에 직접 증착되어 형성될 수 있기 때문에, 어레이 기판(201) 상부면의 평탄화가 필요할 수 있다. 따라서 평탄화층을 형성하여 상부면을 평탄화시킴으로써, 신틸레이터의 증착에 의한 신틸레이터층(250)의 형성이 용이하게 될 수 있도록 해줄 수 있다.
본 발명에 따른 디지털 엑스레이 검출기(200)는 다음과 같이 작동한다.
디지털 엑스레이 검출기(200)에 조사된 엑스레이는 신틸레이터층(250)에서 가시광선 영역의 광으로 변환된다. 가시광선 영역의 광은 PIN 다이오드(230)의 PIN층(232)에서 전자 신호로 변환이 된다.
구체적으로는 PIN층(232)에 가시광선 영역의 광이 조사되면 I형 반도체층(232b)이 P형 반도체층(232c)과 N형 반도체층(232a)에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 된다. 그리고 광에 의해 생성되는 정공과 전자가 전기장에 의해 드리프트(Drift)되어 각각 P형 반도체층(232c)과 N형 반도체층(232a)에서 수집된다.
PIN 다이오드(230)는 가시광선 영역의 광을 전자 신호로 변환하여 박막 트랜지스터(220)에 전달하게 된다. 이렇게 전달된 전자 신호는 박막 트랜지스터(220)와 연결된 데이터 라인(225)을 거쳐서 영상 신호로 표시되게 된다.
본 발명의 실시예에 따른 엑스레이 검출기의 제조 방법은,
i) 베이스 기판(210) 상에 박막 트랜지스터(220)를 형성하는 단계, ii) 박막 트랜지스터(220)와 연결되도록 PIN 다이오드(230)를 형성하는 단계, iii) PIN 다이오드(230)를 덮는 보호층(235)을 형성하는 단계, PIN 다이오드(230)의 상부에 위치하는 보호층(235) 상에 바이어스 전극 컨택홀(235a)과 PIN 다이오드(230)의 측부에 위치하는 보호층(235) 상에 반사 전극홀(235b)을 동시에 형성하는 단계, 및 iv) 바이어스 전극 컨택홀(235a)과 반사 전극홀(235b)에 각각 바이어스 전극(243)과 반사 전극(245)을 동시에 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 엑스레이 검출기의 제조 방법은 마스크 공정을 기준으로 도 5a 내지 도 5j를 참조하여 자세히 설명하도록 한다.
이하에서 설명하는 각 층에 대한 패턴 형성 방법은 당업계에서 통상의 기술자가 실시하는 기술인, 증착(Deposition), 포토레지스트 도포(PR Coating), 노광(Exposure), 현상(Develop), 식각(Etch), 포토레지스트 박리(PR Strip)를 포함하는 포토리소그래피(Photoliyhography) 공정을 이용하는 바 이에 대한 자세한 설명은 생략한다. 예를 들어 증착의 경우 금속 재료일 경우에는 스퍼터링(Sputtering), 반도체나 절연막인 경우에는 플라즈마 화학증착(Plasma Enhanced Vapor Deposition; PECVD)와 같은 방법을 나누어서 사용할 수 있으며, 식각의 경우에도 재료에 따라 건식 식각 및 습식 식각을 선택하여 사용할 수 있는 것으로 당업계에서 통상의 기술자가 실시하는 기술을 적절히 적용한다.
먼저 도 5a와 같이 베이스 기판(210)상에 버퍼층(211)을 형성한다. 버퍼층(211)은 필요에 따라 선택적으로 형성하는 것으로 버퍼층(211)을 형성하지 않을 수도 있다.
그리고 도 5b와 같이 버퍼층(211) 상에는 박막 트랜지스터(220)의 액티브층(221)을 형성한다.
다음으로 도 5c와 같이 액티브층(221)의 채널 영역에 대응되도록 액티브층(221) 상에 게이트 전극(223a)과 게이트 절연층(222)을 패터닝하여 형성한다.
그리고 도 5d와 같이 액티브층(221) 및 게이트 전극(223a)을 포함한 베이스 기판(210) 전면을 덮도록 제1 층간 절연층(224)을 형성하고, 액티브층(221)의 양 끝단 상부의 일부 영역이 노출되도록 제1 컨택홀(224a)과 제2 컨택홀(224b)을 형성한다.
다음으로 도 5e와 같이 제1 컨택홀(224a)과 제2 컨택홀(224b)에 각각 제1 전극(225a)과 제2 전극(225b)을 형성하여, 박막 트랜지스터(220)를 형성한다.
그리고 도 5f와 같이 베이스 기판(210) 전면을 덮도록 제2 층간 절연층(226)을 형성하고, 제2 전극(225b)의 일부가 노출되도록 제2 컨택홀(224b) 상에 제3 컨택홀(226a)을 형성한다.
다음으로 도 5g와 같이 제3 컨택홀(226a)에 PIN 다이오드(230)의 하부 전극(231)인 화소 전극을 형성한다.
다음으로 도 5h와 같이 하부 전극(231) 상에 PIN층(232)과 상부 전극(233)을 형성하여 PIN 다이오드(230)를 형성하도록 한다.
그리고 도 5i와 같이 베이스 기판(210) 전면을 덮도록 보호층(235)을 형성하고, PIN 다이오드(230)의 상부 전극(233)의 일부 영역이 노출되는 바이어스 전극 컨택홀(235a)과 게이트 전극(223a) 상에 제2 층간 절연층(226)의 일부 영역이 노출되는 반사 전극홀(235b)을 각각 형성한다.
이를 통해 반사 전극홀(235b)에는 PIN 다이오드(230)를 향하는 제1 경사면(245a)과 제1 경사면(245a)에 대향하는 제2 경사면(245b)이 형성될 수 있다.
다음으로 도 5j와 같이 보호층(235)의 바이어스 전극 컨택홀(235a)을 통해 상부 전극(233)과 연결는 바이어스 전극(243)과, 반사 전극홀(235b)의 제1 경사면(245a)에 반사 전극(245)을 동일한 마스크를 이용한 패터닝 공정으로 동시에 형성하도록 한다.
이와 같이 본 발명의 경우 광 효율 개선을 위한 반사 전극을 바이어스 전극을 형성하는 공정을 이용하여 동시에 형성하기 때문에, 반사 전극을 형성하기 위한 추가적인 마스크를 이용한 패터닝 공정이 필요하지 않다.
따라서 본 발명에 따르면 별도의 마스크 공정의 추가 없이도 광 효율 개선이 가능한 바 공정 효율성을 극대화할 수 있는 효과가 있다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
110: 박막 트랜지스터 어레이
120: 게이트 구동부
130: 바이어스 공급부 140: 전원전압 공급부
150: 리드아웃 회로부 160: 타이밍 제어부
200: 디지털 엑스레이 검출기 201: 어레이 기판
210: 베이스 기판 211: 버퍼층
220: 박막 트랜지스터 221: 액티브층
222: 게이트 절연층 223: 게이트 라인
223a: 게이트 전극 224: 제1 층간 절연층
224a, 224b: 제1, 제2 컨택홀 225: 데이터 라인
225a, 225b: 제1, 제2 전극 226: 제2 층간 절연층
226a: 제3 컨택홀 230: PIN 다이오드
231: 하부 전극 232: PIN층
232a: N형 반도체층 232b: I형 반도체층
232c: P형 반도체층 233: 상부 전극
235: 보호층 235a: 바이어스 전극 컨택홀
235b: 반사 전극홀 241: 바이어스 라인
243: 바이어스 전극 245: 반사 전극
245a: 제1 경사면 245b: 제2 경사면
250: 신틸레이터층
130: 바이어스 공급부 140: 전원전압 공급부
150: 리드아웃 회로부 160: 타이밍 제어부
200: 디지털 엑스레이 검출기 201: 어레이 기판
210: 베이스 기판 211: 버퍼층
220: 박막 트랜지스터 221: 액티브층
222: 게이트 절연층 223: 게이트 라인
223a: 게이트 전극 224: 제1 층간 절연층
224a, 224b: 제1, 제2 컨택홀 225: 데이터 라인
225a, 225b: 제1, 제2 전극 226: 제2 층간 절연층
226a: 제3 컨택홀 230: PIN 다이오드
231: 하부 전극 232: PIN층
232a: N형 반도체층 232b: I형 반도체층
232c: P형 반도체층 233: 상부 전극
235: 보호층 235a: 바이어스 전극 컨택홀
235b: 반사 전극홀 241: 바이어스 라인
243: 바이어스 전극 245: 반사 전극
245a: 제1 경사면 245b: 제2 경사면
250: 신틸레이터층
Claims (15)
- 베이스 기판;
상기 베이스 기판 상에 있는 박막 트랜지스터;
상기 박막 트랜지스터와 연결된 PIN 다이오드;
상기 PIN 다이오드를 덮는 보호층;
상기 보호층 상에 있고, 상기 PIN 다이오드와 연결된 바이어스 전극;
상기 PIN 다이오드의 측부에 위치하는 상기 보호층에 있는 반사 전극홀; 및
상기 반사 전극홀에 있는 반사 전극; 을 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제1항에 있어서,
상기 반사 전극홀은 상기 PIN 다이오드를 향하는 제1 경사면과 상기 제1 경사면에 대향하는 제2 경사면을 포함하고,
상기 반사 전극은 상기 제1 경사면에 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제1항에 있어서,
상기 반사 전극홀은 상기 PIN 다이오드의 일측부를 따라 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제1항에 있어서,
상기 반사 전극은 상기 바이어스 전극과 동일한 층에 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제1항에 있어서,
상기 반사 전극은 전기적으로 단선된 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 복수의 게이트 라인과, 상기 복수의 게이트 라인과 교차하는 복수의 데이터 라인에 의해서 복수의 화소 영역이 정의되는 베이스 기판;
상기 베이스 기판 상에 있는 복수의 박막 트랜지스터; 및
상기 박막 트랜지스터와 연결되고, 각각의 상기 화소 영역에 있는 복수의 PIN 다이오드;
상기 PIN 다이오드를 덮는 보호층;
상기 보호층 상에 있고, 상기 PIN 다이오드와 연결된 바이어스 전극;
상기 게이트 라인 상에 위치하는 상기 보호층에 있는 반사 전극홀; 및
상기 반사 전극홀에 있는 반사 전극; 을 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제6항에 있어서,
상기 반사 전극홀과 상기 반사 전극은 상기 복수의 게이트 라인을 따라 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제7항에 있어서,
상기 반사 전극홀과 상기 반사 전극은 상기 게이트 라인과 적어도 일부 영역이 중복되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제6항에 있어서,
상기 반사 전극홀은 상기 PIN 다이오드를 향하는 제1 경사면과 상기 제1 경사면에 대향하는 제2 경사면을 포함하고,
상기 반사 전극은 상기 제1 경사면에 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제9항에 있어서,
상기 반사 전극은 상기 데이터 라인 및 상기 바이어스 전극으로부터 연장된 바이어스 라인과 중복되지 않는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제9항에 있어서,
복수의 상기 제1 경사면들은 동일한 방향으로 정렬된 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제6항에 있어서,
상기 반사 전극은 상기 바이어스 전극과 동일한 층에 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제6항에 있어서,
상기 반사 전극은 전기적으로 단선된 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제1항 내지 제13항 중 어느 한 항에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판; 및
상기 어레이 기판 상에 있는 신틸레이터(Scintillator)층을 포함하는 디지털 엑스레이 검출기. - 베이스 기판 상에 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터와 연결되도록 PIN 다이오드를 형성하는 단계;
상기 PIN 다이오드를 덮는 보호층을 형성하는 단계;
상기 PIN 다이오드의 상부에 위치하는 상기 보호층 상에 바이어스 전극 컨택홀과 상기 PIN 다이오드의 측부에 위치하는 상기 보호층 상에 반사 전극홀을 동시에 형성하는 단계; 및
상기 바이어스 전극 컨택홀과 상기 반사 전극홀에 각각 바이어스 전극과 반사 전극을 동시에 형성하는 단계; 를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180167535A KR102631600B1 (ko) | 2018-12-21 | 2018-12-21 | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180167535A KR102631600B1 (ko) | 2018-12-21 | 2018-12-21 | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200078028A true KR20200078028A (ko) | 2020-07-01 |
| KR102631600B1 KR102631600B1 (ko) | 2024-01-30 |
Family
ID=71602005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180167535A KR102631600B1 (ko) | 2018-12-21 | 2018-12-21 | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102631600B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114566510A (zh) * | 2020-11-27 | 2022-05-31 | 京东方科技集团股份有限公司 | 探测面板及其制备方法和平板探测器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140067560A (ko) * | 2012-11-27 | 2014-06-05 | 엘지디스플레이 주식회사 | 디지털 엑스레이 검출기용 박막트랜지스터 어레이 기판 |
| KR20160054102A (ko) * | 2014-11-05 | 2016-05-16 | 엘지디스플레이 주식회사 | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 |
-
2018
- 2018-12-21 KR KR1020180167535A patent/KR102631600B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140067560A (ko) * | 2012-11-27 | 2014-06-05 | 엘지디스플레이 주식회사 | 디지털 엑스레이 검출기용 박막트랜지스터 어레이 기판 |
| KR20160054102A (ko) * | 2014-11-05 | 2016-05-16 | 엘지디스플레이 주식회사 | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114566510A (zh) * | 2020-11-27 | 2022-05-31 | 京东方科技集团股份有限公司 | 探测面板及其制备方法和平板探测器 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102631600B1 (ko) | 2024-01-30 |
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