KR20160054102A - 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 - Google Patents

디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 Download PDF

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Abstract

본 발명은 박막 트랜지스터, 보호막, 반사전극 및 포토 다이오드를 포함한다. 박막 트랜지스터는 기판 상에 위치하고 산화물의 제1반도체층, 게이트전극, 제1전극 및 제2전극을 갖는 코플라나 구조로 구성된다. 보호막은 박막 트랜지스터를 덮는다. 반사전극은 보호막 상에 위치하고, 박막 트랜지스터의 채널영역에 대응되는 영역을 덮는다. 포토 다이오드는 보호막 상에 위치하고, 박막 트랜지스터의 제2전극에 연결된 하부전극, 하부전극 상에 위치하는 제2반도체층 및 제2반도체층 상에 위치하는 상부전극을 갖는다.

Description

디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판{thin film transistor array panel for digital X-ray detector}
본 발명은 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판에 관한 것이다.
엑스레이(X-Ray)는 단파장으로 피사체를 쉽게 투과할 수 있으며, 피사체 내부의 밀한 정도에 따라 엑스레이의 투과량이 결정된다. 즉, 피사체의 내부 상태는 피사체를 투과한 엑스레이의 투과량을 통해 간접적으로 관측될 수 있다.
엑스레이 검출기는 피사체를 투과한 엑스레이의 투과량을 검출하는 장치이다. 엑스레이 검출기는 엑스레이의 투과량을 검출하여, 피사체의 내부 상태를 디스플레이 장치를 통해 외부로 표시할 수 있다.
일반적으로, 엑스레이 검출기는 의료용 검사장치, 비파괴 검사장치 등으로 사용될 수 있다. 현재 엑스레이 검출기로서 필름을 사용하지 않는 디지털 방사선(Digital Radiography: 이하 DR) 방식을 이용하는 디지털 엑스레이 검출기가 널리 이용되고 있다.
디지털 엑스레이 검출기는 박막 트랜지스터 어레이 기판을 포함한다. 디지털 엑스레이 검출기용 박막트랜지스터 어레이는 엑스레이를 받아 가시광으로 전환하고 가시광을 다시 전기적인 신호로 변환하는 포토 다이오드(photo-diode, PIN 다이오드)와 포토 다이오드에서 전기적인 신호로 변환된 데이타를 출력하기 위한 박막 트랜지스터로 구성된다.
종래에는 디지털 엑스레이 검출기용 트랜지스터 어레이 기판 구현시, 아몰포스 실리콘(a-Si)을 기반으로 박막 트랜지스터를 구현한 방식이 제안된바 있었다. 그런데, 종래에 제안된 방식은 박막 트랜지스터의 오프 전류(Off Current) 및 전류 혼잡 문제(Current Crowding issue)로 인하여 소자의 특성 확보에 많은 어려움이 있었음은 물론 높은 기생용량 발생으로 인한 문제 등이 있어 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 기생용량(Cgs)의 발생 인자를 저감하여 소비전력 감소하고, 신호 검출 능력 향상과 더불어 전류 혼잡 문제(Current Crowding issue)를 개선하여 소자의 특성을 향상하는 것이다. 또한, 본 발명은 포토 다이오드의 반도체층 공정시 수소 영향성(산화물 박막 트랜지스터의 열화 가능성)을 저감하고 상부로부터 가시광선의 입사 경로를 차단하는 것이다.
상술한 과제 해결 수단으로 본 발명은 박막 트랜지스터, 보호막, 반사전극 및 포토 다이오드를 포함한다. 박막 트랜지스터는 기판 상에 위치하고 산화물의 제1반도체층, 게이트전극, 제1전극 및 제2전극을 갖는 코플라나 구조로 구성된다. 보호막은 박막 트랜지스터를 덮는다. 반사전극은 보호막 상에 위치하고, 박막 트랜지스터의 채널영역에 대응되는 영역을 덮는다. 포토 다이오드는 보호막 상에 위치하고, 박막 트랜지스터의 제2전극에 연결된 하부전극, 하부전극 상에 위치하는 제2반도체층 및 제2반도체층 상에 위치하는 상부전극을 갖는다.
반사전극은 하부전극으로부터 연장될 수 있다.
다른 측면에서 본 발명은 박막 트랜지스터, 제1보호막, 평탄화막, 제2보호막, 하부연결전극, 반사전극 및 포토 다이오드를 포함한다. 박막 트랜지스터는 기판 상에 위치하고 산화물의 제1반도체층, 게이트전극, 제1전극 및 제2전극을 갖는 코플라나 구조로 구성된다. 제1보호막은 박막 트랜지스터를 덮는다. 평탄화막은 제1보호막 상에 위치하고 표면을 평탄화한다. 제2보호막은 평탄화막 상에 위치한다. 하부연결전극은 제2보호막 상에 위치하고 박막 트랜지스터의 제1전극에 연결된다. 반사전극은 제2보호막 상에 위치하고 박막 트랜지스터의 채널영역에 대응되는 영역을 덮는다. 포토 다이오드는 제2보호막 상에 위치하고 박막 트랜지스터의 제2전극에 연결된 하부전극, 하부전극 상에 위치하는 제2반도체층 및 제2반도체층 상에 위치하는 상부전극을 갖는다.
또 다른 측면에서 본 발명은 포토 다이오드, 절연막 및 박막 트랜지스터를 포함한다. 포토 다이오드는 기판 상에 위치하는 하부전극, 하부전극 상에 위치하는 제2반도체층 및 제2반도체층 상에 위치하는 상부전극을 갖는다. 절연막은 포토 다이오드를 덮는다. 박막 트랜지스터는 절연막 상에 위치하고 산화물의 제1반도체층, 게이트전극, 제1전극 및 상부전극과 전기적으로 연결된 제2전극을 갖는 코플라나 구조로 구성된다.
절연막은 포토 다이오드를 덮고 표면을 평탄화하는 평탄화막과, 평탄화막 상에 위치하는 제1보호막을 더 포함할 수 있다.
본 발명은 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판을 제작 및 구현시 다음과 같은 효과가 있다. 본 발명은 코플라나(coplanar) 구조의 박막 트랜지스터를 기반으로 구현되므로 기생용량(Cgs)의 발생 인자를 저감(소비전력 감소)할 수 있다. 또한, 본 발명은 오프 전류(off current) 특성이 우수한 산화물(예: IGZO)로 박막 트랜지스터의 반도체층이 형성되므로 잡음 감소에 따른 신호 검출 능력 향상과 더불어 전류 혼잡 문제(Current Crowding issue)를 개선하여 소자의 특성을 향상할 수 있다. 또한, 본 발명은 수소 베리어(barrier) 및 광차단막(light shield) 역할을 수행할 수 있는 전극막을 형성하여 포토 다이오드의 반도체층 공정시 수소 영향성(산화물 박막 트랜지스터의 열화 가능성)을 저감하고 상부로부터 가시광선의 입사 경로를 차단할 수 있다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도.
도 2는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이에 형성된 광 감지 서브 픽셀의 회로 구성 예시도.
도 3은 본 발명의 제1실시예에 따른 광 감지 서브 픽셀의 평면 레이아웃 구성 예시도.
도 4는 본 발명의 제1실시예에 따라 도 3의 A1-A2, B1-B2 및 C1-C2 영역을 나타낸 단면도.
도 5 내지 도 7은 본 발명의 제1실시예에 따라 도 4의 광 감지 서브 픽셀에 대한 공정 흐름을 나타낸 단면도.
도 8은 본 발명의 제2실시예에 따른 광 감지 서브 픽셀의 평면 레이아웃 구성 예시도.
도 9는 본 발명의 제2실시예에 따라 도 8의 A1-A2 영역을 나타낸 단면도.
도 10은 본 발명의 제3실시예에 따라 광 감지 서브 픽셀을 나타낸 단면도.
도 11은 본 발명의 제4실시예에 따라 광 감지 서브 픽셀을 나타낸 단면도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
이하에서 설명되는 디지털 엑스레이 검출기(Digital X-ray Detector; DXD)는 엑스레이(X-Ray) 영상을 촬영하여 이를 전기신호로 변경해주는 장치이다. 특히, 이하에서 설명되는 디지털 엑스레이 검출기는 비직접 방식으로 구현된다. 비직접 방식의 디지털 엑스레이 검출기는 박막 트랜지스터 어레이 상에 신틸레이터 필름(Scintillator Film)이 위치한다. 신틸레이터 필름에 의해 가시광으로 변환된 빛은 포토 다이오드로 입사(또는 흡수)된다.
디지털 엑스레이 검출기는 종래 의료용 엑스레이 진단 장비에 사용되던 아날로그 엑스레이 필름(Analog type X-ray film)과 대비하여 진단속도 향상 및 데이터의 보관이 용이한 장점 등이 있다.
그런데, 종래에 제안된 방식은 박막 트랜지스터의 오프 전류(Off Current) 및 전류 혼잡 문제(Current Crowding issue)로 인하여 소자의 특성 확보에 많은 어려움이 있었음은 물론 높은 기생용량 발생으로 인한 문제 등이 있어 다음과 같은 구조를 제안한다.
<제1실시예>
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이고, 도 2는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이에 형성된 광 감지 서브 픽셀의 회로 구성 예시도이다.
도 1 및 도 2에 도시한 바와 같이, 디지털 엑스레이 검출기에는 박막 트랜지스터 어레이(110), 바이어스 공급부(140), 게이트 구동부(130), 리드아웃 회로부(160), 타이밍 제어부(170), 및 전원전압 공급부(150)가 포함된다.
박막 트랜지스터 어레이(110)는 에너지원으로부터 방출된 엑스레이를 감지하고, 감지된 신호를 광전 변환하여 전기적인 검출 신호로 출력한다. 박막 트랜지스터 어레이(110)에는 광 감지 서브 픽셀들(SP)이 형성된다. 광 감지 서브 픽셀들(SP)은 수평 방향으로 배열된 게이트 라인들(GL)과 게이트 라인들(GL)과 교차하도록 수직 방향으로 배열된 데이터 라인들(DL)에 의해 각각 셀 영역이 정의된다.
광 감지 서브 픽셀들(SP)에는 엑스레이를 감지하여 검출 신호, 예를 들어 광검출 전압을 출력하는 포토 다이오드(PIN)와, 게이트 신호에 응답하여 포토 다이오드(PIN)로부터 출력된 검출 신호를 전달하는 박막 트랜지스터(TFT)가 각각 포함된다.
포토 다이오드(PIN)는 에너지원으로부터 방출된 엑스레이를 감지하고, 감지된 신호를 검출 신호로써 출력한다. 포토 다이오드(PIN)는 광전 효과에 의해 입사된 광을 전기적인 검출 신호로 변환하는 소자로서, 예를 들면 PIN(P형 반도체층/진성(I) 반도체층/N형 반도체층이 적층된 구조)다이오드로 선택될 수 있다.
포토 다이오드(PIN)는 박막 트랜지스터(TFT)의 제2전극에 제1전극이 연결되고 바이어스 라인(BL)에 제2전극이 연결된다. 포토 다이오드(PIN)의 제1전극은 애노드전극이 되고 제2전극은 캐소드전극이 된다.
박막 트랜지스터(TFT)는 스캔 신호를 전달하는 게이트 라인(GL)에 게이트전극이 연결되고 검출 신호를 전달하는 데이터 라인(DL)에 제1전극이 연결되고 포토 다이오드(PIN)의 제1전극에 제2전극이 연결된다 박막 트랜지스터(TFT)의 제1전극과 제2전극은 트랜지스터의 타입에 따라 소오스전극과 드레인전극이 되거나 드레인전극과 소오스전극이 된다. 데이터 라인(DL)과 바이어스 라인(BL)은 셀과 셀 사이에 서로 평행하게 형성된다.
게이트 구동부(130)는 게이트 라인(GL)들을 통해 게이트 온 전압 레벨을 갖는 게이트 신호들을 순차적으로 출력한다. 게이트 구동부(130)는 리셋 라인들(RL)을 통해서도 게이트 온 전압 레벨을 갖는 리셋 신호들을 출력할 수 있다. 게이트 온 전압 레벨은 광 감지 서브 픽셀들(SP)의 박막 트랜지스터들을 턴-온(turn-on)할 수 있는 전압 레벨이다. 광 감지 서브 픽셀들(SP)의 박막 트랜지스터들은 게이트 신호 또는 리셋 신호에 응답하여 턴-온될수 있다.
게이트 구동부(130)는 집적회로(IC) 형태로 형성되어 박막 트랜지스터 어레이(110)나 이와 접속되는 외부기판 상에 실장되거나 박막 공정(Gate In Panel; GIP)을 통해서 박막 트랜지스터 어레이(110) 상에 형성될 수 있다.
바이어스 공급부(140)는 바이어스 라인들(BL)을 통해 구동전압을 출력한다. 바이어스 공급부(140)는 포토 다이오드(PIN)에 일정한 전압을 인가하거나 리버스 바이어스(reverse bias) 또는 포워드 바이어스(forward bias)를 선택적으로 인가할 수 있다.
전원전압 공급부(150)는 전원전압 라인들(VL)을 통해 광 감지 서브 픽셀들(SP)에 전원전압을 공급한다.
리드아웃 회로부(160)는 게이트 신호에 응답하여 턴-온된 박막 트랜지스터(TFT)로부터 출력되는 검출 신호를 리드아웃한다. 이로 인하여, 포토 다이오드(PIN)로부터 출력되는 검출 신호는 데이터 라인(DL)을 통해 리드아웃 회로부(160)로 입력된다.
리드아웃 회로부(160)는 오프셋 이미지를 리드아웃하는 오프셋 리드아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드아웃 구간에 광 감지 서브 픽셀들(SP)로부터 출력되는 검출신호를 리드아웃한다.
리드아웃 회로부(160)는 신호 검출부 및 멀티플렉서 등을 포함할 수 있다. 신호 검출부에는 데이터 라인들(DL)과 일대일 대응하는 복수의 증폭 회로부를 포함하고, 각 증폭 회로부는 증폭기, 커패시터 및 리셋 소자 등이 포함된다.
타이밍 제어부(180)는 게이트 구동부(130)의 동작을 제어하기 위하여, 개시신호(STV) 및 클럭신호(CPV) 등을 생성하여 게이트 구동부(130)에 공급한다. 타이밍 제어부(180)는 리드아웃 회로부(160)의 동작을 제어하기 위하여, 리드아웃 제어신호(ROC) 및 리드아웃 클럭신호(CLK) 등을 생성하여 리드아웃 회로부(160)에 공급한다.
도 3은 본 발명의 제1실시예에 따른 광 감지 서브 픽셀의 평면 레이아웃 구성 예시도이고, 도 4는 본 발명의 제1실시예에 따라 도 3의 A1-A2, B1-B2 및 C1-C2 영역을 나타낸 단면도이며, 도 5 내지 도 7은 본 발명의 제1실시예에 따라 도 4의 광 감지 서브 픽셀에 대한 공정 흐름을 나타낸 단면도이다.
도 3에 도시된 바와 같이, 광 감지 서브 픽셀은 데이터 라인(DL), 게이트 라인(GL) 및 바이어스 라인(BL)에 의해 정의된다. 광 감지 서브 픽셀에는 포토 다이오드(PIN)와 박막 트랜지스터(TFT)가 포함된다. 게이트 라인(GL)의 일측 끝단에는 게이트 패드부(GP)가 형성되고, 데이터 라인(DL)의 일측 끝단에는 데이터 패드부(DP)가 형성된다.
데이터 라인(DL)과 게이트 라인(GL)은 광 감지 서브 픽셀의 세로방향과 가로방향으로 배열되며 수직으로 교차하도록 형성된다. 바이어스 라인(BL)은 데이터 라인(DL)과 평행하도록 배열되되 일부 구간이 굴절되도록 형성된다. 그러나, 도 3에 도시된 광 감지 서브 픽셀의 평면 레이아웃은 하나의 예시일 뿐이므로, 본 발명의 제1실시예는 이에 한정되지 않는다.
도 4에 도시된 바와 같이, 박막 트랜지스터 어레이 기판(110a) 상에는 데이터 라인 영역(DLA), 박막 트랜지스터 영역(TFTA), 포토 다이오드 영역(PINA), 바이어스 라인 영역(BLA), 게이트 패드부 영역(GPA) 및 데이터 패드부 영역(DPA)이 정의된다. 박막 트랜지스터 어레이 기판(110a)은 비연성 기판(유리 등) 또는 연성 기판(플라스틱 등)으로 선택될 수 있다. 박막 트랜지스터 어레이 기판(110a)은 투명 기판 또는 불투명 고온 기판으로 선택될 수 있다.
데이터 라인 영역(DLA)에는 데이터 라인(DL)이 형성되고, 박막 트랜지스터 영역(TFTA)에는 박막 트랜지스터(TFT)가 형성되고, 포토 다이오드 영역(PINA)에는 포토 다이오드(PIN)가 형성되고, 바이어스 라인 영역(BLA)에는 바이어스 라인(BL)이 형성되고, 게이트 패드부 영역(GPA)에는 게이트 패드부(GP)가 형성되고 데이터 패드부 영역(DPA)에는 데이터 패드부(DP)가 형성된다.
이하, 도 5 내지 도 7을 참조하여 광 감지 서브 픽셀의 제조 공정을 설명하면 다음과 같다. 광 감지 서브 픽셀의 제조 공정은 버퍼층(111), 제1반도체층(112), 제1절연막(113a, 113b), 게이트금속층(114a, 114b), 제2절연막(115), 데이터금속층(116a, 116b, 116c, 116d), 제3절연막(117), 하부전극(118)과 반사전극(118R), 제2반도체층(119)과 상부전극(120), 제4절연막(121) 및 상부금속층(122a, 122b, 122c, 122d)을 형성하는 순서로 진행된다.
도 5에 도시된 바와 같이, 박막 트랜지스터 어레이 기판(110a) 상에는 버퍼층(111)이 형성된다. 버퍼층(111)은 박막 트랜지스터 어레이 기판(110a)에서 유출되는 알칼리 이온 등과 같은 불순물 등으로부터 후속 공정에서 형성되는 박막 트랜지스터 등을 보호하기 위해 형성할 수 있다. 버퍼층(111)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 형성될 수 있으며, 이는 생략될 수도 있다.
박막 트랜지스터 영역(TFTA)의 버퍼층(111) 상에는 제1반도체층(112)이 형성된다. 제1반도체층(112)은 IGZO(indium gallium zinc oxide)나 TiO2, ZnO, WO3, SnO2 등과 같은 산화물로 이루어진다.
박막 트랜지스터 영역(TFTA)의 제1반도체층(112)과 게이트 패드부 영역(GPA)의 버퍼층(111) 상에는 제1절연막(113a, 113b)이 형성된다. 제1절연막(113a, 113b)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제1절연막(113a, 113b)은 게이트절연막으로 정의될 수 있다. 제1절연막(113a, 113b)은 섬(island) 형태로 형성된다.
박막 트랜지스터 영역(TFTA) 및 게이트 패드부 영역(GPA)의 제1절연막(113a, 113b) 상에는 게이트금속층(114a, 114b)이 형성된다. 게이트금속층(114a, 114b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 박막 트랜지스터 영역(TFTA)의 게이트금속층(114a)은 게이트전극이 되고, 이는 게이트 라인(GL)과 동일하다. 게이트 패드부 영역(GPA)의 게이트금속층(114b)은 게이트 패드부 전극이 된다.
본 발명의 제1실시예는 탑 게이트 코플라나(Top gate coplanar) 구조의 박막 트랜지스터를 기반으로 디지털 엑스레이 검출기용 박막 트랜지스터 어레이가 구현되므로 기생용량(Cgs)의 발생 인자를 저감할 수 있다. 또한, 본 발명의 제1실시예는 오프 전류(off current) 특성이 우수한 산화물(예: IGZO)로 박막 트랜지스터의 반도체층이 형성되므로 전류 혼잡 문제(Current Crowding issue)를 개선 및 소자의 특성을 확보할 수 있다.
도 6에 도시된 바와 같이, 버퍼층(111) 상에는 제2절연막(115)이 형성된다. 제2절연막(115)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제2절연막(115)은 층간절연막으로 정의될 수 있다. 제2절연막(115)은 게이트금속층(114a, 114b)을 덮도록 형성된다. 제2절연막(115)은 제1반도체층(112)의 소오스영역, 드레인영역 그리고 게이트 패드부 영역(GPA)의 게이트금속층(114b)을 노출하는 콘택홀을 갖는다.
제2절연막(115) 상에는 데이터금속층(116a, 116b, 116c, 116d)이 형성된다. 데이터금속층(116a, 116b, 116c, 116d)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
데이터 라인 영역(DLA)의 데이터금속층(116a)은 박막 트랜지스터(TFT)의 제1전극이되고, 박막 트랜지스터 영역(TFTA)의 데이터금속층(116b)은 박막 트랜지스터(TFT)의 제2전극이 된다. 게이트 패드부 영역(GPA)의 데이터금속층(116c)은 게이트 패드부 전극이 되고, 데이터 패드부 영역(DPA)의 데이터금속층(116d)은 데이터 패드부 전극이 된다.
도 7에 도시된 바와 같이, 제2절연막(115) 상에는 제3절연막(117)이 형성된다. 제3절연막(117)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제3절연막(117)은 제1보호막으로 정의될 수 있다. 제3절연막(117)은 데이터금속층(116a, 116b, 116c, 116d)을 덮도록 형성된다. 제3절연막(117)은 데이터 라인 영역(DLA)의 데이터금속층(116a), 박막 트랜지스터 영역(TFTA)의 데이터금속층(116b), 게이트 패드부 영역(GPA)의 데이터금속층(116c) 및 데이터 패드부 영역(DPA)의 데이터금속층(116d)을 노출하는 콘택홀을 갖는다.
포토 다이오드 영역(PINA) 및 박막 트랜지스터 영역(TFTA)의 제3절연막(117) 상에는 하부전극(118)과 반사전극(118R)이 형성된다. 하부전극(118)은 박막 트랜지스터 영역(TFTA)의 데이터금속층(116b)과 전기적으로 연결된다. 하부전극(118)은 포토 다이오드(PIN)의 캐소드전극이 된다. 반사전극(118R)은 제1반도체층(112)의 채널영역(박막 트랜지스터의 제1전극과 제2전극 사이의 영역)에 대응되는 영역을 덮는다. 반사전극(118R)은 박막 트랜지스터(TFT)의 수소 영향성(산화물 박막 트랜지스터의 열화 가능성)을 막는 수소 베리어(barrier) 및 가시광선의 입사를 막는 광차단막(light shield) 역할을 한다.
하부전극(118)과 반사전극(118R)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 하부전극(118)과 반사전극(118R)은 동일한 금속에 의해 형성될 수 있다. 이 경우, 반사전극(118R)은 하부전극(118)으로부터 연장된 전극이 된다. 반사전극(118R)은 물리적 및 화학적 베리어 역할을 하므로, 앞서 나열된 재료들 중 광차단 특성이 우수한 것일수록 좋다.
포토 다이오드 영역(PINA)의 하부전극(118) 상에는 제2반도체층(119)이 형성된다. 제2반도체층(119)은 PIN(P형 반도체층/진성(I) 반도체층/N형 반도체층)이 적층된 구조로 형성된다.
포토 다이오드 영역(PINA)의 제2반도체층(119) 상에는 상부전극(120)이 형성된다. 상부전극(120)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide) 등의 투명한 산화물 전극으로 이루어질 수 있다. 상부전극(120)은 포토 다이오드(PIN)의 애노드전극이 된다.
제3절연막(117) 상에는 제4절연막(121)이 형성된다. 제4절연막(121)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제4절연막(121)은 제2보호막으로 정의될 수 있다. 제4절연막(121)은 박막 트랜지스터 영역(TFTA)의 반사전극(118R), 포토 다이오드 영역(PINA)의 상부전극(120)을 덮도록 형성된다.
제4절연막(121)은 데이터라인 영역(DLA)의 데이터금속층(116a), 바이어스 라인 영역(BLA)의 상부전극(120), 게이트 패드부 영역(GPA)의 데이터금속층(116c) 및 데이터 패드부 영역(DPA)의 데이터금속층(116d)을 노출하는 콘택홀을 갖는다.
데이터라인 영역(DLA), 바이어스 라인 영역(BLA), 게이트 패드부 영역(GPA) 및 데이터 패드부 영역(DPA)의 제4절연막(121) 상에는 상부금속층(122a, 122b, 122c, 122d)이 형성된다. 상부금속층(122a, 122b, 122c, 122d)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
데이터라인 영역(DLA)의 상부금속층(122a)은 데이터라인 영역(DLA)의 데이터금속층(116a)과 전기적으로 연결되고, 이는 데이터 라인(DL)이 된다. 바이어스 라인 영역(BLA)의 상부금속층(122b)은 포토 다이오드(PIN)의 상부전극(120)과 전기적으로 연결되고, 이는 바이어스 라인(BL)이 된다. 게이트 패드부 영역(GPA)의 상부금속층(122c)은 게이트 패드부(GP)가 되고, 데이터 패드부 영역(DPA)의 상부금속층(122d)은 데이터 패드부(DP)가 된다.
본 발명의 제1실시예는 위와 같이 수소 베리어(barrier) 및 광차단막(light shield) 역할을 수행할 수 있는 전극막을 형성하여 포토 다이오드의 반도체층 공정시 수소 영향성(산화물 박막 트랜지스터의 열화 가능성)을 저감하고 상부로부터 가시광선의 입사 경로를 차단할 수 있다.
이하, 본 발명의 다른 실시예에 대해 설명한다. 다만, 이하의 설명에서는 광 감지 서브 픽셀과 관련된 부분을 중점적으로 설명하고 패드부와 관련된 부분은 생략한다.
<제2실시예>
도 8은 본 발명의 제2실시예에 따른 광 감지 서브 픽셀의 평면 레이아웃 구성 예시도이고, 도 9는 본 발명의 제2실시예에 따라 도 8의 A1-A2 영역을 나타낸 단면도이다.
도 8에 도시된 바와 같이, 광 감지 서브 픽셀은 데이터 라인(DL), 게이트 라인(GL) 및 바이어스 라인(BL)에 의해 정의된다. 광 감지 서브 픽셀에는 포토 다이오드(PIN)와 박막 트랜지스터(TFT)가 포함된다. 게이트 라인(GL)의 일측 끝단에는 게이트 패드부(GP)가 형성되고, 데이터 라인(DL)의 일측 끝단에는 데이터 패드부(DP)가 형성된다.
데이터 라인(DL)과 게이트 라인(GL)은 광 감지 서브 픽셀의 세로방향과 가로방향으로 배열되며 수직으로 교차하도록 형성된다. 바이어스 라인(BL)은 데이터 라인(DL)과 평행하도록 형성된다. 그러나, 도 8에 도시된 광 감지 서브 픽셀의 평면 레이아웃은 하나의 예시일 뿐이므로, 본 발명의 제2실시예는 이에 한정되지 않는다.
도 9에 도시된 바와 같이, 박막 트랜지스터 어레이 기판(110a) 상에는 데이터 라인 영역(DLA), 박막 트랜지스터 영역(TFTA), 포토 다이오드 영역(PINA) 및 바이어스 라인 영역(BLA)이 정의된다.
박막 트랜지스터 어레이 기판(110a) 상에는 버퍼층(111)이 형성된다. 버퍼층(111)은 박막 트랜지스터 어레이 기판(110a)에서 유출되는 알칼리 이온 등과 같은 불순물 등으로부터 후속 공정에서 형성되는 박막 트랜지스터 등을 보호하기 위해 형성할 수 있다. 버퍼층(111)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 형성될 수 있으며, 이는 생략될 수도 있다.
박막 트랜지스터 영역(TFTA)의 버퍼층(111) 상에는 제1반도체층(112)이 형성된다. 제1반도체층(112)은 IGZO(indium gallium zinc oxide)나 TiO2, ZnO, WO3, SnO2 등과 같은 산화물로 이루어진다.
박막 트랜지스터 영역(TFTA)의 제1반도체층(112)과 게이트 패드부 영역(GPA)의 버퍼층(111) 상에는 제1절연막(113a, 113b)이 형성된다. 제1절연막(113a, 113b)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제1절연막(113a, 113b)은 게이트절연막으로 정의될 수 있다. 제1절연막(113a, 113b)은 섬(island) 형태로 형성된다.
박막 트랜지스터 영역(TFTA) 및 게이트 패드부 영역(GPA)의 제1절연막(113a, 113b) 상에는 게이트금속층(114a, 114b)이 형성된다. 게이트금속층(114a, 114b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 박막 트랜지스터 영역(TFTA)의 게이트금속층(114a)은 게이트전극이 되고, 이는 게이트 라인(GL)과 동일하다. 게이트 패드부 영역(GPA)의 게이트금속층(114b)은 게이트 패드부 전극이 된다.
본 발명의 제2실시예는 위와 같이 탑 게이트 코플라나(Top gate coplanar) 구조의 박막 트랜지스터를 기반으로 디지털 엑스레이 검출기용 박막 트랜지스터 어레이가 구현되므로 기생용량(Cgs)의 발생 인자를 저감할 수 있다. 또한, 본 발명의 제2실시예는 오프 전류(off current) 특성이 우수한 산화물(예: IGZO)로 박막 트랜지스터의 반도체층이 형성되므로 전류 혼잡 문제(Current Crowding issue)를 개선 및 소자의 특성을 확보할 수 있다.
버퍼층(111) 상에는 제2절연막(115)이 형성된다. 제2절연막(115)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제2절연막(115)은 층간절연막으로 정의될 수 있다. 제2절연막(115)은 게이트금속층(114a, 114b)을 덮도록 형성된다. 제2절연막(115)은 제1반도체층(112)의 소오스영역, 드레인영역 그리고 게이트 패드부 영역(GPA)의 게이트금속층(114b)을 노출하는 콘택홀을 갖는다.
제2절연막(115) 상에는 데이터금속층(116a, 116b)이 형성된다. 데이터금속층(116a, 116b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
데이터 라인 영역(DLA)의 데이터금속층(116a)은 박막 트랜지스터(TFT)의 제1전극이 되고, 박막 트랜지스터 영역(TFTA)의 데이터금속층(116b)은 박막 트랜지스터(TFT)의 제2전극이 된다.
제2절연막(115) 상에는 제3절연막(117)이 형성된다. 제3절연막(117)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제3절연막(1117)은 제1보호막으로 정의될 수 있다.
제3절연막(117) 상에는 표면을 평탄화하는 평탄화막(124)이 형성된다. 평탄화막(124)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기물로 이루어질 수 있다. 평탄화막(124)은 상부에 형성되는 포토 다이오드(PIN)의 하부전극(118) 등과 박막 트랜지스터(TFT) 그리고 이와 연결된 신호라인 간의 신호 간섭을 저감하기 위해 사용된다.
평탄화막(124) 상에는 제4절연막(125)이 형성된다. 제4절연막(125)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제4절연막(125)은 제2보호막으로 정의될 수 있다. 제4절연막(125)은 데이터 라인 영역(DLA)의 데이터금속층(116a)과 박막 트랜지스터 영역(TFTA)의 데이터금속층(116b)을 노출하는 콘택홀을 갖는다.
제4절연막(125) 상에는 하부연결전극(118a), 하부전극(118b) 및 반사전극(118R)이 형성된다. 하부연결전극(118a)은 데이터 라인 영역(DLA)의 데이터금속층(116a)과 전기적으로 연결된다. 하부전극(118b)은 박막 트랜지스터 영역(TFTA)의 데이터금속층(116b)과 전기적으로 연결된다. 하부전극(118b)은 포토 다이오드(PIN)의 캐소드전극이 된다. 반사전극(118R)은 제1반도체층(112)의 채널영역(박막 트랜지스터의 제1전극과 제2전극 사이의 영역)에 대응되는 영역을 덮는다. 반사전극(118R)은 박막 트랜지스터(TFT)의 수소 베리어(barrier) 및 광차단막(light shield) 역할을 한다.
하부연결전극(118a), 하부전극(118b) 및 반사전극(118R)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 하부전극(118b)과 반사전극(118R)은 동일한 금속에 의해 형성될 수 있다. 반사전극(118R)은 하부전극(118)으로부터 연장되거나 하부연결전극(118a)으로부터 연장된 전극이 된다.
포토 다이오드 영역(PINA)의 하부전극(118b) 상에는 제2반도체층(119)이 형성된다. 제2반도체층(119)은 PIN(P형 반도체층/진성(I) 반도체층/N형 반도체층)이 적층된 구조로 형성된다.
본 발명의 제2실시예는 평탄화막(124)의 사용으로 인하여, 포토 다이오드(PIN)의 제2반도체층(119) 형성시, 스핀코팅 공정 등을 이용한 박막 공정(저온증착 ~ 230℃)을 진행하는 것이 바람직하다.
포토 다이오드 영역(PINA)의 제2반도체층(119) 상에는 상부전극(120)이 형성된다. 상부전극(120)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide) 등의 투명한 산화물 전극으로 이루어질 수 있다. 상부전극(120)은 포토 다이오드(PIN)의 애노드전극이 된다.
제4절연막(125) 상에는 제5절연막(121)이 형성된다. 제5절연막(121)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제5절연막(121)은 제3보호막으로 정의될 수 있다. 제5절연막(121)은 하부연결전극(118a), 하부전극(118b), 반사전극(118R) 및 포토 다이오드 영역(PINA)의 상부전극(120)을 덮도록 형성된다. 제5절연막(121)은 데이터라인 영역(DLA)의 하부연결전극(118a) 및 바이어스 라인 영역(BLA)의 상부전극(120)을 노출하는 콘택홀을 갖는다.
데이터라인 영역(DLA) 및 바이어스 라인 영역(BLA)의 제5절연막(121) 상에는 상부금속층(122a, 122b)이 형성된다. 상부금속층(122a, 122b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
데이터라인 영역(DLA)의 상부금속층(122a)은 데이터라인 영역(DLA)의 하부연결전극(118a)과 전기적으로 연결된다. 바이어스 라인 영역(BLA)의 상부금속층(122b)은 포토 다이오드(PIN)의 상부전극(120)과 전기적으로 연결되고, 이는 바이어스 라인(BL)이 된다.
본 발명의 제2실시예는 위와 같이 수소 베리어(barrier) 및 광차단막(light shield) 역할을 수행할 수 있는 전극막을 형성하여 포토 다이오드의 반도체층 공정시 수소 영향성(산화물 박막 트랜지스터의 열화 가능성)을 저감하고 상부로부터 가시광선의 입사 경로를 차단할 수 있다. 또한, 본 발명의 제2실시예는 포토 다이오드(PIN)의 하부전극(118) 등과 박막 트랜지스터(TFT) 그리고 이와 연결된 신호라인 간의 신호 간섭을 저감할 수 있다.
이하, 본 발명의 또 다른 실시예에 대해 설명한다. 다만, 이하의 설명에서는 광 감지 서브 픽셀과 관련된 부분을 중점적으로 설명하고 패드부와 관련된 부분은 생략한다.
<제3실시예>
도 10은 본 발명의 제3실시예에 따라 광 감지 서브 픽셀을 나타낸 단면도이다.
도 10에 도시된 바와 같이, 박막 트랜지스터 어레이 기판(110a) 상에는 데이터 라인 영역(DLA), 박막 트랜지스터 영역(TFTA), 포토 다이오드 영역(PINA) 및 바이어스 라인 영역(BLA)이 정의된다.
박막 트랜지스터 어레이 기판(110a) 상에는 버퍼층(111)이 형성된다. 버퍼층(111)은 박막 트랜지스터 어레이 기판(110a)에서 유출되는 알칼리 이온 등과 같은 불순물 등으로부터 후속 공정에서 형성되는 박막 트랜지스터 등을 보호하기 위해 형성할 수 있다. 버퍼층(111)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 형성될 수 있으며, 이는 생략될 수도 있다.
포토 다이오드 영역(PINA)의 버퍼층(111) 상에는 하부전극(118)이 형성된다. 하부전극(118)은 포토 다이오드(PIN)의 캐소드전극 또는 애노드전극이 된다. 하부전극(118)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)와 같은 금속 전극이나 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide) 등의 투명한 산화물 전극으로 이루어질 수 있다.
포토 다이오드 영역(PINA)의 하부전극(118) 상에는 제2반도체층(119)이 형성된다. 제2반도체층(119)은 PIN(P형 반도체층/진성(I) 반도체층/N형 반도체층)이 적층된 구조로 형성된다.
포토 다이오드 영역(PINA)의 제2반도체층(119) 상에는 상부전극(120)이 형성된다. 상부전극(120)은 포토 다이오드(PIN)의 애노드전극 또는 캐소드전극이 된다. 상부전극(120)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide) 등의 투명한 산화물 전극이나 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)와 같은 금속 전극으로 이루어질 수 있다.
한편, 미도시되어 있으나, 바이어스 라인 영역(BLA)에는 포토 다이오드 영역(PINA)의 하부전극(118) 또는 상부전극(120)과 전기적으로 연결되는 바이어스 라인이 위치한다. 바이어스 라인은 하부전극(118) 또는 상부전극(120)과 동일한 층에 형성되거나 도 7 또는 도 8과 같이 최상부에 위치하는 절연막 상에 형성될 수도 있다.
버퍼층(111) 상에는 제1보호막(125)이 형성된다. 제1보호막(125)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제1보호막(125)은 포토 다이오드(PIN)의 상부전극(120)을 덮도록 형성된다.
박막 트랜지스터 영역(TFTA)의 제1보호막(125) 상에는 제1반도체층(112)이 형성된다. 제1반도체층(112)은 IGZO(indium gallium zinc oxide)나 TiO2, ZnO, WO3, SnO2 등과 같은 산화물로 이루어진다.
박막 트랜지스터 영역(TFTA)의 제1반도체층(112) 상에는 제1절연막(113a)이 형성된다. 제1절연막(113a)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제1절연막(113a)은 게이트절연막으로 정의될 수 있다. 제1절연막(113a)은 섬(island) 형태로 형성된다.
박막 트랜지스터 영역(TFTA)의 제1절연막(113a) 상에는 게이트금속층(114a)이 형성된다. 게이트금속층(114a)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 박막 트랜지스터 영역(TFTA)의 게이트금속층(114a)은 게이트전극이 된다.
본 발명은 위와 같이 탑 게이트 코플라나(Top gate coplanar) 구조의 박막 트랜지스터를 기반으로 디지털 엑스레이 검출기용 박막 트랜지스터 어레이가 구현되므로 기생용량(Cgs)의 발생 인자를 저감할 수 있다. 또한, 본 발명은 오프 전류(off current) 특성이 우수한 산화물(예: IGZO)로 박막 트랜지스터의 반도체층이 형성되므로 전류 혼잡 문제(Current Crowding issue)를 개선 및 소자의 특성을 확보할 수 있다.
제1보호막(125) 상에는 제2절연막(115)이 형성된다. 제2절연막(115)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제2절연막(115)은 층간절연막으로 정의될 수 있다. 제2절연막(115)은 게이트금속층(114a)을 덮도록 형성된다. 제2절연막(115)은 제1반도체층(112)의 소오스영역, 드레인영역 및 상부전극(120)을 노출하는 콘택홀을 갖는다.
한편, 제2절연막(115)은 제1절연막(113)과 유사 또는 동일한 높이를 가질 수 있다. 이 경우, 제2절연막(115)은 평탄화막으로 정의되고, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기물로 이루어질 수 있다. 제2절연막(115)이 평탄화막으로 사용되는 경우, 박막 트랜지스터(TFT)를 보호하면서도 어레이의 두께를 낮출 수 있게 된다.
제2절연막(115) 상에는 데이터금속층(116a, 116b)이 형성된다. 데이터금속층(116a, 116b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
데이터 라인 영역(DLA)의 데이터금속층(116a)은 박막 트랜지스터(TFT)의 제1전극이 되고, 박막 트랜지스터 영역(TFTA)의 데이터금속층(116b)은 박막 트랜지스터(TFT)의 제2전극이 된다. 박막 트랜지스터 영역(TFTA)의 데이터금속층(116b)은 포토 다이오드 영역(PINA)까지 연장되어 포토 다이오드(PIN)의 상부전극(120)과 전기적으로 연결된다.
제2절연막(115) 상에는 제2보호막(117)이 형성된다. 제2보호막(117)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제2보호막(117)은 데이터금속층(116a, 116b)을 덮도록 형성된다. 제3절연막(117)은 데이터 라인 영역(DLA)의 데이터금속층(116a)을 노출하는 콘택홀을 갖는다.
데이터 라인 영역(DLA)의 제2보호막(117) 상에는 상부금속층(122a)이 형성된다. 상부금속층(122a)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 상부금속층(122a)은 데이터라인 영역(DLA)의 데이터금속층(116a)과 전기적으로 연결되고, 이는 데이터 라인(DL)이 된다.
본 발명의 제3실시예는 포토 다이오드(PIN)가 먼저 형성되므로, 수소 영향성(산화물 박막 트랜지스터의 열화 가능성)을 저감할 수 있고 광차단막(light shield) 역할을 수행할 수 있는 전극막을 생략할 수 있다. 또한, 본 발명의 제3실시예는 포토 다이오드(PIN)가 먼저 형성되므로, 포토 다이오드(PIN)의 하부전극(118)이나 상부전극(120) 등과 박막 트랜지스터(TFT) 그리고 이와 연결된 신호라인 간의 신호 간섭을 저감할 수 있다. 또한, 본 발명의 제3실시예는 기판(110a)과 가까운 위치에 포토 다이오드(PIN)가 형성되므로 평탄도 및 균일도를 높일 수 있어 신호 검출 능력을 향상할 수 있다.
<제4실시예>
도 11은 본 발명의 제4실시예에 따라 광 감지 서브 픽셀을 나타낸 단면도이다.
도 11에 도시된 바와 같이, 박막 트랜지스터 어레이 기판(110a) 상에는 데이터 라인 영역(DLA), 박막 트랜지스터 영역(TFTA), 포토 다이오드 영역(PINA) 및 바이어스 라인 영역(BLA)이 정의된다.
박막 트랜지스터 어레이 기판(110a) 상에는 버퍼층(111)이 형성된다. 버퍼층(111)은 박막 트랜지스터 어레이 기판(110a)에서 유출되는 알칼리 이온 등과 같은 불순물 등으로부터 후속 공정에서 형성되는 박막 트랜지스터 등을 보호하기 위해 형성할 수 있다. 버퍼층(111)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 형성될 수 있으며, 이는 생략될 수도 있다.
포토 다이오드 영역(PINA)의 버퍼층(111) 상에는 하부전극(118)이 형성된다. 하부전극(118)은 포토 다이오드(PIN)의 캐소드전극 또는 애노드전극이 된다. 하부전극(118)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)와 같은 금속 전극이나 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide) 등의 투명한 산화물 전극으로 이루어질 수 있다.
포토 다이오드 영역(PINA)의 하부전극(118) 상에는 제2반도체층(119)이 형성된다. 제2반도체층(119)은 PIN(P형 반도체층/진성(I) 반도체층/N형 반도체층)이 적층된 구조로 형성된다.
포토 다이오드 영역(PINA)의 제2반도체층(119) 상에는 상부전극(120)이 형성된다. 상부전극(120)은 포토 다이오드(PIN)의 애노드전극 또는 캐소드전극이 된다. 상부전극(120)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide) 등의 투명한 산화물 전극이나 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)와 같은 금속 전극으로 이루어질 수 있다.
한편, 미도시되어 있으나, 바이어스 라인 영역(BLA)에는 포토 다이오드 영역(PINA)의 하부전극(118) 또는 상부전극(120)과 전기적으로 연결되는 바이어스 라인이 위치한다. 바이어스 라인은 하부전극(118) 또는 상부전극(120)과 동일한 층에 형성되거나 도 7 또는 도 8과 같이 최상부에 위치하는 절연막 상에 형성될 수도 있다.
버퍼층(111) 상에는 표면을 평탄화하는 평탄화막(124)이 형성된다. 평탄화막(124)은 포토 다이오드(PIN)의 상부전극(120) 및 버퍼층(111)을 덮도록 형성된다. 평탄화막(124)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기물로 이루어질 수 있다. 평탄화막(124)은 하부에 형성되는 포토 다이오드(PIN)의 상부전극(120) 등과 박막 트랜지스터(TFT) 그리고 이와 연결된 신호라인 간의 신호 간섭을 저감하기 위해 사용된다.
평탄화막(124) 상에는 제1보호막(125)이 형성된다. 제1보호막(125)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제1보호막(125)은 평탄화막(124)의 재료에 따라 생략될 수도 있다.
박막 트랜지스터 영역(TFTA)의 제1보호막(125) 상에는 제1반도체층(112)이 형성된다. 제1반도체층(112)은 IGZO(indium gallium zinc oxide)나 TiO2, ZnO, WO3, SnO2 등과 같은 산화물로 이루어진다.
박막 트랜지스터 영역(TFTA)의 제1반도체층(112) 상에는 제1절연막(113a)이 형성된다. 제1절연막(113a)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제1절연막(113a)은 게이트절연막으로 정의될 수 있다. 제1절연막(113a)은 섬(island) 형태로 형성된다.
박막 트랜지스터 영역(TFTA)의 제1절연막(113a) 상에는 게이트금속층(114a)이 형성된다. 게이트금속층(114a)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 박막 트랜지스터 영역(TFTA)의 게이트금속층(114a)은 게이트전극이 된다.
본 발명은 위와 같이 탑 게이트 코플라나(Top gate coplanar) 구조의 박막 트랜지스터를 기반으로 디지털 엑스레이 검출기용 박막 트랜지스터 어레이가 구현되므로 기생용량(Cgs)의 발생 인자를 저감할 수 있다. 또한, 본 발명은 오프 전류(off current) 특성이 우수한 산화물(예: IGZO)로 박막 트랜지스터의 반도체층이 형성되므로 전류 혼잡 문제(Current Crowding issue)를 개선 및 소자의 특성을 확보할 수 있다.
제1보호막(125) 상에는 제2절연막(115)이 형성된다. 제2절연막(115)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제2절연막(115)은 층간절연막으로 정의될 수 있다. 제2절연막(115)은 게이트금속층(114a)을 덮도록 형성된다. 제2절연막(115)은 제1반도체층(112)의 소오스영역, 드레인영역 및 상부전극(120)을 노출하는 콘택홀을 갖는다.
제2절연막(115) 상에는 데이터금속층(116a, 116b)이 형성된다. 데이터금속층(116a, 116b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
데이터 라인 영역(DLA)의 데이터금속층(116a)은 박막 트랜지스터(TFT)의 제1전극이 되고, 박막 트랜지스터 영역(TFTA)의 데이터금속층(116b)은 박막 트랜지스터(TFT)의 제2전극이 된다. 박막 트랜지스터 영역(TFTA)의 데이터금속층(116b)은 포토 다이오드 영역(PINA)까지 연장되어 포토 다이오드(PIN)의 상부전극(120)과 전기적으로 연결된다.
제2절연막(115) 상에는 제2보호막(117)이 형성된다. 제2보호막(117)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 제2보호막(117)은 데이터금속층(116a, 116b)을 덮도록 형성된다. 제2보호막(117)은 데이터 라인 영역(DLA)의 데이터금속층(116a)을 노출하는 콘택홀을 갖는다.
데이터 라인 영역(DLA)의 제2보호막(117) 상에는 상부금속층(122a)이 형성된다. 상부금속층(122a)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 상부금속층(122a)은 데이터라인 영역(DLA)의 데이터금속층(116a)과 전기적으로 연결되고, 이는 데이터 라인(DL)이 된다.
본 발명의 제4실시예는 포토 다이오드(PIN)가 먼저 형성되므로, 수소 영향성(산화물 박막 트랜지스터의 열화 가능성)을 저감할 수 있고 광차단막(light shield) 역할을 수행할 수 있는 전극막을 생략할 수 있다. 또한, 본 발명의 제4실시예는 포토 다이오드(PIN)가 먼저 형성되므로, 포토 다이오드(PIN)의 하부전극(118)이나 상부전극(120) 등과 박막 트랜지스터(TFT) 그리고 이와 연결된 신호라인 간의 신호 간섭을 저감할 수 있다. 또한, 본 발명의 제3실시예는 기판(110a)과 가까운 위치에 포토 다이오드(PIN)가 형성되므로 평탄도 및 균일도를 높일 수 있어 신호 검출 능력을 향상할 수 있다.
한편, 본 발명의 실시예들에서는 탑 게이트 인버티드 코플라나(Top gate inverted coplanar) 구조의 박막 트랜지스터를 일례로 하였지만, 이는 하나의 예시일뿐, 바탐 게이트 인버티드 코플라나 등의 구조로 구현될 수 있다.
이상, 본 발명은 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판을 제작 및 구현시 다음과 같은 효과가 있다. 본 발명은 코플라나(coplanar) 구조의 박막 트랜지스터를 기반으로 구현되므로 기생용량(Cgs)의 발생 인자를 저감(소비전력 감소)할 수 있다. 또한, 본 발명은 오프 전류(off current) 특성이 우수한 산화물(예: IGZO)로 박막 트랜지스터의 반도체층이 형성되므로 잡음 감소에 따른 신호 검출 능력 향상과 더불어 전류 혼잡 문제(Current Crowding issue)를 개선하여 소자의 특성을 향상할 수 있다. 또한, 본 발명은 수소 베리어(barrier) 및 광차단막(light shield) 역할을 수행할 수 있는 전극막을 형성하여 포토 다이오드의 반도체층 공정시 수소 영향성(산화물 박막 트랜지스터의 열화 가능성)을 저감하고 상부로부터 가시광선의 입사 경로를 차단할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
PIN: 포토 다이오드 TFT: 박막 트랜지스터
111: 버퍼층 112: 제1반도체층
113a, 113b: 제1절연막 114a, 114b: 게이트금속층
115: 제2절연막 116a, 116b, 116c, 116d: 데이터금속층
117: 제3절연막 118: 하부전극
118R: 반사전극 119: 제2반도체층
120: 상부전극 121: 제4절연막

Claims (5)

  1. 기판;
    상기 기판 상에 위치하고 산화물의 제1반도체층, 게이트전극, 제1전극 및 제2전극을 갖는 코플라나 구조의 박막 트랜지스터;
    상기 박막 트랜지스터를 덮는 보호막;
    상기 보호막 상에 위치하고, 상기 박막 트랜지스터의 채널영역에 대응되는 영역을 덮는 반사전극; 및
    상기 보호막 상에 위치하고, 상기 박막 트랜지스터의 제2전극에 연결된 하부전극, 상기 하부전극 상에 위치하는 제2반도체층 및 상기 제2반도체층 상에 위치하는 상부전극을 갖는 포토 다이오드를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 반사전극은
    상기 하부전극으로부터 연장된 것을 특징으로 하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  3. 기판;
    상기 기판 상에 위치하고 산화물의 제1반도체층, 게이트전극, 제1전극 및 제2전극을 갖는 코플라나 구조의 박막 트랜지스터;
    상기 박막 트랜지스터를 덮는 제1보호막;
    상기 제1보호막 상에 위치하고 표면을 평탄화하는 평탄화막;
    상기 평탄화막 상에 위치하는 제2보호막;
    상기 제2보호막 상에 위치하고 상기 박막 트랜지스터의 제1전극에 연결된 하부연결전극;
    상기 제2보호막 상에 위치하고 상기 박막 트랜지스터의 채널영역에 대응되는 영역을 덮는 반사전극; 및
    상기 제2보호막 상에 위치하고 상기 박막 트랜지스터의 제2전극에 연결된 하부전극, 상기 하부전극 상에 위치하는 제2반도체층 및 상기 제2반도체층 상에 위치하는 상부전극을 갖는 포토 다이오드를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  4. 기판;
    상기 기판 상에 위치하는 하부전극, 상기 하부전극 상에 위치하는 제2반도체층 및 상기 제2반도체층 상에 위치하는 상부전극을 갖는 포토 다이오드;
    상기 포토 다이오드를 덮는 절연막; 및
    상기 절연막 상에 위치하고 산화물의 제1반도체층, 게이트전극, 제1전극 및 상기 상부전극과 전기적으로 연결된 제2전극을 갖는 코플라나 구조의 박막 트랜지스터를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  5. 제4항에 있어서,
    상기 절연막은
    상기 포토 다이오드를 덮고 표면을 평탄화하는 평탄화막과,
    상기 평탄화막 상에 위치하는 제1보호막을 더 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
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