KR20210071569A - 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기 - Google Patents

디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기 Download PDF

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강문수
장동현
박시형
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Abstract

본 발명은 PIN 다이오드의 빛의 투과율 감소를 최소화하면서도 누설 전류의 발생을 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기를 제공한다.
본 발명에 따르면 PIN 다이오드의 진성 반도체층 상부에 불순물의 농도가 다른 p+형 반도체층과 p-형 반도체층을 형성하고, 하부에 불순물의 농도가 다른 n+형 반도체층과 n-형 반도체층을 형성함으로써, p-형 반도체층과 n-형 반도체층이 각각 정공과 전자의 이탈 방지를 최소화하는 역할을 함으로써 PIN 다이오드의 누설 전류 발생을 최소화할 수 있다.
또한 본 발명에 따르면 고농도의 불순물을 갖는 p+형 반도체층의 하부에 저농도의 불순물을 갖는 p-형 반도체층을 배치하고, n+형 반도체층의 상부에 저농도의 불순물을 갖는 n-형 반도체층을 배치함으로써, 고농도의 불순물에 의한 PIN 다이오드의 빛의 투과율 감소를 최소화할 수 있다.

Description

디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기{THIN FILM TRANSISTOR ARRAY SUBSTRATE FOR DIGITAL X-RAY DETECTOR AND THE DIGITAL X-RAY DETECTOR INCLUDING THE SAME}
본 발명은 PIN 다이오드의 누설 전류를 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기에 대한 것이다.
엑스레이(X-ray)는 단파장이기 때문에 피사체를 쉽게 투과할 수 있다. 엑스레이의 투과량은 피사체 내부의 밀도에 따라 결정된다. 따라서 피사체를 투과한 엑스레이의 투과량을 검출함으로써 피사체의 내부 구조를 관측할 수 있다.
의학용으로 사용되고 있는 엑스레이 검사방법 중 하나로 필름인화방식이 있다. 하지만 필름인화방식의 경우 필름 촬영 후 인화 과정을 거쳐야 결과물을 확인할 수 있기 때문에, 결과물을 확인하기까지 많은 시간이 소요된다. 특히 필름인화방식의 경우 인화된 필름의 보관 및 보존에 있어서 많은 어려움이 있다.
이에 따라 최근에는 박막 트랜지스터(Thin Film Transistor)를 이용한 디지털 엑스레이 검출기(Digital X-ray Detector; DXD)가 개발되어 의학용으로 많이 사용되고 있다.
디지털 엑스레이 검출기는 피사체를 투과한 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해 외부로 표시하는 장치를 말한다.
따라서 디지털 엑스레이 검출기는 별도의 필름과 인화지를 사용하지 않고도 피사체의 내부 구조를 표시할 수 있고, 엑스레이 촬영 즉시 실시간으로 결과를 확인할 수 있는 장점이 있다.
디지털 엑스레이 검출기는 디지털 엑스레이 검출 패널 내부의 전류를 탐지하여 영상으로 구현하는 방식으로, 빛에 반응하는 포토(Photo) PIN 다이오드를 사용한다.
이러한 디지털 엑스레이 검출기의 경우 사용자가 원하는 정확하고 선명한 이미지를 얻기 위해서는 엑스레이 영상에 발생되는 노이즈를 최소화해야 한다.
이러한 노이즈는 PIN 다이오드 상부에 역전압(Reverse Bias)을 인가한 후에 발생되는 누설 전류에 의해서 발생될 수 있는 바, PIN 다이오드에서 발생되는 누설 전류를 최소화할 필요성이 있다.
이에 본 발명의 발명자들은 PIN 다이오드에서 발생되는 누설 전류를 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기를 발명하였다.
본 발명의 목적은 PIN 다이오드의 누설 전류를 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기를 제공하는 것이다.
또한 본 발명의 목적은 PIN 다이오드에 입사되는 빛의 투과율 감소를 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기를 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 실시예에 따른 PIN 다이오드의 빛의 투과율 감소를 최소화하면서도 누설 전류의 발생을 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기가 제공된다.
본 발명의 일 실시예에 따르면 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기는 베이스 기판, 베이스 기판 상에 있는 구동 박막 트랜지스터 및 구동 박막 트랜지스터와 연결되고, 하부 전극, PIN 층 및 상부 전극을 포함하는 PIN 다이오드를 포함하고, PIN 층은 p+형 반도체층, p-형 반도체층, 진성 반도체층, n-형 반도체층 및 n+형 반도체층을 포함한다.
이 경우 p+형 반도체층과 p-형 반도체층은 p형 불순물이 포함되어 있고, p-형 반도체층은 p+형 반도체층보다 p형 불순물의 농도가 낮으며, p형 불순물은 3족 원소 중 적어도 하나를 포함할 수 있다
또한 n+형 반도체층과 n-형 반도체층은 n형 불순물이 포함되어 있고, n-형 반도체층은 n+형 반도체층보다 n형 불순물의 농도가 낮으며, n형 불순물은 5족 원소 중 적어도 하나를 포함할 수 있다.
또한 본 발명의 다른 일 실시예에 따르면 p+형 반도체층의 두께는 n+형 반도체층의 두께와 동일하고, p-형 반도체층의 두께는 n-형 반도체층의 두께와 동일하게 형성할 수 있다.
본 발명에 따르면 PIN 다이오드의 진성 반도체층 상부에 불순물의 농도가 다른 p+형 반도체층과 p-형 반도체층의 멀티 p형 반도체층을 형성하고, 하부에 불순물의 농도가 다른 n+형 반도체층과 n-형 반도체층의 멀티 n형 반도체층을 형성함으로써, p-형 반도체층과 n-형 반도체층이 각각 정공과 전자의 이탈 방지를 최소화하는 역할을 함으로써 PIN 다이오드의 누설 전류 발생을 최소화할 수 있다.
또한 본 발명에 따르면 고농도의 불순물을 갖는 p+형 반도체층의 하부에 저농도의 불순물을 갖는 p-형 반도체층을 배치하고, n+형 반도체층의 상부에 저농도의 불순물을 갖는 n-형 반도체층을 배치함으로써, 고농도의 불순물에 의한 PIN 다이오드의 빛의 투과율 감소를 최소화할 수 있다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기의 일부 영역에 대한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기의 일부 I-I' 영역에 대한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 PIN 다이오드에 대한 확대 단면도이다.
도 5a 내지 도 5c는 각각 비교예1, 비교예2 및 실시예에 대한 PIN 누설 전류를 측정한 것이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서 구성요소의 "상부 (또는 하부)" 또는 구성요소의 "상 (또는 하)"에 임의의 구성이 배치된다는 것은, 임의의 구성이 상기 구성요소의 상면 (또는 하면)에 접하여 배치되는 것뿐만 아니라, 상기 구성요소와 상기 구성요소 상에 (또는 하에) 배치된 임의의 구성 사이에 다른 구성이 개재될 수 있음을 의미할 수 있다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.
이하에서는, 본 발명의 몇몇 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기를 설명하도록 한다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다. 디지털 엑스레이 검출기는 박막 트랜지스터 어레이(110), 게이트 구동부(120), 바이어스 공급부(130), 리드아웃 회로부(140) 및 타이밍 제어부(150)를 포함할 수 있다.
박막 트랜지스터 어레이(110)는 일 방향으로 배열된 복수의 게이트 라인들(Gate Line, GL)과 게이트 라인들(GL)과 직교하도록 일 방향으로 배열된 복수의 데이터 라인들(Data Line, DL)에 의해 정의된 복수의 셀 영역을 포함할 수 있다.
셀 영역들은 매트릭스 형태로 배열되고, 각각의 셀 영역은 광 감지 화소들(Pixel, P)이 형성된 화소 영역을 포함할 수 있다. 박막 트랜지스터 어레이(110)는 엑스레이 소스(X-ray Source)로부터 방출된 엑스레이를 감지하고, 감지된 엑스레이를 광전 변환하여 전기적인 검출 신호로 출력할 수 있다.
각각의 광 감지 화소는 신틸레이터(Scintillator)에 의해 엑스레이로부터 변환된 가시광선 영역의 광을 전자 신호로 변환하여 출력하는 PIN 다이오드(PIN Diode)와, PIN 다이오드로부터 출력된 검출 신호를 리드아웃 회로부(140)에 전달하는 박막 트랜지스터(Thin Film Transistor, TFT)를 각각 포함할 수 있다. PIN 다이오드의 일측은 박막 트랜지스터와 연결되고 타측은 바이어스 라인(Bias Line, BL)에 연결될 수 있다.
박막 트랜지스터의 게이트 전극은 스캔 신호를 전달하는 게이트 라인(GL)에 연결되고, 소스/드레인 전극은 각각 PIN 다이오드와 PIN 다이오드로부터 출력된 검출 신호를 전달하는 데이터 라인(DL)에 연결될 수 있다. 바이어스 라인(BL)은 데이터 라인(DL)과 서로 평행하게 배열될 수 있다.
게이트 구동부(120)는 게이트 라인(GL)들을 통해 광 감지 화소들의 박막 트랜지스터에 게이트 신호들을 순차적으로 인가할 수 있다. 광 감지 화소들의 박막 트랜지스터들은 게이트 온 전압 레벨을 갖는 게이트 신호에 응답하여 턴-온(Turn-On) 될 수 있다.
바이어스 공급부(130)는 바이어스 라인들(BL)을 통해 광 감지 화소들에 구동 전압을 인가할 수 있다. 바이어스 공급부(130)는 PIN 다이오드에 리버스 바이어스(Reverse Bias) 또는 포워드 바이어스(Forward Bias)를 선택적으로 인가할 수 있다.
리드아웃 회로부(140)는 게이트 구동부의 게이트 신호에 응답하여 턴-온된 박막 트랜지스터로부터 전달되는 검출 신호를 리드아웃할 수 있다. 즉 PIN 다이오드로부터 출력된 검출 신호는 박막 트랜지스터와 데이터 라인(DL)을 통해 리드아웃 회로부(140)로 입력될 수 있다.
리드아웃 회로부(140)는 오프셋 이미지를 리드아웃하는 오프셋 리드아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드아웃 구간에 광 감지 화소들로부터 출력되는 검출신호를 리드아웃할 수 있다.
리드아웃 회로부(140)는 신호 검출부 및 멀티플렉서 등을 포함할 수 있다. 신호 검출부에는 데이터 라인들(DL)과 일대일 대응하는 복수의 증폭 회로부를 포함하고, 각 증폭 회로부는 증폭기, 커패시터 및 리셋 소자 등이 포함될 수 있다.
타이밍 제어부(150)는 개시신호 및 클럭신호 등을 생성하여 게이트 구동부(120)에 공급함으로써, 게이트 구동부(120)의 동작을 제어할 수 있다. 또한 타이밍 제어부(150)는 리드아웃 제어신호 및 리드아웃 클럭신호 등을 생성하여 리드아웃 회로부(140)에 공급함으로써, 리드아웃 회로부(140)의 동작을 제어할 수 있다.
이하에서는 도 2 내지 도 4를 참고하여 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기(200)에 대해서 자세히 설명하도록 한다.
먼저 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기(200)는 베이스 기판(210)을 포함한다.
베이스 기판(210)은 유리 재질의 기판을 사용할 수 있지만 이에 한정되는 것은 아니며, 플렉서블(Flexible) 디지털 엑스레이 검출기에 적용되는 경우 유연성 성질을 갖는 폴리이미드(Polyimide) 재질의 기판을 사용할 수도 있다.
베이스 기판(210)에는 서로 직교하도록 교차하는 복수의 게이트 라인(223)과 복수의 데이터 라인(225)에 의해서 복수의 셀 영역이 정의된다. 각각의 셀 영역에는 화소(P)가 대응됨으로써 복수의 화소 영역이 정의된다. 게이트 라인(223)과 데이터 라인(225)에 대응되는 영역은 화소 영역들 간의 경계 영역으로 정의될 수 있다.
하나의 화소 당 각각의 박막 트랜지스터(220)와 PIN 다이오드(230)가 대응되도록 배치되어, 복수의 화소 영역을 갖는 어레이 기판에는 복수의 박막 트랜지스터(220)와 복수의 PIN 다이오드(230)가 형성될 수 있다. 이하에서는 하나의 화소에 대응되는 박막 트랜지스터(220)와 PIN 다이오드(230)를 기준으로 설명을 하도록 하며, 특별한 설명이 없는 한 인접한 화소에도 동일하게 적용될 수 있다.
베이스 기판(210) 상에는 제1 전극(225a), 제2 전극(225b), 게이트 전극(223a) 및 액티브층(221)을 포함하는 박막 트랜지스터(220)가 형성된다.
베이스 기판(210)과 박막 트랜지스터(220) 사이에는 버퍼층(211)이 형성될 수 있다. 이 경우 버퍼층(211)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 무기물로 이루어질 수 있으며, 다층의 멀티 버퍼층으로 형성될 수도 있다.
베이스 기판(210) 상에는 액티브층(221)이 형성된다. 액티브층(221)은 IGZO(Indium Gallium Zinc Oxide)와 같은 산화물(Oxide) 반도체 물질로 형성될 수 있지만 이에 한정되는 것은 아니며, 저온 폴리 실리콘(Low Temperature Polycrystalline Silicon: LTPS)이나 비정질 실리콘(a-Si)으로 형성될 수도 있다.
액티브층(221)은 일 예로 채널 영역과 채널 영역을 사이에 둔 도체화 영역들을 포함할 수 있다. 구체적으로 도체화 영역들은 제1 전극(225a)과 직접 접촉하여 연결되는 제1 도체화 영역과 제2 전극(225b)과 직접 접촉하여 연결되는 제2 도체화 영역으로 나뉠 수 있다.
액티브층(221)의 도체화 영역들은 액티브층(221)의 양 끝단 영역이 도체화됨으로써 형성될 수 있으며, 도체화 처리 방법은 건식 식각에 의한 방법, 수소 플라즈마 처리, 헬륨 플라즈마 처리 등과 같은 다양한 방법들을 사용할 수 있다.
액티브층(221) 상에는 게이트 전극(223a)이 형성되고, 액티브층(221)과 게이트 전극(223a) 사이에는 게이트 절연층(222)이 형성되어, 액티브층(221)과 게이트 전극(223a)을 서로 절연시켜 줄 수 있다.
즉 게이트 절연층(222)상에는 액티브층(221)의 채널 영역에 대응되도록 게이트 전극(223a)이 형성될 수 있다. 게이트 전극(223a)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
게이트 전극(223a)은 게이트 라인(223)으로부터 연장되어 형성될 수 있으며, 게이트 라인(223)과 게이트 전극(223a)이 일치되어 게이트 전극(223a)은 게이트 라인(223) 내에 형성될 수도 있다. 이에 따라 게이트 라인(223)과 게이트 전극(223a)은 동일층에 형성될 수 있다.
무기물로 이루어진 게이트 절연층(222)은 게이트 전극(223a)에 대응되도록 형성되며, 효과적인 절연을 위하여 게이트 전극(223a)과 동일하거나 더 넓은 면적을 갖도록 형성될 수 있다.
게이트 전극(223a)과 게이트 절연층(222)은 액티브층(221)의 중심부에 대응되도록 형성될 수 있다. 이에 따라 게이트 전극(223a)에 의해서 덮이지 않고 노출되는 액티브층(221)의 영역, 즉 채널 영역 이외의 액티브층(221)의 양 끝단은 제1 도체화 영역과 제2 도체화 영역이 될 수 있다.
이 경우 제1 도체화 영역과 제2 도체화 영역은 각각 드레인(Drain) 영역과 소스(Source) 영역이 될 수 있다.
액티브층(221)의 소스 영역은 드레인 영역보다 PIN 다이오드(230)와 가까운 곳에 배치될 수 있지만, 이에 한정되는 것은 아니며 소스 영역과 드레인 영역의 위치는 서로 바뀔 수도 있다.
게이트 전극(223a) 상에는 베이스 기판(210)을 덮도록 무기물로 이루어진 층간 절연층(224)이 형성될 수 있으며, 층간 절연층(224) 상에는 제1 전극(225a)과 제2 전극(225b)이 형성될 수 있다.
제1 전극(225a)과 제2 전극(225b)은 게이트 전극(223a)을 사이에 둔 액티브층(221)의 양쪽에 각각 대응되도록 형성될 수 있다. 액티브층(221)과 제1 전극(225a) 및 제2 전극(225b)이 각각 겹쳐지는 영역에 대응하여, 층간 절연층(224)에는 제1 컨택홀(224a)과 제2 컨택홀(224b)이 각각 형성될 수 있다.
구체적으로 액티브층(221)의 드레인 영역에 대응되도록 제1 컨택홀(224a)이 형성되고, 소스 영역에 대응되도록 제2 컨택홀(224b)이 형성될 수 있다. 이에 따라 제1 전극(225a)은 제1 컨택홀(224a)을 통해 액티브층(221)의 드레인 영역과 연결되며, 제2 전극(225b)은 제2 컨택홀(224b)을 통해 액티브층(221)의 소스 영역과 연결될 수 있다.
이에 따라 드레인 영역에 연결되는 제1 전극(225a)은 드레인 전극이 되고, 소스 영역과 연결되는 제2 전극(225b)는 소스 전극이 될 수 있다.
제1 전극(225a)과 제2 전극(225b)은 데이터 라인(225)으로부터 연장되어 형성될 수 있으며, 데이터 라인(225)과 동일한 층에 형성될 수 있다.
데이터 라인(225)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어질 수 있지만 이에 한정되는 것은 아니다.
박막 트랜지스터(220) 상에는 제1 패시베이션층(226)이 베이스 기판 전면을 덮도록 형성될 수 있다. 제1 패시베이션층(226)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다. 제1 패시베이션층(226)은 하부의 박막 트랜지스터(220), 특히 액티브층(221)을 보호하는 역할을 할 수 있다.
제1 패시베이션층(226) 상에는 PIN 다이오드(230)가 형성되어 하부의 박막 트랜지스터(220)와 연결된다. PIN 다이오드(230)는 화소 영역에 배치될 수 있다.
PIN 다이오드(230)는 박막 트랜지스터(220)와 연결되는 하부 전극(231), 하부 전극(231) 상에 있는 PIN 층(232) 및 PIN 층(232) 상에 있는 상부 전극(233)을 포함할 수 있다.
하부 전극(231)은 PIN 다이오드(230)에 있어서 화소 전극의 역할을 할 수 있다. 하부 전극(231)은 PIN 다이오드(230)의 특성에 따라 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어질 수 있다.
하부 전극(231)은 제1 패시베이션층(226)의 컨택홀인 제3 컨택홀(226a)을 통해 박막 트랜지스터(220)의 제2 전극(225b)과 접촉하도록 연결되어, 박막 트랜지스터(220)는 PIN 다이오드(230)와 연결될 수 있다.
하부 전극(231) 상에는 신틸레이터(Scintillator)를 통해 엑스레이에서 변환된 가시광을 전기적인 신호로 변환하는 PIN 층(232)이 형성될 수 있다.
PIN 층(232)은 고농도의 n형 불순물 포함된 n+형 반도체층, 저농도의 n형 불순물이 포함된 n-형 반도체층, 진성(Intrinsic) 반도체층(232i), 저농도의 p형 불순물이 포함된 p-형 반도체층 및 고농도의 p형 불순물이 포함된 p+형 반도체층이 하부 전극(231)에서부터 차례대로 적층되어 형성될 수 있다.
진성 반도체층은 n+형 반도체층, n-형 반도체층, p-형 반도체층 및 p+형 반도체층보다 상대적으로 두껍게 형성될 수 있다. PIN 층(232)은 엑스레이 소스로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어지며, 예를 들어 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.
PIN 층(232) 상에는 상부 전극(233)이 형성될 수 있다. 상부 전극(233)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어져 PIN 다이오드(230)의 필 팩터(Fill Factor)를 향상시킬 수 있다.
PIN 다이오드(230) 상에는 제2 패시베이션층(235)이 형성될 수 있다. 제2 패시베이션층(235)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다. 제2 패시베이션층(235)은 PIN 다이오드(230)의 측면까지 모두 덮도록 형성되어 PIN 다이오드(230)의 측면을 수분이나 기타 이물질로부터 보호할 수 있다.
PIN 다이오드(230) 상의 제2 패시베이션층(235) 상에는 바이어스 전극(243)이 형성될 수 있다. 바이어스 전극(243)은 제2 패시베이션층(235)의 컨택홀인 제4 컨택홀(235a)을 통해서 PIN 다이오드(230)의 상부 전극(233)과 연결되어, PIN 다이오드(230)에 바이어스 전압을 인가해줄 수 있다.
바이어스 전극(243)은 데이터 라인(225)과 평행하게 배열된 바이어스 라인(241)으로부터 분기되어 형성될 수 있다.
이 경우 제2 패시베이션층(235)과 바이어스 전극(243) 사이에는 제1 평탄화층(237)이 형성되어 PIN 다이오드(230)를 포함한 베이스 기판(210) 전면을 덮도록 형성될 수 있다.
제1 평탄화층(237)은 PAC(Photo Acryl)과 같은 유기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
이 경우 제2 패시베이션층(235)의 제4 컨택홀(235a)에 대응되는 위치에 제1 평탄화층(237)에는 상부 전극(233)이 노출되도록 제5 컨택홀(237a)이 형성될 수 있으며, 바이어스 전극(243)은 제4 컨택홀(235a)과 제5 컨택홀(237a)을 통해서 상부 전극(233)과 전기적으로 연결될 수 있다.
바이어스 전극(243) 상에는 제2 평탄화층(245)이 베이스 기판(210) 전면을 덮도록 형성될 수 있다.
제2 평탄화층(245)은 PAC(Photo Acryl)과 같은 유기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
제2 평탄화층(245) 상에는 PIN 다이오드(230)를 덮도록 베이스 기판 상에 신틸레이터층(Scintillator layer, 250)이 형성될 수 있다.
구체적으로 신틸레이터층(250)은 박막 트랜지스터(220)와 PIN 다이오드(230) 상에 박막 트랜지스터(220)와 PIN 다이오드(230)를 덮도록 위치한다.
신틸레이터층(250)은 어레이 기판(201) 상에 직접 증착되어 형성될 수 있기 때문에, 신틸레이터층(250) 하부면의 평탄화가 필요할 수 있다. 따라서 제2 평탄화층(245)을 형성하여 신틸레이터층(250)의 하부면을 평탄화시킴으로써, 신틸레이터의 증착에 의한 신틸레이터층(250)의 형성이 용이하게 될 수 있도록 해줄 수 있다.
신틸레이터층(250)은 복수의 주상 결정상들을 갖도록 수직 방향으로 성장되어, 복수의 신틸레이터 주상 결정들이 나란히 배열되는 형태로 형성될 수 있지만 이에 한정되는 것은 아니다. 신틸레이터는 요오드화 세슘(CsI)과 같은 물질로 이루어질 수 있지만 이에 한정되는 것은 아니다.
본 발명에 따른 디지털 엑스레이 검출기(200)는 다음과 같이 작동한다.
디지털 엑스레이 검출기(200)에 조사된 엑스레이는 신틸레이터층(250)에서 가시광선 영역의 광으로 변환된다. 가시광선 영역의 광은 PIN 다이오드(230)의 PIN 층(232)에서 전자 신호로 변환이 된다.
구체적으로는 PIN 층(232)에 가시광선 영역의 광이 조사되면 진성 반도체층이 n형 반도체층과 p형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 된다. 그리고 광에 의해 생성되는 정공과 전자가 전기장에 의해 드리프트(Drift)되어 각각 p형 반도체층과 n형 반도체층에서 수집된다.
PIN 다이오드(230)는 가시광선 영역의 광을 전자 신호로 변환하여 박막 트랜지스터(220)에 전달하게 된다. 이렇게 전달된 전자 신호는 박막 트랜지스터(220)와 연결된 데이터 라인(225)을 거쳐서 영상 신호로 표시되게 된다.
이하에서는 도 4를 참조하여, 본 발명의 일 실시예에 따른 PIN 다이오드(230)에 대해서 더욱 구체적으로 설명하도록 한다.
본 발명의 일 실시예에 따른 PIN 다이오드는 하부 전극, PIN 층 및 상부 전극을 포함하되, PIN 층은 p+형 반도체층, p-형 반도체층, 진성 반도체층, n-형 반도체층 및 n+형 반도체층을 포함한다.
구체적으로 PIN 층은 하부 전극을 기준으로 n+형 반도체층, n-형 반도체층, 진성 반도체층, p-형 반도체층 및 p+형 반도체층이 차례대로 적층되어 형성된다.
p+형 반도체층과 p-형 반도체층은 p형 불순물이 포함되어 있는 층으로, 붕소(B)와 같은 3족 원소 중 적어도 하나를 포함하는 p형 불순물을 도핑(doping)하여 형성할 수 있다.
p+형 반도체층은 고농도의 p형 불순물이 도핑된 층이고, p-형 반도체층은 저농도의 p형 불순물이 도핑된 층으로, p-형 반도체층은 p+형 반도체층보다 p형 불순물의 농도가 낮게 도핑된다.
이 경우 p-형 반도체층은 p+형 반도체층 대비 1/20 ∼ 1/10의 p형 불순물을 포함할 수 있다.
n+형 반도체층과 n-형 반도체층은 n형 불순물이 포함되어 있는 층으로, 인(P), 비소(As), 안티몬(Sb)와 같은 5족 원소 중 적어도 하나를 포함하는 n형 불순물을 도핑(doping)하여 형성할 수 있다.
n+형 반도체층은 고농도의 n형 불순물이 도핑된 층이고, n-형 반도체층은 저농도의 n형 불순물이 도핑된 층으로, n-형 반도체층은 n+형 반도체층보다 n형 불순물의 농도가 낮게 도핑된다.
이 경우 n-형 반도체층은 n+형 반도체층 대비 1/10 ∼ 1/5의 n형 불순물을 포함할 수 있다.
즉 본원발명은 PIN 다이오드의 PIN 층에 있어서, 진성 반도체층을 기준으로 상부에는 p-형 반도체층과 p+형 반도체층, 하부에는 n-형 반도체층과 n+형 반도체층을 형성하는 것과 같이, 진성 반도체층 상부와 하부에 각각 멀티-도핑층을 형성함으로써 PIN 다이오드의 누설 전류(Leakage current)를 최소화 할 수 있으며, 이와 관련하여서는 구체적으로 다음과 같이 설명될 수 있다.
PIN 다이오드에 빛이 인가되지 않고 역전압(Reverse Bias)의 바이어스(Bias) 전압이 인가되는 오프(Off) 상태에서는, 원칙적으로 PIN 다이오드 내에 전자와 정공쌍이 형성되지 않아 전류가 흐르지 않아야 한다.
PIN 다이오드의 진성 반도체층은 전자와 정공쌍이 만나는 영역으로, 인가되는 전압에 따라서 콘덴서 또는 가변 저항으로 역할을 한다.
디지털 엑스레이 검출기는 빛을 흡수하는 PIN 다이오드에 빛이 인가되면 인가되는 빛에 비례하여 전류가 형성되어 동작하기 때문에, 오프 상태에서 낮은 전류 상태를 유지하는 것은 디지털 엑스레이 검출기의 특성에 매우 중요한 요소중의 하나이다.
한편 PIN 다이오드는 최소 수십 나노미터(nm)의 두께를 가질 정도로 얇은 박막으로 형성될 수 있기 때문에 역전압을 인가한다고 하더라도 여러가지 이유에 의해서 누설 전류가 발생될 수 있다.
예를 들어, 패시베이션층과 직접적으로 접촉하는 PIN 다이오드의 측면을 따라서 누설 전류가 발생될 수 있으며, 진성 반도체층 내부에 있는 불순물에 의해서도 누설 전류가 발생될 수 있다.
특히 디지털 엑스레이 검출기는 펨토암페어(fA) 단위의 수치로 조절을 해야 하는 만큼 누설 전류에 매우 민감하기 때문에, 누설 전류를 최소화하는 것은 매우 중요하다.
이에 따라 본 발명은 진성 반도체층 상부에 하나의 p형 반도체층만을 형성하는 것이 아니라, 불순물의 농도가 다른 p+형 반도체층과 p-형 반도체층의 멀티 p형 반도체층을 형성하고, 하부에 하나의 n형 반도체층만을 형성하는 것이 아니라, 불순물의 농도가 다른 n+형 반도체층과 n-형 반도체층의 멀티 n형 반도체층을 형성함으로써 각각 누설되는 정공, 전자들의 이탈을 막아 누설 전류의 발생을 최소화할 수 있다.
PIN 다이오드에 역전압이 인가되는 경우 진성 반도체층의 상부에 있는 p형 반도체층과 하부에 있는 n형 반도체층에는 각각 정공과 전자들이 쌓이게 되어, 진성 반도체층은 공핍(depletion) 상태가 된다.
이 때 p형 반도체층에 있는 정공과 n형 반도체층에 있는 전자가 이탈되는 경우 누설 전류가 발생될 수 있다.
하지만 본 발명의 경우 p+형 반도체층과 p-형 반도체층의 멀티 p형 반도체층을 갖기 때문에, p+형 반도체층에서 이탈되는 정공이 있다고 하더라도 p-형 반도체층에 형성된 전기장으로 인하여 더 이상 하부로 이탈되지 못하고 p-형 반도체층에 갇히게 된다.
이와 마찬가지로 n+형 반도체층과 n-형 반도체층의 멀티 n형 반도체층을 갖기 때문에, n+형 반도체층에서 이탈되는 전자가 있다고 하더라도 n-형 반도체층에 형성된 전기장으로 인하여 더 이상 상부로 이탈되지 못하고 n-형 반도체층에 갇히게 된다.
아울러 본 발명의 경우 서로 다른 불순물 농도를 갖는 멀티 p형 반도체층과 멀티 n형 반도체층을 갖기 때문에, PIN 다이오드의 빛의 투과율의 감소를 최소화하면서도 효과적으로 정공과 전자의 이탈 방지를 최소화할 수 있다.
예를 들어, p형 반도체층을 두꺼운 두께를 갖는 하나의 p+형 반도체층으로 형성하는 경우 일부 정공의 이탈을 방지할 수 있다고 하더라도, PIN 다이오드에 빛이 인가되는 경우 고농도의 불순물이 포함된 p+형 반도체층에 의해서 빛의 투과가 방해될 수 있다. 이렇게 PIN 다이오드의 빛의 투과율이 감소되는 경우 PIN 다이오드의 온(On) 상태에서의 특성이 나빠질 수 있다.
이에 반해 본 발명의 경우 고농도의 불순물을 갖는 p+형 반도체층의 하부에 저농도의 불순물을 갖는 p-형 반도체층을 배치함으로써, 고농도의 불순물에 의한 빛의 투과율 감소를 최소화하면서도 정공의 이탈을 방지하여 전류 누설을 최소화할 수 있다.
이와 마찬가지로 n형 반도체층의 경우에도 서로 다른 농도를 갖는 n+형 반도체층과 n-형 반도체층의 멀티 n형 반도체층으로 형성함으로써 동일한 효과를 얻을 수 있다.
상기와 같은 효과는 p-형 반도체층의 두께가 p+형 반도체층의 두께 대비 80% ∼ 100%의 두께를 갖고, n-형 반도체층의 두께가 n+형 반도체층의 두께 대비 40% ∼ 50%의 두께를 갖는 경우 효과적으로 얻을 수 있다.
구체적으로 p-형 반도체층의 두께가 p+형 반도체층의 두께보다 두꺼운 경우 PIN 다이오드의 누설 전류 특성은 개선될 수는 있으나, 빛의 투과율이 저하되어 빛에 의한 PIN 다이오드의 광효율, 즉 감도(Sensitivity)가 저하될 수 있다.
또한 n-형 반도체층의 두께가 n+형 반도체층의 두께보다 50% 이상 두꺼워지는 경우 공핍 영역이 감소되어 전자 정공 쌍(EHP, Electron-Hole Pair)이 감소됨에 따라 광효율 측면에서의 특성이 저하될 수 있다.
예를 들어 PIN 다이오드의 진성 반도체층의 두께가 1∼2 ㎛의 범위에 있고, p+형 반도체층의 두께가 100Å인 경우 p-형 반도체층의 두께는 80Å∼100Å의 두께를 갖고, n+형 반도체층의 두께가 500Å인 경우 n-형 반도체층의 두께는 200Å∼250Å의 두께를 갖는 경우 광효율과 정공과 전자의 이탈 방지 효과를 효과적으로 얻을 수 있다.
아울러 p+형 반도체층이 p-형 반도체층보다 10 ∼ 20배의 p형 불순물을 더 포함하는 경우, 즉 p-형 반도체층이 p+형 반도체층 대비 1/20 ∼ 1/10의 p형 불순물을 포함하는 경우 빛의 투과율 방해를 최소화하면서도 정공의 이탈 방지를 최소화할 수 있다.
아울러 n+형 반도체층이 n-형 반도체층보다 5 ∼ 10배의 p형 불순물을 더 포함하는 경우, 즉 n-형 반도체층이 n+형 반도체층 대비 1/10 ∼ 1/5의 n형 불순물을 포함하는 경우 빛의 투과율 감소를 최소화하면서도 전자의 이탈 방지를 최소화할 수 있다.
한편, 본 발명의 다른 일 실시예로 p+형 반도체층의 두께를 n+형 반도체층의 두께와 동일하게 하고, p-형 반도체층의 두께를 n-형 반도체층의 두께와 동일하게 함으로써, 빛의 투과율 감소를 최소화하면서도 정공 및 전자의 이탈 방지를 통해서 누설 전류의 발생을 더욱 최소화할 수 있다.
구체적으로 역전압이 인가된 상태에서 PIN 다이오드의 누설 전류를 최소화하기 위해서는 p형 반도체층에 있는 정공들과 n형 반도체층에 있는 전자들의 이탈을 방지하여 진성 반도체층을 최대한 공핍 상태로 만들어주어야 한다.
이 경우 p형 반도체층과 n형 반도체층에서 형성되는 전기장을 균일하게 해주어 p형 반도체층에서 정공을 끌어당기는 힘과 n형 반도체층에서 전자를 끌어당기는 힘을 최대한 동일하게 해줄 수 있다면 각각의 반도체층에서 이탈되는 정공과 전자를 최소화할 수 있다.
따라서 본 발명의 다른 일 실시예로 p형 반도체층과 n형 반도체층에서 각각 정공과 전자를 끌어당기는 힘의 균형을 맞추기 위하여, p+형 반도체층의 두께를 n+형 반도체층의 두께와 동일하게 하고, p-형 반도체층의 두께를 n-형 반도체층의 두께와 동일하게 할 수 있으며, 이에 따라 빛의 투과율 감소를 더욱 최소화하고 누설 전류의 발생을 더욱 최소화할 수 있다.
도 5a와 도 5b는 각각 일반적인 PIN 다이오드의 적층 구조를 갖는 비교예 1과 비교예 2의 PIN 다이오드에서의 누설 전류를 측정한 것이고, 도 5c는 본 발명에 따른 PIN 다이오드의 적층 구조를 갖는 실시예의 PIN 다이오드에서의 누설 전류를 측정한 것이다.
구체적으로 도 5a는 비교예 1로, 비정질 실리콘(a-Si)의 박막 트랜지스터와 p형 반도체층, 진성 반도체층 및 n형 반도체층으로 구성된 PIN 다이오드를 포함하는 디지털 엑스레이 검출기가 오프 상태인 경우 PIN 다이오드에서의 누설 전류를 측정한 것이다.
비교예 1은 도 5a에 도시된 바와 같이 오프 상태에서 최소한의 누설 전류가 5.5fA인 것을 확인할 수 있다.
한편, 도 5b는 비교예 2로, 산화물(Oxide)의 박막 트랜지스터와 p형 반도체층, 진성 반도체층 및 n형 반도체층으로 구성된 PIN 다이오드를 포함하는 디지털 엑스레이 검출기가 오프 상태인 경우 PIN 다이오드에서의 누설 전류를 측정한 것이다.
비교예 2는 도 5b에 도시된 바와 같이 오프 상태에서 최소한의 누설 전류가 2.74fA인 것을 확인할 수 있다.
한편, 도 5c는 본 발명의 일 실시예로, 산화물(Oxide)의 박막 트랜지스터와 p+형 반도체층, p-형 반도체층, 진성 반도체층, n-형 반도체층 및 n+형 반도체층으로 구성된 PIN 다이오드를 포함하는 디지털 엑스레이 검출기가 오프 상태인 경우 PIN 다이오드에서의 누설 전류를 측정한 것이다.
실시예는 도 5c에 도시된 바와 같이 오프 상태에서 최소한의 누설 전류가 0.51fA인 것을 확인할 수 있다.
비교예 1 대비 누설 전류가 급격히 감소하였으며, 특히 동일한 산화물 박막 트랜지스터를 대상으로 한 비교예 2와 비교해서도 누설 전류가 2.74fA에서 0.51fA로 급격하게 감소된 것을 확인할 수 있는 바, 이를 통해서 본 발명의 PIN 다이오드에서 PIN 층의 적층 구조에 따라 누설 전류를 최소화할 수 있는 것을 명확히 알 수 있다.
이상과 같이 본 발명에 따른 디지털 엑스레이 검출기는 베이스 기판, 베이스 기판 상에 있는 구동 박막 트랜지스터 및 구동 박막 트랜지스터와 연결되고, 하부 전극, PIN 층 및 상부 전극을 포함하는 PIN 다이오드를 포함하고, PIN 층은 p+형 반도체층, p-형 반도체층, 진성 반도체층, n-형 반도체층 및 n+형 반도체층을 포함한다.
이 경우 p+형 반도체층과 p-형 반도체층은 p형 불순물이 포함되어 있고, p-형 반도체층은 p+형 반도체층보다 p형 불순물의 농도가 낮으며, p형 불순물은 3족 원소 중 적어도 하나를 포함할 수 있다
p-형 반도체층은 p+형 반도체층 대비 80% ∼ 100%의 두께를 가질 수 있고, p-형 반도체층은 p+형 반도체층 대비 1/20 ∼ 1/10의 p형 불순물을 포함할 수 있다.
또한 n+형 반도체층과 n-형 반도체층은 n형 불순물이 포함되어 있고, n-형 반도체층은 n+형 반도체층보다 n형 불순물의 농도가 낮으며, n형 불순물은 5족 원소 중 적어도 하나를 포함할 수 있다.
n-형 반도체층은 n+형 반도체층 대비 40% ∼ 50%의 두께를 가질 수 있고, n-형 반도체층은 n+형 반도체층 대비 1/10 ∼ 1/5의 n형 불순물을 포함할 수 있다.
또한 p+형 반도체층의 두께는 n+형 반도체층의 두께와 동일하고, p-형 반도체층의 두께는 n-형 반도체층의 두께와 동일할 수 있다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
110 : 박막 트랜지스터 어레이 120 : 게이트 구동부
130 : 바이어스 공급부 140 : 전원전압 공급부
150 : 리드아웃 회로부 160 : 타이밍 제어부
200 : 디지털 엑스레이 검출기 210 : 베이스 기판
220 : 박막 트랜지스터 221 : 액티브층
222 : 게이트 절연층 223 : 게이트 라인
223a : 게이트 전극 224 : 층간 절연층
224a : 제1 컨택홀 224b : 제2 컨택홀
225 : 데이터 라인 225a : 제1 전극
225b : 제2 전극 226 : 제1 패시베이션층
226a : 제3 컨택홀 230 : PIN 다이오드
231 : 하부 전극 232 : PIN 층
232p+ : p+형 반도체층 232p- : p-형 반도체층
232i : 진성 반도체층 232n- : n-형 반도체층
232n+ : n+형 반도체층 233: 상부 전극
235 : 제2 패시베이션층 235a : 제4 컨택홀
237 : 제1 평탄화층 237a: 제5 컨택홀
241 : 바이어스 라인 243 : 바이어스 전극
245 : 제2 평탄화층 250 : 신틸레이터층

Claims (12)

  1. 베이스 기판;
    상기 베이스 기판 상에 있는 구동 박막 트랜지스터; 및
    상기 구동 박막 트랜지스터와 연결되고, 하부 전극, PIN 층 및 상부 전극을 포함하는 PIN 다이오드; 를 포함하고,
    상기 PIN 층은 p+형 반도체층, p-형 반도체층, 진성 반도체층, n-형 반도체층 및 n+형 반도체층을 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 p+형 반도체층과 상기 p-형 반도체층은 p형 불순물이 포함되어 있고,
    상기 p-형 반도체층은 상기 p+형 반도체층보다 p형 불순물의 농도가 낮은 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  3. 제2항에 있어서,
    상기 p형 불순물은 3족 원소 중 적어도 하나를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  4. 제2항에 있어서,
    상기 p-형 반도체층은 상기 p+형 반도체층 대비 80% ∼ 100%의 두께를 갖는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  5. 제2항에 있어서,
    상기 p-형 반도체층은 상기 p+형 반도체층 대비 1/20 ∼ 1/10의 p형 불순물을 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  6. 제1항에 있어서,
    상기 n+형 반도체층과 상기 n-형 반도체층은 n형 불순물이 포함되어 있고,
    상기 n-형 반도체층은 상기 n+형 반도체층보다 n형 불순물의 농도가 낮은 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  7. 제6항에 있어서,
    상기 n형 불순물은 5족 원소 중 적어도 하나를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  8. 제6항에 있어서,
    상기 n-형 반도체층은 상기 n+형 반도체층 대비 40% ∼ 50%의 두께를 갖는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  9. 제6항에 있어서,
    상기 n-형 반도체층은 상기 n+형 반도체층 대비 1/10 ∼ 1/5의 n형 불순물을 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  10. 제1항에 있어서,
    상기 p+형 반도체층의 두께는 상기 n+형 반도체층의 두께와 동일하고,
    상기 p-형 반도체층의 두께는 상기 n-형 반도체층의 두께와 동일한 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  11. 베이스 기판;
    상기 베이스 기판 상에 있는 액티브층;
    상기 액티브층 상에 있는 게이트 절연층;
    상기 게이트 절연층 상에 있는 게이트 전극;
    상기 게이트 전극 상에 있는 층간 절연층;
    상기 층간 절연층 상에 있고, 상기 층간 절연층에 있는 컨택홀을 통해서 상기 액티브층과 연결되는 제1 전극과 제2 전극; 및
    상기 제2 전극과 전기적으로 연결되는 하부 전극, PIN 층 및 상부 전극을 포함하는 PIN 다이오드; 를 포함하고,
    상기 PIN 층은 p+형 반도체층, p-형 반도체층, 진성 반도체층, n-형 반도체층 및 n+형 반도체층을 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판.
  12. 제1항 내지 제11항 중 어느 한 항에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판; 및
    상기 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 상에 있는 신틸레이터(Scintillator)층을 포함하는 디지털 엑스레이 검출기.
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