KR102651991B1 - 디지털 엑스레이 검출기 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 기생 캐패시터의 발생을 최소화하면서도 엑스레이에 의한 박막 트랜지스터 소자 특성의 저하를 최소화할 수 있는 디지털 엑스레이 검출기 및 이의 제조 방법을 제공한다.
본 발명은 박막 트랜지스터의 액티브층 상부에 액티브층에 대응되는 차폐층을 형성하여 엑스레이를 최대한 차단 및 흡수시킴으로써, 액티브층이 엑스레이에 노출됨으로 인해 소자 특성이 저하되는 것을 최소화할 수 있다.
또한 본 발명은 차폐층을 신틸레이터층 상에 형성하여 차폐층이 데이터 라인과 최대한 이격되도록 함으로써, 차폐층과 데이터 라인간에 형성될 수 있는 기생 캐패시터의 발생을 최소화하면서도 액티브층이 엑스레이에 노출되는 것을 최소화할 수 있다.
본 발명은 박막 트랜지스터의 액티브층 상부에 액티브층에 대응되는 차폐층을 형성하여 엑스레이를 최대한 차단 및 흡수시킴으로써, 액티브층이 엑스레이에 노출됨으로 인해 소자 특성이 저하되는 것을 최소화할 수 있다.
또한 본 발명은 차폐층을 신틸레이터층 상에 형성하여 차폐층이 데이터 라인과 최대한 이격되도록 함으로써, 차폐층과 데이터 라인간에 형성될 수 있는 기생 캐패시터의 발생을 최소화하면서도 액티브층이 엑스레이에 노출되는 것을 최소화할 수 있다.
Description
본 발명은 디지털 엑스레이 검출기 및 이의 제조 방법에 관한 것이다.
보다 상세하게는 기생 캐패시터의 발생을 최소화하면서도 엑스레이에 의한 박막 트랜지스터 소자 특성의 저하를 최소화할 수 있는 디지털 엑스레이 검출기 및 이의 제조 방법을 제공하는 것이다.
엑스레이(X-ray)는 단파장이기 때문에 피사체를 쉽게 투과할 수 있다. 엑스레이의 투과량은 피사체 내부의 밀도에 따라 결정된다. 따라서 피사체를 투과한 엑스레이의 투과량을 검출함으로써 피사체의 내부 구조를 관측할 수 있다.
의학용으로 사용되고 있는 엑스레이 검사방법 중 하나로 필름인화방식이 있다. 하지만 필름인화방식의 경우 필름 촬영 후 인화 과정을 거쳐야 결과물을 확인할 수 있기 때문에, 결과물을 확인하기까지 많은 시간이 소요된다. 특히 필름인화방식의 경우 인화된 필름의 보관 및 보존에 있어서 많은 어려움이 있다.
이에 따라 최근에는 박막 트랜지스터(Thin Film Transistor)를 이용한 디지털 엑스레이 검출기(Digital X-ray Detector; DXD)가 개발되어 의학용으로 많이 사용되고 있다.
디지털 엑스레이 검출기는 피사체를 투과한 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해 외부로 표시하는 장치를 말한다.
따라서 디지털 엑스레이 검출기는 별도의 필름과 인화지를 사용하지 않고도 피사체의 내부 구조를 표시할 수 있고, 엑스레이 촬영 즉시 실시간으로 결과를 확인할 수 있는 장점이 있다.
디지털 엑스레이 검출기에 조사되는 대부분의 엑스레이는 신틸레이터층에서 가시광선 영역의 광으로 변환된다.
한편 신틸레이터층에서 가시광선 영역의 광으로 변환되지 않은 엑스레이는 신틸레이터층을 투과하여 하부에 있는 디지털 엑스레이 검출기를 구성하는 다른 소자들에 영향을 끼칠 수 있다.
특히 박막 트랜지스터의 액티브층은 엑스레이에 노출되는 경우 소자 특성이 크게 저하될 수 있으며, 이는 결국 전체적인 디지털 엑스레이 검출기의 성능 저하로 이어지게 된다.
따라서 디지털 엑스레이 검출기 성능 저하의 최소화를 위해서는 박막 트랜지스터의 액티브층이 엑스레이에 노출되는 것을 최소화할 필요성이 있다.
이에 본 발명의 발명자들은 박막 트랜지스터의 액티브층이 엑스레이에 노출되는 것을 최소화할 수 있는 디지털 엑스레이 검출기 및 이의 제조 방법을 발명하였다.
본 발명의 목적은 박막 트랜지스터의 액티브층이 엑스레이에 노출되는 것을 최소화할 수 있는 디지털 엑스레이 검출기 및 이의 제조 방법을 제공하는 것이다.
또한 본 발명의 목적은 박막 트랜지스터의 액티브층이 엑스레이에 노출되는 것을 최소화하는 구조에 있어서 발생될 수 있는 기생 캐패시터를 최소화할 수 있는 디지털 엑스레이 검출기 및 이의 제조 방법을 제공하는 것이다.
또한 본 발명의 목적은 박막 트랜지스터의 액티브층이 엑스레이에 노출되는 것을 최소화하는 구조에 있어서 변조 전달 함수(MTF: Modulation Transfer Function) 특성도 향상시킬 수 있는 디지털 엑스레이 검출기 및 이의 제조 방법을 제공하는 것이다.
또한 본 발명의 목적은 박막 트랜지스터의 액티브층이 엑스레이에 노출되는 것을 최소화하는 구조에 있어서 디지털 엑스레이 검출기의 밀봉 특성도 향상시킬 수 있는 디지털 엑스레이 검출기 및 이의 제조 방법을 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 실시예에 따른 기생 캐패시터의 발생을 최소화하면서도 엑스레이에 의한 박막 트랜지스터 소자 특성의 저하를 최소화할 수 있는 디지털 엑스레이 검출기가 제공된다.
제1 기판 상에 제1 전극, 제2 전극, 게이트 전극 및 액티브층을 포함하는 박막 트랜지스터와 박막 트랜지스터와 연결되는 PIN 다이오드가 형성된다. 박막 트랜지스터와 PIN 다이오드 상에는 신틸레이터층이 형성되고, 신틸레이터층 상에는 차폐층이 형성되며, 신틸레이터층과 차폐층 상에는 제2 기판이 형성된다. 이 경우 차폐층은 액티브층과 대응되는 위치에 형성된다.
또한 본 발명의 다른 일 실시예에 따른 기생 캐패시터의 발생을 최소화하면서도 엑스레이에 의한 박막 트랜지스터 소자 특성의 저하를 최소화할 수 있는 디지털 엑스레이 검출기가 제공된다.
서로 직교하도록 교차하는 복수의 게이트 라인과 복수의 데이터 라인에 의해서 복수의 화소 영역이 정의되는 제1 기판 상에, 제1 전극, 제2 전극, 게이트 전극 및 액티브층을 포함하는 복수의 박막 트랜지스터 및 박막 트랜지스터와 연결되고, 각각의 화소 영역에 있는 복수의 PIN 다이오드가 형성된다. 박막 트랜지스터와 PIN 다이오드 상에는 각각의 화소 영역에 대응되는 위치에 복수의 신틸레이터층이 형성되고, 액티브층을 덮도록 각각의 신틸레이터층 상에 복수의 차폐층이 형성되며, 신틸레이터층과 차폐층 상에는 제2 기판이 형성된다. 이 경우 신틸레이터층은 엠보 영역과 평탄 영역을 포함하며, 차폐층은 액티브층과 대응되는 위치에 있다.
본 발명의 일 실시예에 따른 기생 캐패시터의 발생을 최소화하면서도 엑스레이에 의한 박막 트랜지스터 소자 특성의 저하를 최소화할 수 있는 디지털 엑스레이 검출기의 제조 방법이 제공된다.
제2 기판 상에 차폐층을 형성하는 단계, 차폐층을 덮도록 제2 기판 상에 신틸레이터층을 형성하는 단계 및 제2 기판을 신틸레이터층이 형성된 방향으로, 제1 전극, 제2 전극, 게이트 전극 및 액티브층을 포함하는 박막 트랜지스터와 박막 트랜지스터와 연결된 PIN 다이오드가 형성된 제1 기판에 합착하는 단계를 포함한다. 이 경우 차폐층은 액티브층에 대응되는 패턴으로 형성한다.
본 발명에 따르면 박막 트랜지스터의 액티브층 상부에 액티브층에 대응되는 차폐층을 형성하여 엑스레이를 최대한 차단 및 흡수시킴으로써, 액티브층이 엑스레이에 노출됨으로 인해 소자 특성이 저하되는 것을 최소화할 수 있다.
또한 본 발명에 따르면 차폐층을 신틸레이터층 상에 형성하여 차폐층이 데이터 라인과 최대한 이격되도록 함으로써, 차폐층과 데이터 라인간에 형성될 수 있는 기생 캐패시터의 발생을 최소화하면서도 액티브층이 엑스레이에 노출되는 것을 최소화할 수 있다.
또한 본 발명에 따르면 신틸레이터층을 형성하는 경우 각각의 화소 영역에 대응되는 신틸레이터층들이 서로 이격되도록 형성하여, 신틸레이터층에서 변환된 광이 인접한 화소로 산란되는 것을 최소화함으로써 변조 전달 함수 특성을 향상시켜 해상도 저하를 최소화할 수 있다.
또한 본 발명에 따르면 수분 투과율이 낮은 유리 기판으로 신틸레이터층을 밀봉함으로써, 수분에 취약한 신틸레이터층을 효과적으로 보호할 수 있어 디지털 엑스레이 검출기의 밀봉 특성을 향상시킬 수 있다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기에 대한 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기의 일부 영역에 대한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기의 일부 영역에 대한 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기의 제조 방법에 대한 공정도이다.
도 6은 차폐층의 유무에 따른 디지털 엑스레이 검출기의 박막트랜지스터의 문턱 전압(Vth) 변화 특성을 비교한 것이다.
도 2는 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기에 대한 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기의 일부 영역에 대한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기의 일부 영역에 대한 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기의 제조 방법에 대한 공정도이다.
도 6은 차폐층의 유무에 따른 디지털 엑스레이 검출기의 박막트랜지스터의 문턱 전압(Vth) 변화 특성을 비교한 것이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서 구성요소의 "상부 (또는 하부)" 또는 구성요소의 "상 (또는 하)"에 임의의 구성이 배치된다는 것은, 임의의 구성이 상기 구성요소의 상면 (또는 하면)에 접하여 배치되는 것뿐만 아니라, 상기 구성요소와 상기 구성요소 상에 (또는 하에) 배치된 임의의 구성 사이에 다른 구성이 개재될 수 있음을 의미할 수 있다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.
이하에서는, 본 발명의 몇몇 실시예에 따른 디지털 엑스레이 검출기 및 이의 제조 방법을 설명하도록 한다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다. 디지털 엑스레이 검출기는 박막 트랜지스터 어레이(110), 게이트 구동부(120), 바이어스 공급부(130), 전원전압 공급부(140), 리드아웃 회로부(150) 및 타이밍 제어부(160)를 포함할 수 있다.
박막 트랜지스터 어레이(110)는 일 방향으로 배열된 복수의 게이트 라인들(Gate Line, GL)과 게이트 라인들(GL)과 직교하도록 일 방향으로 배열된 복수의 데이터 라인들(Data Line, DL)에 의해 정의된 복수의 셀 영역을 포함할 수 있다.
셀 영역들은 매트릭스 형태로 배열되고, 각각의 셀 영역은 광 감지 화소들(Pixel, P)이 형성된 화소 영역을 포함할 수 있다. 박막 트랜지스터 어레이(110)는 엑스레이 소스(X-ray Source)로부터 방출된 엑스레이를 감지하고, 감지된 엑스레이를 광전 변환하여 전기적인 검출 신호로 출력할 수 있다.
각각의 광 감지 화소는 신틸레이터(Scintillator)에 의해 엑스레이로부터 변환된 가시광선 영역의 광을 전자 신호로 변환하여 출력하는 PIN 다이오드(PIN Diode)와, PIN 다이오드로부터 출력된 검출 신호를 리드아웃 회로부(150)에 전달하는 박막 트랜지스터(Thin Film Transistor, TFT)를 각각 포함할 수 있다. PIN 다이오드의 일측은 박막 트랜지스터와 연결되고 타측은 바이어스 라인(Bias Line, BL)에 연결될 수 있다.
박막 트랜지스터의 게이트 전극은 스캔 신호를 전달하는 게이트 라인(GL)에 연결되고, 소스/드레인 전극은 각각 PIN 다이오드와 PIN 다이오드로부터 출력된 검출 신호를 전달하는 데이터 라인(DL)에 연결될 수 있다. 바이어스 라인(BL)은 데이터 라인(DL)과 서로 평행하게 배열될 수 있다.
게이트 구동부(120)는 게이트 라인(GL)들을 통해 광 감지 화소들의 박막 트랜지스터에 게이트 신호들을 순차적으로 인가할 수 있다. 광 감지 화소들의 박막 트랜지스터들은 게이트 온 전압 레벨을 갖는 게이트 신호에 응답하여 턴-온(Turn-On) 될 수 있다.
바이어스 공급부(130)는 바이어스 라인들(BL)을 통해 광 감지 화소들에 구동 전압을 인가할 수 있다. 바이어스 공급부(130)는 PIN 다이오드에 리버스 바이어스(Reverse Bias) 또는 포워드 바이어스(Forward Bias)를 선택적으로 인가할 수 있다.
리드아웃 회로부(150)는 게이트 구동부의 게이트 신호에 응답하여 턴-온된 박막 트랜지스터로부터 전달되는 검출 신호를 리드아웃할 수 있다. 즉 PIN 다이오드로부터 출력된 검출 신호는 박막 트랜지스터와 데이터 라인(DL)을 통해 리드아웃 회로부(150)로 입력될 수 있다.
리드아웃 회로부(150)는 오프셋 이미지를 리드아웃하는 오프셋 리드아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드아웃 구간에 광 감지 화소들로부터 출력되는 검출신호를 리드아웃할 수 있다.
리드아웃 회로부(150)는 신호 검출부 및 멀티플렉서 등을 포함할 수 있다. 신호 검출부에는 데이터 라인들(DL)과 일대일 대응하는 복수의 증폭 회로부를 포함하고, 각 증폭 회로부는 증폭기, 커패시터 및 리셋 소자 등이 포함될 수 있다.
타이밍 제어부(160)는 개시신호 및 클럭신호 등을 생성하여 게이트 구동부(120)에 공급함으로써, 게이트 구동부(120)의 동작을 제어할 수 있다. 또한 타이밍 제어부(160)는 리드아웃 제어신호 및 리드아웃 클럭신호 등을 생성하여 리드아웃 회로부(150)에 공급함으로써, 리드아웃 회로부(150)의 동작을 제어할 수 있다.
이하에서는 도 2 내지 도 4를 참고하여 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기(200)에 대해서 자세히 설명하도록 한다.
먼저 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기(200)는 제1 기판(210)을 포함한다.
제1 기판(210)은 유리 재질의 기판을 사용할 수 있지만 이에 한정되는 것은 아니며, 플렉서블(Flexible) 디지털 엑스레이 검출기에 적용되는 경우 유연성 성질을 갖는 폴리이미드(Polyimide) 재질의 기판을 사용할 수도 있다.
제1 기판(210)에는 서로 직교하도록 교차하는 복수의 게이트 라인(223)과 복수의 데이터 라인(225)에 의해서 복수의 셀 영역이 정의된다. 각각의 셀 영역에는 화소(P)가 대응됨으로써 복수의 화소 영역이 정의된다. 게이트 라인(223)과 데이터 라인(225)에 대응되는 영역은 화소 영역들 간의 경계 영역으로 정의될 수 있다.
하나의 화소 당 각각의 박막 트랜지스터(220)와 PIN 다이오드(230)가 대응되도록 배치되어, 복수의 화소 영역을 갖는 어레이 기판에는 복수의 박막 트랜지스터(220)와 복수의 PIN 다이오드(230)가 형성될 수 있다. 이하에서는 하나의 화소에 대응되는 박막 트랜지스터(220)와 PIN 다이오드(230)를 기준으로 설명을 하도록 하며, 특별한 설명이 없는 한 인접한 화소에도 동일하게 적용될 수 있다.
제1 기판(210) 상에는 제1 전극(225a), 제2 전극(225b), 게이트 전극(223a) 및 액티브층(221)을 포함하는 박막 트랜지스터(220)가 형성된다.
제1 기판(210)과 박막 트랜지스터(220) 사이에는 버퍼층(미도시)이 형성될 수 있다. 이 경우 버퍼층(미도시)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 무기물로 이루어질 수 있으며, 다층의 멀티 버퍼층으로 형성될 수도 있다.
제1 기판(210) 상에는 액티브층(221)이 형성된다. 액티브층(221)은 IGZO(Indium Gallium Zinc Oxide)와 같은 산화물 반도체 물질로 형성될 수 있지만 이에 한정되는 것은 아니며, 저온 폴리 실리콘(Low Temperature Polycrystalline Silicon: LTPS)이나 비정질 실리콘(a-Si)으로 형성될 수도 있다.
액티브층(221)은 채널 영역(221c)과 채널 영역(221c)을 사이에 둔 도체화 영역들을 포함할 수 있다. 구체적으로 도체화 영역들은 제1 전극(225a)과 직접 접촉하여 연결되는 제1 도체화 영역(221a)과 제2 전극(225b)과 직접 접촉하여 연결되는 제2 도체화 영역(221b)으로 나뉠 수 있다.
액티브층(221)의 도체화 영역들은 액티브층(221)의 양 끝단 영역이 도체화됨으로써 형성될 수 있으며, 도체화 처리 방법은 건식 식각에 의한 방법, 수소 플라즈마 처리, 헬륨 플라즈마 처리 등과 같은 다양한 방법들을 사용할 수 있다.
액티브층(221) 상에는 게이트 전극(223a)이 형성되고, 액티브층(221)과 게이트 전극(223a) 사이에는 게이트 절연층(222)이 형성되어, 액티브층(221)과 게이트 전극(223a)을 서로 절연시켜 줄 수 있다.
즉 게이트 절연층(222)상에는 액티브층(221)의 채널 영역(221c)에 대응되도록 게이트 전극(223a)이 형성될 수 있다. 게이트 전극(223a)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
게이트 전극(223a)은 게이트 라인(223)으로부터 연장되어 형성될 수 있으며, 게이트 라인(223)과 게이트 전극(223a)이 일치되어 게이트 전극(223a)은 게이트 라인(223) 내에 형성될 수도 있다. 이에 따라 게이트 라인(223)과 게이트 전극(223a)은 동일층에 형성될 수 있다.
무기물로 이루어진 게이트 절연층(222)은 게이트 전극(223a)에 대응되도록 형성되며, 효과적인 절연을 위하여 게이트 전극(223a)과 동일하거나 더 넓은 면적을 갖도록 형성될 수 있다.
게이트 전극(223a)과 게이트 절연층(222)은 액티브층(221)의 중심부에 대응되도록 형성될 수 있다. 이에 따라 게이트 전극(223a)에 의해서 덮이지 않고 노출되는 액티브층(221)의 영역, 즉 채널 영역(221c) 이외의 액티브층(221)의 양 끝단은 제1 도체화 영역(221a)과 제2 도체화 영역(221b)이 될 수 있다.
게이트 전극(223a) 상에는 무기물로 이루어진 층간 절연층(224)이 형성될 수 있으며, 층간 절연층(224) 상에는 제1 전극(225a)과 제2 전극(225b)이 형성될 수 있다.
제1 전극(225a)과 제2 전극(225b)은 게이트 전극(223a)을 사이에 둔 액티브층(221)의 양쪽에 각각 대응되도록 형성될 수 있다. 액티브층(221)과 제1 전극(225a) 및 제2 전극(225b)이 각각 겹쳐지는 영역에 대응하여, 층간 절연층(224)에는 제1 컨택홀(224a)과 제2 컨택홀(224b)이 각각 형성될 수 있다.
구체적으로 액티브층(221)의 제1 도체와 영역에 대응되도록 제1 컨택홀(224a)이 형성되고, 제2 도체화 영역(221b)에 대응되도록 제2 컨택홀(224b)이 형성될 수 있다. 이에 따라 제1 전극(225a)은 제1 컨택홀(224a)을 통해 액티브층(221)의 제1 도체화 영역(221a)과 연결되며, 제2 전극(225b)은 제2 컨택홀(224b)을 통해 액티브층(221)의 제2 도체화 영역(221b)과 연결될 수 있다.
이 경우 제1 도체화 영역(221a)은 드레인(Drain) 전극인 제1 전극(225a)과 연결되는 드레인(Drain) 영역이 되고, 제2 도체화 영역(221b)은 소스(Source) 전극인 제2 전극(225b)과 연결되는 소스(Source) 영역이 될 수 있다.
제1 전극(225a)과 제2 전극(225b)은 데이터 라인(225)으로부터 연장되어 형성될 수 있으며, 데이터 라인(225)과 동일한 층에 형성될 수 있다.
데이터 라인(225)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어질 수 있지만 이에 한정되는 것은 아니다.
박막 트랜지스터(220) 상에는 제1 보호층(226)이 베이스 기판 전면을 덮도록 형성될 수 있다. 제1 보호층(226)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다. 제1 보호층(226)은 하부의 박막 트랜지스터(220), 특히 액티브층(221)을 보호하는 역할을 할 수 있다.
제1 보호층(226) 상에는 PIN 다이오드(230)가 형성되어 하부의 박막 트랜지스터(220)와 연결된다. PIN 다이오드(230)는 화소 영역에 배치될 수 있다.
PIN 다이오드(230)는 박막 트랜지스터(220)와 연결되는 하부 전극(231), 하부 전극(231) 상에 있는 PIN 층(232) 및 PIN 층(232) 상에 있는 상부 전극(233)을 포함할 수 있다.
하부 전극(231)은 PIN 다이오드(230)에 있어서 화소 전극의 역할을 할 수 있다. 하부 전극(231)은 PIN 다이오드(230)의 특성에 따라 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어질 수 있다.
하부 전극(231)은 제1 보호층(226)의 컨택홀인 제3 컨택홀(226h)을 통해 박막 트랜지스터(220)의 제2 전극(225b)과 접촉하도록 연결되어, 박막 트랜지스터(220)는 PIN 다이오드(230)와 연결될 수 있다.
하부 전극(231) 상에는 신틸레이터(Scintillator)를 통해 엑스레이에서 변환된 가시광을 전기적인 신호로 변환하는 PIN 층(232)이 형성될 수 있다. PIN 층(232)은 N형의 불순물이 포함된 N(Negative)형 반도체층, 불순물이 포함되지 않은 I(Intrinsic)형 반도체층, P형의 불순물이 포함된 P(Positive)형 반도체층이 차례대로 적층되어 형성될 수 있다.
I형 반도체층은 N형 반도체층 및 P형 반도체층보다 상대적으로 두껍게 형성될 수 있다. PIN 층(232)은 엑스레이 소스로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어지며, 예를 들어 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.
PIN 층(232) 상에는 상부 전극(233)이 형성될 수 있다. 상부 전극(233)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어져 PIN 다이오드(230)의 필 팩터(Fill Factor)를 향상시킬 수 있다.
PIN 다이오드(230) 상에는 제2 보호층(234)이 형성될 수 있다. 제2 보호층(234)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다. 제2 보호층(234)은 PIN 다이오드(230)의 측면까지 모두 덮도록 형성되어 PIN 다이오드(230)의 측면을 수분이나 기타 이물질로부터 보호할 수 있다.
PIN 다이오드(230) 상의 제2 보호층(234) 상에는 바이어스 전극(243)이 형성될 수 있다. 바이어스 전극(243)은 제2 보호층(234)의 컨택홀인 제4 컨택홀(234h)을 통해서 PIN 다이오드(230)의 상부 전극(233)과 연결되어, PIN 다이오드(230)에 바이어스 전압을 인가해줄 수 있다.
바이어스 전극(243)은 데이터 라인(225)과 평행하게 배열된 바이어스 라인(241)으로부터 분기되어 형성될 수 있다.
바이어스 전극(243) 상에는 평탄화층(244)이 PIN 다이오드(230)를 덮도록 형성될 수 있다. 평탄화층(244)은 PAC(Photo Acryl)과 같은 유기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
평탄화층(244)에 있어서 박막 트랜지스터(220)의 액티브층(221)에 대응되는 영역은 평탄화층(244)이 일정 깊이로 패터닝된 영역인 제1 오목부(244a)를 포함할 수 있다.
구체적으로 평탄화층(244)의 제1 오목부(244a)는 평탄화층(244)이 완전히 패터닝되어 없어진 것이 아니라, 일정 깊이만큼만 패터닝된 것일 수 있다.
평탄화층(244) 상에는 신틸레이터층(Scintillator layer, 330)이 위치한다. 구체적으로 신틸레이터층(330)은 박막 트랜지스터(220)와 PIN 다이오드(230) 상에 박막 트랜지스터(220)와 PIN 다이오드(230)를 덮도록 위치한다.
신틸레이터층(330)은 복수의 주상 결정상들을 갖도록 수직 방향으로 성장되어, 복수의 신틸레이터 주상 결정들이 나란히 배열되는 형태로 형성될 수 있다. 신틸레이터는 요오드화 세슘(CsI)과 같은 물질로 이루어질 수 있지만 이에 한정되는 것은 아니다.
이 경우 신틸레이터층(330)은 제1 엠보 영역(331)과 평탄 영역(333)을 포함하는 제1 엠보 패턴을 가질 수 있다. 구체적으로 신틸레이터층(330)의 제1 엠보 영역(331)은 박막 트랜지스터(220)의 액티브층(221)에 대응되는 영역에 있고, 제1 엠보 영역(331) 이외의 영역은 평탄 영역(333)이 될 수 있다.
구체적으로 신틸레이터층(330)의 제1 엠보 영역(331)은 제1 기판(210)을 향하는 방향에 있는 신틸레이터층(330)의 표면을 하부면으로 하는 경우, 신틸레이터층(330)의 하부면에서 제1 기판(210) 방향으로 돌출된 영역인 신틸레이터층(330)의 볼록부(331b)를 의미한다.
한편 제2 기판(300)을 향하는 방향에 있는 신틸레이터층(330)의 표면을 상부면으로 하는 경우, 신틸레이터층(330)의 제1 엠보 영역(331)에 대응되는 신틸레이터층(330)의 상부면은 하부면의 볼록부(331b)만큼 하부 방향으로 침강된 영역인 제2 오목부(331a)를 가질 수 있다.
이에 따라 신틸레이터층(330)의 하부면의 볼록부(331b)와 상부면의 제2 오목부(331a)를 제외한 다른 영역들은 평탄부를 가질 수 있다.
신틸레이터층(330)의 제1 엠보 영역(331)은 신틸레이터층(330) 하부에 있는 평탄화층(244)의 제1 오목부(244a)에 대응되도록 위치하여, 평탄화층(244)의 제1 오목부(244a)에는 신틸레이터층의 제1 엠보 영역(331)에 있는 볼록부(331b)가 삽입될 수 있다.
이에 따라 평탄화층(244)의 제1 오목부(244a)에서는 신틸레이터층(330)과 액티브층(221) 간의 수직 거리가 더욱 가까워질 수 있다. 즉 제1 엠보 영역(331)에 있는 신틸레이터층(330)은 평탄 영역(333)에 있는 신틸레이터층(330)보다 액티브층(221)에 더욱 가깝게 위치할 수 있다.
신틸레이터층(330) 상에는 차폐층(320)이 위치한다. 차폐층(320)은 신틸레이터층의 제1 엠보 영역(331)에 대응되는 제2 엠보 영역(321)을 갖는 제2 엠보 패턴을 가질 수 있다.
구체적으로 차폐층(320)의 제2 엠보 영역(321)은 신틸레이터층의 제1 엠보 영역(331)에 대응되는 것으로, 차폐층(320)은 액티브층(221)과 대응되는 위치에 형성될 수 있다.
특히 박막 트랜지스터(220)의 액티브층(221) 중에서 채널 영역(221c)의 경우 엑스레이에 매우 취약하기 때문에, 차폐층(320)은 액티브층(221)의 채널 영역(221c)에 대응되는 위치에 형성될 수 있다.
차폐층(320)은 액티브층(221)을 덮도록 형성되어 액티브층(221)에 직접적으로 조사될 수 있는 엑스레이를 최대한 차단할 수 있다. 따라서 차폐층(320)은 저선량대의 엑스레이 차폐에 효과적인 텅스텐, 알루미늄, 납, 백금, 티타늄으로 이루어진 군으로부터 선택된 하나 이상의 금속 또는 이들의 합금으로 이루어질 수 있다.
차폐층(320)은 신틸레이터층(330)의 상부면에 있는 오목부(331a)에 삽입될 수 있다.
차폐층(320)이 상기 신틸레이터층(330)의 오목부(331a)를 벗어난 다른 영역에까지 형성되는 경우, 신틸레이터층(330)에서 광으로 변환되는 엑스레이의 조사량이 감소하게 될 수 있다.
따라서 차폐층(320)은 액티브층(221)에 대응되는 신틸레이터층의 제1 엠보 영역(331)에 대응되는 신틸레이터층(330)의 오목부(331a)에 삽입됨으로써, 액티브층(221)에 엑스레이가 조사되는 것을 최소화하도록 필요한 최소한의 영역에 형성될 수 있다.
신틸레이터층(330)과 차폐층(320) 상에는 유기층(310)이 위치할 수 있다. 그리고 유기층(310) 상에는 제2 기판(300)이 위치할 수 있다.
유기층(310)은 제2 기판(300)과 신틸레이터층(330) 및 차폐층(320) 간의 접착력을 향상시키는 것으로, PAC(Photo Acryl)과 같은 유기물로 이루어질 수 있지만 이에 한정되는 것은 아니다.
본 발명의 경우 신틸레이터층(330)은 제2 기판(300)을 기반으로 하여 성장하기 때문에, 제2 기판(300)과 신틸레이터층(330) 사이에 위치한 유기층(310)은 신틸레이터가 유기층(310)을 기반으로 하여 복수의 주상 결정(Columnar Crystal)으로 형성할 수 있도록 해주는 성장 기반층으로써의 역할을 할 수 있다.
이 경우 유기층(310)은 서로 인접한 화소 영역에 있는 유기층들이 서로 일정 거리 이격되도록 위치할 수 있다. 예를 들어 유기층(310)은 각각의 화소 영역에 대응되는 위치에 있을 수 있다. 이에 따라 신틸레이터층(330)도 유기층(310)에 대응되는 위치에 있을 수 있다.
이에 따라 각각의 화소 영역에 대응되도록 위치하는 각각의 유기층(310)과 신틸레이터층(330)은 인접한 화소 영역에 있는 유기층 및 신틸레이터층과 서로 이격되도록 위치할 수 있다. 유기층(310)과 신틸레이터층(330)이 화소 영역에 대응된다는 의미는 동일한 면적을 갖는 것으로 한정되는 것이 아니라, 유기층(310)과 신틸레이터층(330)이 화소 영역을 넘어서서 화소 영역들 간의 일부 경계 영역까지도 덮는 것을 포함할 수 있다.
이렇게 이격된 신틸레이터층(330) 사이 공간은 공기로 이루어진 에어갭(340)으로 채워질 수 있다. 에어갭(340)은 신틸레이터를 통과하는 엑스레이가 전반사되는 것을 증가시키고, 엑스레이가 인접한 화소로 산란되는 것을 최소화할 수 있어 디지털 엑스레이 검출기(200)의 분해능을 증가시킬 수 있다.
제2 기판(300)은 유리 기판을 사용할 수 있다. 유리 기판은 일반적으로 신틸레이터층(330)의 밀봉층으로 사용되는 패릴렌(Parylene) 대비 수분 투과율이 매우 낮기 때문에, 수분에 취약한 신틸레이터층(330)을 효과적으로 밀봉해줄 수 있다.
즉 제2 기판(300)은 제1 기판(210)과 대향하도록 배치되되, 제1 기판(210)을 향하는 제2 기판(300)의 하부면 테두리에는 실런트(Sealant)와 같은 밀봉재(400)가 형성되어 제1 기판(210)과 제2 기판(300)을 밀봉시킬 수 있다.
이 경우 제1 기판(210) 상에 있는 패드부의 경우 밀봉되지 않고 외부로 노출되어야 하기 때문에, 제2 기판(300)은 제1 기판(210)의 활성화 영역(210A)을 덮되 활성화 영역(210A) 외부에 있는 패드부는 덮지 않는 크기로 형성될 수 있다. 활성화 영역(210A)은 복수의 화소 영역들을 포함한다.
제1 기판(210) 상에 있는 패드부는 예를 들어 게이트 패드부와 리드아웃 패드부를 포함하여, 각각 게이트 구동부(120) 또는 리드아웃 회로부(150)와 같은 외부 소자와 연결될 수 있다.
따라서 게이트 패드부와 리드아웃 패드부는 제2 기판(300)에 의해서 밀봉되지 않고 외부로 노출될 수 있는데, 이하에서는 게이트 패드부를 기준으로 설명하도록 하며 리드아웃 패드부도 동일한 구조로 형성될 수 있다.
게이트 패드부는 게이트 패드(223'), 제1 게이트 연결 패드(224'), 제2 게이트 연결 패드(231')및 게이트 접촉 패드(243')가 차례대로 적층되도록 형성될 수 있다.
게이트 패드(223')는 게이트 전극(223a)과 동일한 공정 및 재질로 형성되고, 제1 게이트 연결 패드(224')는 제1 전극(225a) 및 제2 전극(225b)과 동일한 공정 및 재질로 형성되며, 제2 게이트 연결 패드(231')는 하부 전극(231)과 동일한 공정 및 재질로 형성되고, 게이트 접촉 패드(243')는 상부 전극(233)과 동일한 공정 및 재질로 형성될 수 있다.
본 발명에 따른 디지털 엑스레이 검출기(200)는 다음과 같이 작동한다.
디지털 엑스레이 검출기(200)에 조사된 엑스레이는 신틸레이터층(330)에서 가시광선 영역의 광으로 변환된다. 가시광선 영역의 광은 PIN 다이오드(230)의 PIN 층(232)에서 전자 신호로 변환이 된다.
구체적으로는 PIN 층(232)에 가시광선 영역의 광이 조사되면 I형 반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 된다. 그리고 광에 의해 생성되는 정공과 전자가 전기장에 의해 드리프트(Drift)되어 각각 P형 반도체층과 N형 반도체층에서 수집된다.
PIN 다이오드(230)는 가시광선 영역의 광을 전자 신호로 변환하여 박막 트랜지스터(220)에 전달하게 된다. 이렇게 전달된 전자 신호는 박막 트랜지스터(220)와 연결된 데이터 라인(225)을 거쳐서 영상 신호로 표시되게 된다.
본 발명의 일 실시예에 따른 디지털 엑스레이 검출기(200)는 종래 기술 대비 다음과 같은 유리한 효과가 있다.
첫째, 본 발명에 따르면 박막 트랜지스터(220)의 액티브층(221) 상부에 액티브층(221)에 대응되는 엠보 패턴을 갖는 차폐층(320)과 신틸레이터층(330)을 형성하여 엑스레이를 최대한 차단 및 흡수할 수 있다. 이에 따라 액티브층(221)이 엑스레이에 노출되어 손상됨으로써 박막 트랜지스터 소자의 특성이 저하되는 것을 최소화할 수 있다.
특히 본 발명의 경우 차폐층(320)을 신틸레이터층(330) 상에 위치하도록 하는 구조를 갖기 때문에 박막 트랜지스터(220)나 PIN 다이오드(230)에 대한 구조 변경 없이도 차폐층(320)을 형성할 수 있는 장점이 있다.
또한 본 발명의 경우 액티브층(221)에 대응되는 상부 영역에서 엠보 패턴을 갖는 차폐층(320)과 신틸레이터층(330)이 적층되어 있어, 액티브층(221)의 엑스레이 손상을 감소시키는 층이 더욱 두꺼워짐과 동시에 액티브층(221)과의 거리도 더욱 가까워질 수 있는 바 액티브층(221)의 엑스레이에 의한 손상을 더욱 감소시킬 수 있다.
둘째, 본 발명에 따르면 차폐층(320)을 신틸레이터층(330) 상에 형성하여 차폐층(320)이 데이터 라인(225)과 최대한 이격되도록 함으로써, 차폐층(320)과 데이터 라인(225)간에 형성될 수 있는 기생 캐패시터의 발생을 최소화하면서도 액티브층(221)이 엑스레이에 노출되는 것을 최소화할 수 있다.
차폐층(320)은 저선량대의 엑스레이 차폐에 효과적인 텅스텐, 알루미늄, 납, 백금, 티타늄과 같은 금속 또는 이들의 합금으로 이루어질수 있기 때문에, 데이터 라인(225)과 가깝게 형성되는 경우 의도하지 않은 기생 캐패시터가 형성되어 소자의 특성을 저하시킬 수 있다.
하지만 본 발명의 경우 차폐층(320)을 데이터 라인(225)과 최대한 수직 거리상 이격될 수 있도록 신틸레이터층(330) 상에 형성하기 때문에 엑스레이 차폐를 위하여 차폐층(320)이 액티브층(221) 상에 형성된다고 하더라도 기생 캐패시터의 발생이 최소화될 수 있다.
셋째, 본 발명에 따르면 신틸레이터층(330)을 형성하는 경우 각각의 화소 영역에 대응되는 신틸레이터층(330)들이 서로 이격되도록 형성되어, 신틸레이터층(330)에서 변환된 광이 인접한 화소로 산란되는 것을 최소화함으로써 변조 전달 함수 특성을 향상시켜 해상도 저하를 최소화할 수 있다.
변조 전달 함수(MTF: Modulation Transfer Function)는 렌즈 성능을 평가하는 척도의 하나로 피사체가 가지는 콘트라스트(Contrast)를 광이 비춰지는 화면에서 어느 정도 충실히 재현할 수 있는가를 공간 주파수 특성으로 나타낸 것이다.
즉 변조 전달 함수는 디지털 엑스레이 검출기(200)의 해상력의 척도로 공간주파수의 함수로 표현된 피사체 대조도와 검출기에 의해 획득된 영상 대조도(Contrast)의 비로 구해지며, 분해능이 높아질수록 변조 전달 함수의 값도 높아지게 된다.
신틸레이터층(330)은 복수의 주상 형태의 신틸레이터들이 수직하게 배열된 형태로 구성되게 되는데, 신틸레이터층(330)에 조사되는 엑스레이도 주상 형태의 신틸레이터를 따라서 내부로 들어오게 된다.
이 경우 주상 형태의 신틸레이터가 복수의 화소 영역, 즉 활성화 영역을 모두 덮도록 서로 연결되어 있는 경우 신틸레이터를 통해서 변환되는 광이 의도하지 않은 인접한 화소 영역으로 산란될 수 있어, 인접한 화소의 해상도가 저하될 수 있다.
반면 본 발명의 경우 복수의 신틸레이터층(330)들이 서로 이격되어 각각의 화소 영역에 대응되도록 형성되고 이격된 공간은 공기로 이루어진 에어갭(340)이 형성됨으로써, 에어갭(340)은 신틸레이터에서 변환된 광이 전반사되는 것을 증가시키고, 산란(Scattering)에 의한 엑스레이의 손실을 감소시켜 분해능을 증가시킬 수 있다.
즉 본 발명의 경우 신틸레이터에서 변환된 광이 의도하지 않은 인접한 화소에 산란되어 화소 간의 간섭에 의해서 분해능이 감소되는 것을 최소화하여 변조 전달 함수 특성을 향상시킴으로써 해상도 저하를 최소화할 수 있다.
넷째, 본 발명에 따르면 수분 투과율이 낮은 유리 기판으로 신틸레이터층(330)을 밀봉함으로써, 수분에 취약한 신틸레이터층(330)을 효과적으로 보호할 수 있어 디지털 엑스레이 검출기(200)의 밀봉 특성을 향상시킬 수 있다.
또한 본 발명의 경우 차폐층(320)과 신틸레이터층(330)을 형성하는 경우 제2 기판(300)을 베이스 기판으로 하여 형성하게 되는 바, 제2 기판(300)을 편평한 면을 갖는 유리 기판으로 사용하는 경우 본 발명에 따른 차폐층(320)과 신틸레이터층(330)의 엠보 패턴을 더욱 매끄럽고 용이하게 형성할 수 있다.
본 발명의 실시예에 따른 디지털 엑스레이 검출기(200)의 제조 방법은, i) 제2 기판(300) 상에 차폐층(320)을 형성하는 단계, ii) 차폐층(320)을 덮도록 제2 기판(300) 상에 신틸레이터층(330)을 형성하는 단계 및 iii) 제2 기판(300)을 신틸레이터층(330)이 형성된 방향으로, 제1 전극(225a), 제2 전극(225b), 게이트 전극(223a) 및 액티브층(221)을 포함하는 박막 트랜지스터(220)와 박막 트랜지스터(220)와 연결된 PIN 다이오드(230)가 형성된 제1 기판(210)에 합착하는 단계를 포함한다. 이 경우 차폐층(320)은 액티브층(221)에 대응되는 패턴으로 형성한다.
본 발명의 실시예에 따른 디지털 엑스레이 검출기(200)의 제조 방법은 마스크 공정을 기준으로 도 5a 내지 도 5d를 참조하여 자세히 설명하도록 한다.
이하에서 설명하는 각 층에 대한 패턴 형성 방법은 당업계에서 통상의 기술자가 실시하는 기술인, 증착(Deposition), 포토레지스트 도포(Photoresist Coating), 노광(Exposure), 현상(Develop), 식각(Etch), 포토레지스트 박리(Photoresist Strip)를 포함하는 포토리소그래피(Photoliyhography) 공정을 이용하는 바 이에 대한 자세한 설명은 생략한다.
예를 들어 증착의 경우 금속 재료일 경우에는 스퍼터링(Sputtering), 반도체나 절연막인 경우에는 플라즈마 화학증착(Plasma Enhanced Vapor Deposition; PECVD)과 같은 방법을 나누어서 사용할 수 있으며, 식각의 경우에도 재료에 따라 건식 식각 및 습식 식각을 선택하여 사용할 수 있는 것으로 당업계에서 통상의 기술자가 실시하는 기술을 적절히 적용한다.
먼저 도 5a에서와 같이 제2 기판(300) 상에는 유기층(310)을 형성할 수 있다.
유기층(310)은 제2 기판(300)과 후속 공정에서 형성할 차폐층(320) 및 신틸레이터층(330)과의 접착력 향상과 함께 신틸레이터층(330)이 잘 성장하게 하는 역할을 할 수 있다.
유기층(310)은 PAC(Photo Acryl)과 같은 유기물로 이루어질 수 있지만 이에 한정되는 것은 아니다.
본 발명의 경우 신틸레이터층(330)이 제2 기판(300)을 기반으로 하여 성장하기 때문에, 제2 기판(300)과 신틸레이터층(330) 사이에 위치한 유기층(310)은 신틸레이터가 유기층(310)을 기반으로 하여 복수의 주상 결정(Columnar Crystal)으로 형성할 수 있도록 해주는 성장 기반층으로써의 역할을 할 수 있다.
유기층(310)은 신틸레이터층(330)이 평탄화된 면에 형성될 수 있도록 해주는 평탄화층(244)으로써의 역할도 할 수 있다.
유기층(310)은 제2 기판(300) 전면에 형성되지 않고 서로 인접한 화소 영역들끼리 일정 거리 서로 이격된 패턴을 갖도록 형성할 수 있다. 이에 따라 복수의 유기층(310)들은 예를 들어 각각의 화소 영역들에 대응되도록 형성되어 서로 이격되도록 형성될 수 있다.
다음으로 도 5b와 같이 유기층(310) 상에 차폐층(320)을 형성할 수 있다. 다만 도 5a와 같이 제2 기판(300) 상에 유기층(310)을 형성하는 공정은 선택적인 공정으로, 제2 기판(300) 상에 유기층(310)을 형성하지 않고 차폐층(320)을 바로 형성할 수도 있다.
차폐층(320)은 제2 기판(300) 또는 유기층(310)의 전면에 차폐막을 형성한 후에 패터닝 공정을 통하여 원하는 패턴의 차폐층(320)을 형성할 수 있다.
또한 차폐막을 형성하는 공정을 생략하고, 쉐도우 마스크(Shadow Mask) 공정을 이용하여 제2 기판(300) 또는 유기층(310) 상에 원하는 패턴의 차폐층(320)을 바로 형성할 수도 있다.
차폐층(320)은 후속 공정에서 합착될 제1 기판(210) 상에 형성된 박막 트랜지스터(220)의 액티브층(221)과 대응되는 제1 엠보 패턴으로 형성한다.
차폐층(320)이 형성된 제2 기판(300) 상에는 도 5c와 같이 차폐층(320)에 대응되는 제2 엠보 패턴을 갖는 신틸레이터층(330)을 형성한다.
신틸레이터층(330)은 제2 기판(300) 또는 유기층(310)을 성장 기반층으로 하여 증착 방식을 통해 복수의 주상 결정상을 갖도록 수직 방향으로 성장되어, 복수의 신틸레이터 주상 결정들이 나란히 배열되는 형태로 형성될 수 있다.
예를 들어, 제2 기판(300) 또는 유기층(310) 상에 각각의 신틸레이터 주상 결정을 형성하기 위한 씨드(seed)부를 먼저 생성하고, 씨드부 상에 성장부를 생성함으로써 신틸레이터 주상 결정들이 수직 방향으로 나란히 배열되는 형태로 신틸레이터층(330)을 형성할 수 있다.
화소 영역에 대응되도록 패터닝된 유기층(310) 상에 신틸레이터층(330)을 형성하는 경우, 신틸레이터층(330)의 경우에도 상대적으로 접합력이 좋은 유기층(310) 상에 시드가 형성되기 때문에 신틸레이터층(330)도 패터닝된 유기층(310)에 대응되도록 형성될 수 있다.
신틸레이터는 탈륨(Tl) 또는 나트륨(Na)이 도핑된 요드화 세슘(CsI) 등의 할로겐화합물을 이용하여 150℃~ 230℃의 온도 범위에서 결정화됨으로써 성장될 수 있지만 이에 한정되는 것은 아니다.
신틸레이터층(330)을 형성하는 경우, 차폐층(320)에 대응되는 신틸레이터층(330)의 영역은 제1 엠보 영역(331)을 갖고 차폐층(320)에 대응되지 않는 신틸레이터층(330)의 영역은 평탄 영역(333)을 갖도록 형성할 수 있다. 이에 따라 신틸레이터층(330)의 제1 엠보 영역(331)과 평탄 영역(333)은 서로 다른 높이를 갖도록 형성된다.
다음으로 도 6c의 공정을 통해 신틸레이터층(330)이 형성된 제2 기판(300)을 박막 트랜지스터(220)와 PIN 다이오드(230)가 형성된 제1 기판(210)과 도 6d와 같이 합착한다.
이 경우 제1 기판(210) 상에 박막 트랜지스터(220)와 PIN 다이오드(230)를 형성하는 공정은 제2 기판(300) 상에서 진행되는 공정과의 순서가 중요한 것은 아니기 때문에 공정 순서의 선후는 한정되지는 않는다.
제1 기판(210) 상에서 진행되는 공정은 다음과 같은 공정으로 진행될 수 있다.
제1 기판(210) 상에 박막 트랜지스터(220)의 채널 영역(221c)을 사이에 둔 제1 도체화 영역(221a)과 제2 도체화 영역(221b)을 포함하는 액티브층(221)을 형성한다.
액티브층(221) 상에는 게이트 절연층(222)과 게이트 전극(223a)을 형성한다. 게이트 절연층(222)과 게이트 전극(223a)은 액티브층(221)의 채널 영역(221c)에 대응되도록 패터닝하여 형성한다.
게이트 절연층(222)과 게이트 전극(223a)을 패터닝하는 경우 액티브층(221)의 채널 영역(221c) 이외의 영역은 외부로 노출되게 되는데, 식각과 같은 방법으로 패터닝을 하기 때문에 외부로 노출된 채널 영역(221c) 이외의 액티브층(221)은 식각 과정을 통해서 도체화가 될 수 있다.
다만 액티브층(221)의 도체화 처리 방법은 이에 한정되지 않으며 건식 식각에 의한 방법 이외에 수소 플라즈마 처리, 헬륨 플라즈마 처리 등과 같은 다양한 방법들을 사용할 수 있다.
다음으로 층간 절연층(224)을 형성하고 층간 절연층(224)에는 액티브층(221)의 제1 도체화 영역(221a)과 제2 도체화 영역(221b)에 대응되는 영역이 외부로 노출되도록 제1 컨택홀(224a)과 제2 컨택홀(224b)을 형성할 수 있다.
층간 절연층(224) 상에는 제1 전극(225a)과 제2 전극(225b)을 형성하여 각각 액티브층(221)의 제1 도체화 영역(221a) 및 제2 도체화 영역(221b)과 연결시킨다.
이에 따라 제1 기판(210) 상에는 제1 전극(225a), 제2 전극(225b), 게이트 전극(223a) 및 액티브층(221)을 포함하는 박막 트랜지스터(220)를 형성할 수 있다.
박막 트랜지스터(220) 상에는 제1 보호층(226)을 형성할 수 있다. 제1 보호층(226)에는 제2 전극(225b)의 상부 일부 영역이 노출되도록 제3 컨택홀(226h)이 형성될 수 있다.
제1 보호층(226)상에는 제2 전극(225b)과 연결되도록 PIN 다이오드(230)의 하부 전극(231)을 형성한다. 구체적으로 하부 전극(231)은 제1 보호층(226)의 제3 컨택홀(226h)을 통해서 제2 전극(225b)과 연결되도록 형성될 수 있다.
하부 전극(231) 상에는 PIN 층(232)과 상부 전극(233)을 형성하여 PIN 다이오드(230)를 형성한다. PIN 층(232)은 N형의 불순물이 포함된 N형 반도체층, 불순물이 포함되지 않은 I형 반도체층, P형의 불순물이 포함된 P형 반도체층이 차례대로 적층되도록 형성할 수 있다.
PIN 다이오드(230) 상에는 제2 보호층(234)을 형성하고, PIN 다이오드(230)의 상부 전극(233)의 일부 영역이 노출되도록 제2 보호층(234)에 제4 컨택홀(234h)을 형성할 수 있다.
제2 보호층(234) 상에는 바이어스 전극(243)을 형성하여 제2 보호층(234)의 제4 컨택홀(234h)을 통해서 PIN 다이오드(230)의 상부 전극(233)과 연결할 수 있다.
바이어스 전극(243) 상에는 평탄화층(244)이 PIN 다이오드(230)를 덮도록 형성할 수 있다. 평탄화층(244)은 PAC(Photo Acryl)과 같은 유기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
평탄화층(244)에 있어서 박막 트랜지스터(220)의 액티브층(221)에 대응되는 영역은 평탄화층(244)이 일정 깊이로 패터닝된 영역인 제1 오목부(244a)를 포함하도록 형성할 수 있다.
구체적으로 평탄화층(244)의 제1 오목부(244a)는 평탄화층(244)이 완전히 패터닝되어 없어진 것이 아니라, 일정 깊이만큼만 패터닝된 것일 수 있다.
상기와 같이 박막 트랜지스터(220)와 PIN 다이오드(230)가 형성된 제1 기판(210) 상에 도 6c의 공정을 통해 신틸레이터층(330)이 형성된 제2 기판(300)을 합착할 수 있도록, 제2 기판(300)에 있어서 신틸레이터층(330)이 있는 면이 제1 기판(210)을 향하도록 서로 대향시킨다.
이 경우 제2 기판(300)에 형성된 차폐층(320)의 제1 엠보 패턴과 신틸레이터층(330)의 제2 엠보 패턴이 제1 기판(210)의 액티브층(221)에 대응되도록, 제2 기판(300)과 제1 기판(210)의 위치를 조절하여 대향시킨다.
제1 기판(210)을 향하는 제2 기판(300)의 테두리에는 실런트(Sealant)와 같은 밀봉재(400)가 형성되어 제1 기판(210)과 제2 기판(300)을 밀봉시킬 수 있다. 예를 들어 실런트는 통상의 UV 실런트를 사용하여 제2 기판(300)과 제1 기판(210)을 합착시킨 후 UV 경화를 진행하여 밀봉재(400)를 경화시킴으로써 밀봉할 수 있다.
이 경우 제1 기판(210) 상에 있는 패드부의 경우 밀봉되지 않고 외부로 노출되어야 하기 때문에, 제2 기판(300)은 제1 기판(210)의 활성화 영역(210A) 외부에 있는 패드부를 제외하고 밀봉할 수 있다.
본 발명의 실시예에 따른 구조를 갖는 디지털 엑스레이 검출기(200)는 다음과 같은 실험 결과를 통해서 종래 구조 대비 효과를 더욱 명확히 알 수 있다.
비교예의 경우 박막 트랜지스터의 액티브층 상에 차폐층이 없고 신틸레이터층만 있다는 점에서, 박막 트랜지스터의 액티브층 상에 차폐층과 신틸레이터층이 있는 본 발명의 실시예와 차이점이 있고 나머지 구성들의 배치는 동일하게 하였다.
본 실험을 하는데 있어서, 100Kv의 관전압과 10mA의 관전류를 갖는 엑스레이를 50cm의 거리에서 79분 동안 조사한 후에 문턱전압(Vth)의 변화를 측정하였다.
도 6에서와 같이 비교예의 경우 엑스레이가 조사된 이후에 ΔVth의 값이 -1.35로 엑스레이의 조사 이전 대비 상당히 큰 폭으로 네가티브 쉬트프(Negative Shift)가 발생한 것을 확인할 수 있다.
이에 반해 도 6에서와 같은 실시예의 경우 엑스레이가 조사된 이후에도 ΔVth의 값이 -0.51밖에 되지 않아 비교예 대비 네가티브 쉬프트의 발생이 매우 작은 것을 확인할 수 있다.
이를 통해 본 발명과 같이 박막 트랜지스터의 액티브층에 신틸레이터층과 함께 차폐층이 형성되는 경우 네가티브 쉬프트의 발생이 매우 작아짐으로 인해서 소자의 특성 저하가 최소화되는 것을 알 수 있다.
비교예와 같이 엑스레이에 의해서 소자가 손상되어 네가티브 쉬프트의 값이 증가하게 되면, 실제 디지털 엑스레이 검출기가 오프(off) 상태로 설정되어야 하는 경우에도 사용자의 설정과는 무관하게 온(on) 상태로 설정이 되어버려 박막 트랜지스터가 온 상태로 유지되게 되는 바 전체적인 디지털 엑스레이 검출기의 수명 저하로까지 이어질 수 있게 되는 것이다.
이상과 같이 본 발명에 따른 디지털 엑스레이 검출기는 제1 기판, 제1 기판 상에 있고, 제1 전극, 제2 전극, 게이트 전극 및 액티브층을 포함하는 박막 트랜지스터, 박막 트랜지스터와 연결된 PIN 다이오드, 박막 트랜지스터와 PIN 다이오드 상에 있는 신틸레이터층, 신틸레이터층 상에 있는 차폐층 및 신틸레이터층과 차폐층 상에 있는 제2 기판을 포함하고, 차폐층은 액티브층과 대응되는 위치에 있다.
이 경우 차폐층은 텅스텐, 알루미늄, 납, 백금, 티타늄으로 이루어진 군으로부터 선택된 하나 이상의 금속 또는 이들의 합금으로 이루어질 수 있다.
또한 신틸레이터층은 제1 엠보 패턴을 갖고, 차폐층은 제2 엠보 패턴을 가지며, 제1 엠보 패턴의 엠보 영역과 제2 엠보 패턴의 엠보 영역은 액티브층에 대응될 수 있다.
액티브층은 채널 영역과 채널 영역을 사이에 둔 제1 도체화 영역 및 제2 도체화 영역을 포함하고, 차폐층은 채널 영역에 대응되는 위치에 있다.
제1 기판과 제2 기판은 밀봉재에 의해 밀봉될 수 있다.
또한 본 발명에 따른 디지털 엑스레이 검출기는 서로 직교하도록 교차하는 복수의 게이트 라인과 복수의 데이터 라인에 의해서 복수의 화소 영역이 정의되는 제1 기판, 제1 기판 상에 있고, 제1 전극, 제2 전극, 게이트 전극 및 액티브층을 포함하는 복수의 박막 트랜지스터, 각각의 박막 트랜지스터와 연결되고, 각각의 화소 영역에 있는 복수의 PIN 다이오드, 박막 트랜지스터와 PIN 다이오드 상에 있고, 각각의 화소 영역에 대응되는 위치에 있는 복수의 신틸레이터층, 각각의 액티브층을 덮도록 각각의 신틸레이터층 상에 있는 복수의 차폐층 및 신틸레이터층과 차폐층 상에 있는 제2 기판을 포함하고, 신틸레이터층은 엠보 영역과 평탄 영역을 포함하며, 차폐층은 액티브층과 대응되는 위치에 있다.
이 경우 신틸레이터층과 제2 기판 사이에는 유기층이 있고, 유기층은 신틸레이터층과 대응되는 위치에 있을 수 있으며, 엠보 영역은 차폐층에 대응되는 위치에 있을 수 있다.
또한 차폐층은 텅스텐, 알루미늄, 납, 백금, 티타늄으로 이루어진 군으로부터 선택된 하나 이상의 금속 또는 이들의 합금으로 이루어질 수 있다.
엠보 영역에 있는 신틸레이터층은 평탄 영역에 있는 신틸레이터층보다 액티브층에 더 가까울 수 있다.
액티브층은 채널 영역과 채널 영역을 사이에 둔 제1 도체화 영역 및 제2 도체화 영역을 포함하고, 차폐층은 채널 영역에 대응되는 위치에 있을 수 있으며, 엠보 영역은 액티브층에 대응되는 위치에 있을 수 있다.
제1 기판과 제2 기판은 밀봉재에 의해 밀봉될 수 있다.
본 발명에 따른 디지털 엑스레이 검출기의 제조 방법은 제2 기판 상에 차폐층을 형성하는 단계, 차폐층을 덮도록 제2 기판 상에 신틸레이터층을 형성하는 단계 및 제2 기판을 신틸레이터층이 형성된 방향으로, 제1 전극, 제2 전극, 게이트 전극 및 액티브층을 포함하는 박막 트랜지스터와 박막 트랜지스터와 연결된 PIN 다이오드가 형성된 제1 기판에 합착하는 단계를 포함하고, 차폐층은 상기 액티브층에 대응되는 패턴으로 형성할 수 있다.
이 경우 차폐층을 형성하는 단계 이전에, 제2 기판 상에 유기층을 형성하는 단계를 더 포함할 수 있다.
또한 차폐층은 텅스텐, 알루미늄, 납, 백금, 티타늄으로 이루어진 군으로부터 선택된 하나 이상의 금속 또는 이들의 합금으로 형성할 수 있다.
차폐층에 대응되는 신틸레이터층의 영역은 엠보 영역을 갖고 차폐층에 대응되지 않는 신틸레이터층의 영역은 평탄 영역을 갖도록 형성하고, 엠보 영역과 평탄 영역은 서로 다른 높이를 갖도록 형성할 수 있다.
제1 기판과 제2 기판은 밀봉재로 밀봉할 수 있다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
110 : 박막 트랜지스터 어레이 120 : 게이트 구동부
130 : 바이어스 공급부 140 : 전원전압 공급부
150 : 리드아웃 회로부 160 : 타이밍 제어부
200 : 디지털 엑스레이 검출기 210 : 제1 기판
210A : 활성화 영역 225 : 데이터 라인
220 : 박막 트랜지스터 221 : 액티브층
221c : 채널 영역 221a : 제1 도체화 영역
221b : 제2 도체화 영역 222 : 게이트 절연층
223 : 게이트 라인 223a : 게이트 전극
224 : 층간 절연층 224a : 제1 컨택홀
224b : 제2 컨택홀 225a : 제1 전극
225b : 제2 전극 226 : 제1 보호층
226 h : 제3 컨택홀 230 : PIN 다이오드
231 : 하부 전극 232 : PIN 층
233 : 상부 전극 234 : 제2 보호층
234h : 제4 컨택홀 241 : 바이어스 라인
243 : 바이어스 전극 244 : 평탄화층
244a : 제1 오목부 300 : 제2 기판
310 : 유기층 320 : 차폐층
321 : 제2 엠보 영역 330: 신틸레이터층
331 : 제1 엠보 영역 331a : 제2 오목부
331b : 볼록부 333 : 평탄 영역
340: 에어갭 223': 게이트 패드
224': 제1 게이트 연결 패드 231': 제2 게이트 연결 패드
243': 게이트 접촉 패드 400 : 밀봉재
130 : 바이어스 공급부 140 : 전원전압 공급부
150 : 리드아웃 회로부 160 : 타이밍 제어부
200 : 디지털 엑스레이 검출기 210 : 제1 기판
210A : 활성화 영역 225 : 데이터 라인
220 : 박막 트랜지스터 221 : 액티브층
221c : 채널 영역 221a : 제1 도체화 영역
221b : 제2 도체화 영역 222 : 게이트 절연층
223 : 게이트 라인 223a : 게이트 전극
224 : 층간 절연층 224a : 제1 컨택홀
224b : 제2 컨택홀 225a : 제1 전극
225b : 제2 전극 226 : 제1 보호층
226 h : 제3 컨택홀 230 : PIN 다이오드
231 : 하부 전극 232 : PIN 층
233 : 상부 전극 234 : 제2 보호층
234h : 제4 컨택홀 241 : 바이어스 라인
243 : 바이어스 전극 244 : 평탄화층
244a : 제1 오목부 300 : 제2 기판
310 : 유기층 320 : 차폐층
321 : 제2 엠보 영역 330: 신틸레이터층
331 : 제1 엠보 영역 331a : 제2 오목부
331b : 볼록부 333 : 평탄 영역
340: 에어갭 223': 게이트 패드
224': 제1 게이트 연결 패드 231': 제2 게이트 연결 패드
243': 게이트 접촉 패드 400 : 밀봉재
Claims (16)
- 제1 기판;
상기 제1 기판 상에 있고, 제1 전극, 제2 전극, 게이트 전극 및 액티브층을 포함하는 박막 트랜지스터;
상기 박막 트랜지스터와 연결된 PIN 다이오드;
상기 박막 트랜지스터와 상기 PIN 다이오드 상에 있는 신틸레이터층;
상기 신틸레이터층 상에 있는 차폐층; 및
상기 신틸레이터층과 상기 차폐층 상에 있는 제2 기판; 을 포함하고,
상기 차폐층은 상기 액티브층과 대응되는 위치에 있으며,
상기 신틸레이터층의 하부면은 볼록부와 평탄부를 포함하고,
상기 볼록부는 상기 평탄부보다 상기 제1 기판을 향하는 하부 방향으로 더 돌출되며,
상기 차폐층은 상기 볼록부에 대응되는 영역에 배치된 디지털 엑스레이 검출기. - 제1항에 있어서,
상기 차폐층은 텅스텐, 알루미늄, 납, 백금, 티타늄으로 이루어진 군으로부터 선택된 하나 이상의 금속 또는 이들의 합금으로 이루어진 디지털 엑스레이 검출기. - 제1항에 있어서,
상기 신틸레이터층은 제1 엠보 패턴을 갖고,
상기 차폐층은 제2 엠보 패턴을 가지며,
상기 제1 엠보 패턴의 엠보 영역과 상기 제2 엠보 패턴의 엠보 영역은 상기 액티브층에 대응되는 디지털 엑스레이 검출기. - 제1항에 있어서,
상기 액티브층은 채널 영역과 상기 채널 영역을 사이에 둔 제1 도체화 영역 및 제2 도체화 영역을 포함하고,
상기 차폐층은 상기 채널 영역에 대응되는 위치에 있는 디지털 엑스레이 검출기. - 제1항에 있어서,
상기 제1 기판과 제2 기판은 밀봉재에 의해 밀봉된 디지털 엑스레이 검출기. - 서로 직교하도록 교차하는 복수의 게이트 라인과 복수의 데이터 라인에 의해서 복수의 화소 영역이 정의되는 제1 기판;
상기 제1 기판 상에 있고, 제1 전극, 제2 전극, 게이트 전극 및 액티브층을 포함하는 복수의 박막 트랜지스터;
각각의 상기 박막 트랜지스터와 연결되고, 각각의 상기 화소 영역에 있는 복수의 PIN 다이오드;
상기 박막 트랜지스터와 상기 PIN 다이오드 상에 있고, 각각의 상기 화소 영역에 대응되는 위치에 있는 복수의 신틸레이터층;
각각의 상기 액티브층을 덮도록 각각의 상기 신틸레이터층 상에 있는 복수의 차폐층; 및
상기 신틸레이터층과 상기 차폐층 상에 있는 제2 기판; 을 포함하고,
상기 신틸레이터층의 하부면은 엠보 영역과 평탄 영역을 포함하며,
상기 엠보 영역은 상기 평탄 영역보다 상기 제1 기판을 향하는 하부 방향으로 더 돌출되며,
상기 차폐층은 상기 엠보 영역과 상기 액티브층과 대응되는 위치에 있는 디지털 엑스레이 검출기. - 제6항에 있어서,
상기 신틸레이터층과 상기 제2 기판 사이에는 유기층이 있고,
상기 유기층은 상기 신틸레이터층과 대응되는 위치에 있는 디지털 엑스레이 검출기. - 제6항에 있어서,
상기 차폐층은 텅스텐, 알루미늄, 납, 백금, 티타늄으로 이루어진 군으로부터 선택된 하나 이상의 금속 또는 이들의 합금으로 이루어진 디지털 엑스레이 검출기. - 제6항에 있어서,
상기 엠보 영역에 있는 신틸레이터층은 상기 평탄 영역에 있는 신틸레이터층보다 상기 액티브층에 더 가까운 디지털 엑스레이 검출기. - 제6항에 있어서,
상기 액티브층은 채널 영역과 상기 채널 영역을 사이에 둔 제1 도체화 영역 및 제2 도체화 영역을 포함하고,
상기 차폐층은 상기 채널 영역에 대응되는 위치에 있으며,
상기 엠보 영역은 상기 액티브층에 대응되는 위치에 있는 디지털 엑스레이 검출기. - 제6항에 있어서,
상기 제1 기판과 제2 기판은 밀봉재에 의해 밀봉된 디지털 엑스레이 검출기. - 제2 기판 상에 차폐층을 형성하는 단계;
상기 차폐층을 덮도록 상기 제2 기판 상에 신틸레이터층을 형성하는 단계; 및
상기 제2 기판을 상기 신틸레이터층이 형성된 방향으로, 제1 전극, 제2 전극, 게이트 전극 및 액티브층을 포함하는 박막 트랜지스터와 상기 박막 트랜지스터와 연결된 PIN 다이오드가 형성된 제1 기판에 합착하는 단계를 포함하고,
상기 차폐층은 상기 액티브층에 대응되는 패턴으로 형성하며,
상기 제2 기판 상에 신틸레이터층을 형성하는 단계에서, 상기 신틸레이터층의 상부면이 상기 차폐층에 대응되는 엠보 영역과 상기 차폐층에 대응되지 않는 평탄 영역을 갖도록 형성하며, 상기 엠보 영역에 대응되는 상기 신틸레이터층의 상부면은 상기 평탄 영역에 대응되는 상기 신틸레이터층의 상부면보다 상부 방향으로 더 돌출되도록 형성하는 디지털 엑스레이 검출기의 제조 방법. - 제12항에 있어서,
상기 차폐층을 형성하는 단계 이전에,
상기 제2 기판 상에 유기층을 형성하는 단계를 더 포함하는 디지털 엑스레이 검출기의 제조 방법. - 제12항에 있어서,
상기 차폐층은 텅스텐, 알루미늄, 납, 백금, 티타늄으로 이루어진 군으로부터 선택된 하나 이상의 금속 또는 이들의 합금으로 형성하는 디지털 엑스레이 검출기의 제조 방법. - 제12항에 있어서,
상기 엠보 영역과 상기 평탄 영역은 서로 다른 높이를 갖도록 형성하는 디지털 엑스레이 검출기의 제조 방법. - 제12항에 있어서,
제1 기판과 제2 기판은 밀봉재로 밀봉하는 디지털 엑스레이 검출기의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190063432A KR102651991B1 (ko) | 2019-05-29 | 2019-05-29 | 디지털 엑스레이 검출기 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190063432A KR102651991B1 (ko) | 2019-05-29 | 2019-05-29 | 디지털 엑스레이 검출기 및 이의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200137306A KR20200137306A (ko) | 2020-12-09 |
| KR102651991B1 true KR102651991B1 (ko) | 2024-03-26 |
Family
ID=73786821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190063432A KR102651991B1 (ko) | 2019-05-29 | 2019-05-29 | 디지털 엑스레이 검출기 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014077735A (ja) * | 2012-10-11 | 2014-05-01 | Canon Inc | 放射線検出装置及び放射線検出システム |
| JP2014240769A (ja) * | 2013-06-11 | 2014-12-25 | ソニー株式会社 | 放射線撮像装置および放射線撮像表示システム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102572403B1 (ko) * | 2016-11-29 | 2023-08-29 | 엘지디스플레이 주식회사 | 디지털 엑스레이 검출장치 및 그 제조방법 |
| KR20190028195A (ko) * | 2017-09-08 | 2019-03-18 | 엘지디스플레이 주식회사 | 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법 |
-
2019
- 2019-05-29 KR KR1020190063432A patent/KR102651991B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014077735A (ja) * | 2012-10-11 | 2014-05-01 | Canon Inc | 放射線検出装置及び放射線検出システム |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20200137306A (ko) | 2020-12-09 |
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