KR102674957B1 - 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 이의 제조 방법 - Google Patents
디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR102674957B1 KR102674957B1 KR1020190063433A KR20190063433A KR102674957B1 KR 102674957 B1 KR102674957 B1 KR 102674957B1 KR 1020190063433 A KR1020190063433 A KR 1020190063433A KR 20190063433 A KR20190063433 A KR 20190063433A KR 102674957 B1 KR102674957 B1 KR 102674957B1
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- thin film
- film transistor
- active layer
- digital
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 119
- 239000000758 substrate Substances 0.000 title claims abstract description 94
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000003990 capacitor Substances 0.000 abstract description 24
- 230000003071 parasitic effect Effects 0.000 abstract description 16
- 239000010410 layer Substances 0.000 description 255
- 238000000034 method Methods 0.000 description 33
- 239000011241 protective layer Substances 0.000 description 29
- 239000004065 semiconductor Substances 0.000 description 23
- 230000008569 process Effects 0.000 description 20
- 239000010408 film Substances 0.000 description 15
- 239000011229 interlayer Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 9
- 238000001514 detection method Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- 230000000903 blocking effect Effects 0.000 description 8
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 7
- 229910010272 inorganic material Inorganic materials 0.000 description 7
- 239000011147 inorganic material Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 239000011651 chromium Substances 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000010931 gold Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000008901 benefit Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 230000036961 partial effect Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000009832 plasma treatment Methods 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000011787 zinc oxide Substances 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- -1 Acryl Chemical group 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
- H01L27/14658—X-ray, gamma-ray or corpuscular radiation imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
- H01L31/105—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PIN type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
본 발명은 필 팩터를 최대한 증가시키면서도 기생 캐패시터의 발생을 최소화하할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 이의 제조 방법을 제공한다.
구체적으로 본 발명은 데이터 라인을 박막 트랜지스터의 액티브층 하부에 형성하고 박막 트랜지스터의 제1 전극과 제2 전극을 서로 반대 방향으로 형성하되 제1 전극과 제2 전극을 서로 다른 층에 형성함으로써, 데이터 라인과 PIN 다이오드가 최대한 수직 방향으로 이격되도록 하여 데이터 라인과 PIN 다이오드 간에 발생할 수 있는 기생 캐패시터를 최소화할 수 있다.
또한 본 발명은 데이터 라인과 PIN 다이오드 간의 거리가 수직 방향으로 최대한 이격되기 때문에 데이터 라인과 PIN 다이오드 간의 수평 거리가 가까워져도 기생 캐패시터의 발생이 최소화될 수 있어, PIN 다이오드의 면적을 수평 방향으로 최대한 증가시킴으로써 디지털 엑스레이 검출기의 필 팩터도 최대한 증가시킬 수 있다.
구체적으로 본 발명은 데이터 라인을 박막 트랜지스터의 액티브층 하부에 형성하고 박막 트랜지스터의 제1 전극과 제2 전극을 서로 반대 방향으로 형성하되 제1 전극과 제2 전극을 서로 다른 층에 형성함으로써, 데이터 라인과 PIN 다이오드가 최대한 수직 방향으로 이격되도록 하여 데이터 라인과 PIN 다이오드 간에 발생할 수 있는 기생 캐패시터를 최소화할 수 있다.
또한 본 발명은 데이터 라인과 PIN 다이오드 간의 거리가 수직 방향으로 최대한 이격되기 때문에 데이터 라인과 PIN 다이오드 간의 수평 거리가 가까워져도 기생 캐패시터의 발생이 최소화될 수 있어, PIN 다이오드의 면적을 수평 방향으로 최대한 증가시킴으로써 디지털 엑스레이 검출기의 필 팩터도 최대한 증가시킬 수 있다.
Description
본 발명은 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 이의 제조 방법에 관한 것이다.
보다 상세하게는 필 팩터를 최대한 증가시키면서도 기생 캐패시터의 발생을 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 이의 제조 방법을 제공하는 것이다.
엑스레이(X-ray)는 단파장이기 때문에 피사체를 쉽게 투과할 수 있다. 엑스레이의 투과량은 피사체 내부의 밀도에 따라 결정된다. 따라서 피사체를 투과한 엑스레이의 투과량을 검출함으로써 피사체의 내부 구조를 관측할 수 있다.
의학용으로 사용되고 있는 엑스레이 검사방법 중 하나로 필름인화방식이 있다. 하지만 필름인화방식의 경우 필름 촬영 후 인화 과정을 거쳐야 결과물을 확인할 수 있기 때문에, 결과물을 확인하기까지 많은 시간이 소요된다. 특히 필름인화방식의 경우 인화된 필름의 보관 및 보존에 있어서 많은 어려움이 있다.
이에 따라 최근에는 박막 트랜지스터(Thin Film Transistor)를 이용한 디지털 엑스레이 검출기(Digital X-ray Detector; DXD)가 개발되어 의학용으로 많이 사용되고 있다.
디지털 엑스레이 검출기는 피사체를 투과한 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해 외부로 표시하는 장치를 말한다.
따라서 디지털 엑스레이 검출기는 별도의 필름과 인화지를 사용하지 않고도 피사체의 내부 구조를 표시할 수 있고, 엑스레이 촬영 즉시 실시간으로 결과를 확인할 수 있는 장점이 있다.
디지털 엑스레이 검출기의 필 팩터(Fill Factor)는 하나의 화소당 디지털 엑스레이 검출기의 수광 면적이 차지하는 비율을 의미하는 것으로, 구체적으로는 하나의 화소 면적 대비 PIN 다이오드의 면적 비율로 정의될 수 있다.
필 팩터가 감소하게 되면 동일한 양의 가시광이 PIN 다이오드에 조사된다고 하더라도 수광 면적의 감소로 인해 변환되는 전기 신호량도 감소하기 때문에 전체적인 디지털 엑스레이 검출기의 성능이 저하될 수 있다.
따라서 디지털 엑스레이 검출기의 성능 향상을 위해서는 디지털 엑스레이 검출기의 필 팩터를 증가시키는 것이 중요하다.
하지만 디지털 엑스레이 검출기의 필 팩터를 증가시키기 위하여 PIN 다이오드의 면적을 증가시키는 경우, PIN 다이오드와 데이터 라인과의 거리가 더욱 가까워지기 때문에 PIN 다이오드와 데이터 라인 간에 의도하지 않은 기생 캐패시터가 발생하여 디지털 엑스레이 검출기의 성능이 저하될 수도 있다.
이에 본 발명의 발명자들은 필 팩터를 최대한 증가시키면서도 데이터 라인과 PIN 다이오드 간에 발생할 수 있는 기생 캐패시터도 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 이의 제조 방법을 발명하였다.
본 발명의 목적은 데이터 라인과 PIN 다이오드 간에 발생할 수 있는 기생 캐패시터를 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 이의 제조 방법을 제공하는 것이다.
또한 본 발명의 목적은 PIN 다이오드의 면적을 증가시켜 필 팩터를 최대한 증가시킬 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 이의 제조 방법을 제공하는 것이다.
또한 본 발명의 목적은 별도의 공정을 추가하지 않고도 박막 트랜지스터의 액티브층의 하부면을 엑스레이로부터 보호할 수 있는 광차단층을 형성할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 이의 제조 방법을 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 실시예에 따른 필 팩터를 최대한 증가시키면서도 기생 캐패시터의 발생을 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기가 제공된다.
베이스 기판 상에 제1 전극, 제2 전극, 게이트 전극 및 액티브층을 포함하는 박막 트랜지스터와 박막 트랜지스터 상에 박막 트랜지스터와 연결되는 PIN 다이오드가 형성된다. 제1 전극과 제2 전극은 각각 서로 반대 방향으로 액티브층과 연결되며, 제2 전극은 PIN 다이오드와 연결되고, 제1 전극과 제2 전극은 서로 다른 층에 형성된다.
또한 서로 직교하도록 교차하는 복수의 게이트 라인과 복수의 데이터 라인에 의해서 복수의 화소 영역이 정의되는 베이스 기판 상에, 제1 전극, 제2 전극, 게이트 전극 및 액티브층을 포함하는 복수의 박막 트랜지스터 및 박막 트랜지스터 상에 각각의 박막 트랜지스터와 연결되는 복수의 PIN 다이오드가 형성된다. 제1 전극과 제2 전극은 각각 서로 반대 방향으로 액티브층과 연결되며, 제2 전극은 PIN 다이오드와 연결되고, 제1 전극은 데이터 라인 내에 있으며, 데이터 라인은 액티브층의 하부에 형성된다. 이 경우 제1 전극과 제2 전극은 서로 다른 층에 형성된다.
이 경우 제2 전극이 하부 전극, PIN 층 및 상부 전극을 포함하는 PIN 다이오드의 하부 전극과 연결되는 것을 일 실시예로 하고, 제2 전극이 PIN 층 및 상부 전극을 포함하는 PIN 다이오드의 PIN 층과 연결되는 것을 다른 일 실시예로 한다. 또한 액티브층은 채널 영역과 채널 영역을 사이에 둔 도체와 영역들을 포함하고, 제1 전극은 채널 영역까지 연장되는 것을 또 다른 일 실시예로 한다.
또한 본 발명의 일 실시예에 따른 필 팩터를 최대한 증가시키면서도 기생 캐패시터의 발생을 최소화할 수 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기의 제조 방법이 제공된다.
베이스 기판 상에 제1 전극을 형성하는 단계, 제1 전극을 덮도록 버퍼층을 형성하는 단계, 버퍼층 상에 제1 전극과 연결되도록 액티브층을 형성하는 단계, 액티브층 상에 게이트 절연층과 게이트 전극을 형성하는 단계 및 액티브층의 타측에 연결되도록 제2 전극을 형성하는 단계를 포함한다.
이 경우 제2 전극과 연결되도록 하부 전극을 형성하는 단계 및 하부 전극 상에 PIN 층과 상부 전극을 형성하는 단계를 포함하는 것을 일 실시예로 하고, 제2 전극과 연결되도록 제2 전극 상에 PIN 층과 상부 전극을 형성하는 단계를 포함하는 것을 다른 일 실시예로 한다.
본 발명에 따르면 데이터 라인을 박막 트랜지스터의 액티브층 하부에 형성하고 박막 트랜지스터의 제1 전극과 제2 전극을 서로 반대 방향으로 형성하여, 데이터 라인과 PIN 다이오드가 최대한 수직 방향으로 이격되도록 함으로써 데이터 라인과 PIN 다이오드 간에 발생할 수 있는 기생 캐패시터를 최소화할 수 있다.
또한 본 발명에 따르면 데이터 라인과 PIN 다이오드 간의 거리가 수직 방향으로 최대한 이격되기 때문에 데이터 라인과 PIN 다이오드 간의 수평 거리가 가까워져도 기생 캐패시터의 발생이 최소화될 수 있어, PIN 다이오드의 면적을 수평 방향으로 최대한 증가시킴으로써 디지털 엑스레이 검출기의 필 팩터도 최대한 증가시킬 수 있다.
또한 본 발명에 따르면 박막 트랜지스터의 제1 전극을 액티브층의 채널 영역까지 연장되도록 형성함으로써 제1 전극이 광차단층으로써의 역할도 하게 할 수 있어, 광차단층의 형성을 위한 별도의 공정을 추가하지 않고도 박막 트랜지스터의 액티브층의 하부면을 엑스레이로부터 효과적으로 보호할 수 있다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기의 일부 영역에 대한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기의 일부 영역에 대한 단면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기의 일부 영역에 대한 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기의 일부 영역에 대한 단면도이다.
도 6a 내지 도 6l은 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기의 제조 방법에 대한 공정도이다.
도 7a 내지 도 7j는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기의 제조 방법에 대한 공정도이다.
도 2는 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기의 일부 영역에 대한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기의 일부 영역에 대한 단면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기의 일부 영역에 대한 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기의 일부 영역에 대한 단면도이다.
도 6a 내지 도 6l은 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기의 제조 방법에 대한 공정도이다.
도 7a 내지 도 7j는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기의 제조 방법에 대한 공정도이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서 구성요소의 "상부 (또는 하부)" 또는 구성요소의 "상 (또는 하)"에 임의의 구성이 배치된다는 것은, 임의의 구성이 상기 구성요소의 상면 (또는 하면)에 접하여 배치되는 것뿐만 아니라, 상기 구성요소와 상기 구성요소 상에 (또는 하에) 배치된 임의의 구성 사이에 다른 구성이 개재될 수 있음을 의미할 수 있다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.
이하에서는, 본 발명의 몇몇 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 이의 제조 방법을 설명하도록 한다.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다. 디지털 엑스레이 검출기는 박막 트랜지스터 어레이(110), 게이트 구동부(120), 바이어스 공급부(130), 전원전압 공급부(140), 리드아웃 회로부(150) 및 타이밍 제어부(160)를 포함할 수 있다.
박막 트랜지스터 어레이(110)는 일 방향으로 배열된 복수의 게이트 라인들(Gate Line, GL)과 게이트 라인들(GL)과 직교하도록 일 방향으로 배열된 복수의 데이터 라인들(Data Line, DL)에 의해 정의된 복수의 셀 영역을 포함할 수 있다.
셀 영역들은 매트릭스 형태로 배열되고, 각각의 셀 영역은 광 감지 화소들(Pixel, P)이 형성된 화소 영역을 포함할 수 있다. 박막 트랜지스터 어레이(110)는 엑스레이 소스(X-ray Source)로부터 방출된 엑스레이를 감지하고, 감지된 엑스레이를 광전 변환하여 전기적인 검출 신호로 출력할 수 있다.
각각의 광 감지 화소는 신틸레이터(Scintillator)에 의해 엑스레이로부터 변환된 가시광선 영역의 광을 전자 신호로 변환하여 출력하는 PIN 다이오드(PIN Diode)와, PIN 다이오드로부터 출력된 검출 신호를 리드아웃 회로부(150)에 전달하는 박막 트랜지스터(Thin Film Transistor, TFT)를 각각 포함할 수 있다. PIN 다이오드의 일측은 박막 트랜지스터와 연결되고 타측은 바이어스 라인(Bias Line, BL)에 연결될 수 있다.
박막 트랜지스터의 게이트 전극은 스캔 신호를 전달하는 게이트 라인(GL)에 연결되고, 소스/드레인 전극은 각각 PIN 다이오드와 PIN 다이오드로부터 출력된 검출 신호를 전달하는 데이터 라인(DL)에 연결될 수 있다. 바이어스 라인(BL)은 데이터 라인(DL)과 서로 평행하게 배열될 수 있다.
게이트 구동부(120)는 게이트 라인(GL)들을 통해 광 감지 화소들의 박막 트랜지스터에 게이트 신호들을 순차적으로 인가할 수 있다. 광 감지 화소들의 박막 트랜지스터들은 게이트 온 전압 레벨을 갖는 게이트 신호에 응답하여 턴-온(Turn-On) 될 수 있다.
바이어스 공급부(130)는 바이어스 라인들(BL)을 통해 광 감지 화소들에 구동 전압을 인가할 수 있다. 바이어스 공급부(130)는 PIN 다이오드에 리버스 바이어스(Reverse Bias) 또는 포워드 바이어스(Forward Bias)를 선택적으로 인가할 수 있다.
리드아웃 회로부(150)는 게이트 구동부의 게이트 신호에 응답하여 턴-온된 박막 트랜지스터로부터 전달되는 검출 신호를 리드아웃할 수 있다. 즉 PIN 다이오드로부터 출력된 검출 신호는 박막 트랜지스터와 데이터 라인(DL)을 통해 리드아웃 회로부(150)로 입력될 수 있다.
리드아웃 회로부(150)는 오프셋 이미지를 리드아웃하는 오프셋 리드아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드아웃 구간에 광 감지 화소들로부터 출력되는 검출신호를 리드아웃할 수 있다.
리드아웃 회로부(150)는 신호 검출부 및 멀티플렉서 등을 포함할 수 있다. 신호 검출부에는 데이터 라인들(DL)과 일대일 대응하는 복수의 증폭 회로부를 포함하고, 각 증폭 회로부는 증폭기, 커패시터 및 리셋 소자 등이 포함될 수 있다.
타이밍 제어부(160)는 개시신호 및 클럭신호 등을 생성하여 게이트 구동부(120)에 공급함으로써, 게이트 구동부(120)의 동작을 제어할 수 있다. 또한 타이밍 제어부(160)는 리드아웃 제어신호 및 리드아웃 클럭신호 등을 생성하여 리드아웃 회로부(150)에 공급함으로써, 리드아웃 회로부(150)의 동작을 제어할 수 있다.
도 2와 도 3은 각각 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기의 일부 영역에 대한 평면도 및 단면도이다.
이하에서는 도 2와 도 3을 참고하여 하나의 화소에 대응되는 PIN 다이오드 및 박막 트랜지스터를 중심으로 본 발명의 일 실시예에 대해서 자세히 설명하도록 하며, 특별한 설명이 없는 한 인접한 화소에도 동일하게 적용될 수 있다.
먼저 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기는 베이스 기판(210)을 포함한다.
베이스 기판(210)은 유리 재질의 기판을 사용할 수 있지만 이에 한정되는 것은 아니며, 플렉서블(Flexible) 디지털 엑스레이 검출기에 적용되는 경우 유연성 성질을 갖는 폴리이미드(Polyimide) 재질의 기판을 사용할 수도 있다.
베이스 기판(210)에는 서로 직교하도록 교차하는 복수의 게이트 라인(223)과 복수의 데이터 라인(211)에 의해서 복수의 셀 영역이 정의된다. 각각의 셀 영역에는 화소(P)가 대응됨으로써 복수의 화소 영역이 정의된다. 게이트 라인(223)과 데이터 라인(211)에 대응되는 영역은 화소 영역들 간의 경계 영역으로 정의될 수 있다.
하나의 화소 당 각각의 박막 트랜지스터(220)와 PIN 다이오드(230)가 대응되도록 배치되어, 복수의 화소 영역을 갖는 어레이 기판에는 복수의 박막 트랜지스터(220)와 복수의 PIN 다이오드(230)가 형성될 수 있다.
베이스 기판(210) 상에는 제1 전극(211a), 제2 전극(225a), 게이트 전극(223a) 및 액티브층(221)을 포함하는 박막 트랜지스터(220)가 형성된다.
이 경우 제1 전극(211a)과 제2 전극(225a)은 각각 서로 반대 방향으로 액티브층(221)과 연결된다. 구체적으로 제1 전극(211a)은 액티브층(221)의 일측 하부면과 연결되어 베이스 기판(210)이 있는 방향으로 형성되고, 제2 전극(225a)은 액티브층(221)의 타측 상부면과 연결되어 PIN 다이오드(230)가 있는 방향으로 형성될 수 있다.
즉 액티브층(221)을 기준으로 제1 전극(211a)은 액티브층(221)의 하부에 형성되며, 제2 전극(225a)은 액티브층(221)의 상부에 형성될 수 있다.
제1 전극(211a)은 데이터 라인(211) 내에 포함되는 것으로 베이스 기판(210) 상에 데이터 라인(211)을 형성함으로써 제1 전극(211a)도 동시에 형성할 수 있다. 구체적으로 제1 전극(211a)은 데이터 라인(211)과 일치할 수 있으며, 액티브층(221)의 일측 하부면과 대응되는 데이터 라인(211)의 일정 영역을 제1 전극(211a)으로 정의할 수 있다.
즉 제1 전극(211a)과 데이터 라인(211)은 물리적으로 구분되지 않고, 데이터 라인(211)의 일부 영역을 제1 전극(211a)으로 정의할 수 있다.
데이터 라인(211)과 제1 전극(211a)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어질 수 있지만 이에 한정되는 것은 아니다.
베이스 기판(210)으로 유리 기판이 사용되는 경우 데이터 라인(211)과 제1 전극(211a)은 유기 기판 위에 바로 접하도록 증착되어 형성될 수 있다.
한편 베이스 기판(210)으로 폴리이미드와 같은 유연성 재질로 이루어진 플렉서블 기판이 사용되는 경우 베이스 기판(210) 상에 버퍼층(미도시)을 형성한 후에 데이터 라인(211)과 제1 전극(211a)을 형성할 수 있다.
이 경우 버퍼층(미도시)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 무기물로 이루어질 수 있으며, 다층의 멀티 버퍼층으로 형성될 수도 있다.
제1 전극(211a)이 데이터 라인(211)과 일치하여 데이터 라인(211) 내에 있기 때문에, 데이터 라인과 제1 전극이 별도의 전극으로 형성되는 구조 대비 제1 전극(211a)과 PIN 다이오드(230)와의 거리를 최대한 이격시킬 수 있어 기생 캐패시터의 발생을 최소화할 수 있다.
아울러 제1 전극(211a)은 화소 영역의 경계 영역에 대응되는 데이터 라인(211) 내에 있기 때문에, 제1 전극(211a)에 의해서 가려지는 화소 영역을 최소화할 수 있어 PIN 다이오드(230)의 필 팩터 확보에도 유리할 수 있다.
제1 전극(211a) 상에는 액티브층(221)이 있고, 제1 전극(211a)은 액티브층(221)의 일측 하부면과 연결된다.
이 경우 제1 전극(211a)과 액티브층(221) 사이에는 버퍼층(212)이 있어, 제1 전극(211a)과 액티브층(221)은 버퍼층(212)의 컨택홀인 제1 컨택홀(212h)을 통해서 서로 연결될 수 있다.
구체적으로 액티브층(221)은 버퍼층(212) 상에 형성되어 제1 컨택홀(212h)을 통해 제1 전극(211a)과 연결될 수 있다. 이에 따라 제1 컨택홀(212h)에 의해서 외부로 노출되는 데이터 라인(211)의 일부 영역이 제1 전극(211a)이 될 수 있다.
버퍼층(212)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 무기물로 이루어질 수 있으며, 다층의 멀티 버퍼층으로 형성될 수도 있다.
액티브층(221)은 IGZO(Indium Gallium Zinc Oxide)와 같은 산화물 반도체 물질로 형성될 수 있지만 이에 한정되는 것은 아니며, 저온 폴리 실리콘(Low Temperature Polycrystalline Silicon: LTPS)이나 비정질 실리콘(a-Si)으로 형성될 수도 있다.
액티브층(221)은 채널 영역(221a)과 채널 영역(221a)을 사이에 둔 도체화 영역들을 포함할 수 있다. 구체적으로 도체화 영역들은 제1 전극(211a)과 직접 접촉하여 연결되는 제1 도체화 영역(221b)과 제2 전극(225a)과 직접 접촉하여 연결되는 제2 도체화 영역(221c)으로 나뉠 수 있다.
액티브층(221)의 도체화 영역들은 액티브층(221)의 양 끝단 영역이 도체화됨으로써 형성될 수 있으며, 도체화 처리 방법은 건식 식각에 의한 방법, 수소 플라즈마 처리, 헬륨 플라즈마 처리 등과 같은 다양한 방법들을 사용할 수 있다.
액티브층(221) 상에는 게이트 전극(223a)이 형성되고, 액티브층(221)과 게이트 전극(223a) 사이에는 게이트 절연층(222)이 형성되어, 액티브층(221)과 게이트 전극(223a)을 서로 절연시켜 줄 수 있다.
즉 게이트 절연층(222)상에는 액티브층(221)의 채널 영역(221a)에 대응되도록 게이트 전극(223a)이 형성될 수 있다. 게이트 전극(223a)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
게이트 전극(223a)은 게이트 라인(223)으로부터 연장되어 형성될 수 있으며, 게이트 라인(223)과 게이트 전극(223a)이 일치되어 게이트 전극(223a)은 게이트 라인(223) 내에 형성될 수도 있다. 이에 따라 게이트 라인(223)과 게이트 전극(223a)은 동일층에 형성될 수 있다.
무기물로 이루어진 게이트 절연층(222)은 게이트 전극(223a)에 대응되도록 형성되며, 효과적인 절연을 위하여 게이트 전극(223a)과 동일하거나 더 넓은 면적을 갖도록 형성될 수 있다.
게이트 전극(223a)과 게이트 절연층(222)은 액티브층(221)의 중심부에 대응되도록 형성될 수 있다. 이에 따라 게이트 전극(223a)에 의해서 덮이지 않고 노출되는 액티브층(221)의 영역, 즉 채널 영역(221a) 이외의 액티브층(221)의 양 끝단은 제1 도체화 영역(221b)과 제2 도체화 영역(221c)이 될 수 있다.
이 경우 제1 도체화 영역(221b)은 드레인(Drain) 전극인 제1 전극(211a)과 연결되는 드레인(Drain) 영역이 되고, 제2 도체화 영역(221c)은 소스(Source) 전극인 제2 전극(225a)과 연결되는 소스(Source) 영역이 될 수 있다.
앞서 설명한 바와 같이 액티브층(221)의 일측 하부면과 연결되는 제1 전극(211a)과 달리, 제2 전극(225a)은 액티브층(221)의 타측 상부면과 연결되도록 형성된다.
이 경우 게이트 전극(223a) 상에는 무기물로 이루어진 층간 절연층(224)이 형성될 수 있다. 층간 절연층(224) 상에는 제2 전극(225a)이 형성되어 층간 절연층(224)의 컨택홀인 제2 컨택홀(224h)을 통해서 제2 전극(225a)과 액티브층(221)은 서로 연결될 수 있다.
제2 전극(225a)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어질 수 있으나 이에 한정되는 것은 아니다.
이와 같이 박막 트랜지스터(220)의 제1 전극(211a)과 액티브층(221)은 버퍼층(212)을 사이에 두도록 형성되고 제2 전극(225a)과 액티브층(221)은 층간 절연층(224)을 사이에 두도록 형성됨으로써, 제1 전극(211a)과 제2 전극(225a)은 서로 다른 층에 형성될 수 있다.
즉 제1 전극(211a)과 제2 전극(225a)은 서로 다른 층에 있고 또한 서로 반대 방향으로 형성됨으로써, 제1 전극(211a)과 제2 전극(225a)간의 거리가 최대한 멀리 떨어지도록 형성될 수 있다. 아울러 제1 전극(211a)은 데이터 라인(211)과 동일층에 형성되기 때문에 데이터 라인(211)과 제2 전극(225a)간의 거리도 최대한 멀리 떨어지도록 형성될 수 있다.
박막 트랜지스터(220) 상에는 제1 보호층(226)이 베이스 기판(210) 전면을 덮도록 형성될 수 있다. 제1 보호층(226)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
제1 보호층(226)은 하부의 박막 트랜지스터(220), 특히 액티브층(221)을 보호하는 역할을 할 수 있다.
제1 보호층(226) 상에는 PIN 다이오드(230)가 형성되어 하부의 박막 트랜지스터(220)와 연결된다. PIN 다이오드(230)는 화소 영역에 배치될 수 있다.
PIN 다이오드(230)는 박막 트랜지스터(220)와 연결되는 하부 전극(231), 하부 전극(231) 상에 있는 PIN 층(232) 및 PIN 층(232) 상에 있는 상부 전극(233)을 포함할 수 있다.
하부 전극(231)은 PIN 다이오드(230)에 있어서 화소 전극의 역할을 할 수 있다. 하부 전극(231)은 PIN 다이오드(230)의 특성에 따라 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어질 수 있다.
하부 전극(231)은 제1 보호층(226)의 컨택홀인 제3 컨택홀(226h)을 통해 박막 트랜지스터(220)의 제2 전극(225a)과 접촉하도록 연결되어, 박막 트랜지스터(220)는 PIN 다이오드(230)와 연결될 수 있다.
하부 전극(231) 상에는 신틸레이터(Scintillator)를 통해 엑스레이에서 변환된 가시광을 전기적인 신호로 변환하는 PIN 층(232)이 형성될 수 있다. PIN 층(232)은 N형의 불순물이 포함된 N(Negative)형 반도체층(232c), 불순물이 포함되지 않은 I(Intrinsic)형 반도체층(232b), P형의 불순물이 포함된 P(Positive)형 반도체층(232a)이 차례대로 적층되어 형성될 수 있다.
I형 반도체층(232b)은 N형 반도체층(232c) 및 P형 반도체층(232a)보다 상대적으로 두껍게 형성될 수 있다. PIN 층(232)은 엑스레이 소스로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어지며, 예를 들어 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.
PIN 층(232) 상에는 상부 전극(233)이 형성될 수 있다. 상부 전극(233)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어져 PIN 다이오드(230)의 필 팩터(Fill Factor)를 향상시킬 수 있다.
PIN 다이오드(230) 상에는 제2 보호층(234)이 베이스 기판(210) 전면을 덮도록 형성될 수 있다. 제2 보호층(234)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
PIN 다이오드(230) 상의 제2 보호층(234) 상에는 바이어스 전극(243)이 형성될 수 있다. 바이어스 전극(243)은 제2 보호층(234)의 컨택홀인 제4 컨택홀(234h)을 통해서 PIN 다이오드(230)의 상부 전극(233)과 연결되어, PIN 다이오드(230)에 바이어스 전압을 인가해줄 수 있다.
바이어스 전극(243)은 데이터 라인(211)과 평행하게 배열된 바이어스 라인(241)으로부터 분기되어 형성될 수 있다.
바이어스 전극(243) 상에는 제3 보호층(244)이 베이스 기판(210) 전면을 덮도록 형성될 수 있다. 제3 보호층(244)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.
제3 보호층(244) 상에는 PIN 다이오드(230)를 덮도록 신틸레이터층(Scintillator layer, 250)이 형성될 수 있다.
신틸레이터층(250)이 박막 트랜지스터 어레이 기판 상에 직접 증착되어 형성되는 경우 어레이 기판 상부면의 평탄화가 필요할 수 있다. 이 경우 PAC(Photo Acryl)과 같은 유기물로 이루어진 평탄화층을 형성하여 상부면을 평탄화시킴으로써, 신틸레이터의 증착에 의한 신틸레이터층(250)의 형성이 용이하게 될 수 있도록 해줄 수 있다.
본 발명에 따른 디지털 엑스레이 검출기(200)는 다음과 같이 작동한다.
디지털 엑스레이 검출기(200)에 조사된 엑스레이는 신틸레이터층(250)에서 가시광선 영역의 광으로 변환된다. 가시광선 영역의 광은 PIN 다이오드(230)의 PIN 층(232)에서 전자 신호로 변환이 된다.
구체적으로는 PIN 층(232)에 가시광선 영역의 광이 조사되면 I형 반도체층(232b)이 P형 반도체층(232a)과 N형 반도체층(232c)에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 된다. 그리고 광에 의해 생성되는 정공과 전자가 전기장에 의해 드리프트(Drift)되어 각각 P형 반도체층(232a)과 N형 반도체층(232c)에서 수집된다.
PIN 다이오드(230)는 가시광선 영역의 광을 전자 신호로 변환하여 박막 트랜지스터(220)에 전달하게 된다. 이렇게 전달된 전자 신호는 박막 트랜지스터(220)와 연결된 데이터 라인(211)을 거쳐서 영상 신호로 표시되게 된다.
본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기는 종래 기술 대비 다음과 같은 유리한 효과가 있다.
박막 트랜지스터의 제1 전극과 제2 전극이 액티브층 상에 동일한 방향으로 형성되는 종래 구조의 경우 데이터 라인도 제1 전극 및 제2 전극과 동일한 층에 형성된다.
이러한 종래 구조의 경우 PIN 다이오드의 하부 전극과 데이터 라인과의 수직 거리가 가깝기 때문에 기생 캐패시터의 발생을 최소화하기 위해서는 PIN 다이오드의 면적을 일정 수준 이상으로 증가시키기가 어려워 필 팩터를 향상시키는데 한계가 있었다.
이에 반해 본 발명의 경우 데이터 라인(211)을 박막 트랜지스터(220)의 액티브층(221) 하부에 형성하고 박막 트랜지스터(220)의 제1 전극(211a)과 제2 전극(225a)을 서로 반대 방향으로 형성함으로써, 데이터 라인(211) 및 제1 전극(211a)과 PIN 다이오드(230)의 하부 전극(231)이 최대한 수직 방향으로 이격되도록 할 수 있다.
특히 데이터 라인(211)의 경우 데이터 라인(211) 자체가 차지하는 전체 면적이 크고, 데이터 라인(211)으로 인가되는 신호의 경우 PIN 다이오드(230)의 하부 전극(231)으로 인가되는 신호와의 간섭에 의한 노이즈가 더욱 크기 때문에 데이터 라인(211)과 PIN 다이오드(230)의 하부 전극(231)과의 기생 캐패시터 발생을 감소시키는 것이 더욱 중요하다.
따라서 본 발명과 같이 수직 방향으로 더욱 이격된 데이터 라인(211) 및 제1 전극(211a)과 PIN 다이오드(230)의 하부 전극(231)의 배치 구조로 인하여 데이터 라인(211)과 PIN 다이오드(230)의 하부 전극(231) 간 형성될 수 있는 기생 캐패시터의 발생을 최소화할 수 있다.
또한 본 발명의 경우 수직 방향으로 최대한 이격된 거리를 갖는 데이터 라인(211)과 PIN 다이오드(230)의 배치 구조로 인하여 데이터 라인(211)과 PIN 다이오드(230) 간의 수평 거리가 가까워져도 기생 캐패시터의 발생이 최소화되기 때문에, PIN 다이오드(230)의 면적을 수평 방향으로 최대한 증가시킴으로써 디지털 엑스레이 검출기의 필 팩터도 최대한 증가시킬 수 있다.
이에 따라 본 발명은 PIN 다이오드(230)가 화소 영역 내에 있는 박막 트랜지스터(220)의 게이트 전극(223a)과 제2 전극(225a), 그리고 액티브층(221)의 적어도 일부분을 덮을 수 있는 정도까지 PIN 다이오드(230)의 면적이 증가되어 필 팩터를 최대한 증가시킬 수 있다.
구체적으로 PIN 다이오드(230)는 액티브층(221)의 채널 영역(221a)까지도 덮도록 형성될 수 있어 필 팩터를 최대한 증가시킬 수 있다.
이 경우 액티브층(221)에 직접적으로 조사될 수도 있는 엑스레이를 액티브층(221)을 덮는 PIN 다이오드(230)가 흡수함으로써 디지털 엑스레이 검출기(200)의 신뢰성을 더욱 높일 수 있다.
본 발명의 실시예에 따른 구조를 갖는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기는 다음과 같은 실험 결과를 통해서 종래 구조 대비 효과를 더욱 명확히 알 수 있다.
비교예의 경우 데이터 라인을 박막 트랜지스터의 액티브층 상부에 형성하여, 제1 전극과 제2 전극이 액티브층의 상부면 방향으로 동일하게 형성되는 구조를 갖는다는 점에서 본 발명의 실시예와 차이점이 있고 나머지 구성들의 배치는 실시예와 동일하게 하였다.
실시예들의 경우 앞서 설명한 도 3에 따른 구조를 갖되, 도 2에 도시된 바와 같은 데이터 라인과 PIN 다이오드의 하부 전극 간 수평거리(d)는 서로 다르게 하였다.
| 구분 | 데이터 라인과 PIN 다이오드의 하부 전극 간 거리(d) | 캐패시터(F) | 필 팩터(%) |
| 비교예 | 3.0㎛ | 1.34 X 10-15 | 69.498 |
| 실시예 1 | 3.0㎛ | 1.21 X 10-15 | 69.498 |
| 실시예 2 | 2.9㎛ | 1.21 X 10-15 | 69.657 |
| 실시예 3 | 2.8㎛ | 1.21 X 10-15 | 69.816 |
| 실시예 4 | 2.7㎛ | 1.21 X 10-15 | 69.975 |
| 실시예 5 | 2.6㎛ | 1.22 X 10-15 | 70.134 |
| 실시예 6 | 2.5㎛ | 1.23 X 10-15 | 70.293 |
| 실시예 7 | 2.4㎛ | 1.24 X 10-15 | 70.452 |
| 실시예 8 | 2.3㎛ | 1.26 X 10-15 | 70.611 |
| 실시예 9 | 2.2㎛ | 1.29 X 10-15 | 70.770 |
| 실시예 10 | 2.1㎛ | 1.35 X 10-15 | 70.929 |
상기 표 1을 참고하는 바와 같이 비교예는 데이터 라인과 PIN 다이오드의 하부 전극 간의 수평 거리 d가 3.0㎛인 것을 기준으로 할 때, 데이터 라인과 PIN 다이오드의 하부 전극 간에 형성되는 캐패시터와 디지털 엑스레이 검출기의 필 팩터를 측정한 것이다.
실시예 1의 경우 비교예와 동일하게 데이터 라인(211)과 PIN 다이오드(230)의 하부 전극(231) 간의 수평 거리 d가 3.0㎛인 것을 기준으로 캐패시터와 필 팩터를 측정한 것이다.
실시예 1의 경우 PIN 다이오드(230)의 면적이 동일하기 때문에 동일한 필 팩터 값을 갖지만 데이터 라인(211)과 PIN 다이오드(230)의 하부 전극(231) 간에 형성되는 캐패시터의 경우 비교예 대비 현저하게 감소된 것을 확인할 수 있다.
실시예 2 내지 실시예 10의 경우 실시예 1의 구조에서 데이터 라인(211)과 PIN 다이오드(230)의 하부 전극(231) 간의 상하좌우 수평 거리 d가 각각 0.1㎛씩 감소되도록 하여 측정한 것으로, 실시예 1에서 실시예 10으로 갈수록 PIN 다이오드(230)의 면적은 점차적으로 증가하게 된다.
즉 실시예 1에서 실시예 10으로 갈수록 필 팩터는 계속 증가하는 것을 확인할 수 있으며, 데이터 라인(211)과 PIN 다이오드(230)의 하부 전극(231) 간의 캐패시터의 경우 실시예 4까지는 동일하게 유지되다가 실시예 5부터 조금씩 증가하는 것을 확인할 수 있다.
특히 실시예 9와 같이 데이터 라인(211)과 PIN 다이오드(230)의 하부 전극(231) 간의 상하좌우 수평 거리 d가 2.2㎛로 비교예 대비 0.8㎛가 감소된 경우라 하더라도, 여전히 비교예 대비 높은 필 팩터를 가지면서도 더 낮은 캐패시터 값을 갖는 것을 확인할 수 있다.
실시예 10과 같이 데이터 라인(211)과 PIN 다이오드(230)의 하부 전극(231) 간의 상하좌우 수평 거리 d가 2.1㎛인 경우 비교예와 비교하였을 때 캐패시터의 값이 더 높아지기는 하였으나, 필 팩터의 경우 비교예 대비 크게 높아진 것을 확인할 수 있다.
또한 본 발명은 다른 실시예를 가질 수 있는데 다른 실시예를 설명함에 있어 이전 실시예와 동일 또는 대응되는 구성요소에 대한 설명은 생략하고 차이점을 중심으로 설명하도록 한다.
도 4를 참조로 설명하면 본 발명의 다른 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기는 도 3에 따른 실시예와 비교했을 때 박막 트랜지스터(220)의 제2 전극(225a)과 PIN 다이오드(230)의 하부 전극(231)이 별도의 전극으로 형성되지 않고 일체형으로 형성된다는 점에서 차이점이 있다.
구체적으로 도 4를 참조하면 제2 전극(225a)은 박막 트랜지스터(220)의 소스 전극으로 작용을 할 수도 있고, PIN 다이오드(230)의 하부 전극으로 작용할 수도 있다.
즉 박막 트랜지스터(220)와 PIN 다이오드(230)는 각각 제2 전극(225a)을 소스 전극 및 하부 전극으로 공유하기 때문에 2개의 전극을 별도의 전극으로 형성할 필요가 없다.
따라서 제2 전극(225a)은 박막 트랜지스터(220)의 타측 상부면과 직접 접촉하도록 연결됨과 동시에 PIN 다이오드(230)의 PIN 층(232)과 직접 접촉하도록 연결될 수 있다.
본 실시예를 설명하는데 있어서 제2 전극(225a)을 기준으로 설명하였지만, 제2 전극(225a)과 하부 전극이 일체형으로 형성되기 때문에 하부 전극을 기준으로 설명하는 경우 하부 전극은 박막 트랜지스터(220)의 타측 상부면과 직접 접촉하도록 연결됨과 동시에 PIN 다이오드(230)의 PIN 층(232)과 직접 접촉하도록 연결될 수 있다.
이에 따라 도 3에 따른 실시예와 같이 제2 전극(225a)과 하부 전극(을 별도로 형성하는 공정과, 제1 보호층과 제3 컨택홀에 대한 형성 공정도 필요하지 않기 때문에 공정상의 효율을 극대화할 수 있다.
또한 제2 전극(225a)과 하부 전극이 별도로 형성될 필요 없이 제2 전극(225a)과 하부 전극이 일체형으로 형성되고, 제1 보호층(226)도 형성될 필요가 없기 때문에 디지털 엑스레이 검출기의 전체 두께가 감소될 수 있어 휴대성이 좋고 플렉서블 장치를 구현하는 경우 더욱 유리할 수 있다.
또한 본 발명은 또 다른 실시예를 가질 수 있는데 또 다른 실시예를 설명함에 있어 이전 실시예와 동일 또는 대응되는 구성요소에 대한 설명은 생략하고 차이점을 중심으로 설명하도록 한다.
도 5를 참조로 설명하면 본 발명의 또 다른 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기는 도 3에 따른 실시예와 비교했을 때 박막 트랜지스터(220)의 제1 전극(211a)이 액티브층(221)의 채널 영역(221a)까지 연장된다는 점에서 차이점이 있다.
구체적으로 제1 전극(211a)은 박막 트랜지스터(220)의 일측 하부면과 연결되되, 액티브층(221)의 채널 영역(221a)까지 대응되도록 데이터 라인(211)으로부터 분기되어 채널 영역(221a)까지 연장될 수 있다.
즉 제1 전극(211a)이 액티브층(221)의 채널 영역(221a)의 하부면에 대응되도록 형성됨에 따라, 제1 전극(211a)은 액비브층의 하부면으로 직접 조사되거나 베이스 기판(210)에서 반사되어 액티브층(221)의 하부면으로 조사되는 엑스레이를 최대한 막아줄 수 있는 광차단층으로써의 역할도 할 수 있다.
특히 이러한 광차단층의 형성을 위하여 별도의 공정을 추가하지 않고도 데이터 라인(211)을 형성하는 패터닝 공정과 동시에 박막 트랜지스터(220)의 액티브층(221)을 엑스레이로부터 보호할 수 있는 광차단층을 형성할 수 있는 바 공정상의 효율성을 얻을 수 있다.
또한 광차단층의 형성만을 위한 별도의 층이 존재하는 것이 아니기 때문에 전체 디지털 엑스레이 검출기의 두께도 증가시키지 않고 광차단층을 형성할 수 있는 장점이 있다.
본 발명의 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법은, i) 베이스 기판(210) 상에 제1 전극(211a)을 형성하는 단계, ii) 제1 전극(211a)을 덮도록 버퍼층(212)을 형성하는 단계, iii) 버퍼층(212) 상에 제1 전극(211a)과 연결되도록 액티브층(221)을 형성하는 단계, iv) 액티브층(221) 상에 게이트 절연층(222)과 게이트 전극(223a)을 형성하는 단계, v) 액티브층(221)의 타측에 연결되도록 제2 전극(225a)을 형성하는 단계, vi) 제2 전극(225a)과 연결되도록 하부 전극(231)을 형성하는 단계 및 vii) 하부 전극(231) 상에 PIN 층(232)과 상부 전극(233)을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법은 마스크 공정을 기준으로 도 6a 내지 도 6l을 참조하여 자세히 설명하도록 한다.
이하에서 설명하는 각 층에 대한 패턴 형성 방법은 당업계에서 통상의 기술자가 실시하는 기술인, 증착(Deposition), 포토레지스트 도포(Photoresist Coating), 노광(Exposure), 현상(Develop), 식각(Etch), 포토레지스트 박리(Photoresist Strip)를 포함하는 포토리소그래피(Photoliyhography) 공정을 이용하는 바 이에 대한 자세한 설명은 생략한다.
예를 들어 증착의 경우 금속 재료일 경우에는 스퍼터링(Sputtering), 반도체나 절연막인 경우에는 플라즈마 화학증착(Plasma Enhanced Vapor Deposition; PECVD)과 같은 방법을 나누어서 사용할 수 있으며, 식각의 경우에도 재료에 따라 건식 식각 및 습식 식각을 선택하여 사용할 수 있는 것으로 당업계에서 통상의 기술자가 실시하는 기술을 적절히 적용한다.
먼저 도 6a와 같이 베이스 기판(210)상에 박막 트랜지스터(220)의 제1 전극(211a)을 형성한다. 베이스 기판(210) 재질에 따라서 제1 전극(211a)을 형성하기 이전에 베이스 기판(210) 상에 버퍼층(미도시)을 형성할 수도 있다.
예를 들어 베이스 기판(210)을 유리 재질의 기판으로 사용하는 경우 별도의 버퍼층(미도시)을 형성하지 않고 제1 전극(211a)을 형성할 수 있지만, 베이스 기판(210)을 폴리이미드 재질의 기판으로 사용하는 경우 별도의 버퍼층(미도시)을 형성한 후에 제1 전극(211a)을 형성할 수 있다.
제1 전극(211a)은 데이터 라인(211) 내에 형성되는 것으로 제1 전극(211a)과 데이터 라인(211)은 동일한 층에 형성되기 때문에, 베이스 기판(210) 상에 데이터 라인(211)을 형성할 때 제1 전극(211a)도 동시에 형성할 수 있다.
제1 전극(211a) 상에는 도 6b와 같이 베이스 기판(210) 전면을 덮도록 버퍼층(212)을 형성한다. 버퍼층(212)에서 제1 전극(211a)에 대응되는 영역에는 박막 트랜지스터(220)의 액티브층(221)과 연결되는 제1 전극(211a)을 외부로 노출시키는 제1 컨택홀(212h)을 형성할 수 있다.
즉 데이터 라인(211)에서 버퍼층(212)의 제1 컨택홀(212h)에 대응되는 영역은 박막 트랜지스터(220)의 제1 전극(211a)이 될 수 있다.
버퍼층(212) 상에는 도 6c와 같이 박막 트랜지스터(220)의 액티브층(221)을 형성한다. 구체적으로 액티브층(221)은 버퍼층(212)의 제1 컨택홀(212h)을 통해 제1 전극(211a)과 연결되도록 버퍼층(212) 상에 형성된다. 이에 따라 제1 전극(211a)은 액티브층(221)의 일측 하부면과 연결될 수 있다.
액티브층(221) 상에는 도 6d와 같이 게이트 절연층(222)과 게이트 전극(223a)을 형성한다. 게이트 절연층(222)과 게이트 전극(223a)은 액티브층(221)의 채널 영역(221a)에 대응되도록 패터닝하여 형성한다. 게이트 전극(223a)은 게이트 라인(223)으로부터 분기될 수 있는 바, 게이트 라인(223)을 형성할 때 게이트 전극(223a)도 동시에 형성할 수 있다.
게이트 절연층(222)과 게이트 전극(223a)을 패터닝하는 경우 액티브층(221)의 채널 영역(221a) 이외의 영역은 외부로 노출되게 되는데, 식각과 같은 방법으로 패터닝을 하기 때문에 외부로 노출된 채널 영역(221a) 이외의 액티브층(221)은 식각 과정을 통해서 도체화가 될 수 있다.
이에 따라 액티브층(221)은 채널 영역(221a)을 사이에 둔 제1 도체화 영역(221b)과 제2 도체화 영역(221c)이 형성될 수 있다. 제1 전극(211a)은 액티브층(221)의 제1 도체화 영역(221b)과 연결될 수 있다.
다만 액티브층(221)의 도체화 처리 방법은 이에 한정되지 않으며 건식 식각에 의한 방법 이외에 수소 플라즈마 처리, 헬륨 플라즈마 처리 등과 같은 다양한 방법들을 사용할 수 있다.
다음으로 도 6e와 같이 베이스 기판(210) 전면을 덮도록 층간 절연층(224)을 형성할 수 있다. 층간 절연층(224)에는 액티브층(221)의 제2 도체화 영역(221c)에 대응되는 영역이 외부로 노출되도록 제2 컨택홀(224h)을 형성할 수 있다.
층간 절연층(224) 상에는 도 6f와 같이 제2 전극(225a)을 형성하여 액티브층(221)의 제2 도체화 영역(221c)과 연결시킨다. 구체적으로 층간 절연층(224)의 제2 컨택홀(224h)을 통해서 액티브층(221)의 타측 상부면과 연결되도록 제2 전극(225a)을 형성한다.
이에 따라 베이스 기판(210) 상에는 제1 전극(211a), 제2 전극(225a), 게이트 전극(223a) 및 액티브층(221)을 포함하고, 제1 전극(211a)과 제2 전극(225a)은 각각 서로 반대 방향으로 액티브층(221)과 연결되는 박막 트랜지스터(220)를 형성할 수 있다.
제2 전극(225a) 상에는 도 6g와 같이 베이스 기판(210) 전면을 덮도록 제1 보호층(226)을 형성할 수 있다. 제1 보호층(226)에는 제2 전극(225a)의 상부 일부 영역이 노출되도록 제3 컨택홀(226h)이 형성될 수 있다.
제1 보호층(226) 상에는 도 6h와 같이 제2 전극(225a)과 연결되도록 PIN 다이오드(230)의 하부 전극(231)을 형성한다. 구체적으로 하부 전극(231)은 제1 보호층(226)의 제3 컨택홀(226h)을 통해서 제2 전극(225a)과 연결되도록 형성될 수 있다.
본 발명의 경우 데이터 라인(211)이 박막 트랜지스터(220)의 액티브층(221) 하부에 형성되어 데이터 라인(211)과 PIN 다이오드(230)의 하부 전극(231) 간 수직 거리가 멀리 이격되어 있기 때문에, 하부 전극(231)이 박막 트랜지스터(220)의 게이트 전극(223a)과 제2 전극(225a), 그리고 액티브층(221)의 적어도 일부분을 덮을 수 있는 정도까지 형성되더라도 기생 캐패시터의 영향을 최소화할 수 있다.
이에 따라 하부 전극(231)은 필 팩터를 증가시키기 위하여 PIN 다이오드(230)의 면적을 최대한 확보할 수 있도록, 액티브층(221)의 채널 영역(221a)까지도 덮도록 형성될 수 있다.
다음으로 도 6i와 같이 하부 전극(231) 상에 PIN 층(232)과 상부 전극(233)을 형성하여 PIN 다이오드(230)를 형성한다. PIN 층(232)은 N형의 불순물이 포함된 N형 반도체층(232c), 불순물이 포함되지 않은 I형 반도체층(232b), P형의 불순물이 포함된 P형 반도체층(232a)이 차례대로 적층되도록 형성할 수 있다.
그리고 도 6j와 같이 베이스 기판(210) 전면을 덮도록 제2 보호층(234)을 형성하고, PIN 다이오드(230)의 상부 전극(233)의 일부 영역이 노출되도록 제2 보호층(234)에 제4 컨택홀(234h)을 형성할 수 있다.
제2 보호층(234) 상에는 도 6k와 같이 바이어스 전극(243)을 형성하여 제2 보호층(234)의 제4 컨택홀(234h)을 통해서 PIN 다이오드(230)의 상부 전극(233)과 연결할 수 있다.
다음으로 도 6l과 같이 바이어스 전극(243)을 덮도록 베이스 기판(210) 전면에 제3 보호층(244)을 형성할 수 있다. 이 경우 제3 보호층 상에는 바이어스 전극과 대응되는 영역에 별도의 컨택홀을 형성할 수 있다. 또한 제3 보호층 상에는 신틸레이터층을 형성할 수 있다.
본 발명의 다른 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법은, i) 베이스 기판(210) 상에 제1 전극(211a)을 형성하는 단계, ii) 제1 전극(211a)을 덮도록 버퍼층(212)을 형성하는 단계, iii) 버퍼층(212) 상에 제1 전극(211a)과 연결되도록 액티브층(221)을 형성하는 단계, iv) 액티브층(221) 상에 게이트 절연층(222)과 게이트 전극(223a)을 형성하는 단계, v) 액티브층(221)의 타측에 연결되도록 제2 전극(225a)을 형성하는 단계 및 vi) 제2 전극(225a)과 연결되도록 제2 전극(225a) 상에 PIN 층(232)과 상부 전극(233)을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법은 마스크 공정을 기준으로 도 7a 내지 도 7j를 참조하여 자세히 설명하도록 한다.
또한 본 발명의 다른 실시예에 대한 제조 방법을 설명함에 있어 이전 실시예와 동일 또는 대응되는 구성요소에 대한 설명은 생략하기로 한다.
본 발명의 다른 실시예에 대한 제조 방법에 있어서, 도 7a 내지 도 7e의 경우 앞서 설명한 도 6a 내지 도 6e에 따른 제조 방법과 동일한 바 자세한 설명은 생략하기로 한다.
이에 따라 본 발명의 다른 실시예에 따른 제조 방법은 도 7a 내지 도 7e의 공정을 통해서 베이스 기판(210) 상에 제1 전극(211a), 버퍼층(212), 액티브층(221), 게이트 절연층(222), 게이트 전극(223a), 층간 절연층(224)을 형성할 수 있다.
층간 절연층(224) 상에는 도 7f와 같이 제2 전극(225a)을 형성한다. 제2 전극(225a)은 층간 절연층(224)의 제2 컨택홀(224h)을 통해서 액티브층(221)의 타측 상부면과 연결되도록 형성할 수 있다.
이 경우 제2 전극(225a)은 박막 트랜지스터(220)의 소스 전극으로 작용을 하며, PIN 다이오드(230)의 하부 전극으로도 작용을 할 수 있도록 형성될 수 있다.
본 발명의 경우 데이터 라인(211)이 박막 트랜지스터(220)의 액티브층(221) 하부에 형성되어 데이터 라인(211)과 제2 전극(225a) 간 수직 거리가 멀리 이격되어 있기 때문에, 제2 전극(225a)이 박막 트랜지스터(220)의 게이트 전극(223a)과 액티브층(221)의 적어도 일부분을 덮을 수 있는 정도까지 형성되더라도 기생 캐패시터의 영향을 최소화할 수 있다.
이에 따라 PIN 다이오드(230)의 하부 전극으로도 작용을 하는 제2 전극(225a)은 필 팩터를 증가시키기 위하여 PIN 다이오드(230)의 면적을 최대한 확보할 수 있도록, 액티브층(221)의 채널 영역(221a)까지도 덮도록 형성될 수 있다.
즉 본 발명의 다른 실시예의 경우 박막 트랜지스터(220)의 제2 전극(225a) 이외에 PIN 다이오드(230)의 하부 전극을 별도로 형성할 필요가 없이, 제2 전극(225a)과 하부 전극이 일체형으로 형성될 수 있다.
이에 따라 본 발명의 다른 실시예의 경우 이전 실시예에 따른 제조 방법과 비교하였을 때, 제2 전극(225a)과 하부 전극을 별도로 형성하는 공정과, 제1 보호층(226)과 제3 컨택홀(226h)에 대한 형성 공정도 필요하지 않기 때문에 공정상의 효율을 극대화할 수 있다.
제2 전극(225a) 상에는 도 7g와 같이 제2 전극(225a) 상에 PIN 층(232)과 상부 전극(233)을 형성하여 PIN 다이오드(230)를 형성한다. PIN 층(232)은 N형의 불순물이 포함된 N형 반도체층(232c), 불순물이 포함되지 않은 I형 반도체층(232b), P형의 불순물이 포함된 P형 반도체층(232a)이 차례대로 적층되도록 형성할 수 있다.
나머지 도 7h 내지 도 7j에 따른 공정은 이전 실시예의 도 6j 내지 도 6l에 따른 공정과 동일한 바 추가 설명을 생략하도록 한다.
이와 같이 본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판은 베이스 기판, 베이스 기판 상에 있고, 제1 전극, 제2 전극, 게이트 전극 및 액티브층을 포함하는 박막 트랜지스터 및 박막 트랜지스터 상에 있고, 박막 트랜지스터와 연결되는 PIN 다이오드를 포함하고, 제1 전극과 제2 전극은 각각 서로 반대 방향으로 액티브층과 연결되며, 제2 전극은 PIN 다이오드와 연결되고, 제1 전극과 제2 전극은 서로 다른 층에 있다.
이 경우 PIN 다이오드는 하부 전극, PIN 층 및 상부 전극을 포함하고, 제2 전극은 하부 전극과 연결될 수 있다.
또한 PIN 다이오드는 PIN 층과 상부 전극을 포함하고, 제2 전극은 PIN 층과 연결될 수 있다.
제1 전극은 액티브층의 일측 하부면과 연결되고, 제2 전극은 액티브층의 타측 상부면과 연결될 수 있다.
PIN 다이오드는 액티브층의 적어도 일부분을 덮되, 액티브층은 채널 영역과 채널 영역을 사이에 둔 도체화 영역들을 포함하고, PIN 다이오드는 채널 영역을 덮을 수 있다.
액티브층은 채널 영역과 채널 영역을 사이에 둔 도체화 영역들을 포함하고, 제1 전극은 채널 영역까지 연장될 수 있다.
제1 전극과 액티브층 사이에는 버퍼층이 있고, 제1 전극과 액티브층은 버퍼층의 컨택홀을 통해서 연결될 수 있다.
또한 본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판은 서로 직교하도록 교차하는 복수의 게이트 라인과 복수의 데이터 라인에 의해서 복수의 화소 영역이 정의되는 베이스 기판, 베이스 기판 상에 있고, 제1 전극, 제2 전극, 게이트 전극 및 액티브층을 포함하는 복수의 박막 트랜지스터 및 박막 트랜지스터 상에 있고, 각각의 박막 트랜지스터와 연결되는 복수의 PIN 다이오드를 포함하고, 제1 전극과 제2 전극은 각각 서로 반대 방향으로 액티브층과 연결되며, 제2 전극은 상기 PIN 다이오드와 연결되고, 제1 전극은 데이터 라인 내에 있으며, 데이터 라인은 액티브층의 하부에 있고, 제1 전극과 제2 전극은 서로 다른 층에 있을 수 있다.
이 경우 PIN 다이오드는 하부 전극, PIN 층 및 상부 전극을 포함하고, 제2 전극은 하부 전극과 연결될 수 있다.
또한 PIN 다이오드는 PIN 층과 상부 전극을 포함하고, 제2 전극은 PIN 층과 연결될 수 있다.
데이터 라인과 제2 전극은 서로 다른 층에 있을 수 있다.
제1 전극은 액티브층의 일측 하부면과 연결되고, 제2 전극은 액티브층의 타측 상부면과 연결될 수 있다.
PIN 다이오드는 액티브층의 적어도 일부분을 덮되, 액티브층은 채널 영역과 채널 영역을 사이에 둔 도체화 영역들을 포함하고, PIN 다이오드는 채널 영역을 덮을 수 있다.
액티브층은 채널 영역과 채널 영역을 사이에 둔 도체화 영역들을 포함하고, 제1 전극은 채널 영역까지 연장될 수 있다.
제1 전극과 액티브층 사이에는 버퍼층이 있고, 제1 전극과 액티브층은 버퍼층의 컨택홀을 통해서 연결될 수 있다.
본 발명에 따른 디지털 엑스레이 검출기는 전술한 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 상에 있는 신틸레이터(Scintillator)층을 포함한다.
또한 본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법은 베이스 기판 상에 제1 전극을 형성하는 단계, 제1 전극을 덮도록 버퍼층을 형성하는 단계, 버퍼층 상에 제1 전극과 연결되도록 액티브층을 형성하는 단계, 액티브층 상에 게이트 절연층과 게이트 전극을 형성하는 단계, 액티브층의 타측에 연결되도록 제2 전극을 형성하는 단계, 제2 전극과 연결되도록 하부 전극을 형성하는 단계 및 하부 전극 상에 PIN 층과 상부 전극을 형성하는 단계를 포함한다.
또한 본 발명에 따른 디지털 엑스레이 검출기는 베이스 기판 상에 제1 전극을 형성하는 단계, 제1 전극을 덮도록 버퍼층을 형성하는 단계, 버퍼층 상에 상기 제1 전극과 연결되도록 액티브층을 형성하는 단계, 액티브층 상에 게이트 절연층과 게이트 전극을 형성하는 단계, 액티브층의 타측에 연결되도록 제2 전극을 형성하는 단계, 제2 전극과 연결되도록 제2 전극 상에 PIN 층과 상부 전극을 형성하는 단계를 포함한다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
110 : 박막 트랜지스터 어레이 120 : 게이트 구동부
130 : 바이어스 공급부 140 : 전원전압 공급부
150 : 리드아웃 회로부 160 : 타이밍 제어부
200 : 디지털 엑스레이 검출기 210 : 베이스 기판
211 : 데이터 라인 211a : 제1 전극
212 : 버퍼층 212h : 제1 컨택홀
220 : 박막 트랜지스터 221 : 액티브층
221a : 채널 영역 221b : 제1 도체화 영역
221c : 제2 도체화 영역 222 : 게이트 절연층
223 : 게이트 라인 223a : 게이트 전극
224 : 층간 절연층 224h : 제2 컨택홀
225a : 제2 전극 226 : 제1 보호층
226 h : 제3 컨택홀 230 : PIN 다이오드
231 : 하부 전극 232 : PIN 층
232a : P형 반도체층 232b : I형 반도체층
232c : N형 반도체층 233 : 상부 전극
234 : 제2 보호층 234h : 제4 컨택홀
241 : 바이어스 라인 243 : 바이어스 전극
244 : 제3 보호층 250 : 신틸레이터층
130 : 바이어스 공급부 140 : 전원전압 공급부
150 : 리드아웃 회로부 160 : 타이밍 제어부
200 : 디지털 엑스레이 검출기 210 : 베이스 기판
211 : 데이터 라인 211a : 제1 전극
212 : 버퍼층 212h : 제1 컨택홀
220 : 박막 트랜지스터 221 : 액티브층
221a : 채널 영역 221b : 제1 도체화 영역
221c : 제2 도체화 영역 222 : 게이트 절연층
223 : 게이트 라인 223a : 게이트 전극
224 : 층간 절연층 224h : 제2 컨택홀
225a : 제2 전극 226 : 제1 보호층
226 h : 제3 컨택홀 230 : PIN 다이오드
231 : 하부 전극 232 : PIN 층
232a : P형 반도체층 232b : I형 반도체층
232c : N형 반도체층 233 : 상부 전극
234 : 제2 보호층 234h : 제4 컨택홀
241 : 바이어스 라인 243 : 바이어스 전극
244 : 제3 보호층 250 : 신틸레이터층
Claims (18)
- 베이스 기판;
상기 베이스 기판 상에 있고, 제1 전극, 제2 전극, 게이트 전극 및 액티브층을 포함하는 박막 트랜지스터; 및
상기 박막 트랜지스터 상에 있고, 상기 박막 트랜지스터와 연결되는 PIN 다이오드; 를 포함하고,
상기 제1 전극과 상기 제2 전극은 각각 서로 반대 방향으로 상기 액티브층과 연결되며,
상기 제2 전극은 상기 PIN 다이오드와 연결되고,
상기 제1 전극과 상기 제2 전극은 서로 다른 층에 있으며,
상기 제1 전극은 상기 액티브층의 일측 하부면과 연결되고,
상기 제2 전극은 상기 액티브층의 타측 상부면과 연결되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제1항에 있어서,
상기 PIN 다이오드는 하부 전극, PIN 층 및 상부 전극을 포함하고,
상기 제2 전극은 상기 하부 전극과 연결되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제1항에 있어서,
상기 PIN 다이오드는 PIN 층과 상부 전극을 포함하고,
상기 제2 전극은 상기 PIN 층과 연결되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 삭제
- 제1항에 있어서,
상기 PIN 다이오드는 상기 액티브층의 적어도 일부분을 덮되,
상기 액티브층은 채널 영역과 상기 채널 영역을 사이에 둔 도체화 영역들을 포함하고,
상기 PIN 다이오드는 상기 채널 영역을 덮는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제1항에 있어서,
상기 액티브층은 채널 영역과 상기 채널 영역을 사이에 둔 도체화 영역들을 포함하고,
상기 제1 전극은 상기 채널 영역까지 연장된 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제1항에 있어서,
상기 제1 전극과 상기 액티브층 사이에는 버퍼층이 있고,
상기 제1 전극과 상기 액티브층은 상기 버퍼층의 컨택홀을 통해서 연결되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 서로 직교하도록 교차하는 복수의 게이트 라인과 복수의 데이터 라인에 의해서 복수의 화소 영역이 정의되는 베이스 기판;
상기 베이스 기판 상에 있고, 제1 전극, 제2 전극, 게이트 전극 및 액티브층을 포함하는 복수의 박막 트랜지스터; 및
상기 박막 트랜지스터 상에 있고, 각각의 상기 박막 트랜지스터와 연결되는 복수의 PIN 다이오드; 를 포함하고,
상기 제1 전극과 상기 제2 전극은 각각 서로 반대 방향으로 상기 액티브층과 연결되며,
상기 제2 전극은 상기 PIN 다이오드와 연결되고,
상기 제1 전극은 상기 데이터 라인 내에 있으며,
상기 데이터 라인은 상기 액티브층의 하부에 있고,
상기 제1 전극과 상기 제2 전극은 서로 다른 층에 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제8항에 있어서,
상기 PIN 다이오드는 하부 전극, PIN 층 및 상부 전극을 포함하고,
상기 제2 전극은 상기 하부 전극과 연결되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제8항에 있어서,
상기 PIN 다이오드는 PIN 층과 상부 전극을 포함하고,
상기 제2 전극은 상기 PIN 층과 연결되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제8항에 있어서,
상기 데이터 라인과 상기 제2 전극은 서로 다른 층에 있는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제8항에 있어서,
상기 제1 전극은 상기 액티브층의 일측 하부면과 연결되고,
상기 제2 전극은 상기 액티브층의 타측 상부면과 연결되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제8항에 있어서,
상기 PIN 다이오드는 상기 액티브층의 적어도 일부분을 덮되,
상기 액티브층은 채널 영역과 상기 채널 영역을 사이에 둔 도체화 영역들을 포함하고,
상기 PIN 다이오드는 상기 채널 영역을 덮는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제8항에 있어서,
상기 액티브층은 채널 영역과 상기 채널 영역을 사이에 둔 도체화 영역들을 포함하고,
상기 제1 전극은 상기 채널 영역까지 연장된 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제8항에 있어서,
상기 제1 전극과 상기 액티브층 사이에는 버퍼층이 있고,
상기 제1 전극과 상기 액티브층은 상기 버퍼층의 컨택홀을 통해서 연결되는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판. - 제1항 내지 제3항, 및 제5항 내지 제15항 중 어느 한 항에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판; 및
상기 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 상에 있는 신틸레이터(Scintillator)층을 포함하는 디지털 엑스레이 검출기. - 베이스 기판 상에 제1 전극을 형성하는 단계;
상기 제1 전극을 덮도록 버퍼층을 형성하는 단계;
상기 버퍼층 상에 상기 제1 전극과 연결되도록 액티브층을 형성하는 단계;
상기 액티브층 상에 게이트 절연층과 게이트 전극을 형성하는 단계;
상기 액티브층의 타측에 연결되도록 제2 전극을 형성하는 단계;
상기 제2 전극과 연결되도록 하부 전극을 형성하는 단계; 및
상기 하부 전극 상에 PIN 층과 상부 전극을 형성하는 단계; 를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법. - 베이스 기판 상에 제1 전극을 형성하는 단계;
상기 제1 전극을 덮도록 버퍼층을 형성하는 단계;
상기 버퍼층 상에 상기 제1 전극과 연결되도록 액티브층을 형성하는 단계;
상기 액티브층 상에 게이트 절연층과 게이트 전극을 형성하는 단계;
상기 액티브층의 타측에 연결되도록 제2 전극을 형성하는 단계;
상기 제2 전극과 연결되도록 상기 제2 전극 상에 PIN 층과 상부 전극을 형성하는 단계; 를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190063433A KR102674957B1 (ko) | 2019-05-29 | 2019-05-29 | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190063433A KR102674957B1 (ko) | 2019-05-29 | 2019-05-29 | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 이의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200137307A KR20200137307A (ko) | 2020-12-09 |
| KR102674957B1 true KR102674957B1 (ko) | 2024-06-12 |
Family
ID=73787249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190063433A KR102674957B1 (ko) | 2019-05-29 | 2019-05-29 | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102674957B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101358849B1 (ko) * | 2012-01-30 | 2014-02-05 | 주식회사 레이언스 | 방사선 검출 패널 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180044681A (ko) * | 2016-10-24 | 2018-05-03 | 엘지디스플레이 주식회사 | 검출효율이 향상된 디지털 엑스레이 검출장치 및 그 제조방법 |
| KR102572403B1 (ko) * | 2016-11-29 | 2023-08-29 | 엘지디스플레이 주식회사 | 디지털 엑스레이 검출장치 및 그 제조방법 |
| KR102670831B1 (ko) * | 2016-11-29 | 2024-05-29 | 엘지디스플레이 주식회사 | 광차단층을 구비한 디지털 엑스레이 검출장치 및 그 제조방법 |
| KR102461817B1 (ko) * | 2017-09-05 | 2022-10-31 | 엘지디스플레이 주식회사 | 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법 |
-
2019
- 2019-05-29 KR KR1020190063433A patent/KR102674957B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101358849B1 (ko) * | 2012-01-30 | 2014-02-05 | 주식회사 레이언스 | 방사선 검출 패널 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20200137307A (ko) | 2020-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102461817B1 (ko) | 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법 | |
| KR20160054102A (ko) | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 | |
| US11348963B2 (en) | Digital x-ray detector and thin-film transistor array substrate for the same | |
| KR102424552B1 (ko) | 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법 | |
| US11011665B2 (en) | Thin film transistor array substrate for high-resolution digital X-ray detector and high-resolution digital X-ray detector including the same | |
| KR102670831B1 (ko) | 광차단층을 구비한 디지털 엑스레이 검출장치 및 그 제조방법 | |
| US10707251B2 (en) | Array substrate for digital X-ray detector, and digital X-ray detector including the same | |
| KR102517726B1 (ko) | 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법 | |
| US11515354B2 (en) | Thin film transistor array substrate for digital X-ray detector device and digital X-ray detector device including the same | |
| US11199635B2 (en) | Digital X-ray detector, digital X-ray detection device, and manufacturing method thereof | |
| KR102608581B1 (ko) | 고해상도 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 고해상도 디지털 엑스레이 검출기 | |
| KR102674957B1 (ko) | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 이의 제조 방법 | |
| US11769783B2 (en) | Thin film transistor array substrate for digital X-ray detector device and digital X-ray detector device and manufacturing method thereof | |
| KR102651991B1 (ko) | 디지털 엑스레이 검출기 및 이의 제조 방법 | |
| KR102631600B1 (ko) | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법 | |
| KR102662054B1 (ko) | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 이를 포함하는 디지털 엑스레이 검출기 | |
| KR20190028195A (ko) | 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법 | |
| KR20210079974A (ko) | Pin 다이오드와 그 제조 방법 및 이를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 디지털 엑스레이 검출기 | |
| KR20220047051A (ko) | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 | |
| KR20210074705A (ko) | Pin 다이오드 및 이를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 디지털 엑스레이 검출기 | |
| KR20230010451A (ko) | 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 및 그 제조 방법 | |
| KR20220047052A (ko) | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 | |
| KR101858356B1 (ko) | 수소침투가 방지된 디지털 엑스레이 검출장치 | |
| KR20230016880A (ko) | 디지털 엑스레이 검출기 및 그 제조 방법 | |
| KR20210080903A (ko) | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 이를 포함하는엑스레이 검출기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |