KR101358849B1 - 방사선 검출 패널 - Google Patents
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Abstract
본 발명은 화소 영역과 패드 영역을 포함하는 기판; 방사선을 가시 광선으로 변화시키는 신틸레이터층; 상기 각 화소에서 가시 광선을 전류로 변환시키는 광전 소자; 상기 각 화소에서 전류의 출력을 제어하는 스위칭 소자; 상기 신틸레이터층과 상기 광선 소자에 바이어스 전압을 인가하기 위한 다수의 바이어스선; 및 상기 전류를 전달하기 위해 상기 스위칭 소자에 연결되며 상기 바이어스 라인들과 같은 층에 위치하는 데이터선을 포함하는 방사선 검출 패널을 제공한다.
Description
본 발명은 방사선 검출 패널에 관한 것이다.
FPXD(Flat Panel X-ray Detector)와 같은 방사선 검출기가 의료 산업, 수의과 산업 또는 비파과 검사 산업에 널리 이용되고 있다. 방사선 검출기는 일반적으로 엑스레이와 같은 방사선을 전기적 신호로 변환하는 방사선 검출 패널, 이러한 방사선 검출 패널을 구동하기 위한 구동부, 방사선 검출 패널로부터 출력되는 신호를 검출하는 신호 검출부 등을 포함하여 구성된다.
특히, 방사선 검출 패널은, 서로 대향하는 상하부 기판과, 이들 두 기판 사이에 개재되는 신틸레이터(scintillator), 광전 소자 및 박막 트랜지스터(thin film transistor)를 포함한다. 신틸레이터는 입사되는 방사선을 가시광선으로 변환하고, 광전 소자는 이 가시광선을 전류로 변환하고, 박막 트랜지스터는 스위칭 소자로서 이 전류의 출력을 제어하는 역할을 수행함으로써, 방사선 검출 패널이 방사선을 전기적 신호로 변환하여 출력할 수 있게 한다.
종래의 방사선 검출 패널은, TFT-LCD(Thin Film Transistor-Liquid Cristal Display) 패널 제조시의 기본 공정을 그대로 채용하여 제조되고 있다. 따라서, TFT-LCD에만 필요한 공정 때문에 방사선 검출 패널 제조 공정이 복잡해지고 불필요하게 공정 난이도가 높아지는 문제가 있다. 그에 따라, 공정 시간 및 공정 비용이 증가하고, 불필요한 공정에 기인한 불량 발생으로 수율(yield)이 저하되는 등 여러 가지 문제가 초래되고 있다.
본 발명의 일실시예에 따른 방사선 검출 패널은, 화소 영역과 패드 영역을 포함하는 기판; 방사선을 가시 광선으로 변화시키는 신틸레이터층; 상기 각 화소에서 가시 광선을 전류로 변환시키는 광전 소자; 상기 각 화소에서 전류의 출력을 제어하는 스위칭 소자; 상기 신틸레이터층과 상기 광선 소자에 바이어스 전압을 인가하기 위한 다수의 바이어스선; 상기 전류를 전달하기 위해 상기 스위칭 소자에 연결되는 데이터선; 및 상기 바이어스선들에 바이어스 전압을 전달하며, 상기 바이어스선들과 다른 층에 위치하는 공통 바이어스 배선을 포함한다.
본 발명의 다른 실시예에 따른 방사선 검출 패널은, 화소 영역과 패드 영역을 포함하는 기판; 방사선을 가시 광선으로 변화시키는 신틸레이터층; 상기 각 화소에서 가시 광선을 전류로 변환시키는 광전 소자; 상기 각 화소에서 전류의 출력을 제어하는 스위칭 소자; 상기 신틸레이터층과 상기 광선 소자에 바이어스 전압을 인가하기 위한 다수의 바이어스선; 및 상기 전류를 전달하기 위해 상기 스위칭 소자에 연결되며 상기 바이어스선들과 같은 층에 위치하는 데이터선을 포함한다.
본 발명은 제조 공정을 단순화면서 공정 난이도를 감소시킬 수 있는 방사선 검출 패널을 제공한다.
도 1 내지 19는 본 발명의 일 실시예에 따른 방사선 검출 패널의 제조 방법을 보이는 개략도이다.
도 20 및 도 21은 단결정 실리콘층, 나노-결정 실리콘층 및 비정질 실리콘층의 결정화도를 분석 결과를 보인다.
도 22 내지 도 25는 본 발명의 다른 일 실시예에 따른 방사선 검출 패널의 제조 방법을 보이는 개략도이다.
도 26 내지 도 27은 본 발명의 실시예에 따른 PIN 다이오드의 구조를 보이는 단면도.
도 20 및 도 21은 단결정 실리콘층, 나노-결정 실리콘층 및 비정질 실리콘층의 결정화도를 분석 결과를 보인다.
도 22 내지 도 25는 본 발명의 다른 일 실시예에 따른 방사선 검출 패널의 제조 방법을 보이는 개략도이다.
도 26 내지 도 27은 본 발명의 실시예에 따른 PIN 다이오드의 구조를 보이는 단면도.
방사선 검출 패널은, 화소 영역과 패드 영역을 포함하는 기판; 방사선을 가시 광선으로 변화시키는 신틸레이터층; 상기 각 화소에서 가시 광선을 전류로 변환시키는 광전 소자; 상기 각 화소에서 전류의 출력을 제어하는 스위칭 소자; 상기 신틸레이터층과 상기 광선 소자에 바이어스 전압을 인가하기 위한 다수의 바이어스선; 상기 전류를 전달하기 위해 상기 스위칭 소자에 연결되는 데이터선; 및 상기 바이어스선들에 바이어스 전압을 전달하며, 상기 바이어스선들과 다른 층에 위치하는 공통 바이어스 배선을 포함한다. 또한, 방사선 검출 패널은, 화소 영역과 패드 영역을 포함하는 기판; 방사선을 가시 광선으로 변화시키는 신틸레이터층; 상기 각 화소에서 가시 광선을 전류로 변환시키는 광전 소자; 상기 각 화소에서 전류의 출력을 제어하는 스위칭 소자; 상기 신틸레이터층과 상기 광선 소자에 바이어스 전압을 인가하기 위한 다수의 바이어스선; 및 상기 전류를 전달하기 위해 상기 스위칭 소자에 연결되며 상기 바이어스선들과 같은 층에 위치하는 데이터선을 포함한다. 상기 스위칭 소자는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 채널을 포함한다. 상기 소오스 전극, 상기 드레인 전극 및 상기 공통 바이어스 배선은 동일층에 위치한다. 상기 광전 소자는 PIN 다이오드이고, 상기 스위칭 소자는 트랜지스터일 수 있다. 상기 데이터 라인과 바이어스선들은 동일 층에 위치할 수 있다. 상기 데이터선은 상기 소스 전극과 일체형으로 연결되는 제1 데이터선과 상기 제1 데이터선과 중첩되는 제2 데이터선을 더 포함하고, 상기 제2 데이터선과 상기 바이어스선들은 같은 층에 위치한다. 상기 방사선 검출 패널은 상기 채널을 위한 영역을 제공하며 그 하부의 전체 구조를 덮는 액티브층과 상기 채널을 덮는 광 차광막 패턴을 더 포함한다. 상기 광 차광막 패턴과 상기 바이어스선들은 동일층에 위치한다. 상기 방사선 검출 패널은, 상기 스위칭 소자를 제어하기 위한 게이트 전극에 연결되는 게이트 패드, 상기 1 상기 데이터선에 연결되는 데이터선 패드 및 상기 공통 바이어스 배선에 연결되는 공통 바이어스 배선 패드를 포함한다. 이들 패드들은 동일층 상에 위치한다.
이하, 도 1 내지 도 19를 참조하여, 본 발명의 일 실시예에 따른 방사선 검출 패널 및 그 제조 방법을 설명하기로 한다. 도 1은 평면도이고, 도 2는 도 1의 화소 영역 A의 Ⅰ-Ⅰ' 선을 따르는 단면도이고, 도 3은 도 1의 패드 영역 A2의 II-II' 선과 III-III'선을 따르는 단면도를 보인다. 도 1 내지 도 3을 참조하면, 그 상부에 화소 영역 A1과 패드 영역 A2가 정의되는 하부 기판 (10) 이 제공된다. 하부 기판(10)은 스위칭 소자인 박막 트랜지스터와 광전 소자가 형성되는 기판이다. 붕소규산염 유리(borosilicate class)와 같은 유리 기판, 석영(quartz) 기판 또는 실리콘 웨이퍼 등이 하부 기판(10)으로 이용될 수 있다. 하부 기판(10) 상에 게이트선(22)이 형성될 수 있다. 게이트선(22)은 제1 방향, 예컨대 가로 방향을 따라 화소 영역 A1으로부터 패드 영역(A2)으로 확장될 수 있고, 게이트선(22)의 단부는 패드 영역(A2)에 형성될 수 있다. 게이트선(22)는 게이트선(22)의 메인 라인으로부터 돌출된 게이트 전극(24)을 포함할 수 있다. 게이트 전극(24)는 소스/드레인 전극과 함께 박막 트랜지스터의 삼단자를 이룬다. 게이트 전극(24)은 하부 기판(10) 상에 도전막을 형성하고 마스크 및 식각 공정으로 도전막을 패터닝하여 형성할 수 있다. 도전막은 Mo, Al, Nd, Cr, Ti 또는 W 단일막 또는 Mo/Al/Mo, Al/Mo, Mo/AlNd/Mo, Cr/Al/Cr, Cr/AlNd/Cr, Al/Cr, AlNd/Cr, TiW/Al/TiW, Ti/AlNd/Ti, Ti/Al 또는 Ti/AlNd의 다중막이 될 수 있다. 본 실시예에서 게이트 패드는 이후에 형성될 것이므로, 게이트선(22) 단부의 폭은 게이트 선의 폭과 동일할 수 있다.
도 4는 평면도이고, 도 5는 도 4의 화소 영역 A의 Ⅰ-Ⅰ' 선을 따르는 단면도이고, 도 6은 도 4의 패드 영역 A2의 II-II' 선과 III-III'선을 따르는 단면도를 보인다. 도 4 내지 도 6을 참조하면, 게이트 전극(24)을 포함하는 게이트 선(22)이 형성된 하부 기판(10) 상에, 게이트 절연막(30), 액티브층(40), 오믹 콘택층(50) 및 소스/드레인 전극 형성을 위한 도전층(60)을 차례 차례 형성된다. 게이트 절연막(30)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 실리콘 산화 질화물(SiON)의 단일막 또는 다중막으로 형성된다. 액티브층(40)은 박막 트랜지스터의 채널 형성을 위한 것으로서, 비정질 실리콘(amorphous silicon), 나노결정 실리콘(nanocrystalline silicon), 마이크로결정 실리콘(microcrystalline silicon) 또는 갈륨(Ga), 인듐(In), 주석(Sn), 아연(Zn) 중 하나 이상의 원소를 포함하는 산화물 반도체(oxide semiconductor)로 형성될 수 있다. 액티브층(40)이 나노결정 실리콘으로 형성되는 경우, 나노결정 실리콘의 상대적으로 높은 전자 이동도 및 낮은 누설전류에 의해 박막 트랜지스터의 특성을 향상시킬 수 있다.
오믹 콘택층(50)은 액티브층(40)과 이후 형성될 후술할 소스/드레인 전극 사이에 형성되어 이들 사이의 접촉 특성을 개선시킨다. 오믹 콘택층(50)은 액티브층과 동시에 형성되거나 n형 불순물이 고농도로 도핑된 반도체 물질(예를 들어, n+ 비정질 실리콘 또는 n+ 나노결정 실리콘)으로 독립적으로 형성될 수 있다. 만약, 소스/드레인 전극과 액티브층(40) 간의 접촉 특성이 충분히 확보된다면, 오믹 콘택층(50) 형성 공정은 생략될 수도 있다. 소스/드레인 전극 형성을 위한 도전층(60)은 예컨대, Mo, Al, Cr 등을 포함하는 단일막 또는 Mo/Al/Mo의 다중막으로 형성될 수 있다. PIN 다이오드(PD)와 PIN 다이오드(PD)의 상부전극(83)은 도전층(60) 상에 형성될 수 있다. PIN 다이오드(PD)는 N형 반도체층(72), 진성 반도체층(74) 및 P형 반도체층(76)으로 이루어지는 이루어질 수 있다. PIN 다이오드(PD)와 PIN 다이오드(PD) 상부전극의 적층구조는 게이트선(22)와 이후 형성될 데이터선에 의하여 정의되는 화소 영역 A1 내에, 박막 트랜지스터가 형성될 영역을 남겨두고 형성된다. 보다 구체적으로, PIN 다이오드(PD)와 상부 전극(82)의 적층 구조물은 단위 화소 영역 내에 형성되되, 게이트선(22), 데이터선 및 박막 트랜지스터가 형성될 영역으로부터 소정 간격 이격되어 형성된다. 본 실시예에서는, 도면에 도시된 바와 같이, PIN 다이오드(PD)와 상부 전극(82)은 사각 형상으로 형성된다. 그러나, PIN 다이오드(PD) 와 상부 전극(82)의 형상이 이에 한정되는 것은 아니며, 이들의 형상은 전술한 조건을 만족시키는 한도 내에서 다양하게 변형될 수 있다. 또한, PIN 다이오드(PD)와 상부전극(82)는 서로 다른 형상이나 크기를 가질 수 있다. 예를 들어, 상부 전극(82)은 PIN 다이오드(PD) 보다 더 클 수 있다. PIN 다이오드(PD)와 상부 전극(82)의 적층 구조물은, 도전층(60) 상에 PIN 다이오드(PD) 형성을 위한 N형 반도체층(72), 진성 반도체층(74) 및 P형 반도체층(76)을 증착하고, 상부 전극(82) 형성을 위한 도전 물질을 증착한 후, 마스크 및 식각 공정으로 이들을 패터닝함으로써 형성될 수 있다. 여기서, PIN 다이오드(PD)를 이루는 반도체층(72, 74, 76)은 비정질 실리콘, 나노결정 실리콘, 마이크로결정 실리콘, 또는 갈륨(Ga), 인듐(In), 주석(Sn), 아연(Zn) 중 하나 이상의 원소를 포함하는 산화물 반도체일 수 있다. 예컨대, PIN 다이오드(PD)는 n+ 나노결정 실리콘층, 나노결정 실리콘층 및 p+ 나노결정 실리콘층의 적층 구조로 이루어질 수 있으며, 이러한 경우 나노결정 실리콘의 상대적으로 높은 전자 이동도 및 낮은 누설전류 덕분에 PIN 다이오드(PD)의 특성을 향상시킬 수 있다. 상부 전극(82) 형성을 위한 도전 물질은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide) 또는 ZnO이 될 수 있다. PIN 다이오드(PD) 형성을 위한 패터닝 공정은, 하나의 마스크 또는 서로 다른 다수의 마스크를 이용하여 별개로 수행될 수 있다. 하나의 마스크를 이용하는 경우 공정 단순화가 가능하다. PIN 다이오드(PD) 형성을 위한 패터닝은 다음과 같은 방식에 의해 수행될 수 있다. p형 반도체층, 진성 반도체층 및 n형 반도체층에 건식 식각을 적용한다. 건식식각 공정은 감소 전 보다 플라즈마 파워를 30 내지 50% 정도 감소시키거나 또는 식각 종료 바로 전 플라즈마 가스 비율을 변경함으로써, 식각 속도를 감소시킨 상태에서 식각을 완료할 수 있다. 또는, p형 반도체 물질, 진성 반도체 물질 및 n형 반도체 물질을 건식 식각하되, n형 반도체층이 n형 반도체층 두께의 5 내지 20% 정도 식각되지 않고 잔류하는 상태에서 식각을 중단할 수 있다. 식각되지 않고 잔류하는 나머지 n형 반도체 물질은 후술하는 소스/드레인 전극 형성 공정에서 드레인 전극과 함께 패터닝한다. 이러한 경우, PIN 다이오드(PD) 형성을 위한 식각 공정에서 드러나는 도전층(60)의 도전 물질 일부가 PIN 다이오드(PD) 특히 n형 반도체층(72)의 측벽에 부착되어 누설 전류와 같은 불량을 발생시키는 것을 방지할 수 있다. 한편, 본 실시예에서는 광전 변환 소자로서 PIN 다이오드(PD)을 형성하나, 다른 광전 변환층이 상부 전극(82)과 도전층(60) 사이에 형성될 수도 있다.
도 7은 평면도이고, 도 8은 도 7의 화소 영역 A의 Ⅰ-Ⅰ' 선을 따르는 단면도이고, 도 9는 도 7의 패드 영역 A2의 II-II' 선과 III-III'선을 따르는 단면도를 보인다. 도 7 내지 도 9를 참조하면, 마스크 및 식각 공정으로 도전층(60)을 패터닝하여, 소스 전극(65) 및 드레인 전극(66)을 형성하면서 패드 영역(A2)에 공통 바이어스 배선(68)을 형성한다. 이때, 도전층(60) 하부에 오믹 콘택층(50)이 존재하는 경우에는, 도전층(60)의 패터닝시 오믹 콘택층(50)까지 패터닝한다. 패터닝되어 소스 전극(65), 드레인 전극(66) 및 공통 바이어스 배선(68) 각각의 하부에 배치되는 오믹 콘택층(50)을 각각 도면부호 55, 56 및 58로 표시하였다. 소스 전극(65) 및 드레인 전극(66)은 각각 게이트 전극(24)과 일부가 중첩하면서 게이트 전극(24)을 중심으로 서로 소정 간격 이격된다. 드레인 전극(66)은 게이트 전극(24)과 중첩하는 부분으로부터 연장되어 PIN 다이오드(PD)의 상부 영역에 이르는 확장부(66A)를 포함한다. 확장부(66A)는 PIN 다이오드(PD)와 중첩하면서 PIN 다이오드(PD) 보다 큰 면적을 가질 수 있다. 확장부(66A)는 PIN 다이오드(PD)의 하부 전극이 될 수 있다. 소스/드레인 전극(65, 66) 형성에 따라, 게이트 전극(24) 및 소스/드레인 전극(65, 66)의 삼단자를 갖는 박막 트랜지스터가 형성되며, 소스 전극(65)과 드레인 전극(66) 사이의 액티브층(40)에 박막 트랜지스터의 채널이 형성된다. 공통 바이어스 배선(68)은 패드 영역(A2)에 형성되어 바이어스 전압을 공급하기 위한 다수의 바이어스 배선에 연결될 수 있다. 화소 영역(A1)에서 공통 바이어스 배선(68)은 게이트선(22)과 평행할 수 있으며, 가로 방향으로 연장될 수 있다. 공통 바이어스선(68) 보다 큰 확장부(68A)는 공통 바이어스 배선(68)의 단부에 형성될 수 있다. 동작 속도를 증가시키기 위해서 바이어스선의 저항은 작아야만 한다. 종래의 방사선 검출기에서, 바이어스선의 저항을 낮추기 위해, 바이어스선의 폭 및 두께를 증가시키는 경우, 바이어스선이 화소 영역을 가로지르기 때문에 개구율이나 평탄도가 저하되는 등의 문제가 있었다. 본 발명에서는 화소 영역(A1)의 소스/드레인 전극(65, 66)을 형성함과 동시에 패드 영역(A2)에 공통 바이어스 배선(68)을 형성해서, 방사성 검출 패널의 동작 속도가 증가될 수 있다. 즉, 본 발명을 채용함으로써, 바이어스 배선들에 공통적으로 연결되는 넓고 두꺼운 공통 바이어스 배선(68)을 형성할 수 있고, 공통 바이어스 배선(68)의 저항을 증가시킬 수 있으며, 화소 영역(A)을 가로지르는 바이어스선의 폭과 두께를 감소시킬 수 있기 때문에, 공통 바이어스 배선(68)의 저항을 감소시킬 수 있고, 동작 속도를 증가시킬 수 있으며, 개구율과 평탄도가 저하되는 것을 방지할 수 있다. 바이어스 전압 이동 경로의 대부분은 공통 바이어스 배선(68)이 차지하기 때문에 바이어스선들의 폭 및 두께를 감소시켜도 동작 속도에는 큰 영향이 없다.
일반적으로, 소스 전극(65)에 연결되어 세로 방향으로 확장되는 데이터 선이 소스 전극(65)과 일체로 형성된다. 그러나, 본 실시예에서는 데이터 선이 공통 바이어스 배선(68)과 함께 형성되지 않는다. 즉, 데이터 선과 공통 바이어스 배선이 서로 다른 층에 형성된다. 따라서, 공통 바이어스 배선(68)을 위한 공간을 제공할 수 있고, 섬(island) 형상의 소스 전극(65)을 형성할 수 있다. 도 4 내지 도 6에 보인, PIN 다이오드(PD)와 상부 전극(82)의 적층 구조물 형성을 위한 패터닝 공정과, 도 7 내지 도 9에 보인, 소스/드레인 전극(65, 66) 및 공통 바이어스 배선(68) 형성을 위한 패터닝 공정의 순서는 서로 바뀔 수 있다. 즉, 소스/드레인 전극(65, 66) 및 공통 바이어스 배선(68) 형성을 위한 패터닝 공정을 먼저 수행하고 PIN 다이오드(PD) 및 상부 전극(82)의 적층 구조물 형성을 위한 패터닝 공정을 나중에 수행할 수도 있다. 본 실시예에서는, 도 4 내지 도 6에 보이는 패터닝 공정과 도 7 내지 도 9에 보인 패터닝 공정 사이에 수행되던 종래의 액티브층(40)의 패터닝 공정을 완전히 생략하였다. 즉, 액티브층(40)은 패터닝되지 않고 기판(10) 전면 상에 잔류된다. TFT-LCD 패널과 달리 방사선 검출 패널에서는 기판 후면에 배치되어 광을 조사하는 백라이트(backlight)가 필요하지 않기 때문에, 방사선 검출 패널의 제조에서는 액티브층(40)에 적용되는 패터닝을 생략할 수 있다. 이러한 경우, 적어도 1회의 마스크 및 식각 공정이 생략되므로 공정 단순화가 가능하다.
도 10은 평면도이고, 도 11는 도 10의 화소 영역 A의 Ⅰ-Ⅰ' 선을 따르는 단면도이고, 도 12는 도 10의 패드 영역 A2의 II-II' 선과 III-III'선을 따르는 단면도를 보인다.
도 10 내지 도 12를 참조하면, 도 7 내지 도 9의 공정 결과물을 덮는 층간 절연막(90)을 형성한다. 층간 절연막(90)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 실리콘 산화 질화물(SiON)의 단일막 또는 다중막으로 형성될 수 있다. 층간 절연막(90)에 마스크 및 식각 공정을 적용하여 소스 전극(65)을 노출시키는 제1 비아홀(via hole)(91), 상부 전극(82)을 노출시키는 제2 비아홀(93), 패드 영역(A2)의 게이트선(22)의 단부를 노출시키는 제3 비아홀(95), 공통 바이어스 배선(68)을 노출시키는 제4 비아홀(97), 및 공통 바이어스 배선 확장부(68A)를 노출시키는 제5 비아홀(99)을 형성한다. 소스 전극(65)은 제1 비아홀(91)을 통하여 데이터선을 연결되고, 상부 전극(82)은 제2 비아홀(93)을 통하여 바이어스선에 연결되고, 게이트선(22)의 단부는 제3 비아홀(95)을 통해 게이트 패드와 연결되고, 공통 바이어스 배선(68)은 제4 비아홀(97)을 통하여 바이어스선에 연결되고, 확장부(68A)는 제5 비아홀(99)을 통하여 공통 바이어스 배선에 연결된다. 바이어스 배선들은 제2 및 제4 비아홀(93, 97)을 통하여 화소 화소 영역(A1)과 패드 영역(A2)에 연결된다. 도 10에 보인 바와 같이, 제2 및 제4 비아홀(93, 97)은 세로 방향을 따라 평행하게 같은 선 상에 위치할 수 있으나, 제2 및 제4 비아홀(93, 97)의 위치가 이에 한정되는 것은 아니다. 제1, 제2, 제4 및 제5 비아홀(91, 93, 97, 99)은 층간 절연막(90)을 선택적으로 식각함으로써 형성될 수 있는 반면, 제3 비아홀(95)은 층간 절연막(90) 뿐만 아니라 액티브층(40) 및 게이트 절연막(30)까지 식각하여야 형성될 수 있다.
도 13은 평면도이고, 도 14는 도 13의 화소 영역 A의 Ⅰ-Ⅰ' 선을 따르는 단면도이고, 도 15는 도 13의 패드 영역 A2의 II-II' 선과 III-III'선을 따르는 단면도를 보인다. 도 13 내지 도 15를 참조하면, 제1 비아홀(91)을 채우며 덮는 데이터선(101), 제2 및 제4 비아홀(93, 97)을 채우며 덮는 바이어스선(103), 제3 비아홀(95)을 채우며 덮는 게이트 패드(107), 제5 비아홀(99)을 채우며 덮는 공통 바이어스 배선(109) 및 광 차단막 패턴(105)을 층간절연막(90) 상에 동시에 형성한다. 그 내부에 제1 내지 제5 비아홀(91, 93, 95, 97, 99)을 갖는 층가절연막(90) 상에 제1 내지 제5 비아홀(91, 93, 95, 97, 99)를 충분하게 덮는 두께로 Mo, Al, Cr, Ti, W, Ta의 단일막 또는 다중막을 형성한다. 다중막은 Mo/Al/Mo, Cr/Al/Cr, Ti/Al/Ti, TiW/Al/TiW, Ta/Al/Ta 중 하나가 될 수 있다. 마스크 공정과 식각 공정의 적용으로 단일막 또는 다중막을 패터닝하여 데이터선(101), 바이어스선(103), 게이트 패드(107), 공통 바이어스 배선 패드(109) 및 광 차광막 패턴(105)을 형성한다. 데이터선(101)은 제1 비아홀(91)을 통하여 소스 전극(65)과 연결되어 박막 트랜지스터로부터 출력되는 신호를 전달하기 위한 것으로서, 게이트선(22)과 교차하는 제2 방향을 따라 연장된다. 데이터선(101)은 화소 영역(A1)을 가로질러 단부가 패드 영역(A2)까지 도달할 수 있다. 패드 영역(A2)의 데이터선(101) 단부에, 데이터선(101)보다 큰 폭을 갖는 데이터선 확장부(101A)가 형성될 수 있다. 소정 바이어스 전압을 인가하기 위한 목적으로, 바이어스선(103)은 제2 비아홀(93)을 통하여 상부 전극(82)과 연결되고, 데이터선(101)과 평행한 세로 방향으로 연장된다. 바이어스 전압은 X-선을 가시광전으로 전환하는 신틸레이터층으로부터의 가시광선을 감지하여 소정 레벨의 전류를 생성하기 위한 전압이다. 본 실시예에서, 바이어스 전압이 공통 바이어스 배선(68)으로부터 바이어스선(103)에 전달되도록, 바이어스선(103)은 화소 영역(A1)을 가로지를 수 있고, 패드 영역(A2)의 공통 바이어스 배선(68)과 중첩하며 제4 비아홀(97)을 통하여 공통 바이어스 배선(68)과 연결되는 단부를 가질 수 있다. 일반적으로, 액티브층(40)의 물질은 광에 민감하다. 만일, 액티브층(40)에, 특히 채널에 광이 입사되면, 박막 트랜지스터의 특성이 변할 수 있다. 박막 트랜지스터로 광이 입사되는 것을 방지하기 위해, 광 차단막 패턴(105)은 적어도 박막 트랜지스터의 채널 즉, 소스 전극(65)과 드레인 전극(66) 사이의 영역을 덮도록 형성된다. 도시된 바와 같이, 본 실시예에서, 광 차단막 패턴(105)은 게이트 전극(24) 보다 크며 사각 형상을 갖는다. 그러나, 광 차단막 패턴(105)의 면적이나 형상은 다양하게 변형될 수 있다. 게이트 패드(107)는 제3 비아홀(95)을 통하여 게이트선(22)의 일단부와 연결되며 게이트선(22) 보다 큰 폭을 가질 수 있다. 공통 바이어스 배선 패드(109)는 제5 비아홀(99)을 통하여 공통 바이어스 배선 확장부(68A)에 연결되며, 공통 바이어스 배선(68) 및/또는 그 확장부(68A) 보다 큰 폭을 가질 수 있다. 본 실시예에서는, 데이터선(101)이 공통 바이어스 배선(68) 뿐만 아니라 바이어스선(103)과 동시에 함께 형성되고 제1 비아홀(91)을 통하여 소스 전극(65)과 연결될 수 있다. 따라서, 공통 바이어스 배선(68)를 위한 영역을 충분히 확보하면서 데이터선 패드, 즉 확장부(101A 참조)를 공통 바이어스 배선(68) 상에 형성할 수 있다. 또한, 본 실시예에서, 외부 배선에 연결되는 데이터선 패드 즉, 데이터선(10)의 확장부(101A), 게이트 패드(107) 및 공통 바이어스 배선 패드(109)는 보호막 아래 최상부의 동일층 상에 형성될 수 있다. 따라서, 패드들이 후속 공정에서 용이하게 오픈될 수 있다.
도 16은 평면도이고, 도 17는 도 16의 화소 영역 A의 Ⅰ-Ⅰ' 선을 따르는 단면도이고, 도 18는 도 16의 패드 영역 A2의 II-II' 선과 III-III'선을 따르는 단면도를 보인다. 도 16 내지 도 18을 참조하면, 도 13 내지 도 15의 공정 후에 얻어진 전체 결과물을 덮는 보호막(110)을 형성한다. 보호막(110)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 실리콘 산화 질화물(SiON)의 단일막 또는 다중막으로 형성될 수 있다. 마스크 공정 및 식각 공정이 보호막(11)에 적용되어 게이트 패드(107)를 노출시키는 제1 오픈부(112), 데이터선 확장부(101A)를 노출시키는 제2 오픈부(114), 공통 바이어스 배선 패드(109)를 노출시키는 제3 오픈부(116)를 형성한다. 이와 같이 패드들을 노출시키는 공정을 패드 오픈 공정이라고 한다. 종래 방사선 검출 패널에서, 게이트 패드, 데이터 패드 및 바이어스 패드는 서로 다른 층에 위치하였기 때문에, 패드 오픈 공정은 어려운 공정 중에 하나였다. 본 실시예의 실시예에 따른 방사선 검출 패널에서는 패드들이 같은 층 상에 형성되어 패드 오픈 공정에서 보호막(110)만을 패터닝함에 따라 패드를 쉽게 노출시킬 수 있다. 따라서, 패드 오픈 공정의 어려움을 피할 수 있으며, 어려운 공정에서 기인하는 결함이 방지될 수 있다. 도면에 도시하지는 않았으나, 제1 내지 제3 오픈부(112, 114, 116)를 통하여 방사선 검출 패널의 신호선들은 외부 배선들과 연결될 수 있다. 예컨대, 게이트 패드(112)는 제1 오픈부(112)를 통하여 게이트 구동부(도시하지 않음)와 연결될 수 있고, 데이터선 확장부(101A)는 제2 오픈부(114)를 통하여 신호 검출부(도시하지 않음)와 연결될 수 있고, 공통 바이어스 배선 패드(109)는 제3 오픈부(116)를 통하여 바이어스 전압 발생부(도시하지 않음)와 연결될 수 있다.
이상으로 설명한 공정에 의하여, 도 16 내지 도 18에 보인, 박막 트랜지스터, 광전 변환층을 포함하는 하부 구조물은 하부 기판(10) 상에 형성될 수 있다.
도 19를 참조하면, 하부 기판(10)과 상부 기판(130)은 신틸레이터층(120)을 사이에 두고 결합될 수 있다. 신틸레이터층(120)은 X-선과 같은 방사선과의 충돌에 의해 빛을 방출할 수 있는 물질로 형성될 수 있다. 구체적으로, 하부 기판(10) 상의 하부 기판 구조물을 덮는 신틸레이터층(120)을 형성하고, 상부 기판(130)을 하부 기판(10)에 붙일 수 있다. 다른 방법으로, 상부 기판(130) 상에 신틸레이터층(120)을 형성하고, 상부 기판(13)과 하부 기판(10)이 결합될 수 있다. 하부 기판(10) 상에 신틸레이터층(120)을 형성하는 경우, 상부 기판(13)은 생략될 수 있다. 도 19는 도 16의 Ⅰ-Ⅰ'선에 따른 화소 영역(A1)의 단면에 대응한다. Ⅱ-Ⅱ'선 및 Ⅲ-Ⅲ'선에 따른 단면도는 도 17 및 도 18과 동일하므로 생략한다.
방사선 검출 패널은 아래와 같이 동작할 수 있다. 도 16 내지 도 19를 참조하면, 방사선 검출 패널로 방사선이 입사되면, 신틸레이터층(120)은 X-선과 같은 방사선을 가시광선으로 변환한다. PIN 다이오드(PD)는, 바이어스선(103)을 통하여 바이어스 전압이 인가되면, 가시 광선을 감지하여 전류를 발생시킨다. PIN 다이오드(PD)에 바이어스 전압이 인가되지 않는 경우에는 PIN 다이오드(PD)는 센서로서의 역할을 수행할 수 없다. 따라서, 가시 광선이 PIN 다이오드(PD)에 입사되더라도 전류가 발생할 수 없다. 게이트 전극(24), 소스 전극(65) 및 드레인 전극(66)을 삼단자로 하는 박막 트랜지스터는, 게이트선(22)을 통하여 게이트 전극(24)에 인가되는 전압에 따라, PIN 다이오드(PD)에서 발생된 전류의 출력을 제어할 수 있다. PIN 다이오드(72, 74, 76)로부터 발생된 전류는 드레인 전극(66)으로 입력되고, 게이트 전극(24)의 제어에 따라 드레인 전극(66)으로부터 소스 전극(65)으로 전달되고, 데이터선(101)을 통하여 외부 예컨대, 신호 검출부 등으로 전달된다.
방사선 검출 패널의 액티브층(40) 및/또는 PIN 다이오드(PD)는 다른 결정화도를 갖는 다양한 실리콘층을 이용하여 형성될 수 있다. 실리콘의 결정화도는 공정 방법 및 조건의 변화에 따라 조절될 수 있다. 도 20 및 도 21은 단결정 실리콘층, 나노-결정 실리콘층 및 비정질 실리콘층의 결정화도 분석 결과를 보인다. 도 20은 UV/VIS 반사율(reflectance)을 측정한 결과를 나타내고, 도 21은 XRD(X-ray Diffraction) 분석 결과를 나타낸다. 나노결정 실리콘층은 플라즈마 강화 화학기상증착(PECVD)에 의해 형성하였다. 도 20을 참조하면, 나노결정 실리콘의 US/VIS 반사율은 단결정 실리콘과 비정질 실리콘 사이임을 나타낸다. 도 21을 참조하면, 나노결정 실리콘의 XRD 강도는 다결정 실리콘과 비정질 실리콘 사이의 수준임이 나타났다. 도 20과 도 21에 보여지는 분석결과로써, 나노결정 실리콘층이 박막 트랜지스터의 액티브층 및/또는 PIN 다이오드와 같은 광전 변환층의 형성을 위해 이용될 수 있다는 결론지을 수 있다. 전술한 바와 같이, 나노결정 실리콘은 높은 전자 이동도와 낮은 누설 전류를 보장할 수 있기 때문에, 박막 트랜지스터의 액티브층 또는 광전 변환 소자를 나노결정 실리콘층으로 형성할 경우, 박막 트랜지스터 또는 광전 변환 소자의 특성이 향상될 수 있다.
이하, 도 22 내지 도 25를 참조하여, 본 발명의 제1 실시예와 비교되는 주된 차이점들로써 본 발명의 제2 실시예를 설명한다. 도 22 및 도 24는 평면도이고, 도 23과 도 25는 도 22 및 도 24의 각각의 IV-IV' 선을 따른 화소 영역의 단면도이다.
도 1 내지 도 6에 도시된 바와 같이, 하부 기판(10) 상에 게이트 전극(24)을 포함하는 게이트선(22)을 형성하는 단계, 게이트 절연막(30), 액티브층(40), 오믹 콘택층(50) 및 소스/드레인 전극 형성을 위한 도전층(60)을 순차적으로 형성하는 단계와, PIN 다이오드(PD) 및 상부 전극(82)의 적층 구조물을 형성하는 단계를 차례대로 수행한다.
도 22 및 도 23을 참조하면, 마스크 및 식각 공정으로 도전층(60)을 패터닝하여 소스 전극(65) 및 드레인 전극(66), 공통 바이어스 배선(68)과 소스 전극에 연결되는 추가 데이터선(67)을 동시에 형성한다. 추가 데이터선(67)은 화소 영역(A1)에서 데이터선(101)과 중첩될 수 있다. 추가 데이터선(67)은 패드 영역(A2)으로 연장되지 않거나 추가 데이터선(67)의 일부 만이 패드 영역(A2)으로 연장되어 공통 바이어스 배선(68) 형성 공간을 제공할 수 있다. 전도층(60)의 패터닝 공정에서, 오믹 콘택층(50)이 패터닝되어 추가 데이터선(67) 아래에 오믹 콘택층(57)이 형성될 수 있다.
도 24 및 도 25를 참조하면, 도 22 및 도 23의 공정 결과물을 덮는 층간 절연막(90)을 형성한다. 마스크 및 식각 공정을 층간절연막(90)에 적용하여 소스 전극(65)을 노출시키는 제1 비아홀(91)을 포함한 다수의 비아홀을 형성한다. 소스 전극(65)과 추가 데이터선(67)이 서로 연결되어 있기 때문에, 제1 비아홀(91)은 소스 전극(65) 대신에 추가 데이터선(67)을 오픈할 수도 있다. 이후, 데이터선(101)이 제1 비아홀(91)을 통하여 소스 전극(65)과 추가 데이터선(67)에 연결된다. 데이터선(101)은 데이터선(101)은 추가 데이터선(67)과 중첩할 수 있다. 상기 이외에 제1 실시예와 실질적으로 동일하다.
본 실시예에서, 2층의 데이터선(101)과 추가 데이터선(67)이 방사선 검출 패널에 채용된다. 따라서, 본 실시예에 따른 방사선 검출 패널은 다음과 같은 효과를 추가적으로 제공할 수 있다. 어느 하나가 손상되더라도 데이터선(101)과 추가 데이터(67)은 서로 보완할 수 있기 때문에 불량이 방지되고 수율이 향상될 수 있다. 둘째, 단층의 데이터선을 쓰는 경우에 비하여 데이터선의 두께가 증가하기 때문에 저항을 감소시킬 수 있고 방사선 검츨 패널의 동작 속도를 증가시킬 수 있다. 마지막으로, 데이터선(10) 하부의 추가 데이터선(67) 때문에 , 층간 절연막(90) 상에 데이터선(101) 형성시 스텝 커버리지(step coverage) 특성이 향상될 수 있다. 도 26은 2층의 PIN 다이오드들(PDs)을 보인다. PIN 다이오드 층의 수는 2에 한정되지는 않는다.
제1 및 제2 실시예에서, 도 26 및 도 27에 보인 바와 같이, PIN 다이오드(PD)와 상부 전극(82)은 2층 이상 반복하여 적층될 수도 있다. 도 26을 참조하면, 상부전극 82는 2개층의 PIN 다이오드(PDs) 상에 상부전극(82)이 형성될 수 있다. 이 구조로써, 가시광선이 전기 신호로 변환할 때, 자유 전하의 손실을 줄일 수 있고, 방사선으로부터 출력되는 전기 신호의 강도를 증가시킬 수 이다. 따라서, 증폭 효과가 향상될 수 있고 방사선 검출 장치의 감도를 향상시킬 수 있다.
도 27을 참조하면, 상부 전극(82)이 적층된 PIN 다이오드들 사이에 위치할 수 있다. 이 구조는 감도의 균일성(uniformity)을 개선시킬 수 있다.
한편, 도 12에서는 PIN 다이오드(PD) 및 상부 전극(82)의 적층 구조물이 2층인 경우를 나타내었으나, 본 발명이 이에 한정되지는 않으며, 상기 적층 구조물이 3층 이상인 경우도 이용될 수 있다.
본 발명의 구성 및 동작은 앞서 참조된 도면들에 나타나 있다. 구성 및 동작은 본 발명의 예에 지나지 않는다. 따라서, 본 발명의 범위 내에서 다양한 변경 및 변화가 가능할 수 있다.
10: 하부 기판 22: 게이트 선
24: 게이트 전극 30: 게이트 절연막
40: 액티브층 55, 56, 58: 오믹 콘택층
65: 소스 전극 66: 드레인 전극
68: 공통 바이어스 배선 PD: PIN 다이오드
82: 상부 전극 90: 층간 절연층
91, 93, 95, 97, 99: 제1 내지 제5 비아홀
101: 데이터선 103: 바이어스선
105: 광 차단막 패턴 107: 게이트 패드
109: 공통 바이어스 배선 패드 110: 보호막
120: 신틸레이터층 130: 상부 기판
24: 게이트 전극 30: 게이트 절연막
40: 액티브층 55, 56, 58: 오믹 콘택층
65: 소스 전극 66: 드레인 전극
68: 공통 바이어스 배선 PD: PIN 다이오드
82: 상부 전극 90: 층간 절연층
91, 93, 95, 97, 99: 제1 내지 제5 비아홀
101: 데이터선 103: 바이어스선
105: 광 차단막 패턴 107: 게이트 패드
109: 공통 바이어스 배선 패드 110: 보호막
120: 신틸레이터층 130: 상부 기판
Claims (18)
- 화소 영역과 패드 영역을 포함하는 기판;
방사선을 가시 광선으로 변화시키는 신틸레이터층;
상기 각 화소에서 가시 광선을 전류로 변환시키는 광전 변환 소자;
상기 각 화소에서 전류의 출력을 제어하는 스위칭 소자;
상기 신틸레이터층과 상기 광선 소자에 바이어스 전압을 인가하기 위한 다수의 바이어스선; 및
상기 전류를 전달하기 위해 상기 스위칭 소자의 일단에 연결되며 상기 바이어스선들과 같은 층에 위치하는 제2 데이터선
을 포함하는 방사선 검출 패널.
- 제1항에 있어서,
상기 스위칭 소자는, 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 채널을 포함하고,
상기 소스 전극과 일체형으로 연결되면서 상기 제2 데이터선과 중첩하는 제1 데이터선을 더 포함하는
방사선 검출 패널.
- 제1항에 있어서,
상기 스위칭 소자는, 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 채널을 포함하고,
상기 채널을 위한 영역을 제공하며 그 하부의 전체 구조를 덮는 액티브층을 더 포함하는
방사선 검출 패널.
- 제1항에 있어서,
상기 스위칭 소자는, 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 채널을 포함하고,
상기 채널을 덮는 광 차광막 패턴을 더 포함하며,
상기 광 차광막 패턴과 상기 바이어스선들은 동일층에 위치하는
방사선 검출 패널.
- 제1항에 있어서,
상기 스위칭 소자는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 채널을 포함하고,
상기 소스 전극 및 상기 드레인 전극과 동일층에 위치하면서 상기 바이어스선과 연결되는 공통 바이어스 배선을 더 포함하는
방사선 검출 패널.
- 제1항에 있어서,
상기 바이어스선들에 바이어스 전압을 전달하며, 상기 바이어스선들과 다른 층에 위치하는 공통 바이어스 배선; 및
상기 공통 바이어스 배선에 연결되며 상기 바이어스 라인들과 동일한 층에 위치하는 공통 바이어스 배선 패드를 더 포함하는 방사선 검출 패널.
- 제6항에 있어서,
상기 스위칭 소자를 제어하기 위한 게이트선에 연결되는 제1 패드;
상기 데이터선에 연결되는 제2 패드; 및
상기 공통 바이어스 배선에 연결되는 제3 패드를 포함하며,
상기 제1 패드, 제2 패드 및 상기 제3 패드는 동일층 상에 위치하는,
방사선 검출 패널.
- 화소 영역 및 패드 영역이 정의된 기판;
상기 기판 상에 배치되고, 서로 교차하는 방향으로 연장되는 게이트선 및 데이터선;
상기 게이트선에 연결되는 게이트 전극, 상기 데이터선에 연결되는 소스 전극, 및 상기 소스 전극과 대향하면서 광전 변환 소자의 하단에 연결되는 드레인 전극을 포함하는 박막 트랜지스터; 및
상기 광전 변환 소자의 상단에 연결되는 바이어스선을 포함하고,
상기 데이터선은, 상기 바이어스선과 동일한 층에 형성되고 비아홀을 통해 상기 소스 전극에 연결되는 제1 데이터선을 포함하는
방사선 검출 패널.
- 제8 항에 있어서,
상기 데이터선은, 상기 소스 전극과 일체로 연결된 제2 데이터선을 더 포함하고,
상기 제1 및 제2 데이터선은 서로 중첩하면서 비아홀을 통해 연결된
방사선 검출 패널.
- 제8 항 또는 제9 항에 있어서,
상기 패드 영역의 상기 기판 상에 배치되고, 상기 소스 전극 및 드레인 전극과 동일층에 위치하면서 비아홀을 통해 상기 바이어스선과 연결되는 공통 바이어스 배선; 및
상기 패드 영역의 기판 상에 배치되고, 상기 바이어스선과 동일층에 위치하면서 비아홀을 통해 상기 공통 바이어스 배선과 연결되는 공통 바이어스 배선 패드를 더 포함하는
방사선 검출 패널.
- 제8항 또는 제9항에 있어서,
상기 패드 영역의 기판 상에 배치되고, 상기 바이어스선과 동일층에 위치하면서 비아홀을 통해 상기 게이트선과 연결되는 게이트 패드를 더 포함하는
방사선 검출 패널.
- 제11 항에 있어서,
상기 박막 트랜지스터의 채널이 형성되는 액티브층은, 상기 소스 및 드레인 전극과 상기 게이트 전극 사이에 개재되면서 상기 기판 전면을 덮는
방사선 검출 패널.
- 제8항 또는 제9항에 있어서,
상기 박막 트랜지스터의 채널이 형성되는 액티브층은, 상기 소스 및 드레인 전극과 상기 게이트 전극 사이에 개재되면서 상기 기판 전면을 덮는
방사선 검출 패널.
- 제8 항에 있어서,
상기 박막 트랜지스터의 채널이 형성되는 액티브층 또는 상기 광전 변환 소자는, 나노결정 실리콘을 포함하는
방사선 검출 패널.
- 제8 항에 있어서,
상기 광전 변환 소자는, N형 반도체층, 진성 반도체층 및 P형 반도체층이 순차적으로 적층된 PIN 다이오드를 포함하고,
상기 PIN 다이오드 상에 형성된 전극층을 더 포함하는
방사선 검출 패널.
- 제15 항에 있어서,
상기 광전 변환 소자는, 상기 PIN 다이오드가 2개 이상 적층된 구조물을 포함하고,
상기 전극층은 상기 적층된 구조물 상에 형성되는
방사선 검출 패널.
- 제15 항에 있어서,
상기 광전 변환 소자는, 상기 PIN 다이오드가 2개 이상 적층된 구조물을 포함하고,
상기 전극층은 상기 적층된 구조물 상부 및 상기 PIN 다이오드 사이마다 개재되는
방사선 검출 패널.
- 제8 항에 있어서,
상기 바이어스선과 동일층에 위치하고 상기 소스 전극과 상기 드레인 전극 사이를 덮는 광 차단막 패턴을 더 포함하는
방사선 검출 패널.
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