KR101843284B1 - 디지털 엑스레이 검출장치 및 그 제조방법 - Google Patents
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Abstract
본 발명에 따른 디지털 엑스레이 검출장치에서는 광을 전기신호로 변환하는 포토컨덕터는 투명한 금속산화물로 이루어진 제1전극 및 제2전극과, 상기 제1전극 및 제2전극 사이에 배치된 PIN다이오드로 구성되며, 제1전극은 박막트랜지스터의 소스전극과 접속되어 PIN다이오드에서 변환된 전기신호를 박막트랜지스터를 통해 외부로 출력시키는데, 박막트랜지스터의 소스전극 하부에는 투명도전층이 배치되는데, 상기 투명도전층은 제1전극과 일체로 구성된다.
Description
본 발명은 제조공정이 단순화된 디지털 엑스레이 검출장치 및 그 제조방법에 관한 것이다.
엑스레이(X-Ray)는 단파장으로 피사체를 쉽게 투과할 수 있으며, 피사체 내부의 밀도에 따라 엑스레이의 투과량이 결정된다. 따라서, 투과되는 엑스레이의 투과량을 검출함으로써 피사체의 내부 구조를 관측할 수 있게 된다.
일반적으로, 의료용 등에 광범위하게 사용되고 있는 필름인화방식의 엑스레이 촬영법은 필름 촬영후 인화과정을 거쳐야 하기 때문에 일정시간이 흐른 후 그 결과물을 인지할 수 있다는 단점이 존재하였으며, 촬영후 필름의 보관 및 보존에 있어서 많은 문제점이 있었다.
이러한 문제를 해결하기 위해, 근래 디지털데이터를 이용한 디지털 엑스레이 검출장치(DXD;Digital X-ray Detector)가 제안되고 있다. 종래의 아날로그 엑스레이 검출장치에서는 별도의 필름을 구비하여 피사체를 촬영한 후 촬영된 필름을 인화지에 전사하는데 반해, 디지털 엑스레이 검출장치에서는 별도의 필름과 인화지를 사용하지 않고 피사체의 내부구조를 표시한다. 즉, 디지털 엑스레이 검출장치에서는 피사체를 투과하는 엑스레이를 가시광선영역의 광으로 변환시킨 후, 변환된 가시광선영역의 광을 전자신호로 변환시키고 전자신호를 다시 영상신호를 변환하여 피사체의 구조를 표시한다.
따라서, 디지털 엑스레이 검출장치에서는 피사체를 표시하기 위해, 엑스레이를 가시광선영역의 광으로 변환시키는 구성, 가시광선영역의 광을 전자신호로 변환시키는 구성, 전자신호를 영상신호로 변환시키는 구성이 필요하게 되므로, 디지털 엑스레이검출장치의 구조가 복잡하고 제조공정이 복잡하게 된다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 구조가 단순하고 제조공정을 단축시킬 수 있는 디지털 엑스레이 검출장치 및 그 제조방법을 제공하는 것을 목적으로 하다.
상기한 목적을 달성하기 위해, 본 발명에 따른 디지털 엑스레이 검출장치에서는 박막트랜지스터의 소스전극 및 드레인전극을 포토컨덕터의 제1전극과 동일 층에 형성함으로써 제조공정을 감소시킬 수 있게 된다.
광을 전기신호로 변환하는 포토컨덕터는 투명한 금속산화물로 이루어진 제1전극 및 제2전극과, 상기 제1전극 및 제2전극 사이에 배치된 PIN다이오드로 구성된다. 상기 제1전극은 박막트랜지스터의 소스전극과 접속되어 PIN다이오드에서 변환된 전기신호를 박막트랜지스터를 통해 외부로 출력시킨다.
상기 박막트랜지스터의 소스전극 하부에는 도전층이 배치되는데, 상기 도전층은 제1전극과 일체로 구성된다. 즉, 상기 제1전극이 박막트랜지스터의 소스전극 하부로 연장되어 형성된다.
이와 같이, 본 발명에서는 박막트랜지스터의 소스전극 및 드레인전극, 포토컨덕터의 제1전극이 동일한 층에 형성되므로, 박막트랜지스터와 포토컨덕터 사이에 별도의 절연층을 형성할 필요가 없게 되어 구조를 단순화할 수 있게 된다.
상기 박막트랜지스터의 소스전극 및 드레인전극, 포토컨덕터의 제1전극은 제1금속층과 제2금속층을 연속적으로 적층한 후, 하프톤마스크를 이용하여 상기 제1금속층과 제2금속층을 선택적으로 에칭함으로써 형성된다.
본 발명에서는 복수의 광감지화소에서 입력되는 엑스레이를 전기신호를 변환하여 출력하고 출력된 검출신호를 리드아웃함으로써 피사체를 투과한 엑스레이를 판독할 수 있게 된다. 따라서, 종래의 아날로그 엑스레이 검출장치에 비해, 별도의 필름과 인화지가 필요없게 될 뿐만 아니라 촬영후 필름의 보관 및 보존이 필요없게 되며, 촬영된 엑스레이의 검출신호를 실시간으로 리드아웃할 수 있게 되어, 신속한 피사체 내부구조의 검사가 가능하게 된다.
또한, 본 발명에서는 하프톤마스크에 의해 1회의 마스크공정에 의해 박막트랜지스터의 소스전극 및 드레인전극, 포토컨덕터의 제1전극을 동일 층상에 형성하므로, 소스전극와 드레인전극이 제1전극이 다른 층에 형성되는 구조를 가진 디지털 엑스레이 검출장치에 비해, 총 2매의 포토마스크의 사용을 감소시킬 수 있게 된다. 따라서, 본 발명에 따른 디지털 엑스레이 검출장치에 의하면 제조공정을 대폭 단순화할 수 있게 되어, 제조비용을 절감할 수 있게 된다.
더욱이, 본 발명에서는 박막트랜지스터의 소스전극 및 드레인전극, 포토컨덕터의 제1전극을 동일 층상에 배치되므로, 박막트랜지스터와 포토컨덕터 사이에 별도의 절연층이 필요없게 된다. 따라서, 디지털 엑스레이 검출장치의 구조가 단순화되고 두께를 감소시킬 수 있게 된다.
도 1은 본 발명에 따른 디지털 엑스레이 검출장치의 구조를 개략적으로 나타내는 평면도.
도 2는 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소의 회로구성도.
도 3은 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소의 구조를 나타내는 평면도.
도 4는 도 3의 I-I'선 단면도.
도 5a-도 5h는 본 발명에 따른 디지털 엑스레이 검출장치의 제조방법을 나타내는 도면.
도 6a-도 6c는 소스전극 및 드레인전극이 포토컨덕터의 제1전극과 동일한 층에 형성된 디지털 엑스레이 검출장치에서의 소스전극, 드레인전극, 포토컨덕터의 제1전극의 제조방법을 나타내는 도면.
도 2는 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소의 회로구성도.
도 3은 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소의 구조를 나타내는 평면도.
도 4는 도 3의 I-I'선 단면도.
도 5a-도 5h는 본 발명에 따른 디지털 엑스레이 검출장치의 제조방법을 나타내는 도면.
도 6a-도 6c는 소스전극 및 드레인전극이 포토컨덕터의 제1전극과 동일한 층에 형성된 디지털 엑스레이 검출장치에서의 소스전극, 드레인전극, 포토컨덕터의 제1전극의 제조방법을 나타내는 도면.
이하, 첨부한 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 1은 본 발명에 따른 디지털엑스레이 검출장치를 개략적으로 나타내는 도면이고 도 2는 본 발명에 따른 디지털엑스레이 검출장치의 광감지화소의 회로구성도이다.
도 1 및 도 2에 도시한 바와 같이, 본 발명에 따른 디지털 엑스레이 검출장치는 엑스레이 검출패널(110)과, 게이트구동부(130), 리드아웃회로부(160), 타이밍제어부(170) 및 바이어스전압 공급부(150)가 포함된다.
검출패널(110)에서는 광원으로부터 방출된 엑스레이를 감지하고, 감지된 신호를 광전변환하여 전기적인 검출신호로 출력한다. 검출패널(110)에는 복수의 광감지화소(P)가 배치된다. 이때, 상기 광감지화소(P)는 수평방향으로 배열된 복수의 게이트라인(GL)과 수직방향으로 배열된 복수의 데이터라인(DL)에 의해 각각 화소영역이 정의된다.
상기 광감지화소(P)는 입력되는 엑스레이를 감지하여 전기적인 신호를 출력한다. 도 2에 도시된 바와 같이, 각각의 광감지화소(P)는 엑스레이를 감지하여 검출전압과 같은 전기신호로 변환하는 포토컨덕터(PC)와, 포토컨덕터(PC)에 의해 변환된 검출전압을 충전하는 커패시터(Cst)와, 게이트신호가 인가됨에 따라 구동하여 커패시터(Cst)에 저장된 검출전압과 같은 전기신호를 외부로 전달하는 박막트랜지스터(TFT)를 포함한다.
상기 포토컨덕터(PC)는 엑스레이발생장치로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질로 구성된다. 상기 포토컨덕터(PC)는 예를 들어 a-Se, HgI2,CdTe, PbO, PbI2, BiI3, GaAs, Ge 등으로 구성될 수 있다.
상기 커패시터(Cst)는 포토컨덕터(PC)에 의해 변환된 전기적인 신호를 충전한다. 상기 커패시터(Cst)는 박막트랜지스터(TFT)의 소스전극에 일단이 연결되고 바이어스라인(VL)에 타단이 연결된다. 상기 박막트랜지스터(TFT)는 주사신호를 인가하는 게이트라인(GL)에 게이트전극이 연결되고 검출신호를 전달하는 데이터라인(DL)에 드레인전극이 연결되며 커패시터(Cst)의 일단에 소스전극이 연결된다.
상기 게이트구동부(130)는 게이트라인(GL)을 통해 게이트온 전압레벨을 갖는 게이트신호를 순차적으로 출력한다. 이때, 상기 게이트온 전압레벨은 광감지화소(P)의 박막트랜지스터를 턴-온(turn-on)할 수 있는 전압레벨로서, 상기 광감지화소(P)의 박막트랜지스터가 상기 게이트신호에 응답하여 동작한다.
상기 게이트구동부(130)는 집적회로(IC) 형태로 형성되어 검출패널(110) 위에 직접 실장되거나 상기 검출패널(110)에 접속되는 외부기판(예를 들면, FPC(Flexible Printed Circuit Board)상에 실장될 수도 있지만, 트랜지스터와 같은 각종 소자가 포토공정을 통해 GIP(Gate In Panel) 형태로 검출패널(110) 상에 직접 적층되어 형성될 수도 있다.
바이어스전압 공급부(150)는 바이어스라인(VL)을 통해 광감지화소(P)에 바이어스전압 또는 역바이어스전압을 공급한다. 이때, 상기 바이어스라인(VL)은 접지전압(또는 공통전압)에 대응되는 전압이 공급된다.
리드아웃 회로부(160)는 게이트신호에 응답하여 턴-온된 박막트랜지스터(TFT)로부터 출력되는 검출신호를 리드아웃한다. 상기 박막트랜지스터(TFT)가 턴-온됨에 따라 커패시터(Cst)에 저장된 검출신호가 상기 박막트랜지스터(TFT) 및 데이터라인(DL)을 통해 리드아웃 회로부(160)로 입력된다.
상기 리드아웃 회로부(160)는 오프셋이미지를 리드아웃하는 오프셋 리드아웃구간과, 엑스레이노광 후 광감지화소(P)로부터 출력되는 검출신호를 리드아웃하는 엑스레이 리드아웃구간으로 구성된다. 상기 리드아웃 회로부(160)는 신호검출부 및 멀티플렉서 등을 포함할 수 있다. 또한, 상기 신호검출부는 데이터라인(DL)과 일대일 대응하는 복수의 증폭회로부를 포함하고, 각각의 증폭회로부는 증폭기, 커패시터 및 리셋소자 등을 포함할 수 있다.
상기 타이밍제어부(180)는 제어신호를 생성한 후 출력하여 상기 게이트구동부(130) 및 리드아웃 회로부(160)를 제어한다. 이때, 상기 게이트구동부(130)에 공급되는 제어신호는 개시신호(STV) 및 클럭신호(CPV)을 포함할 수 있으며, 리드아웃 회로부(160)에 공급되는 제어신호는 리드아웃 제어신호(ROC) 및 리드아웃 클럭신호(CLK)를 포함할 수 있다.
도 3은 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소(P)의 구조를 나타내는 도면이다. 검출패널에는 광감지화소(P)가 실질적으로 세로 및 가로방향을 따라 매트릭스형상으로 n×m(여기서, n,m은 자연수)개가 배열되지만, 도면에서는 설명의 편의를 위해 하나의 광감지화소(P)만을 도시하였다.
도 3에 도시된 바와 같이, 검출패널에는 복수의 게이트라인(GL)과 데이터라인(DL)이 서로 수직으로 배치되어 복수의 광감지화소(P)를 정의하며, 각각의 광감지화소(P)내에는 박막트랜지스터(TFT)가 배치된다.
상기 박막트랜지스터(TFT)는 상기 게이트라인(GL)과 접속되어 외부로부터 게이트신호가 인가되는 게이트전극(211)과, 상기 게이트전극(211)에 게이트신호가 인가됨에 따라 활성화되어 채널층을 형성하는 반도체층(212)과, 상기 데이터라인(DL)에 접속되어 반도체층(212)이 활성화됨에 따라 검출된 커패시터(Cst)에 저장된 검출전압과 같은 전기신호를 외부로 출력하는 소스전극(214) 및 드레인전극(215)으로 구성된다.
광감지화소(P) 내에는 포토컨덕터(PC)가 구비된다. 상기 포토컨덕터(PC)는 입사되는 광을 감지하여 검출전압과 같은 전기신호로 변환하는 것으로, 광감지화소(P)의 전체 영역에 걸쳐 형성된다. 상기 포토컨덕터(PC)는 광을 전기신호로 변환할 수만 있다면 어떠한 구성이라도 가능하지만, 본 발명에서는 포토컨덕터(PC)로서 주로 포토다이오드를 사용한다. 다시 말해서, 본 발명에서는 상기 포토컨덕터(PC)로서, P형 반도체층, 진성 반도체층 및 N형 반도체으로 이루어진 PIN다이오드(254) 구조의 포토다이오드를 사용한다.
상기 PIN다이오드(254)의 상부 및 하부에는 각각 제1전극(252) 및 제2전극(256)이 배치되며, 제2전극(256) 위에는 설정된 폭의 바이어스라인(VL)이 배치되어 상기 PIN다이오드(254)에 바이어스전압 또는 역바이어스전압을 인가한다. 이때, 상기 제1전극(252) 및 제2전극(256)은 실질적으로 PIN다이오드(254)와 동일한 면적으로 형성되어 광감지화소(P)내에 배치되지만, 도면에서는 설명의 편의를 위해 제1전극(252) 및 제2전극(256), PIN다이오드(254)를 다른 면적으로 도시하였다.
도면에는 도시하지 않았지만, 상기 제2전극(256)과 바이어스라인(VL) 사이에는 절연층이 구비되며, 컨택홀(264)에 의해 상기 제2전극(256)과 바이어스라인(VL)이 전기적으로 접속되어, 바이어스전압 또는 역바이어스전압이 상기 바이어스라인(VL)을 통해 제2전극(256)으로 인가된다. 상기 바이어스라인(VL)은 세로방향, 즉 데이터라인(DL)과 대략 평행하게 배치되어 세로방향으로 배치된 복수의 광감지화소(P)열에 바이어스전압 또는 역바이어스전압을 인가한다. 이때, 도면에는 도시하지 않았지만, 상기 바이어스라인(VL)은 감광지화소(P)의 복수열 각각에 하나씩 배치된다.
또한, 상기 바이어스라인(VL)은 가로방향, 즉 게이트라인(GL)과 대략 평행하게 배치되어 가로방향으로 배치된 복수의 광감지화소(P) 행에 바이어스전압 또는 역바이어스전압을 인가할 수 있다. 이러한 구성에서도 상기 바이어스라인(VL)은 감광지화소(P)의 복수 행 각각에 하나씩 배치될 수 있다.
다시 말해서, 본 발명의 바이어스라인(VL)은 제2전극(256)에 바이어스전압 또는 역바이어스전압을 인가할 수만 있다면, 특정 배열에 한정되는 것이 아니라 다양한 형태로 배열될 수 있을 것이다.
또한, 도면에는 도시하지 않았지만, 상기 PIN다이오드(254)의 상부에는 신틸레이터층(sintillator)이 구비된다. 상기 신틸레이터층은 입력되는 엑스레이와 충돌하여 발광함으로써 엑스레이를 가시광선영역의 광으로 변환하여 출력한다.
상기와 같은 구조의 디지털 엑스레이 검출장치에서는 피사체를 투과한 엑스레이가 입사되면, 신틸레이터층에서 입력되는 엑스레이를 가시광선영역의 광으로 변환하며 출력하며, 출력된 가시광선영역의 광이 PIN다이오드(254)로 입력된다. 광이 입력됨에 따라 PIN다이오드(254)의 진성반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공과 전자가 상기 전기장에 의해 드리프트(Drift)되어 각각 P형 반도체층 및 N형 반도체층에서 수집되어 전류가 발생한다.
게이트신호가 게이트라인(GL)을 통해 박막트랜지스터(TFT)에 인가되어 상기 박막트랜지스터(TFT)가 턴-온되면, PIN다이오드(254)에 발생한 전류가 제1전극(252)에서 상기 박막트랜지스터(TFT)를 통해 검출신호로서 외부로 출력되며, 출력된 검출신호는 리드아웃 회로부(160)로 입력되어 리드아웃된다.
이와 같이, 본 발명에 따른 디지털 엑스레이 검출장치에서는 복수의 광감지화소(P)에서 입력되는 엑스레이를 전기신호를 변환하여 출력하고 출력된 검출신호를 리드아웃함으로써 피사체를 투과한 엑스레이를 판독할 수 있게 된다.
따라서, 종래의 아날로그 엑스레이 검출장치에 비해, 별도의 필름과 인화지가 필요없게 될 뿐만 아니라 촬영후 필름의 보관 및 보존이 필요없게 된다. 또한, 촬영된 엑스레이의 검출신호를 실시간으로 리드아웃할 수 있게 되어, 신속한 피사체 내부구조의 검사가 가능하게 된다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 디지털 엑스레이 검출장치에 대해 좀더 상세히 설명한다.
도 4는 도 3의 I-I'선 단면도로서, 본 발명에 따른 디지털 엑스레이 검출장치의 하나의 검출화소(P)의 구조를 나타내는 도면이다.
도 4에 도시된 바와 같이, 유리나 플라스틱과 같은 투명한 기판(210) 상에는 버퍼층(221)이 배치되고 그 위에 박막트랜지스터(TFT)가 배치된다. 이때, 상기 버퍼층(221)은 무기절연물질로 구성되며, 단일층 또는 복수의 층으로 구성될 수 있다.
상기 박막트랜지스터(TFT)는 버퍼층(221) 위에 배치된 반도체층(212)과, 상기 반도체층(212)이 배치된 제1절연층(222)과, 상기 제1절연층(222) 위에 배치된 게이트전극(211)과, 상기 게이트전극(211)이 적층된 기판(210) 전체에 걸쳐 적층된 제2절연층(223)과, 상기 제2절연층(223) 위에 배치되어 제2절연층(223)에 형성된 컨택홀을 통해 반도체층(212)의 소스영역 및 드레인영역과 접촉하는 소스전극(214) 및 드레인전극(215)으로 구성된다.
상기 반도체층(212)은 IGZO(Indium Gallium Zinc Oxide)와 같은 투명 산화물반도체로 형성할 수 있지만, TiO2, ZnO, WO3, SnO2 등과 같은 산화물반도체를 사용할 수도 있다. 상기 반도체층(212)은 중앙영역의 채널층과 양측면의 도핑층인 소스영역 및 드레인영역으로 이루어져 소스전극(214) 및 드레인전극(215)이 상기 도핑된 소스영역 및 드레인영역과 각각 오믹컨택한다. 상기 게이트전극(211)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속으로 형성될 수 있다.
상기 제1절연층(222)은 게이트절연층으로서, SiO2 또는 SiNx와 같은 무기절연물질로 이루어진 단일층 또는 SiO2 및 SiNx으로 이루어진 이중의 층으로 이루어질 수 있다. 도면에서는 상기 제1절연층(222)이 게이트전극(211)의 하부에만 배치되지만, 상기 제1절연층(222)이 기판(210) 전체에 걸쳐 적층될 수도 있다. 제2절연층(223)은 층간절연층으로서, SiO2 또는 SiNx와 같은 무기절연물질로 이루어진 단일층 또는 SiO2 및 SiNx으로 이루어진 이중의 층으로 이루어질 수 있다.
상기 소스전극(214) 및 드레인전극(215)은 Cr, Mo, Ta, Cu, Ti, Al, Al합금 등과 같은 금속으로 이루어지며, 제2절연층(223)에 형성된 컨택홀을 통해 반도체층(212)의 소스영역 및 드레인영역과 각각 오믹컨택한다.
광감지화소(P)의 제2절연층(223) 위에는 제1전극(252), PIN다이오드(254) 및 제2전극(256)이 배치된다. 상기 제1전극(252), PIN다이오드(254) 및 제2전극(252)은 포토컨덕터(PC)를 형성하여 입사되는 광을 전기신호로 변환시킨다.
상기 제1전극(252)은 MoTi으로 구성될 수 있지만, 이러한 특정 금속에 한정되는 것이 아니라 전도성이 좋은 다양한 금속으로 구성될 수 있다. 또한, 상기 제1전극(252)을 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 투명한 금속산화물로 구성할 수 있다. 또한, 상기 제2전극(256)은 ITO나 IZO와 같은 투명한 금속산화물로 구성될 수 있다.
상기 PIN다이오드(254)은 제1전극(252)으로부터 N형 반도체층, 진성반도체층, P형 반도체층이 순차적으로 적층됨으로써 구성된다. 제1전극(252) 및 제2전극(256)에 바이어스전압 또는 역바이어스전압이 인가된 상태에서 광이 조사되면 진성반도체층에서 정공과 전자가 생성되며 정공이 P형 반도체층으로 이동하고 전자는 N형 반도체층으로 이동하여 상기 제1전극(252)을 통해 전류가 출력된다.
상기 반도체층으로는 비정질실리콘(a-Si)을 주로 사용하지만, 이러한 물질에 한정되는 것이 아니라 HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge 과 같은 다양한 반도체물질이 사용될 수 있다.
한편, 소스전극(214) 및 드레인전극(215)가 배치되는 제2절연층(223)의 컨택홀 내부에는 각각 제1도전층(252a) 및 제2도전층(252b)이 배치된다. 상기 제1도전층(252a) 및 제2도전층(252b)의 상부에는 각각 소스전극(214) 및 드레인전극(215)과 구비되어, 상기 제1도전층(252a) 및 제2도전층(252b)이 각각 소스전극(214) 및 드레인전극(215)과 서로 전기적으로 직접 접촉된다. 상기 제1도전층(252a)은 PIN다이오드(254) 하부의 제1전극(252)과 일체로 구성된다. 다시 말해서, 상기 PIN다이오드(254) 하부의 제1전극(252)이 제2절연층(223)의 컨택홀 내부까지 연장되고 상기 연장된 전극 위에 소스전극(214)이 배치된다.
상기 소스전극(214)과 제1도전층(252a)은 직접 접촉하여 서로 전기적으로 접속되어 있으므로, PIN다이오드(254)에서 발생된 전류가 상기 소스전극(214)과 제1도전층(252a)로 입력된다. 또한, 드레인전극(215)과 제2도전층(252b)은 직접 접촉하여 서로 전기적으로 접속되어 있으므로 PIN다이오드(254)에서 발생된 전류를 데이터라인(DL)을 통해 리드아웃부(160)로 공급한다. 따라서, 상술한 설명에서는 소스전극(214)과 제1도전층(252a), 드레인전극(215)과 제2도전층(252b)을 각각 별개의 구성으로 설명하였지만, 이들이 역할이 동일하므로, 소스전극(214)과 제1도전층(252a)을 이중층의 구조를 가진 소스전극이라고 하고 드레인전극(215)과 제2도전층(252b)을 이중층의 구조를 가진 드레인전극이라고 할 수도 있을 것이다.
다시 도 4를 참조하면, 상기 포토컨덕터가 구비된 기판(210) 위에는 제1보호층(224)이 적층된다. 상기 제1보호층(224)은 포토아크릴과 같은 유기절연물질로 형성될 수도 있고 SiOx나 SiNx와 같은 무기절연물질로 형성될 수 있다. 또한, 상기 제1보호층(224)은 유기절연층/무기절연층, 무기절연층/유기절연층/무기절연층의 복수의 층으로 구성할 수도 있다.
상기 제1보호층(224)의 상부에는 바이어스라인(VL)이 배치되어 제1보호층(224)에 형성된 컨택홀(264)을 통해 제2전극(256)과 전기적으로 접속된다. 상기 바이어스라인(VL)은 바이어스전압 공급부(150)와 접속되어 PIN다이오드(254)에 바이어스전압 또는 역바이어스전압을 인가한다. 이때, 상기 바이어스라인(VL)은 Cr, Mo, Ta, Cu, Ti, Al, Al합금과 같이 전도성이 좋은 금속으로 구성될 수 있다.
상기 바이어스라인(VL)이 배치된 제1보호층(224) 위에는 제2보호층(226)이 구비되며, 그 위에 신틸레이터층(270)이 배치된다.
상기 제2보호층(226)은 포토아크릴과 같은 유기절연물질로 형성될 수도 있고 SiOx나 SiNx와 같은 무기절연물질로 형성될 수 있다. 또한, 상기 제2보호층(226)은 유기절연층/무기절연층, 무기절연층/유기절연층/무기절연층의 복수의 층으로 구성할 수도 있다.
신틸레이터층(270)은 피사체를 투과한 엑스레이를 가시광선대역의 광으로 변환시킨다. 상기 신틸레이터층(270)은 탈륨(Tl) 또는 나트륨(Na)이 도핑된 요드화 세슘(CsI) 등의 할로겐화합물로 형성되거나, 가돌리늄(gadolinium)이나 황산화물(GOS) 등의 산화물계 화합물로 형성될 수 있다.
또한, 상기 신틸레이터층(270)은 필름형태로 구성되어 기판(210) 상에 직접 부착하여 형성할 수도 있고 신틸레이터물질을 기판(210)상에 직접 적층하여 형성할 수도 있다.
상술한 바와 같이, 본 발명에 따른 디지털 엑스레이 검출장치에서는 각의 검출화소(P)에 배치되는 스위칭소자인 박막트랜지스터(TFT)를 산화물 박막트랜지스터로 구성하고, 상기 포토컨덕터의 제1전극(252)을 박막트랜지스터의 소스전극(214) 하부의 소스영역까지 연장함으로써 다음과 같은 효과를 얻을 수 있게 된다.
첫째, 본 발명에서는 산화물 박막트랜지스터(TFT)를 사용하므로, 비정질 박막트랜지스터를 사용할 때에 비해 박막트랜지스터의 크기를 감소시킬 수 있게 되며, 구동전력을 감소시킬 수 있고 전기이동도를 향상시킬 수 있게 된다. 따라서, 디지털 엑스레이 검출장치의 필팩터(fill factor)를 향상시키고 노이즈를 감소시킬 수 있을 뿐만 아니라 빠른 데이터의 판독에 따라 동영상 엑스레이의 검출이 가능하게 된다.
둘째, 본 발명에서는 제1전극(252)을 박막트랜지스터의 소스전극(214)과 동일한 층에 형성함으로써 구조가 단순화되고 디지털 엑스레이 검출장치의 두께를 감소시킬 수 있게 된다.
디지털 엑스레이 검출장치에서 소스전극(214)과 제1전극(252) 사이에 별도의 절연층을 형성하여 상기 소스전극(214)과 제1전극(252)을 전기적으로 절연시킨 후, 별도의 절연층에 컨택홀을 형성하여 상기 컨택홀을 통해 소스전극(214)과 제1전극(252)을 전기적으로 접속시킬 수 있다.
그러나, 이러한 구조의 디지털 엑스레이 검출장치의 경우, 별도의 절연층이 추가됨에 따라 디지털 엑스레이 검출장치의 두께가 증가하게 되고 별도의 절연층의 적층 및 컨택홀의 형성공정 등이 추가되므로, 제조공정이 복잡하게 되고 제조비용이 증가하게 된다.
그러나, 본 발명에서는 제1전극(252)을 박막트랜지스터의 소스전극(214)과 동일한 층에 형성함로서 구조를 단순화하고 제조공정을 단순화하여 제조비용을 절감할 수 있게 된다.
이하에서는 상기와 같은 구조의 디지털 엑스레이 검출장치의 제조공정을 첨부한 도면을 참조하여 상세히 설명한다.
도 5a-도 5h는 본 발명에 따른 디지털 엑스레이 검출장치의 제조방법을 나타내는 도면이다.
우선, 도 5a에 도시된 바와 같이, 유리나 플라스틱과 같은 투명한 기판(210) 위에 무기절연층을 CVD(Chemical Vapor Deposition)법에 의해 적층하여 기판(210) 상에 버퍼층(221)을 형성한다.
이어서, 상기 버퍼층(221) 위에 IGZO, TiO2, ZnO, WO3, SnO2 등과 같은 산화물반도체를 CVD법에 의해 적층하고 포토마스크를 이용하여 에칭하여 반도체층(212)을 형성한다. 그 후, 상기 반도체층(212)이 형성된 기판(210) 위에 SiOx나 SiNx와 같은 무기절연물질을 CVD법에 의해 적층하고 포토마스크에 의해 에칭하여 제1절연층(222)을 형성한다. 이어서, 상기 제1절연층(222)을 포함한 기판(210) 상에 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금을 스퍼터링(sputtering)법에 의해 적층하고 포토마스크에 의해 에칭하여 상기 제1절연층(222) 위에 게이트전극(211)을 형성한다. 이때, 금속을 복수의 층으로 적층하고 에칭하여 상기 게이트전극(211)을 복수의 금속층으로 형성할 수도 있다.
한편, 상술한 설명에서는 에칭에 의해 설정된 폭의 제1절연층(222)을 형성하고 그 위에 게이트전극(211)을 형성함으로써, 상기 제1절연층(222)과 게이트전극(211)을 별도의 포토마스크공정에 의해 형성하지만, 본 발명에서는 하나의 포토마스크공정에 의해 제1절연층(222)과 게이트전극(211)을 형성할 수도 있다. 즉, 본 발명에서는 절연층과 금속층을 연속 적층한 후, 포토마스크에 의해 금속층을 웨트에칭에 의해 식각하여 게이트전극(211)을 형성한 후, 상기 게이트전극(211)을 마스크층으로 사용하여 상기 절연층을 드라이에칭함으로써 게이트절연층(221)을 형성할 수도 있다.
이어서, 기판(210) 전체에 걸쳐서 SiOx나 SiNx와 같은 무기물질을 적층한 후, 포토마스크를 이용하여 에칭하여 제1컨택홀(223a) 및 제2컨택홀(223b)이 형성된 제2절연층(223)을 형성한다.
그 후, 도 5b에 도시된 바와 같이, 기판(210) 전체에 걸쳐 제1금속층(251)과 제2금속층(216)을 스퍼터링법에 의해 연속으로 적층하고 그 위에 포토레지스터층(282)을 적층한 후, 상기 포토레지스터층(282) 위에 하프톤마스크(half tone mask;)를 위치시킨 후 자외선(UV)과 같은 광을 조사한다.
이때, 상기 제1금속층(251)은 MoTi와 같은 금속(또는 ITO나 IZO와 같은 투명한 금속산화물)을 적층하여 형성하고 제2금속층(216)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금을 적층함으로써 형성한다. 제1금속층(251)을 금속으로 형성하는 경우, 상기 제1금속층(251)과 제2금속층(216)은 에칭선택비가 서로 다른 금속으로 사용하는 것이 바람직하다.
상기 하프톤마스크(290)는 광을 완전히 투과하는 투과영역(290a), 광을 일부만 투과하는 일부투과영역(290b) 및 광을 완전히 차단하는 차단영역(290c)으로 구성된다.
도 5c에 도시된 바와 같이, 광이 조사된 포토레지스트층(282)에 현상액을 작용하면, 하프톤마스크(290)의 투과영역(290a)에 대응하는 포토레지스트층(282)은 전혀 제거되지 않고 하프톤마스크(290)의 일부투과영역(290b)에 대응하는 포토레지스트층(282)은 일부만 제거되며 하프톤마스크(290)의 차단영역(290a)에 대응하는 포토레지스트층(282)은 전부 제거되어 제1포토레지스트 패턴(282a)이 형성된다. 즉, 상기 제1포토레지스트 패턴(282a)은 하부의 제2금속층(216)이 노출되는 제1영역, 서로 다른 두께를 가진 제1영역 및 제2영역(t1>t2)을 포함한다. 그 후, 상기 제1포토레지스트 패턴(282a)을 마스크층으로 사용하여 에천트에 의해 제2금속층(216)과 제1금속층(251)을 일괄 에칭한다.
도 5d에 도시된 바와 같이, 에천트를 작용함에 따라 제1포토레지스트 패턴(282a)으로부터 노출된 제2금속층(216)과 제1금속층(251)이 에칭되어 게이트전극(211) 상부의 제2금속층(216)과 제1금속층(251)이 모두 제거되어 반도체층(212) 위에 드레인전극(215)이 형성된다. 이때, 상기 드레인전극(215) 하부의 금속층(251) 역시 제거되지 않고 남아 있으므로, 드레인전극(215)의 하부에는 제2도전층(252b)이 형성된다. 이어서, 상기 제1포토레지스트 패턴(282a)을 에이싱한다.
도 5e에 도시된 바와 같이, 에이싱에 의해 제1포토레지스트 패턴(282a)의 제2영역이 완전히 제거되고 제1영역의 상부 일부분이 제거되어 상기 제2금속층(216) 위에는 제2금속층(216)의 일부가 외부로 노출되는 제2포토레지스트 패턴(282b)이 형성된다.
그 후, 상기 제2포토레지스트 패턴(282b)을 마스크층으로 하여 에천트를 적용시켜 노출된 제2금속층(216)만을 에칭하여 제거하면, 도 5f에 도시된 바와 같이, 상기 제2절연층(223) 위에는 제1전극(252)이 형성되고 반도체층(212) 위에는 소스전극(214)이 형성된다. 이때, 소스전극(214) 하부의 제2금속층(251)은 에칭에 의해 제거되지 않고 남아 있으므로, 상기 소스전극(214)의 하부에는 제1도전층(252a)이 형성된다.
이어서, 상기 제1전극(252) 위에 N형 분순물이 도핑된 반도체물질, 진성반도체물질, P형 불순물이 도핑된 반도체물질, ITO 및 IZO와 같은 투명도전물질을 적층하고 포토마스크에 의해 일괄 에칭하여 상기 제1전극(252) 위에 PIN다이오드(254) 및 제2전극(256)을 형성한다. 이때, 상기 반도체물질로는 비정질실리콘(a-Si), HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge 등을 사용할 수 있다.
또한, 비정질실리콘(a-Si), HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge 등의 반도체물질을 적층하고 N형 불순물을 도핑한 후, 다시 반도체물질을 적층하고 적층된 반도체층의 상부 영역에 P형 불순물을 도핑하여 PIN다이오드(254)를 형성할 수도 있다.
그 후, 5g에 도시된 바와 같이, PIN다이오드(254)가 형성된 기판(210) 상에 유기절연물질, 기절연물질/무기절연물질 또는 무기절연물질/유기절연물질/무기절연물질을 적층하여 제1보호층(224)를 형성하고, 포토마스크를 이용하여 제1보호층(224)을 에칭하여 제3컨택홀(264)를 형성한다. 이어서, 상기 제1보호층(224) 위에 Cr, Mo, Ta, Cu, Ti, Al, Al합금과 같이 전도성이 좋은 금속을 적층하고 포토마스크를 이용해 식각하여 상기 제1보호층(224) 위에 바이어스라인(VL)을 형성한다. 이때, 상기 바이어스라인(VL)은 제3컨택홀(264)을 통해 제2전극(256)과 전기적으로 접속된다.
이어서, 도 5h에 도시된 바와 같이, 제2전극(256)이 형성된 제1보호층(224) 위에 포토아크릴과 같은 유기절연물질 및/또는 SiOx나 SiNx와 같은 무기절연물질을 적층하여 유기절연층, 유기절연층/무기절연층 또는 무기절연층/유기절연층/무기절연층으로 이루어진 제2보호층(226)을 형성한다.
이어서, 상기 제2보호층(226) 위에 탈륨(Tl) 또는 나트륨(Na)이 도핑된 요드화 세슘(CsI) 등의 할로겐화합물이나 가돌리늄(gadolinium)이나 황산화물(GOS) 등의 산화물계 화합물로 이루어진 필름을 부착하거나 할로겐화합물이나 산화물계 화합물을 직접 적층하여 신틸레이트층(270)을 형성함으로써 디지털 엑스레이 검출장치를 완성한다.
이와 같이, 본 발명에서는 복수의 포토마스크를 포토공정에 의해 박막트랜지스터 및 각종 전극을 형성한다. 특히, 본 발명에서는 반도체층(212) 형성용 포토마스크, 게이트전극(211) 형성용 포토마스크(게이트전극(211)과 제1절연층(222)을 하나의 포토마스크로 형성할 경우), 제2절연층(223)의 제1컨택홀(223a) 및 제2컨택홀(223b) 형성용 포토마스크, 소스전극(214)과 드레인전극(215) 및 제1전극(252) 형성용 포토마스크(하프톤 마스크), PIN다이오드(254) 및 제2전극(256) 형성용 포토마스크, 제1보호층(224)의 제3컨택홀(264) 형성용 포토마스크, 바이어스라인(VL) 형성용 포토마스크를 사용한다.
이때, 본 발명에서는 소스전극(214)과 드레인전극(215) 및 제1전극(252)이 동일한 층(즉, 제2절연층(223) 위)에 형성함으로써, 상기 소스전극(214)과 드레인전극(215) 및 제1전극(252)을 하나의 포토마스크, 즉 1회의 포토공정에 의해 형성하므로, 소스전극(214)과 드레인전극(215)이 제1전극(252)과 다른 층에 형성되는 구조에 비해 제조공정을 대폭 단순화할 수 있게 되는데, 이를 좀더 자세히 설명하면 다음과 같다.
도 6은 소스전극(214)과 드레인전극(215)이 제1전극(252)과 다른 층에 형성되는 구조의 소스전극(214)과 드레인전극(215) 및 제1전극(252)의 제조방법을 나타내는 도면이다.
도 6a에 도시된 바와 같이, 반도체층(212) 및 게이트전극(211)이 형성된 기판(210) 상에 제2절연층(223)을 적층하고 포토마스크에 의해 컨택홀을 형성하여 상기 반도체층(212)의 소스영역 및 드레인영역을 노출시킨 상태에서 금속을 적층하고 포토마스크에 의해 적층된 금속을 에칭하여 컨택홀을 통해 반도체층(212)과 오믹컨택하는 소스전극(214) 및 드레인전극(215)를 제2절연층(223) 위에 형성한다.
이어서, 도 6b에 도시된 바와 같이, 상기 제2절연층(223) 위에 무기절연물질 및/또는 유기절연물질을 적층한 후 포토마스크에 의해 식각하여 상기 소스전극(214)이 외부로 노출되는 컨택홀(228a)을 구비한 제3절연층(228)을 형성한다.
그 후, 도 6c에 도시된 바와 같이, 제3절연층(228) 위에 금속을 적층하고 포토마스크를 이용하여 에칭하여, 상기 컨택홀(228a)을 통해 소스전극(214)과 전기적으로 접속된 제1전극(252)을 상기 제3절연층(228) 위에 형성한다. 이어서, 상기 제1전극(252) 위에 PIN다이오드(254)와 제2전극(256)을 적층한다.
이와 같이, 소스전극(214)과 드레인전극(215)이 제1전극(252)과 다른 층에 형성되는 구조에서는 제2절연층(223)의 컨택홀 형성용 포토마스크, 소스전극(214) 및 드레인전극(215) 형성용 포토마스크, 제3절연층(228)의 컨택홀 형성용 포토마스크, 제2전극(252) 형성용 포토마스크의 총 4개의 포토마스크를 사용하여 소스전극(214)과 드레인전극(215) 및 제1전극(252)을 형성한다.
반면에, 본 발명에 따른 디지털 엑스레이 검출장치에서는 제2절연층(223)의 컨택홀 형성용 포토마스크와, 소스전극(214) 및 드레인전극(215)을 형성용 제2금속층과 제1전극(252)을 형성하기 위한 제1금속층 에칭용 포토마스크 등 총 2개의 마스크를 사용하여 소스전극(214)과 드레인전극(215) 및 제1전극(252)을 형성할 수 있게 된다.
따라서, 본 발명의 디지털 엑스레이 검출장치의 제조공정의 경우, 소스전극(214)과 드레인전극(215)이 제1전극(252)과 다른 층에 형성되는 구조를 가진 디지털 엑스레이 검출장치에 비해, 총 2매의 포토마스크의 사용을 감소시킬 수 있게 된다. 사용되는 포토마스크의 감소는 해당하는 포토공정의 감소를 의미하므로, 본 발명의 디지털 엑스레이 검출장치의 제조공정의 경우, 소스전극(214)과 드레인전극(215)이 제1전극(252)과 다른 층에 형성되는 구조를 가진 디지털 엑스레이 검출장치에 비해, 제조공정을 대폭 감소시킬 수 있게 된다.
또한, 본 발명에서는 제3절연층 및 상기 제3절연층에 형성되는 컨택홀이 필요없게 되므로, 본 발명에 따른 디지털 엑스레이 검출장치의 구조가 소스전극(214)과 드레인전극(215)이 제1전극(252)과 다른 층에 형성되는 구조를 가진 디지털 엑스레이 검출장치의 구조에 비해 단순화되고 두께를 감소시킬 수 있게 된다.
상술한 바와 같이, 본 발명에서는 디지털 엑스레이 검출장치의 구조를 단순화하고 제조공정을 간소화하여 디지털 엑스레이 검출장치의 두께를 감소시키고 제조비용을 절감할 수 있게 된다.
한편, 상술한 설명에서는 본 발명의 디지털 엑스레이 검출장치를 특정 구조로 한정하여 설명하고 있지만, 본 발명이 이러한 특정 구조에 한정되는 것은 아니다. 상술한 디지털 엑스레이 검출장치의 구조는 설명의 편의를 위해 예시된 것으로 본 발명을 한정하는 것은 아니다. 본 발명의 가장 중요한 특징은 소스전극 및 드레인전극이 포토컨덕터의 제1전극과 동일층에 형성되고 제1전극이 소스전극의 하부로 연장되는 구성이므로, 이 구성을 포함하는 현재 알려진 모든 구조의 디지털 엑스레이 검출장치에 본 발명이 적용될 수 있을 것이다.
GL : 게이트라인 DL : 데이터라인
VL : 바이어스라인 211 : 게이트전극
212: 반도체층 213 : 소스전극
214 : 드레인전극 221: 버퍼층
222,223,224 : 절연층 252 : 제1전극
252a,252b : 도전층 254 : PIN다이오드
256 : 제2전극 270 : 신틸레이터층
VL : 바이어스라인 211 : 게이트전극
212: 반도체층 213 : 소스전극
214 : 드레인전극 221: 버퍼층
222,223,224 : 절연층 252 : 제1전극
252a,252b : 도전층 254 : PIN다이오드
256 : 제2전극 270 : 신틸레이터층
Claims (17)
- 복수의 광감지화소를 포함하는 기판;
상기 광감지화소 각각에 배치된 박막트랜지스터;
상기 광감지화소에 배치되어 광을 전기신호로 변환하며, 제1전극 및 제2전극, 상기 제1전극과 제2전극 사이에 배치된 PIN다이오드로 이루어진 포토컨덕터; 및
상기 포토컨덕터 상부에 배치된 바이어스라인으로 구성되며,
상기 박막트랜지스터는,
반도체층;
상기 반도체층 위에 배치된 제1절연층;
상기 제1절연층 위에 배치된 게이트전극;
상기 게이트전극을 덮는 제2절연층; 및
상기 제2절연층에 형성된 제1컨택홀 및 제2컨택홀을 통해 상기 반도체층에 전기적으로 연결되는 소스전극 및 드레인전극을 포함하고,
상기 제1전극은 상기 제1컨택홀의 내부로 연장되어 상기 반도체층 및 상기 소스전극 사이에 배치되는 제1도전층을 포함하며,
상기 소스전극의 하면은 상기 제1도전층의 상면과 접하는 디지털 엑스레이 검출장치. - 삭제
- 삭제
- 제1항에 있어서, 상기 반도체층은 산화물반도체로 구성된 디지털 엑스레이 검출장치.
- 제1항에 있어서, PIN다이오드는 P형 반도체층, 진성반도체층, N형반도체층으로 구성된 디지털 엑스레이 검출장치.
- 제5항에 있어서, 상기 PIN다이오드의 반도체층은 비정질실리콘, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge으로 이루어진 일군으로부터 선택된 물질로 구성된 디지털 엑스레이 검출장치.
- 제1항에 있어서, 상기 바이어스라인은 게이트라인 또는 데이터라인과 평행하게 복수개 배치되는 디지털 엑스레이 검출장치.
- 제1항에 있어서, 상기 포토컨덕터 상부에 배치된 신틸레이터층을 추가로 포함하는 디지털 엑스레이 검출장치.
- 복수의 광감지화소를 포함하는 기판;
상기 광감지화소 각각에 배치된 박막트랜지스터;
상기 광감지화소에 배치되어 광을 전기신호로 변환하며, 제1전극 및 제2전극, 상기 제1전극과 제2전극 사이에 배치된 PIN다이오드로 이루어진 포토컨덕터; 및
상기 포토컨덕터 상부에 배치된 바이어스라인으로 구성되며,
상기 박막트랜지스터는,
반도체층;
상기 반도체층 위에 배치된 제1절연층;
상기 제1절연층 위에 배치된 게이트전극;
상기 게이트전극을 덮는 제2절연층; 및
상기 제2절연층에 형성된 제1컨택홀 및 제2컨택홀을 통해 상기 반도체층에 전기적으로 연결되는 소스전극 및 드레인전극을 포함하고,
상기 박막트랜지스터의 상기 소스전극은 상기 제1컨택홀 내부의 제1소스전극 및 상기 제1소스전극 상부의 제2소스전극으로 구성되며,
상기 제2소스전극의 하면은 상기 제1소스전극의 상면과 접하고,
상기 제1소스전극과 상기 제1전극이 일체로 구성된 디지털 엑스레이 검출장치. - 기판 상에 반도체층을 형성하고 상기 반도체층 위에 제1절연층 및 게이트전극을 형성하는 단계;
상기 게이트전극이 형성된 기판상에 반도체층이 외부로 노출되는 제1컨택홀 및 제2컨택홀을 포함하는 제2절연층을 형성하는 단계;
상기 제2절연층 위에 제1금속층과 제2금속층을 연속 적층하는 단계;
하프톤마스크를 이용하여 상기 제1금속층과 제2금속층을 선택적으로 식각하여, 반도체층 상부에 제1도전층과 상기 제1도전층 상부의 소스전극, 제2도전층과 상기 제2도전층 상부의 드레인전극을 형성하고 제2절연층 위에 상기 제1도전층과 일체로 구성된 제1전극을 형성하는 단계;
상기 제1전극 위에 PIN다이오드와 제2전극을 형성하는 단계; 및
상기 제2전극 위에 바이어스라인을 형성하는 단계로 구성된 디지털 엑스레이 검출장치 제조방법. - 제10항에 있어서, 상기 소스전극과 드레인전극 및 제2전극을 형성하는 단계는,
상기 제2금속층 상부에 포토레지스트를 적층하는 단계;
상기 포토레지스트층 상부에 하프톤마스크를 위치시킨 후 광을 조사하여 포토레지스트를 현상하여 금속층의 일부가 노출되고 서로 다른 두께를 가진 제1포토레지스트패턴을 형성하는 단계;
상기 제1포토레지스트패턴을 마스크로 하여 노출된 제1금속층 및 제2금속층을 에칭하는 단계;
상기 제1포토레지스터패턴을 에이싱하여 제2포토레지스트패턴을 형성하는 단계; 및
상기 제2포토레지스트패턴을 마스크로 하여 노출된 제2금속층만을 에칭하는 단계로 구성된 디지털 엑스레이 검출장치 제조방법. - 제10항에 있어서, 상기 바이어스라인 상부에 신틸레이터층을 형성하는 단계를 추가로 포함하는 디지털 엑스레이 검출장치 제조방법.
- 제12항에 있어서, 상기 신틸레이터층을 형성하는 단계는 신틸레이터 필름을 부착하는 단계를 포함하는 디지털 엑스레이 검출장치 제조방법.
- 제12항에 있어서, 상기 신틸레이터층을 형성하는 단계는 신틸레이터물질을 직접 적층하는 단계를 포함하는 디지털 엑스레이 검출장치 제조방법.
- 제1항에 있어서, 상기 제2컨택홀 내부에서 상기 반도체층 및 상기 드레인전극 사이에 배치되는 제2도전층을 더 포함하는 디지털 엑스레이 검출장치.
- 제15항에 있어서, 상기 드레인전극의 하면은 상기 제2도전층의 상면과 접하는 디지털 엑스레이 검출장치.
- 제1항에 있어서, 상기 제2전극은 상기 제2절연층 상에 배치되는 디지털 엑스레이 검출장치.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160126807A KR101843284B1 (ko) | 2016-09-30 | 2016-09-30 | 디지털 엑스레이 검출장치 및 그 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020160126807A KR101843284B1 (ko) | 2016-09-30 | 2016-09-30 | 디지털 엑스레이 검출장치 및 그 제조방법 |
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|---|---|
| KR101843284B1 true KR101843284B1 (ko) | 2018-03-28 |
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ID=61901648
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| KR1020160126807A KR101843284B1 (ko) | 2016-09-30 | 2016-09-30 | 디지털 엑스레이 검출장치 및 그 제조방법 |
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| KR (1) | KR101843284B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023206185A1 (zh) * | 2022-04-28 | 2023-11-02 | 京东方科技集团股份有限公司 | 光电探测器及电子设备 |
-
2016
- 2016-09-30 KR KR1020160126807A patent/KR101843284B1/ko active IP Right Grant
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