JP6562250B2 - 撮像装置および撮像モジュール - Google Patents

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Description

本開示は、撮像装置および撮像モジュールに関する。
近年、CCD(Charge Coupled Device)イメージセンサおよびCMOS(Complementary MOS)イメージセンサなどの撮像装置において、撮像領域内に高感度画素セルと低感度画素セルとを配置することによってダイナミックレンジを拡大する技術が提案されている。例えば特許文献1が、ダイナミックレンジを拡大できる撮像装置を開示している。その撮像装置では高感度画素セルには面積が大きいフォトダイオードが配置され、低感度画素セルには面積が小さいフォトダイオードが配置されている。
特許第4018820号
しかしながら、低感度画素セル内で発生した電荷が飽和してしまう程照度が高い場合、感度を動的に下げて飽和を抑制することが難しく、ダイナミックレンジは低下してしまう。本願の限定的ではないある例示的な一実施形態は、広ダイナミックレンジ撮影が可能な撮像装置を提供する。
上記課題を解決するために、本開示の一態様に係る撮像装置は、複数の画素セルが配置された撮像装置であって、複数の画素セルは、複数の第1画素セルおよび複数の第2画素セルを有し、複数の第1画素セルの各々は、第1電極と、第1電極の周囲に連続的又は非連続的に設けられた第2電極と、第1電極および第2電極に接する第1光電変換膜と、第1光電変換膜における第1電極および第2電極に接する面と反対側の面に設けられた第1対向電極と、を含み、複数の第2画素セルの各々は、第3電極と、第3電極の周囲に連続的又は非連続的に設けられた第4電極と、第3電極および第4電極に接する第2光電変換膜と、第2光電変換膜における第3電極および第4電極に接する面と反対側の面に設けられた第2対向電極と、を含み、第2電極と第4電極とは電気的に分離されている。
本開示の一態様によれば、高照度時における低感度画素セルの飽和を抑制し、広ダイナミックレンジ撮影が可能な撮像装置が提供される。
図1は、例示的な第1の実施形態に係る撮像装置1の構成を示す模式図である。 図2Aは、第1画素セル100の第1電極102および第2電極103のレイアウト例を示す模式図である。 図2Bは、第2画素セル101の第3電極106および第4電極107のレイアウト例を示す模式図である。 図2Cは、第1画素セル100のデバイス構造の模式断面図である。 図2Dは、第2画素セル101のデバイス構造の模式断面図である。 図3Aは、第1画素セル100の第1電極102および第2電極103の他のレイアウト例を示す模式図である。 図3Bは、第2画素セル101の第3電極106および第4電極107の他のレイアウト例を示す模式図である。 図3Cは、第1電極102および第3電極106を連続的に囲んだ場合の実効感度領域120および121と、隣接する画素セルからの漏れ込み電荷160との様子を示す図である。 図4は、第1画素セル100の第2電極103および第2画素セル101の第4電極107の電気的な接続関係を示す模式図である。 図5は、第2電極103および第4電極107に印加される電圧と感度出力との関係を模式的に示すグラフである。 図6Aは、第1画素セル100における、矩形以外の形状を有する第1電極102および第2電極103のレイアウト例を示す模式図である。 図6Bは、第2画素セル101における、第3電極106および第4電極107のレイアウト例を示す模式図である。 図6Cは、第1画素セル100のデバイス構造の模式断面図である。 図6Dは、第2画素セル101のデバイス構造の模式的な断面図である。 図7は、図6Aから図6Dに示す形状を有する第1画素セル100および第2画素セル101を撮像領域200に配置するレイアウト例を示す模式図である。 図8Aは、第1画素セル100における、第1電極102および第2電極103のレイアウト例を示す模式図である。 図8Bは、第2画素セル101における、第3電極106および第4電極107のレイアウト例を示す模式図である。 図8Cは、第1画素セル100のデバイス構造の模式断面図である。 図8Dは、第2画素セル101のデバイス構造の模式断面図である。 図9は、図8Aに示す第1画素セル100および図8Bに示す第2画素セル101のレイアウト例を示す模式図である。 図10Aは、第1カラーフィルタ170を含む第1画素セル100における、第1電極102および第2電極103のレイアウト例を示す模式図である。 図10Bは、第2カラーフィルタ171を含む第2画素セル101における、第3電極106および第4電極107のレイアウト例を示す模式図である。 図10Cは、第1カラーフィルタ170を含む第1画素セル100のデバイス構造の模式断面図である。 図10Dは、第2カラーフィルタ171を含む第2画素セル101のデバイス構造の模式断面図である。 図11Aは、画素電極が左側に設けられた第2画素セル(低感度画素)101における第3電極106および第4電極107のレイアウト例を示す模式図である。 図11Bは、画素電極が右側に設けられた第2画素セル101における第3電極106および第4電極107のレイアウト例を示す模式図である。 図11Cは、画素電極が左側に設けられた第2画素セル101のデバイス構造の模式断面図である。 図11Dは、画素電極が右側に設けられた第2画素セル101のデバイス構造の模式断面図である。 図12は位相検出時の印加電圧の切換タイミングを示す図である。 図13は、第1画素セル100の第2電極103および第2画素セル101の第4電極107と電圧印加回路130との電気的な接続関係を示す模式図である。 図14は、第1画素セル100および第2画素セル101のそれぞれの模式断面図である。 図15は、照度レベルに応じて印加電圧V1およびV2のそれぞれを切替えるタイミングを示す図である。 図16は、隣接する第1画素セル100および第2画素セル101の模式断面図である。 図17は、隣接する第1画素セル100および第2画素セル101の模式断面図である。 図18は、隣接する第1画素セル100および第2画素セル101の模式断面図である。 図19は、撮像モジュール4のブロック構成を模式的に示すブロック図である。
本開示は、下記の項目に記載の撮像装置および撮像モジュールを含んでいる。
〔項目1〕
複数の画素セルが配置された撮像装置であって、
複数の画素セルは、複数の第1画素セルおよび複数の第2画素セルを有し、
複数の第1画素セルの各々は、
第1電極と、
第1電極の周囲に連続的又は非連続的に設けられた第2電極と、
第1電極および第2電極に接する第1光電変換膜と、
第1光電変換膜における第1電極および第2電極に接する面と反対側の面に設けられた第1対向電極と、
を含み、
複数の第2画素セルの各々は、
第3電極と、
第3電極の周囲に連続的又は非連続的に設けられた第4電極と、
第3電極および第4電極に接する第2光電変換膜と、
第2光電変換膜における第3電極および第4電極に接する面と反対側の面に設けられた第2対向電極と、
を含み、
第2電極と第4電極とは電気的に分離されている、撮像装置。
項目1に記載の撮像装置によると、第2電極と第4電極とに個別の電圧を印加することができ、また、第2電極と第4電極とが電気的に接続されている場合に比べ、第2電極および第4電極のそれぞれの容量が低下するので、第2電極および第4電極のそれぞれに印加する電圧を高速に変化させることができる。
〔項目2〕
第1電極の面積は、第3電極の面積よりも大きい、項目1に記載の撮像装置。
項目2に記載の撮像装置によると、複数の第1画素セルは高感度画素セルとして機能し、複数の第2画素セルは低感度画素セルとして機能する。複数の第1画素セルの感度は、複数の第2画素セルの感度よりも大きくなるので、ダイナミックレンジを拡大することができる。
〔項目3〕
複数の第1画素セルの各々における第1電極と第2電極との間の間隔は、複数の第2画素セルの各々における第3電極と第4電極との間の間隔よりも大きい、項目1に記載の撮像装置。
項目3に記載の撮像装置によると、複数の第1画素セルは高感度画素セルとして機能し、複数の第2画素セルは低感度画素セルとして機能する。複数の第1画素セルにおける、第2電極による感度の低下を抑制でき、且つ、複数の第2画素セルにおける、第4電極による感度の低下を増大させることができるので、ダイナミックレンジを拡大することができる。
〔項目4〕
第2電極および第4電極のそれぞれに個別の電圧を印加する電圧印加回路をさらに有する、項目1から3のいずれかに記載の撮像装置。
項目4に記載の撮像装置によると、電圧印加回路を外部に接続する必要がなくなるので、撮像装置などから構成される撮像モジュールを小型化できる。
〔項目5〕
電圧印加回路は、第2電極および第4電極の一方に印加する電圧よりも低い電圧を他方に印加する、項目4に記載の撮像装置。
項目5に記載の撮像装置によると、複数の第1画素セルにおける、第2電極による感度の低下を抑制でき、且つ、複数の第2画素セルにおける、第4電極による感度の低下を増大させることができるので、ダイナミックレンジを拡大することができる。
〔項目6〕
第1電極、第2電極、第3電極および第4電極は同一平面内にある、項目1から5のいずれかに記載の撮像装置。
項目6に記載の撮像装置によると、各電極を一括に形成できるので、プロセスを簡略化できて製造コストを削減できる。
〔項目7〕
第1光電変換膜と第2光電変換膜とは、一体的に形成されている、項目1から6のいずれかに記載の撮像装置。
項目7に記載の撮像装置によると、電光電変換膜を一括に形成できるので、プロセスを簡略化できて製造コストを削減できる。
〔項目8〕
第1対向電極と第2対向電極とは、一体的に形成されている、項目1から7のいずれかに記載の撮像装置。
項目8に記載の撮像装置によると、対向電極を一括に形成できるので、プロセスを簡略化できて製造コストを削減できる。
〔項目9〕
第2電極は第1電極を連続的に囲み、第4電極は第3電極を連続的に囲んでいる、項目1から8のいずれかに記載の撮像装置。
項目9に記載の撮像装置によると、第2電極および第4電極による感度の可変範囲を広くすることができるので、ダイナミックレンジを拡大することができる。また、第1電極と第3電極の間の電気的カップリング作用を抑えることができる。隣接画素からの漏れ込み電荷を低減できるので、混色および解像度劣化を効果的に抑制できる。
〔項目10〕
第2電極は第1電極とは異なる機能を有し、第4電極は第3電極とは異なる機能を有している、項目1から9のいずれかに記載の撮像装置。
〔項目11〕
複数の第1画素セルは高感度画素セルであり、複数の第2画素セルは低感度画素セルである、項目1に記載の撮像装置。
〔項目12〕
項目1から11のいずれかに記載の撮像装置と、
撮像装置からの画像信号を処理して、画像データを生成するカメラ信号処理部と、
を備える、撮像モジュール。
項目12に記載の撮像装置によると、低感度画素の飽和を抑制することで広ダイナミックレンジ撮影が可能な撮像モジュールを提供できる。
上述した本開示の一態様によれば、第2電極と第4電極とは電気的に分離されているので、第2電極と第4電極とに個別の電圧を印加することができる。例えば、第2電極および第4電極を画素セル毎に制御することができるし、複数の第1画素セルおよび第2画素セルをグループ化して、グループ単位で各画素セルを制御することもできる。
以下、図面を参照しながら、本開示による実施形態を説明する。なお、本開示は、以下の実施形態に限定されない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、一の実施形態と他の実施形態とを組み合わせることも可能である。以下の説明において、同一または類似する構成要素については同一の参照符号を付している。また、重複する説明は省略する場合がある。
(第1の実施形態)
図1から図12を参照しながら、第1の実施形態に係る撮像装置1の構造および機能を説明する。
(撮像装置1の構造)
図1は、本実施形態による撮像装置1の構成を模式的に示す。撮像装置1は典型的には、撮像領域200内に行列状に配置された複数の第1画素セル100および複数の第2画素セル101と、行走査回路201と、制御部202と、信号処理回路203と、出力回路204とを備えている。以下、複数の第1画素セル100および複数の第2画素セル101(つまり、撮像領域200内の全画素セル)を「複数の画素セル」と称する場合がある。
図示するように、例えば複数の第1画素セル100は偶数列毎に配置され、複数の第2画素セル101は奇数列毎に配置される。また、本実施形態においては、複数の第1画素セル100は高感度画素セルとして機能し、複数の第2画素セル101は低感度画素セルとして機能する。なお、複数の画素セルは、1次元に配列されていてもよい。その場合、撮像装置1は、ラインセンサであり得る。
行走査回路201は、垂直走査回路とも呼ばれる。行走査回路201は、各種の制御線を介して複数の第1画素セル100および複数の第2画素セル101に接続されている。行走査回路201は、各行に配置された複数の画素セルを行単位で選択し、信号電圧の読み出しおよび画素セル内の画素セル電極の電位のリセットを行う。制御部202は撮像装置1全体を制御する。
信号処理回路203は、各画素セルから読み出された画素セル信号の信号処理を行う。具体的に説明すると、信号処理回路203は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換(AD変換)などを行う。
出力回路204は、信号処理回路203により処理された信号を撮像装置1の外部に出力する。
(各画素セルのデバイス構造)
図2Aは、第1画素セル100の第1電極102および第2電極103のレイアウト例を模式的に示し、図2Bは、第2画素セル101の第3電極106および第4電極107のレイアウト例を模式的に示している。また、図2Cは、第1画素セル100のデバイス構造の模式的な断面図であり、図2Dは、第2画素セル101のデバイス構造の模式的な断面図である。
上述したように、第1画素セル100は高感度画素セルである。第1画素セル100は、半導体基板(不図示)と、読み出し回路211と、第1光電変換部115とを含んでいる。半導体基板は、例えば、p型シリコン基板である。読み出し回路211は、第1電極102によって捕捉された信号電荷を検出し、その信号電荷に応じた信号電圧を出力する。読み出し回路211は、典型的には増幅トランジスタ、リセットトランジスタ、およびアドレストランジスタなどを含み、半導体基板31に形成されている。
半導体基板の表面には層間絶縁層210が積層されている。層間絶縁層210中には、読み出し回路211と第1電極102とを電気的に接続するコンタクトプラグ116および各種配線などが埋設されている。
第1光電変換部115は、層間絶縁層210上に設けられている。第1光電変換部115は、第1電極102と、第2電極103と、第1対向電極105と、第1光電変換膜104とを含む。第1光電変換膜104は、層間絶縁層210上に設けられた、第1電極102および第2電極103に接している。第1光電変換膜104において、第1電極102および第2電極103に接する面と反対側の面に第1対向電極105が設けられている。第1光電変換膜104は、第1対向電極105と第1電極102および第2電極103とによって挟まれている。
第1対向電極105は、例えば、ITO等の導電性透明材料によって形成される。第1電極102および第2電極103は、アルミニウム、銅等の金属や不純物がドープされ導電性が付与されたポリシリコン等によって形成される。図示されていないが、第1画素セル100は、第1対向電極105上に光を集光するマイクロレンズを有していてもよい。
図2Aに示されるように、第1電極102は矩形形状を有し、第2電極103は、第1電極102を囲むリング状の矩形形状を有している。このように本実施形態では、第1電極102を囲むように第2電極103が連続的に形成されている。また、第1電極102と第2電極103とは、間隙を介して所定の距離だけ離れている。
図2Bおよび図2Dに示される第2画素セル101は低感度画素セルである。第2画素セル101は、第1画素セル100と実質的に同一の構造を有している。具体的に説明すると、第2画素セル101は、半導体基板(不図示)と、読み出し回路211と、第2光電変換部117とを含んでいる。
半導体基板の表面には層間絶縁層210が積層されている。層間絶縁層210中には、読み出し回路211と第3電極106とを電気的に接続するコンタクトプラグ116および各種配線などが埋設されている。
第2光電変換部117は、層間絶縁層210上に設けられている。第2光電変換部117は、第3電極106と、第4電極107と、第2対向電極109と、第2光電変換膜108とを含む。第2光電変換膜108は、層間絶縁層210上に設けられた、第3電極106および第4電極107に接している。第2光電変換膜108において、第3電極106および第4電極107に接する面と反対側の面に第2対向電極109が設けられている。第2光電変換膜108は、第2対向電極109と第3電極106および第4電極107とによって挟まれている。図示されていないが、第2画素セル101は、第1画素セル100と同様に、第2対向電極109上に光を集光するマイクロレンズを有していてもよい。
図2Bに示されるように、第3電極106は矩形形状を有し、第4電極107は、第3電極106を囲むリング状の矩形形状を有している。このように本実施形態では、第3電極106を囲むように第4電極107が連続的に形成されている。また、第3電極106と第4電極107とは、間隙を介して所定の距離だけ離れている。なお、本開示の第3電極106の形状は矩形に限られず、例えば円形または多角形であってもよい。
図3Aは、第1画素セル100の第1電極102および第2電極103の他のレイアウト例を模式的に示し、図3Bは、第2画素セル101の第3電極106および第4電極107の他のレイアウト例を模式的に示している。本開示においては、図示するように、第2電極103および第4電極107のそれぞれは、第1電極102および第3電極106の周囲のそれぞれに非連続的に形成されていても構わない。ただし、分割されたそれぞれの電極は、後述する第2電極用配線110または第4電極用配線111に電気的に接続される。
図4は、第1画素セル100の第2電極103および第2画素セル101の第4電極107の電気的な接続関係を模式的に示している。撮像領域200において、第2電極103と第4電極107とは電気的に分離されている。複数の第1画素セル100における複数の第2電極103は、第2電極用配線110によって互いに電気的に接続されている。また、複数の第2画素セル101における複数の第4電極107は、第4電極用配線111によって互いに電気的に接続されている。第2電極103および第4電極107は、シールド電極として振る舞う。
第2電極103および第4電極107は、シールド電極として機能する。第2電極103と第4電極107とを電気的に分離することで、第2電極103と第4電極107とに個別の電圧を印加することができ、また、第2電極103と第4電極107が電気的に接続されている場合に比べ、第2電極103および第4電極107のそれぞれの容量が低下するので、第2電極103および第4電極107のそれぞれに印加する電圧(すなわち、シールド電圧)を高速に変化させることができる。その結果、複数の第1画素セル100および複数の第2画素セル101の感度をそれぞれ独立に高速で変調できる。
ここで、感度の変調についての原理を詳細に説明する。なお、本実施形態において、撮像装置1は、第1光電変換膜104および第2光電変換膜108における光電変換によって生成した正孔電子対のうち、正孔を信号電荷として検出する。当然に、電子を信号電荷として検出できることは言うまでもない。
第1画素セル(高感度画素セル)100の感度は、第1電極102と第1対向電極105との間の電位差によって生じる電界、および第2電極103と第1対向電極105との間の電位差によって生じる電界によって変調される。例えば、第2電極103と第1対向電極105との間に電位差がない場合、第2電極103近傍の第1光電変換膜104において発生した電荷(正孔)は第2電極103には捕獲されず、第1電極102に流れ込む。その結果、それらの電荷は、第1電極102に接続された読み出し回路211により読み出され、第1画素セル100の感度に寄与する。換言すると、これは、第1画素セル100の実効感度領域の面積が広がることを意味している。ここで、実効感度領域は、画素セルの感度を決定する要因の1つである光電変換膜の実質的な受光領域を指す。
これに対して、第2電極103と第1対向電極105との間に電位差がある場合、第2電極103近傍の第1光電変換膜104において発生した電荷は第2電極103に捕獲される方向に移動し、第1電極102には流れ込みにくくなる。その結果、それらの電荷は、第1画素セル100の感度には寄与しない。換言すると、これは、第2画素セル101の実効感度領域の面積が狭まることを意味している。
第1画素セル(高感度画素セル)100と同様に、第2画素セル(低感度画素セル)101の感度は第3電極106と第2対向電極109との間の電位差によって生じる電界、および第4電極107と第2対向電極109との間の電位差によって生じる電界によって変調される。このように、第1画素セル100の感度は第2電極103に印加される電圧によって変調され、第2画素セル101の感度は第4電極107に印加される電圧によって変調される。
ここで、図3Cを参照しながら、第1電極102を囲むように第2電極103を連続的に形成し、第3電極106を囲むように第4電極107を連続的に形成する利点を、実効感度領域に言及しつつ説明する。
図3Cは、第1電極102および第3電極106を連続的に囲んだ場合の実効感度領域120および121と、隣接する画素セルからの漏れ込み電荷160との様子を示している。
第1電極102の周囲を囲むように第2電極103を連続的に形成し、第3電極106の周囲を囲むように第4電極107を連続的に形成することにより、漏れ込み電荷160は第2電極103および第4電極107によって捕獲される。その結果、漏れ込み電荷160は実効感度領域120に流れ込まないので、混色および解像度劣化を効果的に抑制できる。
このように、混色および解像度劣化を抑制する観点からは、第1電極102および第3電極106のそれぞれを連続的に囲むように第2電極103および第4電極107をそれぞれ形成することが望ましいと言える。
図5は、第2電極103および第4電極107に印加される電圧と感度出力との関係を模式的に示す。感度出力は実効感度領域の面積に相当する。検出電荷が正孔の場合、第2電極103および第4電極107に印加する電圧を変化させると、感度出力も変化し、電圧を大きくすると感度出力は増大する。例えば第2電極103に相対的に高い電圧を印加すると第1画素セル100の感度は向上し、また、第4電極103に相対的に低い電圧を印加すると、第2画素セル101の感度は低下する。
このような感度の変調についてのより詳細な説明は、本出願人による未公開の特許出願である特願2014−216209号に記載されている。その開示内容の全てを参考のために本願明細書に援用する。
本実施形態によると、第2電極103と第4電極107とは電気的に分離しているので、それぞれの電極に個別の電圧を印加することが可能となる。その結果、第1画素セル(高感度画素セル)100の感度と第2画素セル(低感度画素セル)101の感度とをそれぞれ独立に変調することができる。それぞれの感度を最適化することでダイナミックレンジを拡大することができる。
以下、本実施形態の変形例を説明する。
図6Aは、第1画素セル100における、矩形以外の形状を有する第1電極102および第2電極103のレイアウト例を模式的に示し、図6Bは、第2画素セル101における、第3電極106および第4電極107のレイアウト例を模式的に示している。また、図6Cは、第1画素セル100のデバイス構造の模式的な断面図であり、図6Dは、第2画素セル101のデバイス構造の模式的な断面図である。
本開示の第1電極102の形状は矩形に限られず、例えば円形または多角形であってもよい。図6Aおよび図6Bには、第1電極102の形状を八角形とし、第3電極106の形状を矩形とする例を示している。また、第1画素セル100の感度を向上させる観点から、第1電極102の面積を第3電極106の面積よりも大きくすることが望ましい。原則、感度は、画素電極の面積に略比例する。従って、第1電極102の面積を第3電極106の面積よりも大きくすることで、第1画素セル100の実効感度領域120は第2画素セル101の実効感度領域121よりも大きくなる。その結果、第1画素セル100の感度は向上する。
図7は、図6Aから図6Dに示す形状を有する第1画素セル100および第2画素セル101を撮像領域200に配置するレイアウト例を模式的に示している。第1画素セル100のサイズは第2画素セル101のサイズよりも大きい。図1に示すレイアウトとは異なり、偶数列に配置された複数の第1画素セル100を基準として、その列に隣接する奇数列の複数の第1画素セル100は、列方向に1/2画素シフトして配置されている。
このレイアウトによると、第1画素セル100の感度を向上させることができ、且つ、撮像領域200内に複数の画素を密に配置することができるので、画素のレイアウト効率が向上する。
図8Aは、第1画素セル100における、第1電極102および第2電極103のレイアウト例を模式的に示し、図8Bは、第2画素セル101における、第3電極106および第4電極107のレイアウト例を模式的に示している。また、図8Cは、第1画素セル100のデバイス構造の模式的な断面図であり、図8Dは、第2画素セル101のデバイス構造の模式的な断面図である。図9は、図8Aに示す第1画素セル100および図8Bに示す第2画素セル101のレイアウト例を示している。
第1画素セル100における第1電極102と第2電極103との間の間隙は、第2画素セル101における第3電極106と第4電極107との間の間隙よりも大きい。この構成によると、印加する電圧によって調整できる実効感度領域の範囲を広げることができる。その結果、第1画素セル100の実効感度領域120の面積を第2画素セル101の実効感度領域121の面積よりも大きくすることができ、第1画素セル100の感度を向上させることができる。
図10Aは、第1カラーフィルタ170を含む第1画素セル100における、第1電極102および第2電極103のレイアウト例を模式的に示し、図10Bは、第2カラーフィルタ171を含む第2画素セル101における、第3電極106および第4電極107のレイアウト例を模式的に示している。また、図10Cは、第1カラーフィルタ170を含む第1画素セル100のデバイス構造の模式的な断面図であり、図10Dは、第2カラーフィルタ171を含む第2画素セル101のデバイス構造の模式的な断面図である。
第1画素セル100は、第1対向電極105上に第1カラーフィルタ170を有し、第2画素セル101は、第2対向電極109上に第2カラーフィルタ171を有している。例えば第1カラーフィルタ170は赤色であり、第2カラーフィルタ171は青色である。
第1画素セル100において、第1カラーフィルタ170を透過して第1光電変換膜104に入射する光の光量が非常に多い場合を想定する。その場合、その光量に応じて第1画素セル(つまり、高感度画素セル)100で発生する電荷は飽和する。そのような撮影条件下でも、第2電極103に印加される電圧を動的に小さくすることで、第1画素セル100の感度は下がり、画素内での飽和は抑制される。
また、本開示は位相差AF用の画素(以下、「位相差画素」と呼ぶ。)にも応用することができる。AF(Auto Focus)の方式として撮像面位相差AFが知られている。これは、2つの視差画像の位相差によってピントを合わせる方法である。それには、位相差画素を含むCMOSセンサなどが用いられる。
図11Aは、画素電極が左側に設けられた第2画素セル(低感度画素)101における第3電極106および第4電極107のレイアウト例を模式的に示し、図11Bは、画素電極が右側に設けられた第2画素セル101における第3電極106および第4電極107のレイアウト例を模式的に示している。また、図11Cは、画素電極が左側に設けられた第2画素セル101のデバイス構造の模式的な断面図であり、図11Dは、画素電極が右側に設けられた第2画素セル101のデバイス構造の模式的な断面図である。図12は位相検出時の印加電圧の切換タイミングを示している。
この例では、第2画素セル101は位相差検出機能を備えている。換言すると、複数の第2画素セル101の全部または一部は位相差画素である。なお、低感度画素と同様に、第1画素セル(高感度画素)100が位相差検出機能を備えていても構わない。
撮像モードが位相差検出モードから位相差非検出モードに切替るときに、第4電極107に印加される電圧を切替える。具体的に説明すると、位相差検出をしないとき(位相差非検出モードのとき)、第4電極107に印加する電圧を相対的に大きくすることで、位相差非検出時の実効感度領域は広がり、感度は向上する。一方、位相差検出時(位相差検出モード)には、第4電極107に印加する電圧を相対的に小さくすることで、位相差検出時の実効感度領域は狭まる。図11Aから図11Dには、位相差非検出時の実効感度領域122および位相差検出時の実効感度領域123の様子を示している。
この構成によると、位相差非検出時においては、位相差画素の感度低下に伴い画質が劣化することを抑制することができる。
(第2の実施形態)
第2の実施形態に係る撮像装置2は、電圧印加回路130を備えている点で、第1の実施形態に係る撮像装置1とは異なる。電圧印加回路130以外の構成は第1の実施形態と同じであるので、主として電圧印加回路130を説明する。
図13は、第1画素セル100の第2電極103および第2画素セル101の第4電極107と電圧印加回路130との電気的な接続関係を模式的に示している。図14は、第1画素セル100および第2画素セル101のそれぞれの断面を模式的に示している。
電圧印加回路130は、所定の電圧を生成し、複数の第1画素セル100および複数の第2画素セル101のそれぞれに個別の電圧を印加することができる。所定の電圧は、例えば撮像装置1を操作する操作者からの指令、または撮像装置1内の制御部202(図1を参照)からの指令に基づいて適宜決定される。
電圧印加回路130は、典型的には、複数の第1画素セル100および複数の第2画素セル101の各画素セル群単位で個別の電圧を印加するように制御するが、例えば行単位または列単位で制御しても構わない。また、第2電極103と第4電極107とは電気的に分離されているので、電圧印加回路130は、画素セル単位で個別に制御することもできるし、複数の画素セルをグループ化して、グループ単位で各画素セルを制御することもできる。
このような構成により、第2電極103および第4電極107にそれぞれ個別の電圧を印加することができる。撮像装置2に外部接続する電圧印加回路は不要になるので、撮像装置2などから構成される撮像モジュール自体を小型化できる。
本実施形態では、電圧印加回路130は、第2電極用配線110を介して複数の第2画素電極103に電圧V1を印加し、第4電極用配線111を介して複数の第4画素電極107に電圧V2を印加する。印加電圧V1は印加電圧V2よりも大きい。その結果、第1画素セル100の実効感度領域120の面積は第2画素セル101の実効感度領域121の面積よりも大きくなり、第1画素セル100の感度を向上させることができる。つまり、印加電圧に応じて実効感度領域の面積を制御することが可能になる。これを応用して、例えば撮影時の照度に応じて印加電圧V1およびV2を動的に変更することができる。
図15は、照度レベルに応じて印加電圧V1およびV2のそれぞれを切替えるタイミングを示している。例えば照度が比較的高い場合、印加電圧V1を「Low」レベルと「High」レベルの間の中間のレベルに設定し、印加電圧V2を「Low」レベルに設定することで、感度を下げて飽和を抑制することができる。一方で、画素飽和しない程度に照度が比較的低い場合、印加電圧V1を「High」レベルに設定し、印加電圧V2を中間のレベルに設定することで、感度を向上させることができる。
本実施形態によると、照度に応じて実効感度領域の面積を制御することによって、感度を動的に変調することができる。撮影シーンに応じてそれぞれの感度を最適化することでダイナミックレンジを拡大することができる。
(第3の実施形態)
図16から18を参照しながら、第3の実施形態に係る撮像装置3を説明する。
図16は、隣接する第1画素セル100および第2画素セル101の断面を模式的に示している。図示するように、第1電極102、第2電極103、第3電極106および第4電極107は同一平面内に形成されている。これにより、各電極を一括に形成できるので、プロセスを簡略化できて製造コストを削減できる。
図17は、隣接する第1画素セル100および第2画素セル101の断面を模式的に示している。図示するように、第1光電変換膜104と第2光電変換膜108とは、第1電極102、第2電極103、第3電極106および第4電極107に接するように一体的に形成されている。第1画素セル100および第2画素セル101の間で光電変換膜を共通化して、共通光電変換膜140を形成する。この構造によると、光電変換膜を一括に形成できるので、プロセスを簡略化できて製造コストを削減できる。
図18は、隣接する第1画素セル100および第2画素セル101の断面を模式的に示している。図示するように、第1対向電極105と第2対向電極109とを一体的に形成することで、共通対向電極150が第1光電変換膜104および第2光電変換膜108上に形成される。これにより、対向電極を一括に形成できるので、プロセスを簡略化できて製造コストを削減できる。
なお、図16から図18に示すデバイス構造を任意に組み合わせることができる。
(第4の実施形態)
図19を参照しながら、第4の実施形態に係る撮像モジュール4を説明する。
図19は、撮像モジュール4のブロック構成を模式的に示している。撮像モジュール4は、レンズおよび絞りなどを含む光学系220と、撮像装置221と、カメラ信号処理部222と、システムコントローラ223とを備えている。これらの構成要素は、典型的にはプリント基板に実装される。
撮像装置221としては、第1から第3の実施形態に係る撮像装置1、2および3を用いることができる。
カメラ信号処理部222は、半導体素子などにより構成される。カメラ信号処理部222は、例えばイメージシグナルプロセッサ(ISP)によって実現され得る。カメラ信号処理部222は、撮像装置221から出力される画像信号を処理して、画像データを出力する。
システムコントローラ223は、モジュール専用のCPU(Central Processing Unit)などで実現される。システムコントローラ223は、撮像モジュール4全体を制御する。
本実施形態によると、低感度画素の飽和を抑制することで広ダイナミックレンジ撮影が可能な撮像モジュールを提供できる。
本開示による撮像装置および撮像モジュールは、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等、様々なカメラシステムおよびセンサシステムへの利用が可能である。
1、2、3 撮像装置
4 撮像モジュール
100 第1画素セル(高感度画素)
101 第2画素セル(低感度画素)
102 第1電極
103 第2電極
104 第1光電変換膜
105 第1対向電極
106 第3電極
107 第4電極
108 第2光電変換膜
109 第2対向電極
110 第2電極用配線
111 第4電極用配線
115、117 光電変換部
116 コンタクトプラグ
120 高感度画素の実効感度領域
121 低感度画素の実効感度領域
130 電圧印加回路
140 共通光電変換膜
150 共通対向電極
160 隣接画素からの漏れ込み電荷
170 第1カラーフィルタ
171 第2カラーフィルタ
200 撮像領域
201 垂直走査回路
202 制御部
203 信号処理回路
204 出力回路
210 層間絶縁膜
211 読み出し回路
220 光学系
221 撮像装置
222 カメラ信号処理部
223 システムコントローラ

Claims (12)

  1. 複数の画素が配置された撮像装置であって、
    前記複数の画素は、複数の第1画素および複数の第2画素を有し、
    前記複数の第1画素の各々は、
    第1電極と、
    前記第1電極の周囲に連続的又は非連続的に設けられた第2電極と、
    1対向電極と、
    前記第1電極および前記第2電極と、前記第1対向電極とに挟まれた第1光電変換膜と、
    を含み、
    前記複数の第2画素の各々は、
    第3電極と、
    前記第3電極の周囲に連続的又は非連続的に設けられた第4電極と、
    2対向電極と、
    前記第3電極および前記第4電極と、前記第2対向電極とに挟まれた第2光電変換膜と、
    を含み、
    前記複数の第1画素間において前記第2電極は互いに電気的に接続されており、
    前記複数の第2画素間において前記第4電極は互いに電気的に接続されており、
    電気的に接続された前記第2電極の群と、電気的に接続された前記第4電極の群とは電気的に分離されている、撮像装置。
  2. 前記第1電極の面積は、前記第3電極の面積よりも大きい、請求項1に記載の撮像装置。
  3. 前記複数の第1画素の各々における前記第1電極と前記第2電極との間の間隔は、前記複数の第2画素の各々における前記第3電極と前記第4電極との間の間隔よりも大きい、請求項1に記載の撮像装置。
  4. 前記第2電極の群および前記第4電極の群のそれぞれに個別の電圧を印加する電圧印加回路をさらに有する、請求項1から3のいずれかに記載の撮像装置。
  5. 前記電圧印加回路は、前記第2電極の群および前記第4電極の群の一方に印加する電圧よりも低い電圧を他方に印加する、請求項4に記載の撮像装置。
  6. 前記第1電極、前記第2電極、前記第3電極および前記第4電極は同一平面内にある、請求項1から5のいずれかに記載の撮像装置。
  7. 前記第1光電変換膜と前記第2光電変換膜とは、一体的に形成されている、請求項1から6のいずれかに記載の撮像装置。
  8. 前記第1対向電極と前記第2対向電極とは、一体的に形成されている、請求項1から7のいずれかに記載の撮像装置。
  9. 前記第2電極は前記第1電極を連続的に囲み、前記第4電極は前記第3電極を連続的に囲んでいる、請求項1から8のいずれかに記載の撮像装置。
  10. 前記第2電極は前記第1電極とは異なる機能を有し、前記第4電極は前記第3電極とは異なる機能を有している、請求項1から9のいずれかに記載の撮像装置。
  11. 前記複数の第1画素は高感度画素であり、前記複数の第2画素は低感度画素である、請求項1に記載の撮像装置。
  12. 請求項1から11のいずれかに記載の撮像装置と、
    前記撮像装置からの画像信号を処理して、画像データを生成するカメラ信号処理部と、を備える、撮像モジュール。
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