JP4961590B2 - イメージセンサー及びその製作方法 - Google Patents

Description

この発明はイメージセンサーに関し、特にキャリアクロストークを解消するためのシールド素子を備えるイメージセンサーに関する。

ＣＭＯＳ（相補型金属酸化膜半導体）やＣＣＤ（電荷結合素子）などのイメージセンサーは、光子を取り込んで電子に変換し、更に電子を測定可能な電圧に変換し、デジタルデータとして出力するシリコン半導体装置である。従来のイメージセンサーの機能を向上させるため、ＣＣＤやＣＭＯＳ素子に積層された水素化アモルファスシリコン（α-Si:H）を用いるＰＯＡＰ（能動画素上の光電変換体）型イメージセンサーが開発されている。ＰＯＡＰ型のイメージセンサーは、フィルファクターを向上させ、画素領域の全体を感光可能にする積層構造を有し、その中のα-Si:Hはエネルギーを有効に変換し、量子効率を向上させる効果がある。しかし、従来の研究で指摘されているとおり、この種のイメージセンサーはクロストーク、残像及びリーク電流信号などの問題を抱えている。特に隣接画素間のキャリアクロストークは、解像度及び均一性を低下させ、色の再現性に大きく影響する。

図１と図２を参照する。図１は従来のＰＯＡＰ型イメージセンサー１０の断面図であり、図２は図１に示す画素電極間の電位を示す模擬図である。従来のイメージセンサー１０は、基板１２上に設けられる複数の画素１４ａ、１４ｂ及び誘電層１６と、画素１４ａ、１４ｂ内に設けられる複数の画素回路（非表示）と、画素回路と誘電膜１６の上に設けられる複数の画素電極１８ａ、１８ｂと、画素電極１８ａ、１８ｂの上に設けられる光伝導層２０と、光伝導層２０の上に設けられる透明導電層２８とを含む。そのうち光伝導層２０は下から上まで順番にｎ型レイヤー２２と、真性層（ｉレイヤー）２４と、ｐ型レイヤー２６を含む。これらの層はｐ−ｉ−ｎ積層構造を形成し、受光の強度に対応する電荷に変換する。

しかし、光を当てると、従来のイメージセンサー１０は画素電極１８ａ、１８ｂの電圧が互いに異なるため、隣接した画素１４ａ、１４ｂの間では電位差による電界が発生する。例えば、光を当てるとき、画素電極１８ｂが高電位ＶＨとなり、画素電極１８ａが低電位ＶＬとなり、透明導電層２８が接地するとすれば、図２に示すように、隣接画素１４ａ、１４ｂの間ではリーク電流が発生し、高電位ＶＨの画素電極１８ｂから低電位ＶＬの画素電極１８ａへ電流が流れる。これにより発生するクロストークは、画像検知の忠実度を大きく低下させるおそれがある。

したがって、ＰＯＡＰ型イメージセンサーの構造を改善し、隣接画素間のクロストークを抑え、画像検知の忠実度を向上させることは、解決すべき課題である。

この発明は従来のクロストーク問題を解決するため、シールド素子を備えるイメージセンサー及びその製作方法を提供することを課題とする。

この発明はイメージセンサーを提供する。該イメージセンサーは、半導体基板と、半導体基板の上に定められ、各々１個の画素電極を有する複数の画素と、画素電極の上に順次設置される光伝導層及び透明導電層と、それぞれの画素電極の間に設けられるシールド素子とを含む。そのうちシールド素子は、シールド電極と、シールド電極を被覆し、これを画素電極と光伝導層から分離する絶縁構造とを含む。

この発明は更にイメージセンサーの製作方法を提供する。該方法は、基板を提供し、基板の表面に第一導電層を形成し、第一導電層を一部除去して複数の画素電極を形成し、基板の表面に第一絶縁層と第二導電層を順次形成し、画素電極の表面に設けられる第二導電層と第一絶縁層を一部除去して残余の第一絶縁層とシールド電極を形成し、基板の表面に第二絶縁層を形成し、画素電極の表面に設けられる第二絶縁層を一部除去して残余の第二絶縁層を形成し、基板の上に光伝導層と透明導電層を順次形成するステップを含む。そのうちシールド電極はそれぞれの画素電極間の電極ギャップ領域に埋められ、残余の第一絶縁層と残余の第二絶縁層はシールド電極を被覆する絶縁構造を形成し、シールド電極と絶縁構造はシールド素子を形成する。

この発明は、隣接した画素または画素電極の間にシールド素子を設け、電極ギャップ領域に高い電位障壁を形成することで、クロストークを解消してイメージセンサーの画像検知機能を大幅に向上させる。シールド素子の製作に用いられる第二・第三ＰＥＰ工程はいずれも、画素電極パターンを定めるのと同じフォトマスクを利用するため、製作コストを増やすことはない。したがって、本発明を利用すれば、コストを追加せずにシールド素子を形成し、画像検知機能の優れたイメージセンサーを製作することができる。

かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図を参照して以下に説明する。

図３から図９を参照する。図３から図９はこの発明によるイメージセンサー１００の構造及び製作プロセスを表す説明図である。当該イメージセンサー１００はＰＯＡＰ型イメージセンサーである。図３に示すように、まずは半導体基板１０４（例えばシリコン基板）を含む半導体チップ１０２を設ける。半導体基板１０４の表面には、画素マトリックスを形成する複数の画素１０８が定められている。次に誘電層１０６の中に設けられる画素回路１１０として、半導体基板１０４の上に複数の電気素子をつくり、更に誘電層１０６の上（画素回路１１０の上）に第一導電層１１２を設ける。第一導電層１１２は金属材料、望ましくは窒化チタン（ＴｉＮ）からなる。その後、図４に示すように第一フォトリソグラフィー工程を行う。詳しく言えば、半導体基板１０４の表面にフォトレジスト層（非表示）を形成し、画素電極パターンのあるフォトマスクでフォトレジスト層に画素電極パターンを定め、更に第一導電層１１２の一部をエッチングして除去し、最後にフォトレジスト層を除去し、コンタクトホール１２４を介して対応する画素回路１１０にそれぞれ電気的に接続されて、ギャップＧをはさんでいるような画素電極１１４を各画素１０８に形成する。

図５を参照する。半導体基板１０４の上に第一絶縁層１１６と第二導電層１１８を順次形成し、画素電極１１４及び露出した誘電層１０６を覆わせる。第一絶縁層１１６は酸化シリコンなどの酸化材料を堆積してつくったものであり、第二導電層１１８はポリシリコンや金属材料からなる。堆積法でつくられた第二導電層１１８は、隣接した画素電極１１４間の隙間（電極ギャップＧ）を埋めている。続いて図６に示すように、第二フォトリソグラフィー工程とエッチング工程を含むＰＥＰ工程（フォトリソグラフィー・エッチングプロセス）を行う。詳しく言えば、第二導電層１１８の表面にフォトレジスト層（非表示）を形成し、上記第一フォトリソグラフィー工程で使われたものと同じフォトマスクをフォトレジスト層にあて、画素電極パターンの反対である相補パターン１２０をフォトレジスト層に形成する。更にパターン化されたフォトレジスト層をエッチングマスクとして第二導電層１１８と第一絶縁層１１６の一部を除去し、大部分の画素電極１１４を露出させる。そうすると、残余の第二導電層は、隣接した画素電極１１４間に設けられるＴ字型のシールド電極１２２を形成する。一方、シールド電極１２２の下に残る第一絶縁層１１６’は、シールド電極１２２、画素電極１１４、及び誘電層１０６を分離する効果がある。本発明の好ましい実施例として、フォトリソグラフィーの露光率を調整し、相補パターン１２０の幅を電極ギャップＧより大きく定めることが可能である。この場合、画素電極１１４の縁部は残余の第一絶縁層１１６’とシールド電極１２２に覆われている。

図７を参照する。続いて半導体基板１０４の全体に、酸化シリコンまたは窒化シリコンからなる第二絶縁層１２６を形成する。更に図８に示すように第三フォトリソグラフィー工程を行う。詳しく言えば、第二絶縁層１２６の表面にフォトレジスト層（非表示）を形成し、上記第一フォトリソグラフィー工程で使われたものと同じフォトマスクで、画素電極パターンの反対である相補パターンをフォトレジスト層に形成する。更にパターン化されたフォトレジスト層をエッチングマスクとして第二絶縁層１２６を一部除去する。本発明の好ましい実施例として、フォトリソグラフィーの露光率を調整し、残る第二絶縁層１２６’の幅をシールド電極１２２の幅と電極ギャップＧより大きく定め、画素電極１１４の縁部を残余の第二絶縁層１２６’で覆わせ、シールド電極１２２とその他の素子を分離させることが可能である。また別の実施例として、エッチバック法で第二絶縁層１２６を一部除去し、図８に示すような残余の第二絶縁層１２６’を形成することも可能である。注意すべきは、第二・第三フォトグラフィー工程は第一フォトリソグラフィー工程と同じフォトマスクを利用するため、第一フォトリソグラフィー工程と違うタイプのフォトレジスト（ポジティブまたはネガティブ）を使用しなければならない。例えば、第一フォトリソグラフィー工程ではポジティブフォトレジストで画素電極１１４のパターンを定めるとすれば、第二・第三フォトリソグラフィー工程ではネガティブフォトレジストで相補パターンを定めるべきであり、逆も同然である。

図８に示すように、残余の第一絶縁層１１６’、残余の第二絶縁層１２６’及びシールド電極１１２は、隣接した画素電極１１４間または隣接画素１０８間に設けられて、画素電極１１４の縁部を一部覆って残りの大部分を露出させるシールド素子１３０を形成する。そのうち残余の第一絶縁層１１６’と残余の第二絶縁層１２６’はシールド素子１３０の絶縁構造１２８を形成し、シールド電極１２２の下方及び表面を被覆し、シールド電極１２２を画素電極や後に形成されるその他の素子を分離する効果がある。また、図８に示すように、絶縁構造１２８の底面は画素電極１１４の底面とほぼ同じ平面で設けられ、言い換えれば誘電層１０６の表面に設けられている。

図９を参照する。続いて画素電極１１４とシールド素子１３０の上に、下から上まで順番にｎ型レイヤー１３４、ｉレイヤー１３６、ｐ型レイヤー１３８からなる光伝導層１３２を形成する。ｎ型レイヤー１３４とｐ型レイヤー１３８は水素化アモルファス炭化シリコン（α-SiC:H）からなり、ｉレイヤー１３６はα-Si:Hからなる。ｎ型レイヤー１３４は、シールド素子１３０に覆われていない画素電極１１４に電気的に接続されている。また別の実施例として、下から上まで順番にｐ型レイヤー、ｉレイヤー、ｎ型レイヤーからなる光伝導層１３２を用いることも可能である。その後、光伝導層１３２の上にＩＴＯ（酸化インジウムすず）からなる透明導電層１４０を形成し、イメージセンサー１００の製作を完成させる。

図１０を参照する。図１０はこの発明によるイメージセンサー１００の平面図である。イメージセンサーは、半導体基板１０４の上に定められた複数の画素からなる画素マトリックス１４２を含み、画素１０８ごとに画素電極１１４が含まれている。注意すべきは、各画素電極１１４の縁部を覆うシールド素子１３０は平面図では、各画素電極１１４を囲む網状のものに見られる。シールド素子１３０のパターンは画素電極１１４を形成するのと同じフォトマスクで定められるため、シールド素子１３０と画素電極１１４が重なる部分はいずれも面積が同じである。

この発明によるシールド素子１３０の中のシールド電極１２２は接地しているため（図９参照）、その０Ｖ電圧は画素マトリックス１４２外の電圧供給回路から供給してよく、画素マトリックス１４２内のシールド電極１２２では電流が流れない。したがって、シールド電極１２２は電極ギャップＧの表面電位を低くすることで、隣接した画素１０８を電気的に分離することができる。

図１１を参照する。図１１は図１に示す従来のイメージセンサー１０と、図９に示すこの発明によるイメージセンサー１００の電位を表す説明図である。隣接した画素電極の電位をそれぞれ低電位ＶＬ（例えば１．２Ｖ）及び高電位ＶＨ（例えば２．６Ｖ）にすれば、従来のイメージセンサー１０では、画素電極間１８ａ、１８ｂのギャップ領域には電位障壁が形成されない（もしくは低い障壁しか形成されない）。したがって、ｉレイヤー２４からの電子は高電位の画素電極１８ｂから低電位の画素電極１８ａへ移動し、それによりクロストークが発生する（図２参照）。それに反して、図９に示す本発明によるイメージセンサー１００では、図１１に示すように、隣接した画素電極１１４がそれぞれ高電位ＶＨと低電位ＶＬになっても、電極ギャップＧには大きな電位障壁が形成されるため、クロストークは発生しない。

図１２を参照する。図１２は図９に示すイメージセンサー１００の隣接画素１０８間の電位を示す模擬図である。図１２に示すように、隣接した画素電極１１４がそれぞれ高電位ＶＨと低電位ＶＬになった場合でも、電流は高電位の画素電極１１４から低電位の画素電極１１４へ流れないため、クロストークは生じない。

以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の意図の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。

この発明は従来のイメージセンサーにシールド素子を付加することを内容とする。かかる構造は実施可能である。

従来のＰＯＡＰ型イメージセンサーの断面図である。 図１に示す画素電極間の電位を示す模擬図である。 この発明によるイメージセンサーの構造及び製作プロセスを表す第一説明図である。 この発明によるイメージセンサーの構造及び製作プロセスを表す第二説明図である。 この発明によるイメージセンサーの構造及び製作プロセスを表す第三説明図である。 この発明によるイメージセンサーの構造及び製作プロセスを表す第四説明図である。 この発明によるイメージセンサーの構造及び製作プロセスを表す第五説明図である。 この発明によるイメージセンサーの構造及び製作プロセスを表す第六説明図である。 この発明によるイメージセンサーの構造及び製作プロセスを表す第七説明図である。 この発明によるイメージセンサーの平面図である。 図１に示す従来のイメージセンサーと、図９に示すこの発明によるイメージセンサーの電位を表す説明図である。 図９に示すイメージセンサーの隣接画素間の電位を示す模擬図である。

符号の説明

１０ イメージセンサー
１００ イメージセンサー
１２ 基板
１４ａ 画素
１４ｂ 画素
１０８ 画素
１６ 誘電層
１０６ 誘電層
１８ａ 画素電極
１８ｂ 画素電極
１１４ 画素電極
２０ 光伝導層
１３２ 光伝導層
２２ ｎ型レイヤー
１３４ ｎ型レイヤー
２４ ｉレイヤー
１３６ ｉレイヤー
２６ ｐ型レイヤー
１３８ ｐ型レイヤー
２８ 透明導電層
１４０ 透明導電層
１０２ 半導体チップ
１０４ 半導体基板
１１０ 画素回路
１１２ 第一誘電層
１１６ 第一絶縁層
１１６’ エッチング後の第一絶縁層
１１８ 第二導電層
１２０ 相補パターン
１２２ シールド電極
１２４ コンタクトホール
１２６ 第二絶縁層
１２６’ エッチング後の第二絶縁層
１２８ 絶縁構造
１３０ シールド素子
Ｇ 電極ギャップ

Claims (22)

1. イメージセンサーであって、半導体基板と、半導体基板の上に定められ、各々１個の画素電極を有する複数の画素と、前記画素電極の上に順次設置される光伝導層及び透明導電層と、それぞれの画素電極の間で、画素電極より光伝導層側に設けられるシールド素子とを含み、そのうちシールド素子は、シールド電極と、シールド電極を被覆して該シールド電極を前記画素電極と前記光伝導層から分離する絶縁構造とを含み、前記シールド電極はＴ字型の断面を有し、前記画素電極の縁部に前記絶縁構造を介して重なり合わせ、該シールド電極の電位を低くすることにより、隣接した画素間に電位障壁を形成して、該隣接した画素間を電気的に分離することを特徴とするイメージセンサー。
2. 前記シールド電極はポリシリコン材料または金属材料からなることを特徴とする請求項１記載のイメージセンサー。
3. 前記隣接した画素間において、前記絶縁構造の底面と前記画素電極の底面が同じ平面にあることを特徴とする請求項１記載のイメージセンサー。
4. 前記シールド素子は画素電極の縁部と重なり合い、前記画素電極のシールド素子と重ならない部分は光伝導層と直接に接触することを特徴とする請求項１記載のイメージセンサー。
5. 前記シールド素子は画素電極を囲む網状のものであることを特徴とする請求項１記載のイメージセンサー。
6. 前記絶縁構造はシリコン酸化物（SiO₂）または窒化シリコン（SiN）からなることを特徴とする請求項１記載のイメージセンサー。
7. 前記シールド電極は接地していることを特徴とする請求項１記載のイメージセンサー。
8. 前記光伝導層はn型レイヤー、真性層（iレイヤー）、及びp型レイヤーを順次堆積してなるものであることを特徴とする請求項１記載のイメージセンサー。
9. 前記n型レイヤーとp型レイヤーは水素化アモルファス炭化シリコン（α-SiC:H）からなることを特徴とする請求項８記載のイメージセンサー。
10. 前記iレイヤーは水素化アモルファスシリコン（α-Si:H）からなることを特徴とする請求項８記載のイメージセンサー。
11. イメージセンサーの製作方法であって、複数の電気素子と、表面の誘電層に形成された画素回路とを有する基板を提供し、該基板の表面に第一導電層を形成し、該第一導電層の一部を除去して複数の画素電極を形成し、その上に第一絶縁層と第二導電層を順次形成し、前記画素電極の表面に形成された第二導電層と第一絶縁層の一部を除去して残余の第一絶縁層および残余の第二導電層でシールド電極を形成し、さらにその表面に第二絶縁層を形成し、画素電極の表面に形成された第二絶縁層の一部を除去した残余の第二絶縁層と前記残余の第一絶縁層とでシールド電極を被覆する絶縁構造を形成し、さらにその上に光伝導層と透明導電層を順次形成するステップを含み、そのうちシールド電極は、断面がＴ字型で、それぞれの画素電極間の電極ギャップ領域に埋められ、前記シールド電極と前記絶縁構造はシールド素子を形成することを特徴とするイメージセンサーの製作方法。
12. 前記第二導電層と前記第一絶縁層の一部を除去するステップはＰＥＰ（フォトリソグラフィー・エッチングプロセス）工程で行われることを特徴とする請求項１１記載のイメージセンサーの製作方法。
13. 前記残余の第一絶縁層はシールド電極と画素電極を分離することを特徴とする請求項１１記載のイメージセンサーの製作方法。
14. 前記イメージセンサーの製作方法において、画素電極パターンをフォトマスクで定め、前記画素電極を形成する第一フォトリソグラフィー工程と、第一フォトリソグラフィー工程と同じフォトマスクで当該画素電極パターンの反対である相補パターンを定め、前記シールド素子を形成するための第二フォトリソグラフィー工程と第三フォトリソグラフィー工程を含むことを特徴とする請求項１１記載のイメージセンサーの製作方法。
15. 前記第一フォトリソグラフィー工程はポジティブフォトレジストでパターン転写を行い、前記第二フォトリソグラフィー工程と第三フォトリソグラフィー工程はネガティブフォトレジストでパターン転写を行うことを特徴とする請求項１４記載のイメージセンサーの製作方法。
16. 前記第一フォトリソグラフィー工程はネガティブフォトレジストでパターン転写を行い、前記第二フォトリソグラフィー工程と第三フォトリソグラフィー工程はポジティブフォトレジストでパターン転写を行うことを特徴とする請求項１４記載のイメージセンサーの製作方法。
17. 前記シールド電極はポリシリコン材料または金属材料で形成することを特徴とする請求項１１記載のイメージセンサーの製作方法。
18. 前記シールド素子は画素電極の縁部と重なり合い、前記画素電極のシールド素子と重ならない部分は光伝導層の下方で光伝導層と接触するように設けられることを特徴とする請求項１１記載のイメージセンサーの製作方法。
19. 前記シールド素子は画素電極を囲む網状に形成することを特徴とする請求項１１記載のイメージセンサーの製作方法。
20. 前記シールド電極は接地するように形成することを特徴とする請求項１１記載のイメージセンサーの製作方法。
21. 前記光伝導層はn型レイヤー、iレイヤー、及びp型レイヤーを順次堆積して形成されることを特徴とする請求項１１記載のイメージセンサーの製作方法。
22. 前記n型レイヤーと前記p型レイヤーは水素化アモルファス炭化シリコン（α-SiC:H）、前記iレイヤーは水素化アモルファスシリコン（α-Si:H）を堆積して形成されることを特徴とする請求項２１記載のイメージセンサーの製作方法。