JP6555867B2 - 撮像装置 - Google Patents
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Description
本発明は、光電変換膜を備える撮像装置に関する。
回路を設けた半導体基板の上に、画素毎に設けられた電極（画素電極）と、画素電極を覆う光電変換膜と、光電変換膜の上に設けられ、画素電極に対向する対向電極と、を有する撮像装置が知られている。
特許文献１には、画素電極と光電変換膜が絶縁膜を介して配置される固体撮像装置において、画素電極に対向する透明電極に所定の電圧を印加することで光電変換膜中の電荷を透明電極に排出することが記載されている。
特許文献１の技術には、信号を高速に読み出した場合に、残像が発生する可能性があるという課題がある。
上記課題を解決するための手段は、第１画素電極と、前記第１画素電極に隣り合う第２画素電極と、前記第１画素電極および前記第２画素電極を連続的に覆う光電変換膜と、を備える撮像装置であって、前記第１画素電極と前記光電変換膜との間および前記第２画素電極と前記光電変換膜との間には絶縁膜が設けられており、前記第１画素電極と前記第２画素電極の間に対応する位置に、前記光電変換膜の前記第１画素電極および前記第２画素電極が配された側の面に接する中間電極が設けられていることを特徴とする。
本発明によれば、残像を抑制することができる。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
撮像装置１０００の全体構成について、図１（ａ）を用いて説明する。図１（ａ）に示すように、撮像装置１０００では、２点鎖線で囲んだ画素領域１に、複数の画素１００が、二次元配置、例えばマトリクス状（行列状）に配列されている。画素領域１の外側であって１点鎖線で囲んだ周辺領域２には、垂直走査回路３と水平走査回路４とパルス発生回路５などを含む周辺回路が設けられている。垂直走査回路３及び水平走査回路４は、それぞれシフトレジスタで構成されている。垂直走査回路３は、パルス発生回路５からのタイミングパルスの印加に呼応して、画素１００の各々に対して、順次、駆動パルスを出力する。水平走査回路４は、パルス発生回路５からのタイミングパルスの印加に呼応して、順次、画素１００からの信号に基づく信号を出力する。制御回路６は後述する対向電極や中間電極の電位を制御する。
図１（ｂ）は、図１（ａ）に示した撮像装置１０００の画素領域１の画素の６画素分を示した平面図である。画素１００同士は画素境界部２００で区画されうる。各画素１００には、光電変換部と、光電変換部で生じた信号電荷を読み出して、信号電荷に基づく信号を生成するための画素回路１１０が設けられている。詳細は後述するが、各画素の光電変換部は、複数の画素に渡って連続的に設けられた光電変換膜５０の一部に相当する。詳しくは後述するが、画素境界部２００には中間電極４３が配置される。
撮像装置１０００が有する画素１００として、図１（ｂ）には第１画素１０１、第２画素１０２、第３画素１０３を含む６つの画素を示している。第１画素１０１、第２画素１０２、第３画素１０３は、それぞれが画素回路１１１、１１２、１１３を有する。
画素回路１１０には、ｎ型の不純物領域１５をソース、ｎ型の不純物領域１６をドレインとし、ゲート１８を有するスイッチトランジスタ１２が設けられている。また、ｎ型の不純物領域１６をソース、ｎ型の不純物領域１７をドレインとし、ゲート１４を有するリセットトランジスタ１３が設けられている。また、ｎ型の不純物領域１６に接続されたゲート１９を有する増幅トランジスタ１１が設けられている。増幅トランジスタ１１は例えばソースフォロワ回路を構成している。また、各不純物領域やゲートには、配線と接続する接続部３１〜３５が設けられている。
撮像装置１０００は上述した画素領域１を有するチップの他に、チップを収容するためのパッケージを備えることができる。撮像装置１０００を用いて、撮像システムを構築することができる。撮像システムは、カメラや撮影機能を有する情報端末である。撮像システムは撮像装置から得られた信号を処理する信号処理装置および／または撮像装置で撮影された画像を表示する表示装置、を備えることができる。
＜第１実施形態＞
図２を用いて第１実施形態に係る撮像装置１０００を説明する。図２は、図１（ｂ）のＡ―Ａ’線における画素領域１の断面および、周辺領域２の断面を示している。図２に示すように、ｐ型ウェルが形成された半導体基板１０内には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｒａｔｉｏｎ）などによる素子分離部９が形成されている。また、半導体基板１０には、例えば画素回路１１０の各トランジスタのソースまたはドレインとして機能する不純物領域７や、制御回路６の接続部として機能する不純物領域８１、８２が設けられている。半導体基板１０の上には、ゲート絶縁膜（不図示）を介して、ゲート１８および他の不図示のゲート１４、１９を成すゲート電極層が設けられている。これらの構造は第１画素１０１、第２画素１０２、第３画素１０３のそれぞれの画素回路１１１、１１２、１１３に共通である。
図２を用いて第１実施形態に係る撮像装置１０００を説明する。図２は、図１（ｂ）のＡ―Ａ’線における画素領域１の断面および、周辺領域２の断面を示している。図２に示すように、ｐ型ウェルが形成された半導体基板１０内には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｒａｔｉｏｎ）などによる素子分離部９が形成されている。また、半導体基板１０には、例えば画素回路１１０の各トランジスタのソースまたはドレインとして機能する不純物領域７や、制御回路６の接続部として機能する不純物領域８１、８２が設けられている。半導体基板１０の上には、ゲート絶縁膜（不図示）を介して、ゲート１８および他の不図示のゲート１４、１９を成すゲート電極層が設けられている。これらの構造は第１画素１０１、第２画素１０２、第３画素１０３のそれぞれの画素回路１１１、１１２、１１３に共通である。
半導体基板１０の上には、図１（ｂ）の接続部３１〜３５を成すコンタクトプラグ３５０が設けられており、さらにコンタクトプラグ３５０に接続する第１配線層３６が設けられている。第１配線層３６の上にはビアプラグ３６０を介して第２配線層３７が設けられており、第２配線層３７の上にはビアプラグ３７０を介して第３配線層３８が設けられている。配線層３８の上には、ビアプラグ３８０が設けられている。各配線層、コンタクトプラグおよびビアプラグが導電部材３０を構成する。導電部材３０はその周囲の絶縁部材２０により支持されている。詳細には、絶縁部材２０は、各々が配線層間、あるいは各配線層と同じ高さに位置する複数の絶縁層によって構成されている。このようにして半導体基板１０の上には、導電部材３０と絶縁部材２０により配線構造体１２０が形成されている。
配線構造体１２０の上には、マトリックス状に複数の画素電極４０が設けられる。図２では、複数の画素電極４０のうち、第１画素電極４０１、第１画素電極４０１に隣り合う第２画素電極４０２、第２画素電極４０２に隣り合う第３画素電極４０３を示している。画素電極４０は、アルミニウム、銅、タングステン、チタン、タンタルなどの金属および窒化チタンや窒化タンタルなどの金属化合物の少なくともいずれかで構成されている。例えば、アルミニウム、銅およびタングステンの何れか金属を主成分とする導電層と、チタン、タンタル、窒化チタンおよび窒化タンタルの何れかを主成分とするバリアメタル層と、を有する複層膜で有り得る。画素電極４０１、４０２、４０３は単層膜であってもよい。画素電極４０の厚さは例えば０．０１μｍ以上であり、１μｍ以下である。画素電極４０の厚さは導電部材３０を構成する配線層３６、３７、３８の厚さよりも小さくてもよい。また、画素電極４０は同一層に配線４１、接続電極４２を含みうる。接続電極４２はチップを外部回路と電気的に接続するために、ボンディングワイヤやバンプなどの接続部材が接続される電極であり、パッドと称されることもある。
画素境界部２００に中間電極４３が配置される。中間電極４３は、光電変換膜５０に接し、画素電極４０間に対応する位置に設けられている。画素電極４０間に対応する位置とは、画素電極間または、画素電極間の上方または下方である。本例では、第１画素電極４０１と第２画素電極４０２の間と、第３画素電極４０３と第２画素電極４０２の間とに中間電極４３が延在している。中間電極４３は画素電極４０とは異なる電位が供給可能となるように、画素電極４０からは電気的に絶縁されている。中間電極４３は導電部材３０を介して制御回路６に接続されており、中間電極４３へは制御回路６から所定の電位が供給される。図２では、中間電極４３が接続部材３０を介して制御回路６の一部を成す不純物領域８１に接続された例を示している。中間電極４３は、光電変換膜５０に存在する残像の原因となる電荷を排出することで、画像に生じる残像を抑制する。残像の原因となる電荷は、画素境界部２００に存在する。
中間電極４３は画素電極４０と同様に金属あるいは金属化合物を主成分とする導電部材である。中間電極４３は、画素電極４０と同一材料で構成されてもよいし、配線４１や接続電極４２と同一材料で構成されていてもよいが、これらと異なる材料で構成することもできる。中間電極４３の厚さをＴ０、第１画素電極４０１の厚さをＴ１、第２画素電極４０２の厚さをＴ２としている。厚さＴ１と厚さＴ２は異なっていてもよい。中間電極４３は画素電極４０より厚くても、薄くても、同じ厚さであってもよい。しかし、中間電極４３は画素電極４０よりも厚い（Ｔ１＜Ｔ０、Ｔ２＜Ｔ０）ことが好ましい。中間電極４３を画素電極４０よりも厚くする場合、画素電極間に斜め方向に入射する光が中間電極４３により遮光されるため、画素間のクロストークを抑えることができる。
画素電極４０の上には絶縁膜４４が設けられている。絶縁膜４４は例えば１ｎｍ以上であり、１００ｎｍ以下でありうる。絶縁膜４４の材料は酸化シリコン、窒化シリコン、酸窒化シリコンなどのシリコン化合物、あるいは、酸化ハフニウムなどの金属酸化物で構成されたＨｉｇｈ−ｋ材料でありうる。
画素電極４０および中間電極４３の上には、光電変換膜５０が設けられ、画素電極４０を金属（Ｍｅｔａｌ）、絶縁膜４４を絶縁体（Ｉｎｓｕｔａｔｏｒ）、光電変換膜５０を半導体（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とした、いわゆるＭＩＳ構造が形成されている。なお、画素電極４０１、４０２、４０３は金属的な振る舞いをする材料であれば必ずしも金属のみで構成されていなくてもよく、光電変換膜５０は半導体的な振る舞いをする材料であれば必ずしも半導体のみで構成されていなくてもよい。光電変換膜５０は、複数の画素電極４０および中間電極４３を連続的に覆っている。絶縁膜４４は画素内に開口を有し、中間電極４３はその上面の少なくとも一部が光電変換膜との間に絶縁膜を介することなく接している。中間電極４３は、光電変換膜５０に対して画素電極４０側（下側）の面（下面）に接している。本例では中間電極４３が絶縁膜４４から離れて設けられている。しかし、絶縁膜４４が中間電極４３に接していてもよく、光電変換膜５０と中間電極４３の間に絶縁膜４４が延在していてもよい。その場合でも、光電変換膜５０と中間電極４３が接する様に絶縁膜４４が配置される。
光電変換膜５０は単層膜であってもよいし多層膜であってもよい。光電変換膜５０の材料は、無機材料であっても有機材料であってもよい。無機材料としては例えば単結晶、多結晶または非晶質の半導体材料であり、ＳｉやＧｅなどの元素半導体やＧａＡｓやＺｎＯなどの化合物半導体が用いられる。他の化合物半導体としては、ＢＮ、ＧａＰ、ＡｌＳｂ、ＧａＡｌＡｓＰなどのＩＩＩ−Ｖ化合物半導体、ＣｄＳｅ、ＺｎＳ、ＨｄＴｅなどのＩＩ−ＶＩ化合物半導体、ＰｂＳ、ＰｂＴｅ、ＣｕＯなどのＩＶ−ＶＩ化合物半導体である。他の無機材料として、銅、インジウムおよびガリウムと、セレンまたは硫黄との化合物（ＣＩＧＳ）や、結晶Ｓｅ（セレン）であってもよい。例えば有機半導体材料は、例えばフラーレン、クマリン６（Ｃ６）、ローダミン６Ｇ（Ｒ６Ｇ）、亜鉛フタロシアニン（ＺｎＰｃ）、キナクリドン、フタロシアニン系、ナフタロシアニン系などである。多層膜としての光電変換膜５０は、例えばｐ型の半導体層とｉ型の半導体層とｎ型の半導体層からなるｐｉｎ構造を有し得る。光電変換膜５０は無機材料と有機材料の両方を用いた複合材料であってもよい。光電変換膜５０は、１〜１０ｎｍ程度の粒径のＳｉなどの半導体結晶が並べられた量子ドット構造を有する、量子ドット膜であってもよい。光電変換膜５０の厚さは光電変換膜５０の材料に基づく光の吸収特性によって適宜設定される。シリコンからなる光電変換膜５０を用いる場合には、光電変換膜５０の厚さは例えば１μｍ以上であり５μｍ以下である。また、上述した量子ドット構造を有する光電変換膜５０を用いる場合には、光電変換膜５０の厚さは例えば０．１μｍ以上であり１μｍ以下であり、０．５μｍ未満でありうる。特に、１μｍ未満の薄膜として形成が容易なアモルファスシリコン膜、有機半導体膜、量子ドット膜は好適である。さらに界面欠陥の十分補償された量子ドット膜は、完全空乏化が容易なので更に好適である。
光電変換膜５０の上には、対向電極６０が設けられている。対向電極６０は光電変換膜５０を介して画素電極４０および中間電極４３に対向する導電体膜である。本実施形態では、対向電極６０と光電変換膜５０は接している。対向電極６０は、光電変換膜５０に対して画素電極４０側（下側）とは反対側（上側）の面（上面）に接している。また、対向電極６０は上面５０１に沿って連続的に設けられている。対向電極６０となる導電膜が各画素に共通に設けられているため、対向電極６０を共通電極と称することもできる。対向電極６０は光電変換膜５０で光電変換される光の波長領域、例えば可視光領域において光透過性を有する。対向電極６０の材料としては、酸化インジウムスズ（ＩＴＯ）や酸化亜鉛（ＺｎＯ）が好適である。対向電極６０は導電部材３０を介して制御回路６に接続されており、対向電極６０は制御回路６から所定の電位が供給される。図２では、対向電極６０が配線４１に接触し、さらに、接続部材３０を介して制御回路６の一部を成す不純物領域８２に接続された例を示している。
対向電極６０と中間電極４３との距離をＤ０、対向電極６０と第１画素電極４０１との距離をＤ１、対向電極６０と第２画素電極４０２との距離をＤ２とする。距離Ｄ１と距離Ｄ２は異なっていてもよい。距離Ｄ０が距離Ｄ１および距離Ｄ２の少なくとも一方よりも小さいこと（Ｄ０＜Ｄ１、Ｄ０＜Ｄ２）が好ましい。対向電極６０と中間電極４３との距離を小さくすることで、画素境界部２００に存在する電荷の排出の効率を高めることができる。
対向電極６０の上には、誘電体膜７０が設けられている。誘電体膜７０は、光電変換膜５０を介して画素電極４０に対向し、上面５０１に沿って連続的に設けられている。誘電体膜７０は配線４１を覆う一方で、接続電極４２の上に開口を有し、接続電極４２を露出している。誘電体膜７０は反射防止膜やパッシベーション膜および平坦化膜の少なくとも何れかとして機能しうる。誘電体膜７０は、対向電極６０および／または配線４１を覆わなくてもよい。
対向電極６０の屈折率が光電変換膜５０の屈折率よりも低いことが好ましい。誘電体膜７０の屈折率が光電変換膜５０の屈折率および／または対向電極６０の屈折率よりも低いことが好ましい。屈折率膜の関係を、誘電体膜７０＜対向電極６０＜光電変換膜５０とすることで、誘電体膜７０から光電変換膜５０へ入射する光の反射を抑制する反射防止構造を実現することもできる。
例えば対向電極６０の材料としては屈折率が１．９〜２．２である、ＩＴＯ等の透明導電材料を用いることができる。光電変換膜５０の材料としては、屈折率が３〜４程度であるシリコンや、屈折率が１．５〜２．５である量子ドット膜等の複合材料を用いることができる。例えば、屈折率が２．０未満の樹脂に、屈折率が２．５以上の粒子を分散させた複合材料を用いることで、実効的な屈折率を２．２よりも大きくすることができる。誘電体膜７０の材料としては、例えば、屈折率が１．４〜１．６である酸化シリコン、屈折率が１．６〜１．８である酸窒化シリコン、あるいは、屈折率が１．８〜２．３である窒化シリコンを用いることができる。これらの材料からなる複数の誘電体層を積層して、誘電体膜７０を複層膜としてもよい。誘電体膜７０、対向電極６０および光電変換膜５０の材料は、上述した屈折率の関係を満たすように選択すればよい。
誘電体膜７０の上には、カラーフィルタアレイ８０が設けられ、カラーフィルタアレイ８０の上にはマイクロレンズアレイ９０が設けられている。
マイクロレンズアレイ９０、カラーフィルタアレイ８０、誘電体膜７０および対向電極６０を介して光が光電変換膜５０に入射すると、光が光電変換されることによって信号電荷が生じる。信号電荷は正孔であってもよいし電子であってもよい。信号電荷の極性に応じて画素電極４０の電位と対向電極６０の電位の高低が設定される。信号電荷の量とＭＩＳ構造の容量に応じた電位が画素電極４０の各々に現れ、導電部材３０を介して図１（ｂ）に示す接続部３１を経由して不純物領域１５の電位が変化する。スイッチトランジスタ１２をＯＮにすると、不純物領域１５の電位に応じて不純物領域１６の電位が変化する。不純物領域１６に接続されたゲート１９を有する増幅トランジスタ１１は、不純物領域１６の電位に応じた信号、つまり、対応する光電変換膜５０の電荷に応じた信号を出力することができる。スイッチトランジスタ１２をＯＦＦにし、リセットトランジスタ１３をＯＮにすると、不純物領域１６の電位をリセットできる。光電変換膜５０のリフレッシュ、すなわち信号電荷の排出は対向電極６０および中間電極４３の電位をリフレッシュ電位にすることにより、行うことができる。対向電極６０のみでなく光電変換膜５０の下部にも電荷の排出先である中間電極４３が存在することで効果的に電荷の排出を行うことができる。このとき対向電極６０と中間電極４３それぞれのリフレッシュ電位は同一の電位であってもよく、異なる電位であってもよい。これらリフレッシュ電位の付与は図１に示した制御回路６によって行われる。制御回路６を対向電極６０と中間電極４３に対して共通に設けることもできるが、対向電極６０に接続された部分と中間電極４３に接続された部分に分けることもできる。
第１画素電極４０１を有する第１画素１０１のリフレッシュ時には、中間電極４３と第１画素電極４０１の間の電位差は、第１画素電極４０１と第２画素電極４０２の間の電位差よりも大きいことが好ましい。また、第２画素電極４０２を有する第２画素１０２のリフレッシュ時には、中間電極４３と第２画素電極４０２の間の電位差は、第１画素電極４０１と第２画素電極４０２の間の電位差よりも大きいことが好ましい。第１画素１０１のリフレッシュと第２画素１０２のリフレッシュのタイミングは同じであってもよいし、別であってもよい。なお、互いに隣り合う第１画素電極４０１と第２画素電極４０２には、光電変換期間中（１垂直走査期間および／または１水平走査期間）にほぼ同じ電位が供給されうる。そのため、第１画素電極４０１と第２画素電極４０２の電位差は、第１画素電極４０１と対向電極６０との間の電位差および／または第２画素電極４０２と対向電極６０との間の電位差よりも小さい。
第１画素電極４０１を有する第１画素１０１のリフレッシュ時には、中間電極４３と第１画素電極４０１の間の電位差は、中間電極４３と対向電極６０の間の電位差よりも大きいことが好ましい。また、第２画素電極４０２を有する第２画素１０２のリフレッシュ時には、中間電極４３と第１画素電極４０１の間の電位差および／または中間電極４３と第２画素電極４０２の間の電位差は、中間電極４３と対向電極６０の間の電位差よりも大きいことが好ましい。このようにすることで、より効率的に中間電極４３で電荷を排出し、残像を抑制できる。図３（ａ）、（ｂ）は画素内における画素電極４０と中間電極４３の平面図である。中間電極４３は格子状の形状を有する様に配することができる。格子状としては、図３（ａ）に示すようなグリッド状、または図３（ｂ）に示すようにストライプ状を有するように中間電極４３を配置することが好ましい。
図２に示した撮像装置１０００の製造方法を、図４（ａ）〜（ｅ）を用いて説明する。図２に示した、画素回路１１０の各種トランジスタや周辺回路の各種トランジスタが設けられた半導体基板１０を、適当な半導体製造プロセスを用いて作製する。半導体基板１０の上に適当な多層配線プロセスを用いて導電部材３０および絶縁部材２０を有する配線構造体１２０を形成する。
図４（ａ）に示すように絶縁部材２０および導電部材３０からなる配線構造体１２０の上に導電膜を形成して、導電膜をパターニングすることで、画素電極４０を形成する。次に図４（ｂ）に示すように、画素電極４０を覆うように形成された絶縁膜をエッチングなどによりパターニングし、各々が各画素電極４０を覆う複数の絶縁膜４４を形成する。画素電極４０は絶縁部材２０と絶縁膜４４の間に位置する。さらに、画素電極４０および絶縁膜４４を覆う様に導電膜を形成した後、この導電膜をエッチングなどによりパターニングすることで、図４（ｃ）に示すように隣接する画素電極４０の間に中間電極４３を形成する。図４（ｃ）に示すように、画素電極４０よりも厚い導電膜を形成することで中間電極４３を画素電極４０よりも厚くすることができる。また、中間電極４３を画素電極４０とは別の材料を用いて形成することで、中間電極４３が光電変換膜５０に接しても光電変換膜５０の変質や汚染が生じないようにするための材料を選択しやすくできる。例えば、中間電極４３には画素電極４０よりも光電変換膜５０へ拡散しにくい材料、つまり光電変換膜５０に対する拡散係数が小さい材料を用いることが好ましい。なお、ここでは、画素領域１内で絶縁膜４４となる絶縁膜をパターニングする例を示したが、このパターニングは行わなくてもよい。その場合は、画素境界部に延在する絶縁膜４４の上に中間電極４３を形成することができ、絶縁部材２０と中間電極４３との間に絶縁膜４４が延在する形態となる。
さらに、図４（ｄ）に示すように、光電変換膜５０を形成する。光電変換膜５０は有機あるいは無機の半導体材料を、ＣＶＤ法などの気相成膜、塗布法などの液相成膜、固相成膜の何れかの方法により形成する。
その後、光電変換膜５０の上に対向電極６０を形成する。対向電極６０はＩＴＯやＺｎＯなどの透明導電材料をスパッタ法、ＣＶＤ法、スピンコート法などによって形成される。さらに対向電極６０の上に誘電体膜７０を形成する。誘電体膜７０はパッシベーションを目的とした酸化シリコンや窒化シリコンなどの無機材料層および平坦化を目的とした有機材料層（樹脂層）の少なくとも一方を含む、単層膜もしくは多層膜でありうる。さらに誘電体膜７０の上に、カラーフィルタアレイ８０、マイクロレンズアレイ９０を形成して図２（ａ）に示した撮像装置１０００を得ることができる。
本実施例によれば、対向電極６０のみでなく光電変換膜５０の下部にも電荷を排出することができる中間電極４３が存在するため、リフレッシュ時に効率的に電荷の排出を行うことができる。このため、電荷の残存による残像の発生を抑制することができる。
＜第２実施形態＞
次に、図５（ａ）〜（ｃ）を用いて第２実施形態に係る撮像装置の製造方法を説明する。第３実施形態は、中間電極４３および絶縁膜４４の形成方法が第１実施形態と異なる。図５（ａ）に示すように配線構造体１２０の上に導電膜を形成して、導電膜をパターニングすることで、画素電極４０および中間電極４３を同時に形成する。図５（ｂ）に示すように画素電極４０および中間電極４３を覆うように絶縁膜を堆積させる。
次に、図５（ａ）〜（ｃ）を用いて第２実施形態に係る撮像装置の製造方法を説明する。第３実施形態は、中間電極４３および絶縁膜４４の形成方法が第１実施形態と異なる。図５（ａ）に示すように配線構造体１２０の上に導電膜を形成して、導電膜をパターニングすることで、画素電極４０および中間電極４３を同時に形成する。図５（ｂ）に示すように画素電極４０および中間電極４３を覆うように絶縁膜を堆積させる。
図５（ｃ）に示すように絶縁膜を、中間電極４３の少なくとも一部が露出するようパターニングし、絶縁膜４４を形成する。この工程以降は、第１実施形態と同様であるから、説明を省略する。第２実施形態においては画素電極と中間電極を同時に形成することで第１実施形態に比べ、工程を削減することができ、中間電極の画素電極に対する位置精度が向上する。
＜第３実施形態＞
次に、図６（ａ）〜（ｅ）を用いて第３実施形態に係る撮像装置の製造方法を説明する。第３実施形態は、画素電極４０の形成方法が第１実施形態と主に異なる。図６（ａ）に示すように、ダマシン法を用いて画素電極４０を絶縁部材２０に埋め込んで形成する。そのため、画素電極４０の上面と絶縁部材２０の上面とが連続した平坦面が形成される。次に、図６（ｂ）に示すように、画素電極４０および絶縁部材２０を覆う様に絶縁膜４４を形成する。ここで、絶縁膜４４を第１実施形態と同様にパターニングすることもできるが、本例では画素境界部に絶縁膜４４を残している。次に、絶縁膜４４の上に導電膜を形成し、この導電膜をパターニングすることにより、中間電極４３を形成する。画素電極４０は絶縁部材２０と絶縁膜４４との間に配されており、絶縁膜４４は、絶縁部材２０と中間電極４３との間に延在している。この中間電極４３は第１実施形態や第２実施形態とは異なり、画素電極４０間ではなく、画素電極４０間の上方に形成される。このような形態によれば、距離Ｄ１、Ｄ２を大きくしつつ、距離Ｄ０を小さくできるため、感度の向上と残像の防止を両立することができる。
次に、図６（ａ）〜（ｅ）を用いて第３実施形態に係る撮像装置の製造方法を説明する。第３実施形態は、画素電極４０の形成方法が第１実施形態と主に異なる。図６（ａ）に示すように、ダマシン法を用いて画素電極４０を絶縁部材２０に埋め込んで形成する。そのため、画素電極４０の上面と絶縁部材２０の上面とが連続した平坦面が形成される。次に、図６（ｂ）に示すように、画素電極４０および絶縁部材２０を覆う様に絶縁膜４４を形成する。ここで、絶縁膜４４を第１実施形態と同様にパターニングすることもできるが、本例では画素境界部に絶縁膜４４を残している。次に、絶縁膜４４の上に導電膜を形成し、この導電膜をパターニングすることにより、中間電極４３を形成する。画素電極４０は絶縁部材２０と絶縁膜４４との間に配されており、絶縁膜４４は、絶縁部材２０と中間電極４３との間に延在している。この中間電極４３は第１実施形態や第２実施形態とは異なり、画素電極４０間ではなく、画素電極４０間の上方に形成される。このような形態によれば、距離Ｄ１、Ｄ２を大きくしつつ、距離Ｄ０を小さくできるため、感度の向上と残像の防止を両立することができる。
第３実施形態では、画素電極４０をダマシン法で埋め込んだが、中間電極４３をダマシン法で絶縁部材２０に埋め込んだ後に、画素電極４０を絶縁部材２０の上に配置してもよい。その場合、中間電極４３は画素電極４０間の下方に位置することになる。
以上説明した実施形態は、第１画素電極４０１と、第１画素電極４０１に隣り合う第２画素電極４０２と、第１画素電極４０１および第２画素電極４０２を連続的に覆う光電変換膜５０と、を備える撮像装置１０００を説明した。撮像装置１０００では、第１画素電極４０１と光電変換膜５０との間および第２画素電極４０２と光電変換膜５０との間には絶縁膜４４が設けられている。また、第１画素電極４０１と第２画素電極４０２の間に対応する位置に、光電変換膜５０の第１画素電極４０１および第２画素電極４０２が配された側の面に接する中間電極４３が設けられている。本発明は少なくともこの形態を逸脱しない範囲において適宜変更が可能である。例えば、第２実施形態と第３実施形態を組み合わせて、画素電極４０および中間電極４３を絶縁部材２０に埋め込んだ形態にすることもできる。その場合、中間電極４３は画素電極４０間に位置することになる。また、中間電極４３をダマシン法で絶縁部材２０に埋め込んだ後に、画素電極４０を絶縁部材２０の上に配置してもよい。その場合、中間電極４３は画素電極４０間の下方に位置することになる。
４０１ 第１画素電極
４０２ 第２画素電極
５０ 光電変換膜
４３ 中間電極
４４ 絶縁膜
４０２ 第２画素電極
５０ 光電変換膜
４３ 中間電極
４４ 絶縁膜
Claims (20)
- 第１画素電極と、前記第１画素電極に隣り合う第２画素電極と、前記第１画素電極および前記第２画素電極を連続的に覆う光電変換膜と、を備える撮像装置であって、
前記第１画素電極と前記光電変換膜との間および前記第２画素電極と前記光電変換膜との間には絶縁膜が設けられており、
前記光電変換膜を介して前記第１画素電極および前記第２画素電極に対向する対向電極が設けられており、
前記第１画素電極と前記第２画素電極の間に対応する位置において、前記光電変換膜の前記第１画素電極および前記第２画素電極が配された側に中間電極が設けられており、
前記中間電極と前記第１画素電極の間の電位差を、前記中間電極と前記対向電極の間の電位差よりも大きくする制御回路を備え、
前記光電変換膜と前記中間電極との距離は、前記光電変換膜と前記第１画素電極との距離および前記光電変換膜と前記第２画素電極との距離よりも小さく、
前記光電変換膜に存在する電荷は前記中間電極を介して排出されることを特徴とする撮像装置。 - 第１画素電極と、前記第１画素電極に隣り合う第２画素電極と、前記第１画素電極および前記第２画素電極を連続的に覆う光電変換膜と、を備える撮像装置であって、
前記第１画素電極と前記光電変換膜との間および前記第２画素電極と前記光電変換膜との間には絶縁膜が設けられており、
前記第１画素電極と前記第２画素電極の間に対応する位置において、前記光電変換膜の前記第１画素電極および前記第２画素電極が配された側に中間電極が設けられており、
前記第１画素電極は絶縁部材と前記絶縁膜との間に配されており、前記絶縁膜は、前記絶縁部材と前記中間電極との間に延在しており、
前記光電変換膜と前記中間電極との距離は、前記光電変換膜と前記第１画素電極との距離および前記光電変換膜と前記第２画素電極との距離よりも小さく、
前記光電変換膜に存在する電荷は前記中間電極を介して排出されることを特徴とする撮像装置。 - 前記中間電極と前記第１画素電極の間の電位差を、前記第１画素電極と前記第２画素電極の間の電位差よりも大きくする制御回路を備える、請求項１または２に記載の撮像装置。
- 前記光電変換膜を介して前記第１画素電極および前記第２画素電極に対向する対向電極が設けられている、請求項２に記載の撮像装置。
- 前記対向電極と前記中間電極との距離が、前記対向電極と前記第１画素電極との距離および前記対向電極と前記第２画素電極との距離よりも小さい、請求項１または４に記載の撮像装置。
- 外部回路と電気的に接続するための接続電極を備え、前記中間電極は前記接続電極と同じ材料で構成されている、請求項１乃至５のいずれか１項に記載の撮像装置。
- 前記中間電極は前記第１画素電極の材料および前記第２画素電極の材料とは異なる材料で構成されている、請求項１乃至６のいずれか１項に記載の撮像装置。
- 前記中間電極が前記絶縁膜から離れて設けられている、請求項１乃至７のいずれか１項に記載の撮像装置。
- 前記第１画素電極は絶縁部材と前記絶縁膜との間に配されており、前記絶縁膜は、前記絶縁部材と前記中間電極との間に延在している、請求項１に記載の撮像装置。
- 前記中間電極は、グリッド状あるいはストライプ状の形状を有する、請求項１乃至９のいずれか１項に記載の撮像装置。
- 基板と、前記第１画素電極と前記基板との間に設けられた絶縁部材と、を備え、前記対向電極と前記第１画素電極との距離が、前記対向電極と前記絶縁部材との距離よりも小さい、請求項１、４または５に記載の撮像装置。
- 前記絶縁膜と前記対向電極との距離は、前記中間電極と前記対向電極との距離よりも小さい、請求項１、４、５、または、請求項１１に記載の撮像装置。
- 前記中間電極の幅が、前記第１画素電極の幅よりも小さい、請求項１乃至１２のいずれか１項に記載の撮像装置。
- トランジスタを有する半導体基板を備え、前記トランジスタのソースまたはドレインとなる不純物領域が前記半導体基板に設けられており、前記第１画素電極は前記不純物領域に接続されている、請求項１乃至１３のいずれか１項に記載の撮像装置。
- 第１画素回路および第２画素回路を有する半導体基板を備え、前記第１画素電極は前記第１画素回路に接続されており、前記第２画素電極は前記第２画素回路に接続されており、
前記第１画素回路および前記第２画素回路の各々は、第１トランジスタおよび第２トランジスタを含み、前記第１トランジスタのゲートは前記半導体基板に設けられた不純物領域に接続されており、前記第２トランジスタは前記不純物領域の電位をリセットする、請求項１乃至１４のいずれか１項に記載の撮像装置。 - 前記第１画素回路および前記第２画素回路の各々は第３トランジスタを含み、前記不純物領域は前記第３トランジスタのドレインであって、前記第１画素電極は前記第１画素回路に含まれる第３トランジスタのソースに接続されており、前記第２画素電極は前記第２画素回路に含まれる第３トランジスタのソースに接続されている、請求項１５に記載の撮像装置。
- 第１画素回路および第２画素回路を有する半導体基板を備え、前記第１画素電極は前記第１画素回路に接続されており、前記第２画素電極は前記第２画素回路に接続されており、
前記第１画素回路および前記第２画素回路の各々には、ソースフォロワ回路を構成する増幅トランジスタが設けられている、請求項１乃至１６のいずれか１項に記載の撮像装置。 - 前記中間電極は前記光電変換膜に接する、請求項１乃至１６のいずれか１項に記載の撮像装置。
- 前記光電変換膜の上にマイクロレンズアレイが設けられている、請求項１乃至１７のいずれか１項に記載の撮像装置。
- 請求項１乃至１９のいずれか１項に記載の撮像装置と、
前記撮像装置から得られた信号を処理する信号処理装置および／または前記撮像装置で撮影された画像を表示する表示装置と、を備えるシステム。
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