JPH09275201A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPH09275201A JPH09275201A JP8082638A JP8263896A JPH09275201A JP H09275201 A JPH09275201 A JP H09275201A JP 8082638 A JP8082638 A JP 8082638A JP 8263896 A JP8263896 A JP 8263896A JP H09275201 A JPH09275201 A JP H09275201A
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Links
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】
高感度で微細な固体撮像素子を提供する。
【解決手段】 本発明の特徴は、半導体基板１１上に配
列形成された複数個の画素を具備してなる固体撮像素子
において、ホトゲートを基板表面に絶縁膜を介して積層
形成した半導体層１に形成し、基板電位とは分離すると
ともに多層構造とすることにより、受光面積の大幅な増
大をはかるとともに、ホトゲートの電位を自由に設定で
きるようにし、これにより、従来の固体撮像素子では必
須であったバリアゲートを不要にし、これにより、素子
を１つ少なくするものである。
列形成された複数個の画素を具備してなる固体撮像素子
において、ホトゲートを基板表面に絶縁膜を介して積層
形成した半導体層１に形成し、基板電位とは分離すると
ともに多層構造とすることにより、受光面積の大幅な増
大をはかるとともに、ホトゲートの電位を自由に設定で
きるようにし、これにより、従来の固体撮像素子では必
須であったバリアゲートを不要にし、これにより、素子
を１つ少なくするものである。
Description
【０００１】
【０００２】本発明は、固体撮像素子に係り、特に高感
度の固体撮像素子の構造に関する。
度の固体撮像素子の構造に関する。
【従来の技術】従来種々の固体撮像素子が開発されてお
り、近年では高感度の固体撮像素子の検討も行われてい
る。例えば、アイ・イー・イー・トランザクションズ・
オン・エレクトロン・デバイセズ、４２巻、９号、（１
９９５年、９月）第１６９３ページから第１６９４ペー
ジ（ IEEE TRANSACTIONS ON ELECTRON DEVICES,Vol.42,
No.9 September 1995) pp.1693-1694)において論じられ
ている。
り、近年では高感度の固体撮像素子の検討も行われてい
る。例えば、アイ・イー・イー・トランザクションズ・
オン・エレクトロン・デバイセズ、４２巻、９号、（１
９９５年、９月）第１６９３ページから第１６９４ペー
ジ（ IEEE TRANSACTIONS ON ELECTRON DEVICES,Vol.42,
No.9 September 1995) pp.1693-1694)において論じられ
ている。
【０００３】図５および図６は、前記文献のFig.1を転
載したものである。 図５はイメージセルの回路構造図
である。この文献の著者により、単純フローティングゲ
ート型イメージセルと名付けられている。この図では、
イメージセルは、ｐ型の半導体基板１１に形成された、
ホトゲート（PG）１、バリアゲート（BG）４１、 MOSト
ランジスタ２と、キャパシタ３とで構成され、 MOSトラ
ンジスタ２のソース２３を介して垂直信号線に出力信号
が読み出されるようになっている。そして、このイメー
ジセルでは、 ホトゲート(PG)１とMOSトランジスタのゲ
ート２２とが接続され、端子（FG）２４を構成してい
る。そしてこの端子２４は、更にキャパシタ(CO)３を介
して行アドレス線(ΦG)６に接続されている。 また、ド
レイン２１は電源電位VDDに接続されている。 そして、
ソース２３は、垂直信号線５に接続され、ここから出力
信号を取り出す。半導体基板１１は通常接地電位を与え
る。
載したものである。 図５はイメージセルの回路構造図
である。この文献の著者により、単純フローティングゲ
ート型イメージセルと名付けられている。この図では、
イメージセルは、ｐ型の半導体基板１１に形成された、
ホトゲート（PG）１、バリアゲート（BG）４１、 MOSト
ランジスタ２と、キャパシタ３とで構成され、 MOSトラ
ンジスタ２のソース２３を介して垂直信号線に出力信号
が読み出されるようになっている。そして、このイメー
ジセルでは、 ホトゲート(PG)１とMOSトランジスタのゲ
ート２２とが接続され、端子（FG）２４を構成してい
る。そしてこの端子２４は、更にキャパシタ(CO)３を介
して行アドレス線(ΦG)６に接続されている。 また、ド
レイン２１は電源電位VDDに接続されている。 そして、
ソース２３は、垂直信号線５に接続され、ここから出力
信号を取り出す。半導体基板１１は通常接地電位を与え
る。
【０００４】このイメージセルは図６に電子のエネルギ
ーバンド図を示すように、蓄積、読みだし、リセットを
おこなう。
ーバンド図を示すように、蓄積、読みだし、リセットを
おこなう。
【０００５】各動作モードを通じてバリアゲート４１に
は、 弱い正電位VBGが常時与えられており、 またMOSト
ランジスタのドレイン(D)２１には正電位VDDが常時与え
られている。
は、 弱い正電位VBGが常時与えられており、 またMOSト
ランジスタのドレイン(D)２１には正電位VDDが常時与え
られている。
【０００６】図６(ａ）は蓄積期間を示す。 この期間は
光の照射によりホトゲート１に光生成電荷が蓄積される
時間である。 ここでは、行アドレス線(ΦG）6に大きく
ない正の電位VINTが与えられる。これはキャパシタ３を
介して端子（FG）２４に伝達される。これによりホトゲ
ートPGの電位が正になり、その下側の半導体層は空乏層
となり、電子に対するポテンシャルの井戸ができる。こ
こに光生成電荷が蓄積される。
光の照射によりホトゲート１に光生成電荷が蓄積される
時間である。 ここでは、行アドレス線(ΦG）6に大きく
ない正の電位VINTが与えられる。これはキャパシタ３を
介して端子（FG）２４に伝達される。これによりホトゲ
ートPGの電位が正になり、その下側の半導体層は空乏層
となり、電子に対するポテンシャルの井戸ができる。こ
こに光生成電荷が蓄積される。
【０００７】このとき行アドレス線(ΦG）６の正電位VI
NTは大きくないので、ポテンシャルの井戸は余り深くな
い。このため、光生成電荷が非常に多い時は、バリアゲ
ート(BG）を越えてドレイン(D)に排出される。すなわち
過剰露光時には出力される光生成電荷が一定になり、ク
ランプ特性を有する。
NTは大きくないので、ポテンシャルの井戸は余り深くな
い。このため、光生成電荷が非常に多い時は、バリアゲ
ート(BG）を越えてドレイン(D)に排出される。すなわち
過剰露光時には出力される光生成電荷が一定になり、ク
ランプ特性を有する。
【０００８】図６(ｂ)は読みだし時間を示し、ここでは
行アドレス線(ΦG）にVINTより大きい正電位VRDを与え
る。ホトゲート(PG）１の下のポテンシャル井戸の深さ
が深くなり、蓄積された光生成電荷が外部に流出しなく
なる。この時、蓄積電荷の量に応じて端子(FG)の電位が
決まる。すなわちMOSトランジスタのゲート(G)２２の電
位が決まる。その結果、ソースフォロワで引出される垂
直信号線の出力電位が決まる。これをXYマトリックスで
読み出す。
行アドレス線(ΦG）にVINTより大きい正電位VRDを与え
る。ホトゲート(PG）１の下のポテンシャル井戸の深さ
が深くなり、蓄積された光生成電荷が外部に流出しなく
なる。この時、蓄積電荷の量に応じて端子(FG)の電位が
決まる。すなわちMOSトランジスタのゲート(G)２２の電
位が決まる。その結果、ソースフォロワで引出される垂
直信号線の出力電位が決まる。これをXYマトリックスで
読み出す。
【０００９】図６(ｃ)はリセット時間である。ここで
は、行アドレス線（ΦG）６に低電位VRS（通常は接地電
位）を印加する。ホトゲート（PG）１の下のポテンシャ
ル井戸のレベルは、バリアゲート(BG）より上になり、
蓄積電荷はMOSトランジスタのドレイン(D)２１に流出す
る。
は、行アドレス線（ΦG）６に低電位VRS（通常は接地電
位）を印加する。ホトゲート（PG）１の下のポテンシャ
ル井戸のレベルは、バリアゲート(BG）より上になり、
蓄積電荷はMOSトランジスタのドレイン(D)２１に流出す
る。
【００１０】この従来のイメージセルはホトゲートの電
位変化を MOSトランジスタのゲートに加え、１段増幅を
おこなう。このため高感度であるという特徴がある。ま
た、ホトゲートの蓄積電荷をリセット時に完全に排出
し、空乏層に戻す。すなわち完全リセットが行われる。
このためイメージラグが小さいという特徴がある。更に
垂直信号線から信号を読み出しても、ホトゲートの蓄積
電荷は失われない。 このため非破壊型の読みだしをおこ
なうことができるという特徴がある。更に構造的に通常
のMOS型ICの製造プロセスで形成することができるとい
う特徴がある。
位変化を MOSトランジスタのゲートに加え、１段増幅を
おこなう。このため高感度であるという特徴がある。ま
た、ホトゲートの蓄積電荷をリセット時に完全に排出
し、空乏層に戻す。すなわち完全リセットが行われる。
このためイメージラグが小さいという特徴がある。更に
垂直信号線から信号を読み出しても、ホトゲートの蓄積
電荷は失われない。 このため非破壊型の読みだしをおこ
なうことができるという特徴がある。更に構造的に通常
のMOS型ICの製造プロセスで形成することができるとい
う特徴がある。
【００１１】
【発明が解決しようとする課題】この従来例の固体撮像
素子では、１画素当り、キャパシタと、ホトゲートと、
バリアゲートと、 MOSトランジスタとの４素子を必要と
し、さらにまた、これら４素子の間を接続する配線を、
半導体基板上に配置することも必要であった。このた
め、高集積化に従って素子の微細化は進んでも、１画素
あたりの面積については、微細化に限界があった。
素子では、１画素当り、キャパシタと、ホトゲートと、
バリアゲートと、 MOSトランジスタとの４素子を必要と
し、さらにまた、これら４素子の間を接続する配線を、
半導体基板上に配置することも必要であった。このた
め、高集積化に従って素子の微細化は進んでも、１画素
あたりの面積については、微細化に限界があった。
【００１２】また、１画素あたりの素子数が多いため、
全画素面積に占めるホトゲートの面積の割合を大きくす
ることができず、高感度化にも限界があった。
全画素面積に占めるホトゲートの面積の割合を大きくす
ることができず、高感度化にも限界があった。
【００１３】本発明は、前記実情に鑑みてなされたもの
で、高感度で１画素あたりの素子数が少なく、画素面積
縮小に適した固体撮像素子を提供することを目的とす
る。
で、高感度で１画素あたりの素子数が少なく、画素面積
縮小に適した固体撮像素子を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】そこで本発明の特徴は、
半導体基板上に配列形成された複数個の画素を具備して
なる固体撮像素子において、ホトゲートを、基板表面に
絶縁膜を介して積層形成した半導体層に形成し、基板電
位とは分離するとともに積層構造とすることにより、受
光面積の大幅な増大をはかるとともに、ホトゲートの電
位を自由に設定できるようにし、これにより、従来の固
体撮像素子では必須であったバリアゲートを不要にし、
これにより、素子を１つ少なくするものである。
半導体基板上に配列形成された複数個の画素を具備して
なる固体撮像素子において、ホトゲートを、基板表面に
絶縁膜を介して積層形成した半導体層に形成し、基板電
位とは分離するとともに積層構造とすることにより、受
光面積の大幅な増大をはかるとともに、ホトゲートの電
位を自由に設定できるようにし、これにより、従来の固
体撮像素子では必須であったバリアゲートを不要にし、
これにより、素子を１つ少なくするものである。
【００１５】すなわち、本発明の特徴は、半導体基板上
に配列形成された複数個の画素を具備してなる固体撮像
素子において、前記各画素は、前記半導体基板内に形成
された少なくとも１個の３端子増幅素子と、前記半導体
基板上にこれとは絶縁分離して積層された半導体層内に
形成された MIS型のホトゲート構造を有する少なくとも
１個の受光素子とで構成され、前記３端子増幅素子の第
１端子は、前記受光素子のホトゲート端子に接続される
とともに、前記第１端子は容量素子を介してアドレス線
に接続され、前記受光素子の他端は一定電位に接続さ
れ、前記３端子増幅素子の第２端子は前記一定電位とは
異なる一定電位に接続されるとともに、前記３端子増幅
素子の第３端子は出力信号線に接続され、前記受光素子
に蓄積された電荷に応じた出力信号が前記出力信号線か
ら取り出されるようにしたことにある。
に配列形成された複数個の画素を具備してなる固体撮像
素子において、前記各画素は、前記半導体基板内に形成
された少なくとも１個の３端子増幅素子と、前記半導体
基板上にこれとは絶縁分離して積層された半導体層内に
形成された MIS型のホトゲート構造を有する少なくとも
１個の受光素子とで構成され、前記３端子増幅素子の第
１端子は、前記受光素子のホトゲート端子に接続される
とともに、前記第１端子は容量素子を介してアドレス線
に接続され、前記受光素子の他端は一定電位に接続さ
れ、前記３端子増幅素子の第２端子は前記一定電位とは
異なる一定電位に接続されるとともに、前記３端子増幅
素子の第３端子は出力信号線に接続され、前記受光素子
に蓄積された電荷に応じた出力信号が前記出力信号線か
ら取り出されるようにしたことにある。
【００１６】望ましくは、前記受光素子は、前記３端子
増幅素子が形成された半導体基板の上に積層された、非
晶質半導体で構成された MIS型のホトゲート構造を用い
て構成される。
増幅素子が形成された半導体基板の上に積層された、非
晶質半導体で構成された MIS型のホトゲート構造を用い
て構成される。
【００１７】更に望ましくは、前記容量素子は、前記３
端子増幅素子が形成された半導体基板の上に積層形成さ
れた、誘電体薄膜を絶縁層に用いて構成される。
端子増幅素子が形成された半導体基板の上に積層形成さ
れた、誘電体薄膜を絶縁層に用いて構成される。
【００１８】
【作用】前記構成によれば、ホトゲートは半導体基板上
に形成された絶縁膜を介して積層形成された半導体層内
に形成されているため、平面パターンにおけるホトゲー
トの占有面積が低減される。またホトゲートは基板とは
絶縁分離されており、従って、基板電位に依存すること
なく、所望の電位を与えて使用することができる。この
ため、バリアゲートが不要となることにより、ホトゲー
トの占有面積分の低減に加えて、さらに１素子分の占有
面積が低減される。
に形成された絶縁膜を介して積層形成された半導体層内
に形成されているため、平面パターンにおけるホトゲー
トの占有面積が低減される。またホトゲートは基板とは
絶縁分離されており、従って、基板電位に依存すること
なく、所望の電位を与えて使用することができる。この
ため、バリアゲートが不要となることにより、ホトゲー
トの占有面積分の低減に加えて、さらに１素子分の占有
面積が低減される。
【００１９】そして更にホトゲートは基板表面全体に積
層形成することができる。このため１画素の平面パター
ンの面積に占める、受光素子面積の割合を、十分に大き
くすることができる。更に、配線接続の必要なホトゲー
トの個別電極は下層側に形成し、スルーホールを介して
接続をおこなうようにすればよい。更に受光素子である
半導体層と表面側の透明電極は、それぞれ各画素に共通
に一体的に形成することができる。このため、素子の製
造工程が簡略化される。
層形成することができる。このため１画素の平面パター
ンの面積に占める、受光素子面積の割合を、十分に大き
くすることができる。更に、配線接続の必要なホトゲー
トの個別電極は下層側に形成し、スルーホールを介して
接続をおこなうようにすればよい。更に受光素子である
半導体層と表面側の透明電極は、それぞれ各画素に共通
に一体的に形成することができる。このため、素子の製
造工程が簡略化される。
【００２０】また、望ましくは、３端子増幅素子が形成
された半導体基板表面に積層形成された非晶質半導体を
ホトゲートとして用いているため、３端子増幅素子形成
後の半導体基板表面上に積層形成することができる。こ
のため、素子の製造工程が更に簡略化される。
された半導体基板表面に積層形成された非晶質半導体を
ホトゲートとして用いているため、３端子増幅素子形成
後の半導体基板表面上に積層形成することができる。こ
のため、素子の製造工程が更に簡略化される。
【００２１】また、３端子増幅素子が形成された半導体
基板上に積層形成された誘電体薄膜を絶縁層として用い
て容量素子を形成しているため、素子占有面積を増大す
ることなく容量の大きい容量素子を形成することが可能
となる。
基板上に積層形成された誘電体薄膜を絶縁層として用い
て容量素子を形成しているため、素子占有面積を増大す
ることなく容量の大きい容量素子を形成することが可能
となる。
【００２２】
【発明の実施の形態】以下、本発明について、図面を参
照しつつ詳細に説明する。図１に本発明実施例の固体撮
像素子に用いられるイメージセルの断面構造図を示すと
ともに、図２にその回路構造図、図３にこれを用いた固
体撮像素子の回路図を示す。
照しつつ詳細に説明する。図１に本発明実施例の固体撮
像素子に用いられるイメージセルの断面構造図を示すと
ともに、図２にその回路構造図、図３にこれを用いた固
体撮像素子の回路図を示す。
【００２３】この固体撮像素子は、半導体基板上に配列
形成された複数個の画素を具備してなる固体撮像素子に
おいて、ホトゲート１をｐ型シリコン基板１１の表面に
酸化シリコン膜１４を介して積層形成された半導体層で
ある非晶質シリコン層１９に形成し、基板電位とは分離
して多層構造とする。これにより、受光面積の大幅な増
大をはかるとともに、ホトゲートの電位を自由に設定で
きるようにし、従来の固体撮像素子では必須であった、
ホトゲートの蓄積電荷を排出するためのバリアゲートを
不要にしたことを特徴とするものである。
形成された複数個の画素を具備してなる固体撮像素子に
おいて、ホトゲート１をｐ型シリコン基板１１の表面に
酸化シリコン膜１４を介して積層形成された半導体層で
ある非晶質シリコン層１９に形成し、基板電位とは分離
して多層構造とする。これにより、受光面積の大幅な増
大をはかるとともに、ホトゲートの電位を自由に設定で
きるようにし、従来の固体撮像素子では必須であった、
ホトゲートの蓄積電荷を排出するためのバリアゲートを
不要にしたことを特徴とするものである。
【００２４】すなわち、この構造では、ｐ型のシリコン
基板１１は接地電位に接続されており、この基板表面
に、積層形成された非晶質シリコン層１９を光電変換層
とするホトゲート１と、このｐ型シリコン基板１１に形
成された２つの ｎ+型拡散層１３をソース・ドレインと
する MOSトランジスタ２と、ｐ型シリコン基板１１と非
晶質シリコン層１９との間に介在せしめられたキャパシ
タ３とで構成され、ホトゲート１内で生成された光電荷
によって生成する電圧をキャパシタ３に蓄積し、これ
を、 MOSトランジスタ２を介して垂直信号線に読み出す
ように構成されている。ここで、ホトゲート１は、非晶
質シリコン層１９を基板側で１画素毎に分割形成された
モリブデン、タングステンなどの高融点金属層などから
なるピクセル電極１８と、表面側で一体的に形成された
酸化インジウム錫層などからなる透明電極２０とで構成
されている。なおここでピクセル電極１８と非晶質シリ
コン層１９との間には薄い酸化シリコン層１４が形成さ
れ障壁を形成している。ピクセル電極１８は、図２にお
けるホトゲートのゲート端子PGに対応している。また非
晶質シリコン層１９の中に、 ｎ+型のガードリング層１
９０が形成されている。これはピクセル電極を取り囲む
位置の透明電極２０に接する部分に、 ｎ+拡散層（非晶
質）を形成したものである。ガードリング層１９０は、
リセット時に小数キャリアを吸収し、リセットを高速化
するという効果がある。また隣接画素へのキャリアのオ
ーバーフローを吸収し、画像のにじみを抑制する効果が
ある。
基板１１は接地電位に接続されており、この基板表面
に、積層形成された非晶質シリコン層１９を光電変換層
とするホトゲート１と、このｐ型シリコン基板１１に形
成された２つの ｎ+型拡散層１３をソース・ドレインと
する MOSトランジスタ２と、ｐ型シリコン基板１１と非
晶質シリコン層１９との間に介在せしめられたキャパシ
タ３とで構成され、ホトゲート１内で生成された光電荷
によって生成する電圧をキャパシタ３に蓄積し、これ
を、 MOSトランジスタ２を介して垂直信号線に読み出す
ように構成されている。ここで、ホトゲート１は、非晶
質シリコン層１９を基板側で１画素毎に分割形成された
モリブデン、タングステンなどの高融点金属層などから
なるピクセル電極１８と、表面側で一体的に形成された
酸化インジウム錫層などからなる透明電極２０とで構成
されている。なおここでピクセル電極１８と非晶質シリ
コン層１９との間には薄い酸化シリコン層１４が形成さ
れ障壁を形成している。ピクセル電極１８は、図２にお
けるホトゲートのゲート端子PGに対応している。また非
晶質シリコン層１９の中に、 ｎ+型のガードリング層１
９０が形成されている。これはピクセル電極を取り囲む
位置の透明電極２０に接する部分に、 ｎ+拡散層（非晶
質）を形成したものである。ガードリング層１９０は、
リセット時に小数キャリアを吸収し、リセットを高速化
するという効果がある。また隣接画素へのキャリアのオ
ーバーフローを吸収し、画像のにじみを抑制する効果が
ある。
【００２５】なお、非晶質シリコン層１９と透明電極２
０の間の接触は 、p型領域に対してもガードリング領域
１９０に対してもともにオーム性接触である。
０の間の接触は 、p型領域に対してもガードリング領域
１９０に対してもともにオーム性接触である。
【００２６】次に MOSトランジスタ２はｐ型シリコン基
板１１表面に形成されたソース・ドレインとしての ｎ+
型拡散層１３と、ポリシリコンゲート１５とで形成され
ている。
板１１表面に形成されたソース・ドレインとしての ｎ+
型拡散層１３と、ポリシリコンゲート１５とで形成され
ている。
【００２７】また、キャパシタ（容量素子）３は、ピク
セル電極１８と、行アドレス線６を構成する金属配線層
とによって、強誘電体薄膜１７を挟んで形成したもの
で、キャパシタとホトゲートとはピクセル電極１８を共
用することにより極めて容易に接続が達成される。
セル電極１８と、行アドレス線６を構成する金属配線層
とによって、強誘電体薄膜１７を挟んで形成したもの
で、キャパシタとホトゲートとはピクセル電極１８を共
用することにより極めて容易に接続が達成される。
【００２８】一方、ホトゲート１のピクセル電極１８と
MOSトランジスタ２のゲート端子２２とを接続すること
により端子（FG）２４を形成する。この実際の接続は、
図１の断面構造図において、 MOSトランジスタのポリシ
リコンゲート１５はピクセル電極１８の真下にあるた
め、酸化シリコン膜に形成したスルーホールを介して容
易に電気的接続を達成することができる。１２はチャン
ネルストッパである。
MOSトランジスタ２のゲート端子２２とを接続すること
により端子（FG）２４を形成する。この実際の接続は、
図１の断面構造図において、 MOSトランジスタのポリシ
リコンゲート１５はピクセル電極１８の真下にあるた
め、酸化シリコン膜に形成したスルーホールを介して容
易に電気的接続を達成することができる。１２はチャン
ネルストッパである。
【００２９】そしてこの図１および図２に示したイメー
ジセルが図３に示すようにマトリックス状に配列され、
外部から読みだしをおこなうようになっている。
ジセルが図３に示すようにマトリックス状に配列され、
外部から読みだしをおこなうようになっている。
【００３０】このようにして、特別の配線を形成するこ
となく各素子間の接続が達成され、素子数の低減のみな
らず、セル内における各素子間の接続のための配線領域
がほとんど皆無であるため、セルの占有面積を更に低減
することができる。
となく各素子間の接続が達成され、素子数の低減のみな
らず、セル内における各素子間の接続のための配線領域
がほとんど皆無であるため、セルの占有面積を更に低減
することができる。
【００３１】次に、この固体撮像素子の動作について接
続する。
続する。
【００３２】このイメージセルは図４に電子のエネルギ
ーバンド図を示すように、蓄積、読みだし、リセットを
おこなう。基本的動作はリセット時を除いて、図６に示
した従来例の固体撮像素子における電子のエネルギーバ
ンド図とほぼ同様である。図４の各図において、右半分
は図６と同様に，ＭＯＳトランジスタの２のドレイン
（Ｄ）、ゲート（Ｇ）、ソース（Ｓ）方向にそって、電
子のエネルギーバンド図を示したものである。各図の左
半分は、ホトゲート１の部分のエネルギーバンド図を、
図１のホトゲート１における上下方向に沿って示したも
のである。図４左端のＩＴＯが透明電極２０、右方のＰ
Ｇがピクセル電極１８に対応する。その間にＭＯＳ型の
ホトゲートのエネルギーバンド図が示されている。ホト
ゲート１とＭＯＳトランジスタ２は絶縁分離されている
ので、エネルギーバンド図も独立に表示されている。な
お、ホトゲート１とのＰＧとＭＯＳトランジスタ２のＧ
は接続されているので、この両者のエネルギー値（図中
の高さ）が互いに等しい。
ーバンド図を示すように、蓄積、読みだし、リセットを
おこなう。基本的動作はリセット時を除いて、図６に示
した従来例の固体撮像素子における電子のエネルギーバ
ンド図とほぼ同様である。図４の各図において、右半分
は図６と同様に，ＭＯＳトランジスタの２のドレイン
（Ｄ）、ゲート（Ｇ）、ソース（Ｓ）方向にそって、電
子のエネルギーバンド図を示したものである。各図の左
半分は、ホトゲート１の部分のエネルギーバンド図を、
図１のホトゲート１における上下方向に沿って示したも
のである。図４左端のＩＴＯが透明電極２０、右方のＰ
Ｇがピクセル電極１８に対応する。その間にＭＯＳ型の
ホトゲートのエネルギーバンド図が示されている。ホト
ゲート１とＭＯＳトランジスタ２は絶縁分離されている
ので、エネルギーバンド図も独立に表示されている。な
お、ホトゲート１とのＰＧとＭＯＳトランジスタ２のＧ
は接続されているので、この両者のエネルギー値（図中
の高さ）が互いに等しい。
【００３３】各動作モードを通じてMOSトランジスタの
ドレイン(D）２１には正電位VDDが常時与えられてい
る。
ドレイン(D）２１には正電位VDDが常時与えられてい
る。
【００３４】蓄積期間には、光の照射により非晶質シリ
コンのホトゲートに光生成電荷（図中の黒点）が蓄積さ
れる（図４(a) 参照）。この期間の動作および各端子の
電位は従来例のものと基本的には同じである。ホトゲー
トの透明電極側に低電位（例えば接地電位）Vpを与え
る。そして行アドレス線（ΦG）に大きくない正の電位V
INTが与えられる。これはキャパシタ３を介して端子(F
G）２４に伝達される。これによりホトゲート（PG）の
電位が正になり、その下側すなわち図４ではＰＧの左方
の非晶質シリコン層は空乏層（図中で黒点の蓄積される
領域）となり、電子に対するポテンシャルの井戸ができ
る。ここに光生成電荷（図中の黒点）が蓄積される。
コンのホトゲートに光生成電荷（図中の黒点）が蓄積さ
れる（図４(a) 参照）。この期間の動作および各端子の
電位は従来例のものと基本的には同じである。ホトゲー
トの透明電極側に低電位（例えば接地電位）Vpを与え
る。そして行アドレス線（ΦG）に大きくない正の電位V
INTが与えられる。これはキャパシタ３を介して端子(F
G）２４に伝達される。これによりホトゲート（PG）の
電位が正になり、その下側すなわち図４ではＰＧの左方
の非晶質シリコン層は空乏層（図中で黒点の蓄積される
領域）となり、電子に対するポテンシャルの井戸ができ
る。ここに光生成電荷（図中の黒点）が蓄積される。
【００３５】このとき行アドレス線(ΦG）の正電位VINT
は大きくないので、ポテンシャルの井戸は余り深くな
い。このため、光生成電荷が非常に多い時は、光生成電
荷はポテンシャルの井戸を越えて、図４の左方のｐ型領
域にあふれ出す。これはｐ型領域にとっては不要な小数
キャリアである。しかし隣接画素との間に ｎ+型のガー
ドリング層１９０があるため、Ｐ型領域まであふれでた
光生成電荷は、これに吸収される。このためある値以上
の光生成電荷はガードリング層１９０を通じて、透明電
極２０へ排出される。すなわち過剰露光時には出力され
る光生成電荷が一定になり、クランプ特性を有する。さ
らに、ガードリング層１９０は、画素間を分離するよう
に配置されている。このため過剰の光生成電荷が隣接画
素のホトゲートまで流入するのを防止することができ
る。 従って、画素間のにじみを抑制するという効果があ
る。
は大きくないので、ポテンシャルの井戸は余り深くな
い。このため、光生成電荷が非常に多い時は、光生成電
荷はポテンシャルの井戸を越えて、図４の左方のｐ型領
域にあふれ出す。これはｐ型領域にとっては不要な小数
キャリアである。しかし隣接画素との間に ｎ+型のガー
ドリング層１９０があるため、Ｐ型領域まであふれでた
光生成電荷は、これに吸収される。このためある値以上
の光生成電荷はガードリング層１９０を通じて、透明電
極２０へ排出される。すなわち過剰露光時には出力され
る光生成電荷が一定になり、クランプ特性を有する。さ
らに、ガードリング層１９０は、画素間を分離するよう
に配置されている。このため過剰の光生成電荷が隣接画
素のホトゲートまで流入するのを防止することができ
る。 従って、画素間のにじみを抑制するという効果があ
る。
【００３６】読みだしに際しては、電位Vpに蓄積時と同
じ低電位を与える(図４(b)参照）。そして、行アドレス
線（ΦG）にVINTより大きい正電位VRDを与える。ホトゲ
ート（PG）１の下のポテンシャル井戸の深さが深くな
り、蓄積された光生成電荷が外部に流出しにくくなる。
この時、蓄積電荷の量に応じて端子（FG）の電位が決ま
る。すなわち、MOSトランジスタのゲート（G）２２の電
位が決まる。その結果、ソースフォロワで引出される垂
直信号線の出力電位が決まる。これをXYマトリックスで
読み出す。
じ低電位を与える(図４(b)参照）。そして、行アドレス
線（ΦG）にVINTより大きい正電位VRDを与える。ホトゲ
ート（PG）１の下のポテンシャル井戸の深さが深くな
り、蓄積された光生成電荷が外部に流出しにくくなる。
この時、蓄積電荷の量に応じて端子（FG）の電位が決ま
る。すなわち、MOSトランジスタのゲート（G）２２の電
位が決まる。その結果、ソースフォロワで引出される垂
直信号線の出力電位が決まる。これをXYマトリックスで
読み出す。
【００３７】リセットに際しては、電位Vpに前記Ｖｐよ
り高い正電位（例えば電源電位）を印加する（図４(c)
参照）。 行アドレス線（ΦG）に低電位VRSを印加す
る。そして非晶質シリコン中の蓄積電荷はＶｐの高電位
に引かれて、ｐ型領域へ（図中の左に向けて）流れる。
ｐ型領域に流出した光生成電荷は、周囲のガードリング
層１９０(図中のさらに左にｎ+層として示した）に吸収
される。そしてガードリング層１９０から、透明電極に
排出される。
り高い正電位（例えば電源電位）を印加する（図４(c)
参照）。 行アドレス線（ΦG）に低電位VRSを印加す
る。そして非晶質シリコン中の蓄積電荷はＶｐの高電位
に引かれて、ｐ型領域へ（図中の左に向けて）流れる。
ｐ型領域に流出した光生成電荷は、周囲のガードリング
層１９０(図中のさらに左にｎ+層として示した）に吸収
される。そしてガードリング層１９０から、透明電極に
排出される。
【００３８】この例ではリセットは透明電極に電位を与
えて、全画素いっせいにおこなう。これは図１および図
２に示すようにホトゲートの透明電極２０が MOSトラン
ジスタ２の形成されているｐ型シリコン基板１１と分離
されているため可能となるものである。従ってリセット
用のバリアゲートが不要となる。このことは前述したよ
うに素子数の低減のみならず配線の簡略化を図ることに
なる。
えて、全画素いっせいにおこなう。これは図１および図
２に示すようにホトゲートの透明電極２０が MOSトラン
ジスタ２の形成されているｐ型シリコン基板１１と分離
されているため可能となるものである。従ってリセット
用のバリアゲートが不要となる。このことは前述したよ
うに素子数の低減のみならず配線の簡略化を図ることに
なる。
【００３９】かかる構成によれば、受光面積を大幅に増
大し、高感度化を図ることができるとともにチップ面積
を大幅に縮小することが可能となる。
大し、高感度化を図ることができるとともにチップ面積
を大幅に縮小することが可能となる。
【００４０】更にまた、キャパシタを多層構造にすれば
更に容量を増大することができる。また誘電率の高い誘
電体薄膜を用いるようにしてもよい。
更に容量を増大することができる。また誘電率の高い誘
電体薄膜を用いるようにしてもよい。
【００４１】
【発明の効果】以上説明してきたように、本発明によれ
ば、高感度でかつ固定パターン雑音が小さく、信号出力
のばらつきのない高精度の固体撮像素子を提供すること
が可能となる。
ば、高感度でかつ固定パターン雑音が小さく、信号出力
のばらつきのない高精度の固体撮像素子を提供すること
が可能となる。
【図１】本発明の実施例の固体撮像素子のイメージセル
の断面構造図
の断面構造図
【図２】同固体撮像素子のイメージセルの回路構造図
【図３】同固体撮像素子の回路図
【図４】同固体撮像素子のイメージセルの動作説明図
【図５】従来例のイメージセルの回路構造図
【図６】従来例のイメージセルの動作説明図
１ ホトゲート ２ MOSトランジスタ ３ キャパシタ ４ イメージセル ５ 垂直信号線 ６ 行アドレス線 １１ ｐ型シリコン基板 １２ ｐ+型拡散層 １３ ｎ+型拡散層 １４ 酸化シリコン膜 １５ ポリシリコンゲート １７ 強誘電体膜 １８ ピクセル電極 １９ 非晶質シリコン層 ２０ 透明電極 ２１ ドレイン ２２ ゲート ２３ ソース ２４ 端子 ４１ バリアゲート １９０ ガードリング層
Claims (3)
- 【請求項１】 半導体基板上に配列形成された複数個の
画素を具備してなる固体撮像素子において、 前記各画素は、前記半導体基板内に形成された少なくと
も１個の３端子増幅素子と、前記半導体基板上にこれと
は絶縁分離して積層された半導体層内に形成されたMIS
型のホトゲート構造を有する少なくとも１個の受光素子
とで構成され、 前記３端子増幅素子の第１端子は、前記受光素子のホト
ゲート端子に接続されるとともに、前記第１端子は容量
素子を介してアドレス線に接続され、 前記受光素子の他端は一定電位に接続され、 前記３端子増幅素子の第２端子は前記一定電位とは異な
る一定電位に接続されるとともに、前記３端子増幅素子
の第３端子は出力信号線に接続され、 前記受光素子に蓄積された電荷に応じた出力信号が前記
出力信号線から取り出されるようにしたことを特徴とす
る固体撮像素子。 - 【請求項２】 前記受光素子は、非晶質半導体で構成さ
れることを特徴とする請求項１記載の固体撮像素子。 - 【請求項３】 前記容量素子は、前記３端子増幅素子が
形成された半導体基板上に積層形成された、誘電体薄膜
を絶縁層に用いて構成されることを特徴とする請求項１
記載の固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8082638A JPH09275201A (ja) | 1996-04-04 | 1996-04-04 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8082638A JPH09275201A (ja) | 1996-04-04 | 1996-04-04 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275201A true JPH09275201A (ja) | 1997-10-21 |
Family
ID=13779982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8082638A Pending JPH09275201A (ja) | 1996-04-04 | 1996-04-04 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275201A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624456B2 (en) * | 2000-02-23 | 2003-09-23 | Micron Technology, Inc. | Frame shutter pixel with an isolated storage node |
| JP2011187544A (ja) * | 2010-03-05 | 2011-09-22 | Sony Corp | 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器 |
| WO2012005014A1 (ja) * | 2010-07-09 | 2012-01-12 | パナソニック株式会社 | 固体撮像装置 |
| KR101335142B1 (ko) * | 2005-02-07 | 2013-12-03 | 하마마츠 포토닉스 가부시키가이샤 | 고체 촬상 장치 |
| JP2016033978A (ja) * | 2014-07-31 | 2016-03-10 | キヤノン株式会社 | 光電変換装置、及び撮像システム |
| JP2016033972A (ja) * | 2014-07-31 | 2016-03-10 | キヤノン株式会社 | 撮像装置及び撮像システム |
| JP2016072389A (ja) * | 2014-09-29 | 2016-05-09 | キヤノン株式会社 | 光電変換装置、及び撮像システム |
| JP2016072271A (ja) * | 2014-09-26 | 2016-05-09 | キヤノン株式会社 | 撮像装置 |
| JP2017103429A (ja) * | 2015-12-04 | 2017-06-08 | キヤノン株式会社 | 撮像装置、および、撮像システム |
| JP2017103428A (ja) * | 2015-12-04 | 2017-06-08 | キヤノン株式会社 | 撮像装置、および、撮像システム |
| US10091444B2 (en) | 2014-07-31 | 2018-10-02 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus and photoelectric conversion system |
-
1996
- 1996-04-04 JP JP8082638A patent/JPH09275201A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624456B2 (en) * | 2000-02-23 | 2003-09-23 | Micron Technology, Inc. | Frame shutter pixel with an isolated storage node |
| US7388239B2 (en) | 2000-02-23 | 2008-06-17 | Micron Technology, Inc. | Frame shutter pixel with an isolated storage node |
| US7687302B2 (en) | 2000-02-23 | 2010-03-30 | Aptina Imaging Corporation | Frame shutter pixel with an isolated storage node |
| KR101335142B1 (ko) * | 2005-02-07 | 2013-12-03 | 하마마츠 포토닉스 가부시키가이샤 | 고체 촬상 장치 |
| JP2011187544A (ja) * | 2010-03-05 | 2011-09-22 | Sony Corp | 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器 |
| US8704924B2 (en) | 2010-03-05 | 2014-04-22 | Sony Corporation | Solid-state imaging device with a photoelectric conversion element, and method thereof |
| WO2012005014A1 (ja) * | 2010-07-09 | 2012-01-12 | パナソニック株式会社 | 固体撮像装置 |
| US9105544B2 (en) | 2010-07-09 | 2015-08-11 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging device |
| JP2016033978A (ja) * | 2014-07-31 | 2016-03-10 | キヤノン株式会社 | 光電変換装置、及び撮像システム |
| JP2016033972A (ja) * | 2014-07-31 | 2016-03-10 | キヤノン株式会社 | 撮像装置及び撮像システム |
| US9991305B2 (en) | 2014-07-31 | 2018-06-05 | Canon Kabushiki Kaisha | Stacked type solid state imaging apparatus and imaging system |
| US10091444B2 (en) | 2014-07-31 | 2018-10-02 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus and photoelectric conversion system |
| US10511751B2 (en) | 2014-07-31 | 2019-12-17 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus and image pickup system |
| JP2016072271A (ja) * | 2014-09-26 | 2016-05-09 | キヤノン株式会社 | 撮像装置 |
| US10269849B2 (en) | 2014-09-26 | 2019-04-23 | Canon Kabushiki Kaisha | Imaging device including photoelectric conversion film for continuously covering electrodes having a distance between a counter electrode and a pixel electrode or an intermediate electrode is smaller than a distance between the counter electrode and an insulating member |
| JP2016072389A (ja) * | 2014-09-29 | 2016-05-09 | キヤノン株式会社 | 光電変換装置、及び撮像システム |
| JP2017103429A (ja) * | 2015-12-04 | 2017-06-08 | キヤノン株式会社 | 撮像装置、および、撮像システム |
| JP2017103428A (ja) * | 2015-12-04 | 2017-06-08 | キヤノン株式会社 | 撮像装置、および、撮像システム |
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