JP2001078098A

JP2001078098A - 固体撮像装置

Info

Publication number: JP2001078098A
Application number: JP2000158023A
Authority: JP
Inventors: Yoshihiro Miyamoto; 義博宮本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-06-28
Filing date: 2000-05-29
Publication date: 2001-03-23
Anticipated expiration: 2020-05-29
Also published as: JP4397105B2; US6975356B1

Abstract

(57)【要約】【課題】画素の構造を簡素化し、熱雑音や固定パターン
雑音の影響を低減した固体撮像装置を提供する。【解決手段】本発明の固体撮像装置の画素は、入射光を
光電変換する感光部２と、感光部に蓄積された電荷を移
送する移送ゲート１０と、移送ゲートから移送された電
荷を蓄積するリセット可能な検出容量１８と、選択信号
に基づいて検出容量の電荷を出力する選択スイッチ２６
とを有する。そして、複数の画素の前記選択スイッチを
介して前記検出容量の電荷が出力される選択線CLMと、
選択線に出力された検出容量の電荷を電圧に変換する電
荷増幅器４１とを有する。そして、電荷増幅器４１の出
力は、サンプリング回路及び相関二重サンプリング回路
に接続される。そして、検出容量１８をリセットレベル
にし、そのリセットレベルに応じた電圧を相関二重サン
プリング回路に保持し、更に、感光部が蓄積した電荷に
応じた検出レベルを相関二重サンプリング回路に保持し
て、リセットレベルと検出レベルとの差電位を検出す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子で構成
された固体撮像装置に関し、特に、ＣＭＯＳプロセスで
製造されるＸＹアドレス型固体撮像装置に関する。更
に、本発明は、固定パターン雑音と熱雑音の影響を排除
することができる固体撮像装置に関する。

【０００２】

【従来の技術】固体撮像装置には、ＣＭＯＳでイメージ
センサを構成したＸＹアドレス型固体撮像装置と、電荷
転送型イメージセンサで構成された、いわゆるＣＣＤ固
体撮像装置とがある。ＣＭＯＳイメージセンサを用いた
ＸＹアドレス型固体撮像装置は特殊な製造プロセスを必
要とせず、また単一電源で駆動して消費電力も小さく、
さらに各種信号処理回路を同一チップ上に搭載できるこ
とから、ＣＣＤ固体撮像装置に代わるものとして有望視
されている。

【０００３】このＣＭＯＳイメージセンサを用いた従来
のＸＹアドレス型固体撮像装置を図７を用いて説明す
る。図７は、従来のＸＹアドレス型イメージセンサの１
画素分の回路例を示している。図７に示す従来のＣＭＯ
Ｓイメージセンサは、各画素にソースフォロワ等のバッ
ファ４０４を搭載するＡＰＳ（ＡｃｔｉｖｅＰｉｘｅ
ｌＳｅｎｓｏｒ）と呼称される構成を有している。フ
ォトダイオード４００のカソード側は、バッファ４０４
のゲート電極とＭＯＳＦＥＴのリセットスイッチ４０２
に接続されている。また、バッファ４０４は水平選択ス
イッチ４０６を介して垂直選択線４０８と接続されてい
る。

【０００４】この従来のＸＹアドレス型固体撮像装置の
動作を簡単に説明する。まず、リセット信号ＲＳＴによ
りリセットスイッチ４０２が所定のタイミングでオンに
なると、フォトダイオード４００がリセット電位ＶＲＳ
Ｔに充電される。次いで光の入射に伴いフォトダイオー
ド４００の放電が始まり、リセット電位ＶＲＳＴから電
位が低下する。所定時間の経過後に水平選択信号ＲＷｎ
が水平選択スイッチ４０６のゲート電極に入力されて、
水平選択スイッチ４０６がオンになると、バッファ４０
４のソース電圧が信号電圧として垂直選択線４０８を介
して取り出される。

【０００５】

【発明が解決しようとする課題】ところが、電荷蓄積容
量とソースフォロワ等のアンプを搭載した上記構成の従
来のＡＰＳでは、同一信号に対してＶＴ（しきい値電
圧）のバラツキ等によりＤＣ出力レベルが変動する固定
パターン雑音（ＦｉｘｅｄＰａｔｅｒｎＮｏｉｓ
ｅ；ＦＰＮ）が発生して画質が劣化するという問題があ
る。即ち、ソースフォロワトランジスタ４０４の閾値電
圧ＶＴの製造上のバラツキにより、同じ光量に対してセ
ル間で検出電圧がばらつく。

【０００６】これを低減させるため、従来では受光量に
応じた積分レベルをバッファ４０４のソース信号電圧Ｖ
１としてサンプリングした後、フォトダイオード４００
をリセット電位ＶＲＳＴにリセットし、そのリセット電
圧をサンプリングしている。そして、上記ソース信号電
圧Ｖ１とリセット電圧VRSTに対応するソース信号電圧Ｖ
２の差電圧を、相関二重サンプリング回路（Ｃｏｒｅｌ
ａｔｅｄＤｏｕｂｌｅＳａｍｐｌｉｎｇ；ＣＤＳ）
を用いて求めることで、固定パターン雑音を低減させる
ようにしている。つまり、光量信号蓄積後のリセット電
圧をサンプリングして、光量信号蓄積時の信号電圧との
差を相関二重サンプリング回路（ＣＤＳ回路）で求める
ことにより、閾値電圧ＶＴバラツキの影響を除去して固
定パターン雑音（ＦＰＮ）を低減させるようにしてい
る。

【０００７】ところがこの方法では、光量信号蓄積前の
リセット雑音（ｋＴＣ雑音）と信号読出後のリセット雑
音とが加算され、ランダム雑音レベルが増大してＳ／Ｎ
比がＣＣＤ固体撮像装置に比べて劣化するという課題が
残っている。

【０００８】ｋＴＣ雑音（ｋはボルツマン定数、Ｔは絶
対温度、Ｃはフォトダイオード４００の容量）とは、一
種の熱雑音である。リセット信号RSTによりリセットス
イッチ４０２を導通させてフォトダイオード４００をリ
セット電圧VRSTに充電する場合、その寄生容量のカソー
ド端子の電圧がリセット電圧VRSTから熱雑音４ｋＴＲΔ
ｆ（Ｒはリセットスイッチ４０２の抵抗、Δｆは充電時
の帯域）分の揺らぎを受ける。その結果、リセット動作
によるカソード端子の電圧は、必ずしもリセット電圧VR
ST一定になるとは限らない。

【０００９】上記の従来例は、最初のリセットレベルか
ら光量に応じて電圧低下した光量信号レベルと、その直
後のリセットレベルとの差を利用している。しかし、こ
のｋＴＣ雑音は、上記の通り時間に対してランダムな揺
らぎを有するので、最初のリセットレベルに重畳される
ｋＴＣ雑音と、２番目のリセットレベルに重畳されるｋ
ＴＣ雑音とが異なり、両者のレベルの差を利用して固定
パターン雑音（閾値電圧ＶＴのバラツキ）は抑制できて
も、ｋＴＣ雑音を抑制することはできない。

【００１０】次に、特開平８−２０５０３４号公報に開
示されたＸＹアドレス型固体撮像装置を図８を用いて説
明する。図８において、フレーム転送用ゲートＦＴとＭ
ＯＳ型スイッチＳＹ１との間にソースフォロア型のバッ
ファＢ１が接続されている。また、第２の静電容量Ｃ２
には、第２の静電容量Ｃ２に蓄積された電荷を除去する
ためのＭＯＳＦＥＴで構成されたリセットスイッチＳＲ
１が接続されている。バッファＢ１のドレイン電極は電
源ＶＤＤに接続され、ソース電極は水平選択スイッチＳ
Ｙ１に接続されている。また、バッファＢ１のゲート電
極は第２の静電容量Ｃ２に接続されている。リセットス
イッチＳＲ１のドレイン電極にはリセット電位ＶＲが印
加されている。リセットスイッチＳＲ１のソース電極は
第２の静電容量Ｃ２に接続され、ゲート電極はリセット
制御信号線Ｌ２に接続されている。

【００１１】第１の静電容量Ｃ１に電荷が蓄積された後
にフレーム転送用ゲートＦＴを導通して第２の静電容量
Ｃ２に電荷を転送すると、バッファＢ１のゲートの電位
は次第に高くなる。所定時間の経過後に水平選択スイッ
チＳＹ１がオンになるとバッファＢ１のソース電圧が垂
直選択線を介して出力され、第２の静電容量Ｃ２に蓄積
された電荷量Ｑを検出できる。フレーム転送用ゲートＦ
Ｔを導通する前に一旦リセットスイッチＳＲ１を導通す
ることで、第２の静電容量Ｃ２に蓄積されている電荷を
全て除去でき、残像電荷による画質の劣化を抑制でき
る。

【００１２】しかしながら、図８の従来例は、第１にソ
ースフォロワであるバッファＢ１を有するので、トラン
ジスタＢ１の閾値電圧のバラツキ（固定パターン雑音）
の影響を除去することができず、セル間で検出レベルが
ばらつく問題を有している。更に、特開平８−２０５０
３４号公報には、この固定パターン雑音を抑制するため
の考察について示唆する記載は全くない。そして、第２
の容量Ｃ２をリセット電圧ＶＲに充電した後に、光量に
応じた電荷を第１の容量Ｃ１からゲートＦＴを介して転
送して、リセット電圧ＶＲから光量に応じた電圧を低下
させ、その電圧を電荷読み出し部に転送しているので、
リセット時に発生する熱雑音であるｋＴＣ雑音を除去す
ることもできない。

【００１３】また、図８に示した画素の素子構成は、図
７に示した画素の素子構成と比べて、トランジスタの数
が少なくとも１つ（図７に示したリセットスイッチ４０
２を付加したら２つ）増えており、画素部が複雑化して
受光部の開口率（フィルファクタ）が低下してしまうと
いう問題を有している。

【００１４】本発明の目的は、固定パターン雑音（ＦＰ
Ｎ）及び熱雑音を低減させた固体撮像装置を提供するこ
とにある。

【００１５】また、本発明の別の目的は、簡素な画素構
成で広い開口率を有し、上記雑音を低減させた固体撮像
装置を提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の側面は、入射光を光電変換する感光
部と、前記感光部に蓄積された電荷を移送する移送ゲー
トと、前記移送ゲートから移送された前記電荷を蓄積す
るリセット可能な検出容量と、選択信号に基づいて前記
検出容量の電荷を出力する選択スイッチとを備えた複数
の画素と、前記画素から出力された前記検出容量の電荷
を電圧に変換する電荷増幅器と、その電荷増幅器が変換
したリセットレベルと検出レベルの差電圧を求める相関
二重サンプリング回路とを有することを特徴とする固体
撮像装置である。

【００１７】上記本発明の固体撮像装置において、前記
電荷増幅器は、容量帰還型インピーダンス変換回路であ
ることが好ましい。また、前記電荷増幅器は、前記選択
スイッチがオンになって前記検出容量が前記選択線に接
続されることにより、前記検出容量のリセットレベルを
リセット電圧に変換し、次いで前記移送ゲートがオンに
なって前記感光部から前記検出容量に移送した前記電荷
を信号電圧に変換することを特徴する。さらに前記電荷
増幅器は、サンプルホールド回路を介して相関二重サン
プリング回路に接続されていることが好ましい。

【００１８】上記目的を達成するために、本発明の第２
の側面は、入射光を光電変換して電荷を蓄積する感光部
と、前記感光部に接続されリセット信号に応答して導通
して前記感光部を空乏化するリセットゲートと、前記感
光部に接続され選択信号に応答して導通し前記感光部が
蓄積した電荷を出力する移送ゲートとを有する複数の画
素と、前記画素に接続され、前記出力された電荷を電圧
に変換する電荷増幅器と、前記電荷増幅器の出力電圧を
サンプルホールドする相関二重サンプリング回路とを有
し、前記電荷増幅器をリセットした時の出力のリセット
レベルと、前記画素から出力された電荷に応じて前記電
荷増幅器が出力する検出レベルとの差電圧が、前記相関
二重サンプリング回路から出力されることを特徴とする
固体撮像装置である。

【００１９】上記第２の側面によれば、熱雑音が重畳さ
れるリセットレベルと、それに加算される検出レベルと
の差電圧を利用することにより、熱雑音の影響を削減す
ることができる。また、感光部は、リセットゲートの導
通により空乏化されるので、リセット時のエネルギーレ
ベルには熱雑音が重畳されない。更に、ソースフォロワ
などの回路が画素にないので、固定パターン雑音は発生
しない。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。

【００２１】［第１の実施の形態例］本発明の一実施の
形態による固体撮像装置を図１乃至図６を用いて説明す
る。まず、本実施の形態による固体撮像装置の概略の構
成を図１を用いて説明する。

【００２２】図１は、本実施の形態の固体撮像装置にお
けるＸＹアドレス型イメージセンサ１の２×２画素分の
回路例を示している。各画素の感光部のフォトダイオー
ド２、４、６、８のカソード側にＭＯＳＦＥＴの移送ゲ
ート（ＴＧ）１０、１２、１４、１６がそれぞれ接続さ
れている。なお、感光部のフォトダイオード２はフォト
ゲートで構成してもよい。移送ゲート１０、１２、１
４、１６とＭＯＳＦＥＴの水平選択スイッチ２６、２
８、３０、３２との間のフローティングディフュージョ
ン（ＦＤ）領域のソース接合容量が検出容量１８、２
０、２２、２４として用いられている。移送ゲート１
０、１２のゲート電極は移送ゲート制御線６２に接続さ
れ、移送ゲート１４、１６のゲート電極は移送ゲート制
御線７０に接続されている。水平選択スイッチ２６、２
８のゲート電極は水平選択線６４に接続され、水平選択
スイッチ３０、３２のゲート電極は水平選択線７２に接
続されている。

【００２３】また、検出容量１８、２０、２２、２４を
リセットレベルに充電するためのＭＯＳＦＥＴのリセッ
トスイッチ３４、３６、３８、４０が、それぞれ検出容
量に接続されている。リセットスイッチ３４、３６のド
レイン電極はリセット電圧ＶＲＳが供給されるリセット
電圧供給線５８に接続されている。リセットスイッチ３
４、３６のソース電極は検出容量１８、２０に接続さ
れ、ゲート電極はリセット制御信号線６０に接続されて
いる。リセットスイッチ３８、４０のドレイン電極には
リセット電圧ＶＲＳが供給されるリセット電圧供給線６
６に接続されている。リセットスイッチ３８、４０のソ
ース電極は検出容量２２、２４に接続され、ゲート電極
はリセット制御信号線６８に接続されている。

【００２４】水平選択スイッチ２６、３０は垂直選択線
５４に接続され、水平選択スイッチ２８、３２は垂直選
択線５６に接続されている。各垂直選択線５４、５６に
は、それぞれ電荷増幅器（容量帰還型インピーダンス変
換回路：ＣＴＩＡ）４１、４３が接続されている。垂直
選択線５４に接続された電荷増幅器４１は、例えば図２
に示すように、ＣＭＯＳインバータ４２と帰還容量４
６、及び帰還容量４６を短絡するＭＯＳＦＥＴのライン
リセットスイッチ５０を有している。図２において、図
中破線で示したブロックは、垂直選択線５４に接続され
た複数の画素のうち例示として図１左上の画素を示して
いる。水平選択スイッチ２６により検出容量１８が垂直
選択線５４に接続されると、垂直選択線５４に接続され
た電荷増幅器４１により検出容量１８に蓄積された電荷
量に応じた電圧が出力ＯＵＴｍとして出力されるような
っている。なお、図中の容量ＣＬＮ、ＣＬＤは垂直選択
線５４の寄生容量（CLN)及び電荷増幅器４１の出力端子
容量（CLD)を示している。また、電荷増幅器４２は、フ
ィルファクタ等を考慮しつつ、ＣＭＯＳインバータに代
えてＣＭＯＳ演算増幅器等を用いることももちろん可能
である。

【００２５】更に、出力端子OUTmは、図３に示された相
関二重サンプリング回路に接続され、リセットレベルと
光量に応じた信号レベルとの差電圧が検出される。

【００２６】図１に戻り、同様に、垂直選択線５６に接
続された電荷増幅器４３は、例えば、ＣＭＯＳインバー
タ４４と帰還容量４８、及び帰還容量４８を短絡するラ
インリセットスイッチ５２を有している。ラインリセッ
トスイッチ５０、５２のゲート電極は、垂直選択線５
４、５６をリセットするラインリセット信号線７４に接
続されている。

【００２７】以上説明したように、本実施の形態による
ＸＹアドレス型イメージセンサ１の構成では、２次元
（１次元でももちろんよい）に配列された各画素内にい
わゆる能動素子（増幅器等）が存在していない。具体的
には、移送ゲート１０、１２、１４、１６と水平選択ス
イッチ２６、２８、３０、３２との間に、図７に示した
バッファ４０４や図８に示したバッファＢ１のようなソ
ースフォロア型のアンプが接続されていない。１画素中
の主要な構成要素は、図１左上の画素を例に取ると、感
光部のフォトダイオード２と、リセット可能な検出容量
１８と、感光部からの電荷の転送を制御する移送ゲート
１０と、リセットスイッチ３４と、検出容量１８を垂直
選択線５４に接続する水平選択スイッチ２６だけであ
る。１つの垂直選択線５４に接続された複数の画素のう
ち、選択された画素の検出容量の電荷の変化が垂直選択
線５４に接続された１つの電荷増幅器４１で検出され
る。このように１画素はフォトダイオード２と３個のト
ランジスタ（１０、２６、３４）を有しており、素子数
は図７に示した従来のＡＰＳと同じで、図８に示した従
来のＡＰＳより１つ（又は２つ）少ない。また、本実施
の形態による構成では、垂直選択線５４を駆動するソー
スフォロワの駆動トランジスタが不要で、電流駆動能力
の小さな３個のトランジスタを用いた簡素な素子構成を
実現できるので、フィルファクタを改善することができ
る。

【００２８】次に、図３を用いてサンプルホールド回路
及び相関二重サンプリング（ＣＤＳ）回路の具体例につ
いて簡単に説明する。図３の回路は、図１の垂直選択線
５４，５６それぞれに設けられる。電荷増幅器４１から
の出力信号ＯＵＴｍの入力を制御するＭＯＳＦＥＴのサ
ンプルホールド用スイッチ７６に、入力された出力ＯＵ
Ｔｍをホールドするサンプルホールド用容量７８が接続
されている。また、スイッチ７６とサンプルホールド用
容量７８の接続点にはソースフォロワ型バッファ８２が
接続されている。バッファ８２の出力N1は、相関二重サ
ンプリング回路のＣＤＳ用容量８６に接続され、ＣＤＳ
用容量８６の他端N2はソースフォロワ型バッファ８８に
接続されている。なお、本サンプルホールド回路／相関
二重サンプリング回路ではソースフォロワ型バッファ８
８を用いているが、ヴォルテージフォロワで構成するよ
うにしてももちろんよい。

【００２９】ＣＤＳ用容量８６とソースフォロワ型バッ
ファ８８との接続点N2にはクランプスイッチ８４が接続
されている。バッファ８８は多重化スイッチ９０に接続
され、多重化スイッチ９０は共通バス配線９４に接続さ
れている。このように相関二重サンプリング回路の出力
は、多重化スイッチ９０を介して共通バス配線９４に接
続され、時間多重化される。また、垂直選択線５４、５
６それぞれ設けられている相関二重サンプリング回路の
ソースフォロワ型バッファ８８は、共通バス配線９４を
介して共通の負荷電流源９２に接続されている。

【００３０】次に、図４及び図５を中心に図１乃至図３
も参照しつつ、本実施の形態による固体撮像装置の動作
について説明する。図４は本実施の形態によるＸＹアド
レス型イメージセンサ１の画素の断面構造と電位の模式
図を示している。図５は、ＸＹアドレス型イメージセン
サ１の動作を示すタイミングチャートである。

【００３１】図４（ａ）は図１左上の画素の画素断面構
造を示しており、図示しないＰ型基板のＮウエル領域内
に形成されるＰウエル１００内に、ＰＮ接合のフォトダ
イオード２を構成するＮ^-領域が形成されている。Ｐウ
エル上には絶縁膜１０２（ゲート絶縁膜及びフィールド
絶縁膜を含む）が形成されている。図示の方向からは移
送ゲート１０と水平選択スイッチ２６が並んで形成さ
れ、リセットスイッチ３４は当該断面には表れていな
い。移送ゲート１０のゲート電極に関してＮ^-領域の反
対側であって、移送ゲート１０のゲート電極と水平選択
スイッチ２６のゲート電極との間の領域は、Ｎ+層のフ
ローティングディフュージョン（ＦＤ）領域である。水
平選択スイッチ２６に関してＦＤ領域の反対側に形成さ
れたＮ⁺領域（ＢＵＳ）は垂直選択線５４を介して電荷
増幅器（ＣＴＩＡ）４１に接続されている。

【００３２】なお、図４（ｅ）に示すように、感光部に
フォトダイオード２の代わりにフォトゲートＰＨＧを用
いてももちろんよく、以下の説明は図４（ｅ）に示した
フォトゲートを用いたＸＹアドレス型イメージセンサに
も同様に適用可能である。また、フォトゲート自体は公
知であるので図４（ｅ）の構成の説明は省略する。

【００３３】図５のタイミングチャートに示すように、
期間ｔ１（図４（ｂ）参照）において、ラインリセット
信号線７４にラインリセット信号ＬＲＳＴが出力され、
同時に、リセット制御信号線６０にリセット信号ＲＳＴ
ｎ（ｎは水平選択線の番号）が出力される。ラインリセ
ット信号ＬＲＳＴにより電荷増幅器４１及び垂直選択線
５４がリセットされ、リセット信号ＲＳＴｎによりＦＤ
領域（検出容量１８）がリセット電圧供給線５８からの
リセット電圧ＶＲＳにリセットされる。このとき、移送
ゲート１０及び水平選択スイッチ２６は共にオフ状態で
ある。また、電荷増幅器４１が図２に示したＣＭＯＳイ
ンバータ４２で構成される場合には、垂直選択線５４及
びＢＵＳはほぼＶＤＤ／２の電位にリセットされ、電荷
増幅器の出力ＯＵＴｍに電圧ＶＤＤ／２が出力される。

【００３４】光が照射されてフォトダイオード２でキャ
リアが発生すると、Ｎ-領域に電荷が蓄積される。フォ
トダイオード２とＦＤ領域の間には移送ゲート１０によ
るエネルギ障壁が形成されているため、光電荷蓄積中の
電荷はＮ^-領域に留まっている。

【００３５】次に、期間ｔ２（図４（ｃ）参照）におい
て、水平選択スイッチ２６のゲートに水平選択線６４か
ら水平選択信号ＲＷｎが入力して水平選択スイッチ２６
がオンになると、電荷増幅器４１からリセットレベルＶ
ＲＳに相当する出力ＯＵＴｍ＝ＶＲ（リセット電圧）が
出力される（図５参照）と共に、ＦＤ領域とＢＵＳ領域
は同電位のほぼＶＤＤ／２になる。

【００３６】次に、期間ｔ３（図４（ｄ）参照）におい
て、水平選択スイッチ２６がオン状態のままで、移送ゲ
ート制御線６２からゲート信号ＴＧｎを移送ゲート１０
のゲートに入力する。ゲート信号ＴＧｎにより移送ゲー
ト１０はオン状態になり、ゲート下の障壁がなくなって
フォトダイオード２に蓄積されていた電荷がＦＤ領域
（電荷検出容量１８）に転送される。このように、感光
部は低濃度の逆導電層と移送ゲートで構成され、電荷転
送時には低濃度の逆導電層が完全に空乏化するように制
御されている。なお、図４（ｅ）に示す感光部がフォト
ゲートと移送ゲートで構成されている場合は、電荷転送
時にはフォトゲート下が完全に空乏化するように制御さ
れている。

【００３７】この電荷量に応じた電圧変動が電荷増幅器
４１から出力ＯＵＴｍ＝ＶＳ（信号電圧）として出力さ
れる。以上の動作は、水平ブランキング期間に行われ、
リセット電圧ＶＲ、信号電圧ＶＳの順で電荷増幅器４１
から出力される。

【００３８】このように本実施の形態では、期間ｔ１に
て電荷増幅器４１と垂直選択線５４をリセットし、同時
に検出容量１８もリセットした後、電荷増幅器４１を検
出モードにし、期間ｔ２にて水平選択スイッチ２６をオ
ンにして検出容量１８を垂直選択線５４に接続すること
により、検出容量１８のリセットレベルをリセット電圧
ＶＲに変換し、次いで期間ｔ３にて感光部から電荷を注
入または転送して信号電圧ＶＳに変換している。

【００３９】電荷増幅器４１からの出力ＯＵＴｍの変化
を簡易回路でシミュレーションした結果を図６に示す。
図６の横軸は時間（２μｓｅｃ／ｄｉｖ）を表し、縦軸
は出力ＯＵＴｍの出力電圧を示している。図６は、ライ
ンリセット信号ＬＲＳＴとリセット信号ＲＳＴが２μｓ
ｅｃ毎に出力され、光量が増加して蓄積される電荷が徐
々に増大する場合を例にとって示している。ＶＤＤ＝３
Ｖとして、ラインリセット時でＯＵＴｍ＝ＶＤＤ／２＝
１．５Ｖ（図中”α”で示す）となり、ラインリセット
直後に入力される水平選択信号ＲＷｎの入力によりＯＵ
Ｔｍ＝ＶＲ（図中”β”で示す）が出力され、ラインリ
セットから約１μｓｅｃ後に移送ゲート１０がオン状態
となりＯＵＴｍ＝ＶＳ（図中”γ”で示す）が出力され
ている。このように本実施の形態では、電荷増幅器４１
から信号蓄積直前のリセット電圧ＶＲが出力され、次い
で信号電圧ＶＳが出力される。なお、図５のタイミング
チャートからも明らかに本実施の形態による電荷増幅器
４１は、リセット電圧ＶＲ及び信号電圧ＶＳを検出して
出力する検出モードの所定の期間だけ電源に接続されて
活性化されるようになっているので、省電力化を図るこ
とが可能である。

【００４０】電荷増幅器４１からの出力ＯＵＴｍは、図
３に示したサンプルホールド回路及び相関二重サンプリ
ング回路に入力する。図５に示すように期間ｔ２におい
て、リセット電圧ＲＳＴｎの立ち下がりエッジに同期し
てサンプルホールド信号ＳＨがサンプルホールド回路の
サンプルホールド用スイッチ７６のゲートに入力してス
イッチ７６をオン状態にする。また同時に、リセット電
圧ＲＳＴｎの立ち下がりエッジに同期してクランプ信号
ＣＬＰが相関二重サンプリング回路のクランプスイッチ
８４のゲートに入力してスイッチ８４をオン状態にす
る。

【００４１】この期間ｔ２状態で、サンプルホールド回
路の入力端子（ＩＮ）に電荷増幅器４１からＯＵＴｍ＝
ＶＲが印加される。リセット電圧ＶＲはサンプルホール
ド回路のサンプルホールド用容量７８を充電すると共
に、ソースフォロワ８２を介して相関二重サンプリング
用容量８６も充電する。オン状態のクランプスイッチ８
４により相関二重サンプリング用容量８６の他端が接地
電圧に固定されているので、ノードＮ１は、サンプリン
グホールド用容量７８の充電電圧（ノードＮ３の電圧）
からソースフォロワトランジスタ８２の閾値電圧だけ低
い電圧に充電される。

【００４２】次いで、期間ｔ３にて、クランプスイッチ
８４のオフにより相関二重サンプリング用容量８６の他
端（ノードＮ２）がフローティングになった時点で、信
号電圧ＶＳがサンプルホールド回路の入力端子に入力さ
れてサンプルホールド用容量７８に保持される。この結
果、相関二重サンプリング用容量８６の出力側（ノード
Ｎ２）にはリセット電圧ＶＲと信号電圧ＶＳの差に相当
する差信号（ＶＳ−ＶＲ）が生じる。この信号は相関二
重サンプリング用容量８６に保持され、出力のソースフ
ォロワ型バッファ８８を駆動する。出力のソースフォロ
ワ型バッファ８８は、多重化スイッチ９２を介して水平
方向出力線９４に接続されておりリセット雑音を相殺し
た差信号（ＶＳ−ＶＲ）のみが出力される。

【００４３】以上の動作をまとめると以下の通りであ
る。図２，３，４，５を参照して説明する。受光量に応
じた電荷の読み出しの前提として、各セルのフォトダイ
オードに蓄積された電荷は、期間ｔ３（図４（ｄ））の
段階で全て読み出された状態になる。

【００４４】そこで、セルの水平ブランキング期間中
に、リセット期間ｔ１にてリセット信号ＲＳＴｎが印加
されリセットスイッチ３４が導通し、検出容量１８がリ
セット電圧VRSに充電される。具体的には、従来例で説
明した通り、検出容量１８のリセットレベルは、リセッ
ト電圧VRSにｋＴＣ雑音（熱雑音）が重畳したレベルに
なる。また、リセット期間ｔ１において、電荷増幅器４
１の帰還スイッチ５０がオンになるので、CMOSインバー
タ４２の入力と出力は共に電源電圧の中間VDD／２にリ
セットされる。その結果、読み出し線５４（ＢＵＳ領
域）のレベルは、図４（ｂ）に示される通りVDD／２に
なる。

【００４５】上記のリセット期間ｔ１に続いて、リセッ
トレベル読み出し期間ｔ２にて、検出容量１８のリセッ
トレベルが、サンプルホールド用容量７８及び相関二重
サンプリング用容量８６に保持される。即ち、水平選択
信号RWnにより水平選択スイッチ２６がオンになると、C
MOSインバータ４２とその帰還容量４６のイメージチャ
ージ動作により、CMOSインバータ４２の入力に接続され
る垂直選択線５４の容量ＣＬＮの電位はVDD／２に維持
されると共に、出力OUTmにはリセットレベルVRSに応じ
た電位VRが生成される。即ち、電荷増幅器４１のイメー
ジチャージ動作により、図５に示される通り出力OUTmが
リセットレベルVRに低下する。そして、この出力OUTmの
リセットレベルが、サンプリングホールド用容量７８に
ホールドされ、同時に相関二重サンプリング用容量８６
にもそれに応じた電荷がホールドされる。即ち、リセッ
トレベルが相関二重サンプリング用容量８６にホールド
され、ノードＮ１には、リセットレベルに熱雑音（ｋＴ
Ｃ雑音）が重畳したレベルがホールドされる。

【００４６】そこで、フォトダイオード２の容量に蓄積
された電荷量が、光量積分値の読み出し期間ｔ３におい
て、読み出される。水平選択スイッチ２６をオン状態に
したまま、ゲート信号ＴＧｎにより位相ゲート１０がオ
ンにされる。その結果、図４（ｄ）に示される通り、フ
ォトダイオード２に蓄積された電荷が、検出容量１８と
垂直選択線５４に流入する。この時、CMOSインバータ４
２とその帰還容量４６のイメージチャージ動作により、
CMOSインバータ４２の入力に接続される垂直選択線５４
の容量ＣＬＮの電位はVDD／２に維持されると共に、図
５に示される通り出力OUTmにはフォトダイオード２に蓄
積された電荷量に対応する検出レベルVSが生成される。
この読み出しで、フォトダイオード２の電荷は空にな
り、完全空乏化（デプリート）状態になる。

【００４７】この出力OUTmに読み出された検出レベルVS
が、サンプルホールドされることで、相関二重サンプリ
ング用容量８６のノードＮ１は、検出レベルVSに対応す
るレベルになる。その結果、容量８６の対抗電極である
ノードＮ２は、リセットレベルVRと検出レベルVSの差電
位（VS-VR)になる。但し、この検出レベルVSは、最初の
リセットレベルVRに重畳されている熱雑音が加算された
レベルである。従って、その差電位を求めることによ
り、熱雑音が除去されることになる。

【００４８】しかも、セル内には従来例のようなソース
フォロワ回路のようなトランジスタの閾値電圧VTの影響
を受ける構成になっていない。従って、差電位（VS-VR)
は、固定パターン雑音を含まない信号になる。

【００４９】上記の動作例では、フォトダイオード２へ
の受光量に対応する電荷の蓄積期間は、読み出し後から
次の読み出しまでの期間になる。そこで、この電荷蓄積
期間を任意の期間に調整する必要がある場合は、適切な
時間にゲート信号ＴＧｎを印加して移送ゲート１０をオ
ンにし、フォトダイオード２に蓄積されている電荷を、
検出容量１８に移転させれば良い。それにより検出容量
１８には、図４（ｂ）に破線で示される通り、検出容量
１８は何らかのレベルに充電される。しかし、検出容量
１８は、リセット期間ｔ１においてリセットレベルVRS
にリセットされるので、その後の読み出しレベルへの影
響はない。

【００５０】このように本実施の形態によれば、ライン
リセット及び検出容量のリセット後に電荷を転送して信
号を検出するため、その後の相関二重サンプリングによ
って、リセット雑音（kTC雑音）は相殺され、原理的に
は固定パターン雑音もｋＴＣ雑音も発生せず、ＣＭＯＳ
を基本とする回路構成で、ＣＣＤ型固体撮像装置と同等
の画質を実現できる。

【００５１】本発明は、上記実施の形態に限らず種々の
変形が可能である。

【００５２】例えば、上記実施の形態では、電荷増幅器
としてＣＭＯＳインバータを用いた例で説明したが、本
発明はこれに限られず、演算増幅器を用いた差動増幅
器、ヴォルテージフォロワ等を用いれば、より高性能な
固体撮像装置を実現できるようになる。

【００５３】上記実施の形態では主として図１左上の画
素を例にとって説明したが、他の画素ももちろん同様に
動作する。また、移送ゲート１０〜１６、水平選択スイ
ッチ２６〜３２、その他種々のスイッチ類は、固体撮像
装置のチップ上に設けられたＣＭＯＳシフトレジスタ、
ＣＭＯＳデコーダなどの周辺制御回路により制御され
る。

【００５４】また、上記実施の形態では、感光部に入射
する光の波長帯域を明示していないが、本発明は、所定
の使用波長帯域を有する感光部を用いることにより、可
視光領域でも赤外光領域でも適用可能である。

【００５５】［第２の実施の形態例］第２の実施の形態
例の固体撮像素子は、固定パターン雑音とｋＴＣ雑音
（熱雑音）を除去することができると共に、更に画素で
あるセルの素子数を少なくすることができる。図９は、
第２の実施の形態例における固体撮像素子の２×２画素
分の回路を示す図である。この例のセルCELLは、受光量
に応じて電荷を蓄積するフォトダイオード２と、リセッ
ト電圧VRSとフォトダイオード２との間に設けられたリ
セットゲート１１と、フォトダイオード２と垂直選択線
CLMとの間に設けられた移送ゲート１０とを有する。従
って、２トランジスタと１フォトダイオードの簡単な構
成である。

【００５６】そして、水平方向にリセット信号Ｒｎが供
給されるリセット制御信号線６０と、ゲート信号ＴＧｎ
が供給される移送ゲート制御信号線６２とが設けられ、
垂直方向にそれぞれのセルの移送ゲート１０に接続され
る垂直選択線CLMm、CLMm+1が設けられる。第１の実施の
形態例と同様に、垂直選択線は、電荷増幅器４１，４３
に接続される。電荷増幅器４１，４３は、第１の実施の
形態例と同じ構成であり、セルCELLから出力される電荷
を電圧に変換する。また、電荷増幅器４１，４３は、そ
れぞれ図３に示したサンプリング及び二重相関サンプリ
ング回路CDSに接続され、リセットレベルと検出レベル
との差電圧が、検出信号として生成される。

【００５７】図１０は、セルの断面構造とエネルギーレ
ベルの変化を示す図である。図１０（ａ）は、セルCELL
の断面構造を示す。グランドにバイアスされたＰ型基板
２００内に、電源ＶddにバイアスされたＮ型ウエル領域
１００が形成され、そのＮ型ウエル領域１００内にグラ
ンドＶssにバイアスされたＰ型ウエル領域１１１が形成
される。従って、Ｎ型ウエル領域１００は、基板２００
に対して逆バイアスされ電気的に分離されている。

【００５８】更に、Ｐ型ウエル領域１１１は、両側が高
濃度で深く、中央が低濃度で浅く形成されていて、左側
の深い領域にリセット電圧VRSに接続されたｎ＋領域１
１２とリセットゲート電極Ｒｎが形成され、右側の深い
領域に垂直選択線CLMmに接続されたｎ＋領域１１４と移
送ゲート電極TGnが形成される。そして、中央の浅いＰ
型ウエル領域１１１Ａに、低濃度ｎ領域１１３が形成さ
れる。この低濃度ｎ領域１１３と浅いＰ型ウエル領域１
１１Ａとで、フォトダイオードのＰＮ接合が形成され
る。

【００５９】図１０（ａ）の断面図の右側に、中央の浅
いＰ型ウエル領域１１１Ａ直下の深さ方向のエネルギー
レベルを示す通り、低濃度ｎ領域１１３とＮ型ウエル領
域１００との間は、浅いＰ型領域１１１Ａによる低障壁
が介在するのみである。フォトダイオードのカソード領
域１１３の直下のＰ型ウエル領域１１１Ａは、低濃度で
薄いので、Ｎ型ウエル領域１００が電源Vddでバイアス
され、Ｐ型ウエル領域１１１がグランドVssでバイアス
されているので、直下のＰ型ウエル領域１１１Ａは空乏
化され、カソード領域１１３の水平方向に隣接するＰ型
ウエル領域１１１に比較すると低いエネルギーレベルに
なっている。

【００６０】図１０（ｂ）、（ｃ）、（ｄ）は、それぞ
れリセット期間ｔ１０，ｔ１１、光電変換された電荷の
積分期間ｔ１２、及び蓄積された電荷の読み出し期間ｔ
１３におけるエネルギーレベルを示す。また、図１１
は、セルの駆動を示すタイミングチャート図である。こ
れらの図を参照して、セルの読み出し動作を説明する。

【００６１】リセット時ｔ１０において、リセットパル
スＲｎが供給されリセットゲート１１がオンし、フォト
ダイオードを構成するカソード領域である低濃度ｎ領域
１１３がリセット電圧VRSに接続される。これにより、
フォトダイオード２の低濃度ｎ領域１１３は、完全に空
乏化される。この完全に空乏化された状態では、低濃度
ｎ領域１１３のエネルギーレベルは、不純物ドープ量と
深さから決まる一定のレベルになり、そのエネルギーレ
ベルに熱雑音は含まれない。リセットパルスＲｎがなく
なると図１０（ｃ）の様にリセットゲート１１の障壁が
高くなり、空乏化された低濃度ｎ領域１１３に光電変換
された電荷の蓄積が開始される。

【００６２】一方、リセットパルスＲｎとは別に、読み
出し期間ｔ１３の直前の期間ｔ１１において、ラインリ
セットパルスLRSTが電荷増幅回路４１，４３のラインリ
セットスイッチ５０，５２に印加され、インバータ４
２，４４の入出力端子が短絡され、垂直選択線CLMがVDD
／２にリセットされる。即ち、移送ゲート１０のドレイ
ン領域であるｎ領域１１４は、リセットレベルVRとして
電源の中間レベルVDD／２にリセットされる。このリセ
ットレベルVR（VDD／２）には、熱雑音が含まれる。

【００６３】ラインリセット信号LRSTの印加により、電
荷増幅回路４１の出力OUTmは、リセットレベルVRにな
る。そのとき、サンプリングホールドパルスSHが印加さ
れ、リセットレベルVRがサンプルホールドされると共
に、相関二重サンプル用容量８６がリセットレベルVRに
応じたレベルに充電される。

【００６４】リセット期間ｔ１０のリセットパルスＲｎ
から、光電変換された電荷（ｎ型であるので電子）がフ
ォトダイオードの低濃度ｎ領域１１３に蓄積される。そ
のとき、画素に過剰な光が入射された場合は、基板の深
さ方向の低い障壁111Aを越えて電荷がＮ型ウエル領域１
００に流れ込み、隣接する画素に電荷があふれるブルー
ミング現象が抑制される。上記の積分期間ｔ１２が終了
すると、ゲート制御パルスTGnが印加され、移送ゲート
１０の障壁が下げられる。それにより、低濃度ｎ領域１
１３に蓄積されていた電荷が、ｎ領域１１４に流れ込
む。これに伴い、垂直選択線CLMmのレベルは上がる方向
（電位が下がる方向）に変化するが、電荷増幅回路４１
のイメージチャージ動作により、垂直選択線CLMmのレベ
ルはリセットレベルVDD／２一定に保たれ、出力OUTmの
電位が検出レベルVSに上昇する。この検出レベルはサン
プルホールドされ、相関二重サンプル用容量８６のノー
ドＮ２には、差電圧VS−VRが生成される。

【００６５】この場合、検出レベルVSには最初の熱雑音
が重畳されているので、差電圧VS−VRにからは熱雑音が
除去されることになる。もちろん、差電圧VS−VRには固
定パターン雑音は含まれていない。

【００６６】第２の実施の形態例の特徴として、フォト
ダイオード２の井戸に蓄積される電荷を除去するリセッ
トゲート１１が設けられている。しかも、このリセット
ゲート１１がオンした時に、フォトダイオード２の電子
井戸は完全に空乏化されて、低濃度ｎ領域１１３のドー
プ濃度と深さから決まる絶対レベルにリセットされる。
従って、ここには熱雑音は含まれない。そして、リセッ
トパルスＲｎを印加するタイミングを制御することによ
り、電子シャッタ機能または露出制御機能を実現するこ
とができる。

【００６７】図１２は、第２の実施の形態例の変形例を
示す図である。図１２（ａ）の断面図に示される通り、
Ｐ型ウエル領域１１１の中央部は深く形成され、そこに
フォトダイオード２を形成する低濃度ｎ領域１１３が形
成される。従って、図１０（ａ）に示したように、浅い
Ｐ型ウエル領域113Aを利用したブルーミング抑制機能が
ない。それに代わって、図１２の例では、光電変換され
た電子を蓄積する積分期間ｔ１２において、リセットゲ
ート１１を完全にオフにせず、低い電位のリセットパル
スＲｎをゲートに印加して準導通状態を続けることによ
り、積分期間ｔ１２において過剰な光が入射した時に電
子をリセット電圧VRSが印加されたｎ領域１１２側にリ
ークさせるようにする。これにより、過剰光により電荷
が隣接する画素にあふれ出てブルーミング現象を起こす
ことが防止される。

【００６８】図１３は、第２の実施の形態例のセル回路
を利用した場合のシュミレーション結果を示す図であ
る。図１１にも示される通り、リセット動作により出力
VOUTはほぼVDD／２（＝VR）にリセットされ、その後、
移送ゲートをオンすることにより検出レベルVSになる。
従って、第２の実施の形態例では、電荷増幅回路の出力
VOUTが、リセットレベルVRから検出レベルVSに上昇する
のみであるので、CMOSインバータ４２，４４の電源VDD
（＝３Ｖ）レンジの上半分が主に利用されている。それ
に対して、第１の実施の形態例では、図６に示される通
り、出力VOUTがVDD／２から一旦リセットレベルVRに下
がり、検出レベルVSに上昇する。つまり、第１の実施の
形態例のほうが差電圧（VS−VR）に対するダイナミック
レンジが広い。

【００６９】従って、第２の実施の形態例においては、
CMOSインバータのＰチャネルトランジスタとＮチャネル
トランジスタのディメンジョン比を変更して、動作点を
VDD／２より低く設定する。それにより、リセットレベ
ルVRを低くすることができ、第１の実施の形態例のよう
な広いダイナミックレンジを実現することが可能にな
る。

【００７０】上記の第２の実施の形態例においても、セ
ルのフォトダイオードは図４（ｅ）に示されるようなフ
ォトゲートに代えることが可能である。その場合も、フ
ォトゲートのゲート酸化膜直下の電子井戸は、リセット
ゲートを導通することにより空乏化され、濃度条件など
により決まる絶対レベルにリセットされる。

【００７１】以上の実施の形態例を以下の付記にまとめ
る。

【００７２】付記１．入射光を光電変換する感光部と、
前記感光部に蓄積された電荷を移送する移送ゲートと、
前記移送ゲートから移送された前記電荷を蓄積するリセ
ット可能な検出容量と、選択信号に基づいて前記検出容
量の電荷を出力する選択スイッチとを有する複数の画素
と、前記画素に接続され、前記検出容量の電荷を電圧に
変換する電荷増幅器と、前記電荷増幅器の出力電圧をサ
ンプルホールドする相関二重サンプリング回路とを有
し、前記検出容量がリセットされた時の電荷に応じて前
記電荷増幅器が出力するリセットレベルと、前記移送ゲ
ートから移送された電荷に応じて前記電荷増幅器が出力
する検出レベルとの差電圧が、前記相関二重サンプリン
グ回路から出力されることを特徴とする固体撮像装置。

【００７３】付記２．上記付記１記載の固体撮像装置に
おいて、前記電荷増幅器は、容量帰還型インピーダンス
変換回路であることを特徴とする固体撮像装置。

【００７４】付記３．上記付記１又は２に記載の固体撮
像装置において、前記電荷増幅器は、前記選択スイッチ
がオンになって前記検出容量が前記選択線に接続される
ことにより、前記検出容量のリセットレベルをリセット
電圧に変換し、次いで前記移送ゲートがオンになって前
記感光部から前記検出容量に移送した前記電荷を検出信
号電圧に変換することを特徴する固体撮像装置。

【００７５】付記４．入射光を光電変換して電荷を蓄積
する感光部と、前記感光部に接続されリセット信号に応
答して導通して前記感光部を空乏化するリセットゲート
と、前記感光部に接続され選択信号に応答して導通し前
記感光部が蓄積した電荷を出力する移送ゲートとを有す
る複数の画素と、前記画素に接続され、前記出力された
電荷を電圧に変換する電荷増幅器と、前記電荷増幅器の
出力電圧をサンプルホールドする相関二重サンプリング
回路とを有し、前記電荷増幅器をリセットした時の出力
のリセットレベルと、前記画素から出力された電荷に応
じて前記電荷増幅器が出力する検出レベルとの差電圧
が、前記相関二重サンプリング回路から出力されること
を特徴とする固体撮像装置。

【００７６】付記５．上記付記４において、前記感光部
は、第１の導電型半導体領域内に所定の深さに形成され
た第２の導電型のカソード領域により形成され、前記リ
セットゲートは、前記カソード領域と、前記第１の導電
型半導体領域上に形成されたリセットゲート電極と、前
記第１の導電型半導体領域内に形成され前記カソード領
域より濃度の高い第２導電型のドレイン領域とにより形
成されるMOS型トランジスタであることを特徴とする固
体撮像装置。

【００７７】付記６．上記付記５において、前記移送ゲ
ートは、前記カソード領域と、前記第１の導電型半導体
領域上に形成された移送ゲート電極と、前記第１の導電
型半導体領域内に形成され前記電荷増幅器の入力に接続
される第２の導電型の出力領域とにより形成されるMOS
型トランジスタであることを特徴とする固体撮像装置。

【００７８】付記７．上記付記４または５において、前
記第１の導電型半導体領域は、第２の導電型のウエル領
域内に形成され、前記ウエル領域の前記カソード領域直
下の領域が空乏化されるように制御されていることを特
徴とする固体撮像装置。

【００７９】付記８．上記付記４または５において、前
記リセットゲートは、前記感光部が光電変換された電荷
を蓄積する間、準導通状態に維持されることを特徴とす
る固体撮像装置。

【００８０】

【発明の効果】以上の通り、本発明によれば、簡素な画
素構成で広い開口率を有し、固定パターン雑音（ＦＰ
Ｎ）及び熱雑音（ｋＴＣ雑音）を低減させた固体撮像装
置を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による固体撮像装置
におけるＸＹアドレス型イメージセンサ１の２×２画素
分の回路例を示す図である。

【図２】第１の実施の形態による固体撮像装置における
電荷増幅器の回路例を示す図である。

【図３】第１の実施の形態による固体撮像装置における
サンプルホールド回路及び相関二重サンプリング回路の
回路例を示す図である。

【図４】第１の一実施の形態によるＸＹアドレス型イメ
ージセンサの画素の断面構造と電位の模式図を示す図で
ある。

【図５】第１の実施の形態によるＸＹアドレス型イメー
ジセンサの動作を示すタイミングチャートである。

【図６】第１の実施の形態によるＸＹアドレス型イメー
ジセンサの電荷増幅器から出力される出力ＯＵＴｍの変
化を簡易回路でシミュレーションした結果を示す図であ
る。

【図７】ＣＭＯＳイメージセンサを用いた従来のＸＹア
ドレス型固体撮像装置を示す図である。

【図８】ＣＭＯＳイメージセンサを用いた従来のＸＹア
ドレス型固体撮像装置の他の例を示す図である。

【図９】第２の実施の形態による固体撮像装置における
ＸＹアドレス型イメージセンサの２×２画素分の回路例
を示す図である。

【図１０】第２の実施の形態例における固体撮像装置の
断面構造とエネルギーレベルの模式図である。

【図１１】セルの駆動を示すタイミングチャート図であ
る。

【図１２】第２の実施の形態例の変形例を示す図であ
る。

【図１３】第２の実施の形態例のシュミレーション結果
を示す図である。

【符号の説明】

１ＸＹアドレス型イメージセンサ２、４、６、８フォトダイオード１０、１２、１４、１６移送ゲート１８、２０、２２、２４検出容量２６、２８、３０、３２水平選択スイッチ３４、３６、３８、４０リセットスイッチ４１、４３電荷増幅器４２、４４ＣＭＯＳインバータ４６、４８帰還容量５０、５２ラインリセットスイッチ５４、５６垂直選択線５８、６６リセット電圧供給線６０、６８リセット制御信号線６２、７０移送ゲート制御線６４、７２水平選択線７４ラインリセット信号線７６サンプルホールド用スイッチ７８サンプルホールド用容量８２ソースフォロワ型バッファ８４クランプスイッチ８６ＣＤＳ用容量８８ソースフォロワ型バッファ９０多重化スイッチ９２負荷電流源９４共通バス配線１００Ｐウエル１０２絶縁膜

Claims

【特許請求の範囲】

【請求項１】入射光を光電変換する感光部と、前記感光
部に蓄積された電荷を移送する移送ゲートと、前記移送
ゲートから移送された前記電荷を蓄積するリセット可能
な検出容量と、選択信号に基づいて前記検出容量の電荷
を出力する選択スイッチとを有する複数の画素と、前記画素に接続され、前記検出容量の電荷を電圧に変換
する電荷増幅器と、前記電荷増幅器の出力電圧をサンプルホールドする相関
二重サンプリング回路とを有し、前記検出容量がリセットされた時の電荷に応じて前記電
荷増幅器が出力するリセットレベルと、前記移送ゲート
から移送された電荷に応じて前記電荷増幅器が出力する
検出レベルとの差電圧が、前記相関二重サンプリング回
路から出力されることを特徴とする固体撮像装置。
【請求項２】請求項１記載の固体撮像装置において、前記電荷増幅器は、容量帰還型インピーダンス変換回路
であることを特徴とする固体撮像装置。
【請求項３】入射光を光電変換して電荷を蓄積する感光
部と、前記感光部に接続されリセット信号に応答して導
通して前記感光部を空乏化するリセットゲートと、前記
感光部に接続され選択信号に応答して導通し前記感光部
が蓄積した電荷を出力する移送ゲートとを有する複数の
画素と、前記画素に接続され、前記出力された電荷を電圧に変換
する電荷増幅器と、前記電荷増幅器の出力電圧をサンプルホールドする相関
二重サンプリング回路とを有し、前記電荷増幅器をリセットした時の出力のリセットレベ
ルと、前記画素から出力された電荷に応じて前記電荷増
幅器が出力する検出レベルとの差電圧が、前記相関二重
サンプリング回路から出力されることを特徴とする固体
撮像装置。
【請求項４】請求項３において、前記感光部は、第１の導電型半導体領域内に所定の深さ
に形成された第２の導電型のカソード領域により形成さ
れ、前記リセットゲートは、前記カソード領域と、前記第１
の導電型半導体領域上に形成されたリセットゲート電極
と、前記第１の導電型半導体領域内に形成され前記カソ
ード領域より濃度の高い第２導電型のドレイン領域とに
より形成されるMOS型トランジスタであることを特徴と
する固体撮像装置。
【請求項５】請求項４において、前記移送ゲートは、前記カソード領域と、前記第１の導
電型半導体領域上に形成された移送ゲート電極と、前記
第１の導電型半導体領域内に形成され前記電荷増幅器の
入力に接続される第２の導電型の出力領域とにより形成
されるMOS型トランジスタであることを特徴とする固体
撮像装置。