JP5016941B2

JP5016941B2 - 固体撮像装置

Info

Publication number: JP5016941B2
Application number: JP2007029397A
Authority: JP
Inventors: 浩史山下
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-02-08
Filing date: 2007-02-08
Publication date: 2012-09-05
Anticipated expiration: 2027-02-08
Also published as: US8031250B2; CN101272448A; US20080192135A1; JP2008199101A

Description

本発明は、固体撮像装置及びその駆動方法に係り、例えば低電圧駆動・動画対応のＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサカメラ等に使用されるＭＯＳ型固体撮像装置及びその駆動方法に関する。

近年、固体撮像装置の一つとして、ＣＭＯＳセンサを用いたＭＯＳ型の固体撮像装置が実用化されている。この固体撮像装置は、セル毎にフォトダイオードで検出した信号をＭＯＳトランジスタで増幅するものであり、高感度という特徴を有する。

固体撮像装置のセル（画素）の構成は、光電変換のためのフォトダイオード、信号読み出しのための読み出しトランジスタ、信号増幅のための増幅トランジスタ、信号電荷をリセットするリセットトランジスタ、などから構成されている。そして、増幅トランジスタのソースは垂直信号線に接続され、垂直信号線に出力される信号は、水平選択トランジスタを介して水平信号線に出力されるようになっている。

このような固体撮像装置は、多画素化や光学サイズ縮小の要請により、年々画素サイズが小さくなってきている。例えば、近年デジタルカメラ等で使われているＣＭＯＳセンサの画素サイズは２μｍ〜３μｍ程度である。そのような微細画素では受光できる光子数が減少してしまうので、その分雑音を低減しないとＳ／Ｎが維持できなくなる。Ｓ／Ｎが維持できないと、再生画面における画質が劣化してしまい、再生画像の品質が落ちてしまう。電荷蓄積中にフォトダイオードに流入する暗電流雑音は、主要な雑音の一つであり、微細画素におけるＳ／Ｎ維持のためには、暗電流雑音の低減が必須である。

ところで、フォトダイオードからの信号読出し動作においては、後続のフレームにおいて直前のフレームで蓄積された電荷が読み出されることにより発生する残像現象を抑制するために、フォトダイオードに電荷の取り残しがないよう全ての電荷を読み出す必要がある。そのため、転送トランジスタの閾値を大きくすることはできず、転送トランジスタのチャネルドープ層のドーパント濃度は低く、通常その濃度は１．０Ｅ１５ｃｍ^−２〜１．０Ｅ１７ｃｍ^−２程度である。

チャネルドープ層のドーパント濃度がこの程度であると、転送トランジスタ直下の半導体基板界面は空乏化する。そのため、少数キャリアである電子が生成されて暗電流となり、それがフォトダイオードに流入してしまう。この流入する暗電流値は、画素ごとにその大きさが異なるので、それが再生画面上で固定パターン雑音となり、再生画面でのＳ／Ｎが劣化してしまう。

このような問題に対して特許文献１では、以下のような方策が取られている。すなわち、電荷蓄積期間中に転送トランジスタのゲートに負電圧を印加することで、転送トランジスタのチャネルドープ層に多数キャリアとなる正孔が十分な数だけ蓄積される。このようにすると、半導体基板界面での電子の生成速度が著しく低下し、従ってフォトダイオードに流入する暗電流が低減し、それにより固定パターン雑音が低減するのである。

しかし、この特許文献１には次のような問題がある。すなわち、電荷蓄積期間中に転送トランジスタのゲートに例えば−２Ｖの負電圧を印加すると、電荷蓄積期間中に例えば２．５Ｖにバイアスされている浮遊拡散層（検出部）と転送トランジスタのゲートとの間には５．５Ｖ程度の電位差が発生する。この電位差の殆どは転送トランジスタのゲート絶縁膜のうち、検出部側の端部に印加されることになる。ところが、ゲート絶縁膜に印加される電界が通常５Ｅ６Ｖ／ｃｍ以上になると、ゲート絶縁膜の耐圧信頼性が劣化してしまい、素子作動中にゲート絶縁膜の絶縁性が著しく低下する。これにより、転送トランジスタのゲートと浮遊拡散層とが短絡してしまい、画素の信号読出し動作が不能になってしまう。

ゲート絶縁膜の厚さは、近年の通常のＣＭＯＳ素子製造プロセスにおいてはおよそ５０Å程度であるため、上述の電位差がゲート絶縁膜に印加されるとゲート絶縁膜に加わる電界は最大で９Ｅ６Ｖ／ｃｍ程度にもなってしまう。従って、特許文献１の素子駆動方法では、ゲート絶縁膜の信頼性が低下し、素子動作が不能になってしまう危険がある。
特開２００２−２１７３９７号公報

本発明は、光電変換素子に流入する暗電流雑音を低減するとともに、転送トランジスタのゲート絶縁膜の信頼性も維持することが可能な固体撮像装置及びその駆動方法を提供する。

本発明の第１の視点に係る固体撮像装置は、複数の単位画素が二次元状に配置されてなる画素アレイ部と、前記画素アレイ部の複数行に対して順次選択走査を行う垂直走査回路とを具備する。前記単位画素は、光電変換素子と、前記光電変換素子の信号電荷を検出部に転送する転送トランジスタと、前記検出部の電圧を電源端子の電圧に設定するリセットトランジスタと、前記検出部の信号電荷量を増幅して読み出す増幅トランジスタとを含む。前記検出部は、前記光電変換素子の電荷蓄積期間内に、電源電圧より低い電圧に設定され、前記転送トランジスタのゲートは、前記電荷蓄積期間内に、負電圧に設定される。

本発明によれば、光電変換素子に流入する暗電流雑音を低減するとともに、転送トランジスタのゲート絶縁膜の信頼性も維持することが可能な固体撮像装置及びその駆動方法を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置を示す回路ブロック図である。固体撮像装置は、複数の単位画素１１が二次元状に配置された画素アレイ部１０と、この画素アレイ部１０を走査するレジスタなどの周辺回路とを備えている。なお、図１では、２×２の単位画素（１１−１〜１１−４）を一例として示したが、実際にはこれより多くの単位画素が配置される。

画素アレイ部１０には、単位画素列ごとに垂直信号線２１が配線されている。また、画素アレイ部１０には、単位画素行ごとに電荷転送線２３、リセット線２４、及び駆動線２５がそれぞれ配線されている。

各単位画素１１は、光電変換素子（例えば、フォトダイオード）１２、転送トランジスタ１３、増幅トランジスタ１４、リセットトランジスタ１５、浮遊拡散層（検出部）１６、及び電源端子１７から構成されている。これらトランジスタ１３〜１５としては、例えばＮチャネルＭＯＳトランジスタが用いられる。

フォトダイオード１２は、入射光をその光量に応じた電荷量の信号電荷（例えば、電子）に光電変換して蓄積する。フォトダイオード１２のアノードは、接地されている。フォトダイオード１２のカソードと浮遊拡散層１６との間には、転送トランジスタ１３が接続されている。転送トランジスタ１３のゲートは、電荷転送線２３に接続されている。転送トランジスタ１３は、電荷転送線２３の電圧によってオン／オフが制御され、フォトダイオード１２に蓄積された信号電荷を浮遊拡散層１６に転送する。

リセットトランジスタ１５は、そのドレインが電源端子１７に接続され、そのソースが浮遊拡散層１６に接続され、そのゲートがリセット線２４に接続されている。リセットトランジスタ１５は、リセット線２４の電圧によってオン／オフが制御され、オン状態において浮遊拡散層１６の電圧を電源端子１７の電圧に設定する。

増幅トランジスタ１４は、そのドレインが電源端子１７に接続され、そのソースが垂直信号線２１に接続され、そのゲートが浮遊拡散層１６に接続されている。増幅トランジスタ１４は、リセットトランジスタ１５によってリセットされた後の浮遊拡散層１６の電圧をリセットレベルとして出力し、さらにフォトダイオード１２から転送トランジスタ１３を介して信号電荷が転送された後の浮遊拡散層１６の電圧を信号レベルとして出力する。

固体撮像装置は、垂直走査回路３１、バイアス生成回路３３、水平走査回路３５、ＣＤＳ（Correlated Double Sampling：相関二重サンプリング）雑音除去回路３８、及び電源駆動回路３９を備えている。

垂直走査回路３１は、バッファ３２−１、３２−２を介して電荷転送線２３−１、２３−２に接続されている。また、垂直走査回路３１は、バッファ３４−１、３４−２を介してリセット線２４−１、２４−２に接続されている。垂直走査回路３１は、シフトレジスタ、或いはデコーダなどによって構成され、画素アレイ部１０の各画素１１を行単位で順に選択駆動するための垂直走査パルスを順次出力する。

各バッファ３２には、バイアス生成回路３３が接続されている。バイアス生成回路３３は、電荷転送線２３の電圧設定に用いられる電圧を生成する。具体的には、バイアス生成回路３３は、転送トランジスタ１３をオンさせるためのハイレベル電圧、及び転送トランジスタ１３をオフさせるための負電圧を生成する。バッファ３２は、これらの電圧を用いて、電荷転送線２３を電圧を設定する。

各単位画素１１の電源端子１７には、電源駆動回路３９が接続されている。電源駆動回路３９は、動作タイミングに応じた各種の電源電圧を各単位画素１１の電源端子１７に供給する。電源駆動回路３９の動作については後述する。

垂直信号線２１−１、２１−２の一端にはそれぞれ、ＮチャネルＭＯＳトランジスタからなる負荷トランジスタ４０−１、４０−２が接続されている。具体的には、各負荷トランジスタ４０は、そのドレインが垂直信号線２１に接続され、そのソースが接地されている。負荷トランジスタ４０は、そのゲートが負荷線４１に接続されて定電流源の役目をする。

垂直信号線２１−１、２１−２の他端にはそれぞれ、ＣＤＳ雑音除去回路３８−１、３８−２が接続されている。各ＣＤＳ雑音除去回路３８は、垂直信号線２１の電圧をサンプル・ホールドし、相関二重サンプリングを行う回路である。相関二重サンプリングとは、時系列で入力される２つの電圧信号をサンプリングしてその差分を出力する処理である。

ＣＤＳ雑音除去回路３８−１、３８−２はそれぞれ、ＮチャネルＭＯＳトランジスタからなる水平選択トランジスタ３７−１、３７−２を介して水平信号線２２に接続されている。各水平選択トランジスタ３７のゲートには、水平走査回路３５が接続されている。水平走査回路３５は、シフトレジスタ或いはデコーダなどによって構成され、水平選択トランジスタ３７を順に選択走査するための水平走査パルスを順次出力する。この水平走査パルスに応答して水平選択トランジスタ３７が順にオン状態になることで、ＣＤＳ雑音除去回路３８による信号処理後の画素信号が順に水平信号線２２に出力され、出力端子３６を介して外部へ出力される。

図２は、図１に示した単位画素１１の構成を説明するための断面図である。ｎ型半導体基板５１の表面領域には、複数の単位画素１１を電気的に絶縁するために素子分離絶縁層５２が形成されている。素子分離絶縁層５２は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。半導体基板５１としては、例えばシリコンが用いられ、ＳＴＩ５２としては、例えばシリコン酸化膜が用いられる。

ｎ型半導体基板５１内には、フォトダイオード１２を構成する電荷蓄積部１２Ａが形成されている。電荷蓄積部１２Ａは、高濃度のｎ^＋型不純物を導入して形成されたｎ^＋型拡散層からなる。電荷蓄積部１２Ａ上には、ｐ型拡散層からなる表面シールド層１２Ｂが形成されている。

また、ｎ型半導体基板５１内には、増幅トランジスタ１４、及びリセットトランジスタ１５が形成されるｐ型ウェル５３が形成されている。ｐ型ウェル５３内には、それぞれが高濃度のｎ^＋型不純物を導入して形成され、トランジスタのソース／ドレインとして機能するｎ^＋型拡散層（浮遊拡散層１６、ｎ^＋型拡散層１５Ｂ、及びｎ^＋型拡散層１４Ｂ）が形成されている。ｎ^＋型拡散層１５Ｂは、電源端子１７に接続される。ｎ^＋型拡散層１４Ｂは、垂直信号線２１に接続される。

浮遊拡散層１６とｎ^＋型拡散層１５Ｂとの間で半導体基板５１上には、ゲート絶縁膜を介してリセットトランジスタ１５のゲート電極１５Ａが形成されている。ｎ^＋型拡散層１４Ｂとｎ^＋型拡散層１５Ｂとの間で半導体基板５１上には、ゲート絶縁膜を介して増幅トランジスタ１４のゲート電極１４Ａが形成されている。ゲート電極１４Ａと浮遊拡散層１６とは、配線層５４により接続されている。

電荷蓄積部１２Ａと浮遊拡散層１６との間で半導体基板５１内には、ｐ型拡散層からなる、転送トランジスタ１３のチャネルドープ領域１３Ｃが形成されている。チャネルドープ領域１３Ｃ上には、ゲート絶縁膜１３Ｂを介して、転送トランジスタ１３のゲート電極１３Ａが形成されている。このようにして、１つの単位画素１１が構成されている。

次に、固体撮像装置の動作について説明する。図３は、固体撮像装置の動作を示すタイミングチャートである。なお、固体撮像装置のうち１つの単位画素（例えば、単位画素１１−１）を駆動する動作を一例に説明する。図３において、Ｖtraは転送トランジスタ１３のゲート電圧（電荷転送線２３の電圧）、Ｖresはリセットトランジスタ１５のゲート電圧（リセット線２４の電圧）、Ｖptは電源端子１７の電圧（電源駆動回路３９により生成される電圧）、Ｖfdは浮遊拡散層（検出部）１６の電圧である。

また、図３に示した電荷蓄積期間とは、フォトダイオード１２が電荷を蓄積している期間である。具体的には、転送トランジスタ１３への駆動パルスが一度供給されてから（転送トランジスタ１３がオフしてから）、再度駆動パルスが供給されるまで（転送トランジスタ１３がオンするまで）の期間である。

電源駆動回路３９はハイレベル電圧、例えば２．８Ｖを生成し、このハイレベル電圧を単位画素の電源端子１７に供給している。まず、垂直走査回路３１及びバイアス生成回路３３は、転送トランジスタ１３のゲート電圧Ｖtraをハイレベルから負電圧（−２Ｖ程度）に設定し、転送トランジスタ１３をオフ状態にする。この時点から、フォトダイオード１２において電荷蓄積が開始される。

続いて、電源駆動回路３９は、フォトダイオード１２の電荷蓄積期間の初期（例えば、電荷蓄積期間の開始直後）に、電圧Ｖptをローレベル（０．５Ｖ程度）に低下させる。続いて、垂直走査回路３１は、電荷蓄積期間の初期に、リセットトランジスタ１５にハイレベルのゲート電圧Ｖresを供給し、リセットトランジスタ１５をオン状態にする。これにより、電源端子１７、及び浮遊拡散層１６の電圧Ｖfdは、０．５Ｖに設定される。

続いて、垂直走査回路３１は、リセットトランジスタ１５にローレベルのゲート電圧Ｖresを供給し、リセットトランジスタ１５をオフ状態にする。続いて、電源駆動回路３９は、電圧Ｖptを２．８Ｖに上昇させる。このような動作の後には、浮遊拡散層１６の電圧Ｖfdは、０．３Ｖ〜０．５Ｖ程度になる。

また、浮遊拡散層１６の電圧Ｖfdが０．５Ｖ程度であれば、負荷トランジスタ４０と増幅トランジスタ１４とで構成されるソースフォロワ回路に流れる貫通電流は十分に小さく、ソースフォロワ回路は非活性化される。このため、その行は非選択状態となる。

また、転送トランジスタ１３直下の半導体基板５１界面で発生する暗電流を低減させるために、垂直走査回路３１及びバイアス生成回路３３は、電荷蓄積期間中、転送トランジスタ１３のゲート電圧Ｖtraを−２Ｖ程度に設定している。これにより、電荷蓄積期間中には、転送トランジスタ１３のゲート電極１３Ａと浮遊拡散層１６との間のゲート絶縁膜１３Ｂ（図２中の丸で囲んだ部分）には、２．５Ｖ程度の電位差が発生する。その際にゲート絶縁膜１３Ｂに印加される電界は、最大でも５Ｅ６Ｖ／ｃｍである。従って、転送トランジスタ１３のゲート絶縁膜１３Ｂの信頼性が劣化するのを防ぐことができる。

次に、垂直走査回路３１は、電荷蓄積期間の末期（例えば、電荷蓄積期間の終了直前）に、リセットトランジスタ１５にハイレベルのゲート電圧Ｖresを供給し、リセットトランジスタ１５をオン状態にする。これにより、浮遊拡散層１６の電圧Ｖfdは、電源端子１７の電圧Ｖpt（２．８Ｖ）に設定される。続いて、垂直走査回路３１は、リセットトランジスタ１５にローレベルのゲート電圧Ｖresを供給し、リセットトランジスタ１５をオフ状態にする。その際、浮遊拡散層１６の電圧Ｖfdは、２．５Ｖ程度である。

この時、浮遊拡散層１６には十分高い電圧が印加されることになるので、負荷トランジスタ４０と増幅トランジスタ１４とで構成されるソースフォロワ回路を流れる貫通電流が十分大きくなり、ソースフォロワ回路が活性化される。ここで、転送トランジスタ１３と浮遊拡散層１６との間のゲート絶縁膜１３Ｂには、一時的に高い電界が印加されるが、この高い電界が印加される期間は十分に短いため、ゲート絶縁膜１３Ｂの信頼性が劣化することはない。

リセットトランジスタ１５がオフした後、浮遊拡散層１６の電圧がソースフォロワ回路により垂直信号線２１に出力信号（暗時レベル）として読み出される。この暗時レベルは、ＣＤＳ雑音除去回路３８により取り込まれクランプされる。

続いて、垂直走査回路３１及びバイアス生成回路３３は、転送トランジスタ１３のゲート電圧Ｖtraをハイレベル電圧（２．８Ｖ程度）に設定し、転送トランジスタ１３をオン状態にする。これにより、フォトダイオード１２に蓄積された信号電荷が浮遊拡散層１６に転送される。

続いて、この信号電荷により変調された浮遊拡散層１６の電圧がソースフォロワ回路により垂直信号線２１に出力信号（信号レベル）として読み出され、この信号レベルがＣＤＳ雑音除去回路３８に供給される。ＣＤＳ雑音除去回路３８は、信号レベルと上記クランプされた暗時レベルとの差分をサンプル・ホールドする。そして、ＣＤＳ雑音除去回路３８に保持された信号が出力端子３６から出力される。

以上詳述したように本実施形態によれば、電荷蓄積期間の少なくとも一定期間に転送トランジスタ１３のゲートには負電圧が印加されることにより、転送トランジスタ１３直下の半導体基板５１界面で発生する暗電流を低減させることができる。さらに、転送トランジスタ１３のゲートに負電圧が印加される期間の少なくとも一定期間に、転送トランジスタ１３のゲート電極１３Ａと浮遊拡散層１６との間のゲート絶縁膜１３Ｂ（図２中の丸で囲んだ部分）に高い電界が印加されないよう、浮遊拡散層１６には十分に低い電圧を印加している。これにより、ゲート絶縁膜１３Ｂの信頼性が低下するのを防ぐことができるので、再生画面において十分なＳ／Ｎを得ることができる。

（第２の実施形態）
第２の実施形態は、電源駆動回路３９から各単位画素１１の電源端子１７に供給される電圧を３値以上の複数レベルに設定するようにしている。

電源端子１７に印加される電源電圧レベルは、例えば被写体の照度に応じて変化させると、再生画面のＳ／Ｎを向上させるために有効である。例えば被写体の照度が低い場面を固体撮像装置で撮像している場合は、画素で捉えられる信号電荷量が少なくなる。よって、明瞭な再生画像を得るためには、Ｓ／Ｎを十分に向上させる必要があり、また雑音レベルを十分に低減する必要がある。

電荷蓄積期間中に転送トランジスタ１３のゲートに負電圧が印加されている場合には、転送トランジスタ１３のゲート電極１３Ａに対する浮遊拡散層１６の電位差が正方向に大きくなる。従って、転送トランジスタ１３のチャネルドープ領域１３Ｃと浮遊拡散層１６とのＰＮ接合部分に印加される電界が高くなり、半導体基板５１から浮遊拡散層１６に向けてバンド間トンネル電流をなす雑音電子が流入してしまう。

この雑音電子を低減するためには、転送トランジスタ１３のゲートと浮遊拡散層１６との電圧差を十分に小さくしておく必要がある。そこで、被写体の照度が低く、従って雑音レベルを十分に低減する必要がある場合には、電源駆動回路３９から各単位画素１１の電源端子１７に供給される電圧を低くしておき、この雑音電子数を低減させるようにする。

一方で、被写体の照度が高く、従って雑音レベルを低減させる必要がない場合には、第１の実施形態で説明したように、電源駆動回路３９から各単位画素１１の電源端子１７に供給される電圧をハイレベル（２．８Ｖ程度）まで上昇させる。このようにすると、信号読み出し直前にリセットトランジスタ１５をオン状態にさせた後の浮遊拡散層１６の電圧が十分に高くなり、浮遊拡散層１６に蓄積できる電子数が十分に増加するので、単位画素１１のダイナミックレンジを拡大することができる。

図４は、本発明の第２の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。本実施形態では、３値レベルの電圧が各単位画素１１の電源端子１７に供給される場合について説明する。固体撮像装置の構成は、図１と同じである。

電源駆動回路３９は、電荷蓄積期間の末期（例えば、電荷蓄積期間の終了直前）に、電圧Ｖptをハイレベル電圧（２．８Ｖ程度）とローレベル電圧（０．５Ｖ程度）との中間レベルに設定する。続いて、垂直走査回路３１は、リセットトランジスタ１５にハイレベルのゲート電圧Ｖresを供給し、リセットトランジスタ１５をオン状態にする。これにより、浮遊拡散層１６の電圧Ｖfdは、電源端子１７の電圧Ｖpt（中間レベル）に設定される。続いて、垂直走査回路３１は、リセットトランジスタ１５にローレベルのゲート電圧Ｖresを供給し、リセットトランジスタ１５をオフ状態にする。

この時、浮遊拡散層１６には中間レベル電圧が印加されることになるので、負荷トランジスタ４０と増幅トランジスタ１４とで構成されるソースフォロワ回路を流れる貫通電流が大きくなり、ソースフォロワ回路が活性化される。ここで、転送トランジスタ１３のゲートと浮遊拡散層１６との電圧差は、第１の実施形態に比べて、小さくなる。これにより、半導体基板５１から浮遊拡散層１６に向けて流入する雑音電子数を低減することができる。さらに、転送トランジスタ１３のゲートと浮遊拡散層１６との電圧差が小さいくなるため、転送トランジスタ１３のゲート絶縁膜１３Ｂに印加される電界も小さくなる。これにより、転送トランジスタ１３のゲート絶縁膜１３Ｂの信頼性が劣化するのを防ぐことができる。

リセットトランジスタ１５がオフした後、浮遊拡散層１６の中間レベル電圧がソースフォロワ回路により垂直信号線２１に出力信号（暗時レベル）として読み出される。この暗時レベルは、ＣＤＳ雑音除去回路３８により取り込まれクランプされる。

続いて、垂直走査回路３１は、転送トランジスタ１３のゲート電圧Ｖtraをハイレベル電圧（２．８Ｖ程度）に設定し、転送トランジスタ１３をオン状態にする。これにより、フォトダイオード１２に蓄積された信号電荷が浮遊拡散層１６に転送される。

以上詳述したように本実施形態では、被写体の照度が低く、従って雑音レベルを十分に低減する必要がある場合には、電源駆動回路３９から各単位画素１１の電源端子１７に供給される電圧をハイレベルとローレベルとの中間レベルまで低くするようにしている。これにより、浮遊拡散層１６に流入する雑音電子数を低減させることができるため、画素で捉えられる信号電荷量が少ない場合でも、明瞭な再生画像を得ることができる。その他の効果は、第１の実施形態と同じである。

（第３の実施形態）
第３の実施形態は、転送トランジスタ１３のゲートに負電圧が印可される期間を短縮することで、
図５は、本発明の第３の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。固体撮像装置の構成は、図１と同じである。

電源駆動回路３９はハイレベル電圧、例えば２．８Ｖを生成し、このハイレベル電圧を単位画素の電源端子１７に供給している。まず、垂直走査回路３１及びバイアス生成回路３３は、転送トランジスタ１３のゲート電圧Ｖtraをハイレベルから基準電圧（０Ｖ）に遷移させ、転送トランジスタ１３をオフ状態にする。この時点から、フォトダイオード１２において電荷蓄積が開始される。

続いて、転送トランジスタ１３直下の半導体基板５１界面で発生する暗電流を低減させるために、垂直走査回路３１及びバイアス生成回路３３は、転送トランジスタ１３のゲート電圧Ｖtraを−２Ｖに設定する。これにより、電荷蓄積期間中には、転送トランジスタ１３のゲート電極１３Ａと浮遊拡散層１６との間のゲート絶縁膜１３Ｂ（図２中の丸で囲んだ部分）には、２．５Ｖ程度の電位差が発生する。その際にゲート絶縁膜１３Ｂに印加される電界は、最大でも５Ｅ６Ｖ／ｃｍである。

次に、垂直走査回路３１及びバイアス生成回路３３は、電荷蓄積期間の末期（例えば、電荷蓄積期間の終了直前）に、転送トランジスタ１３のゲート電圧Ｖtraを０Ｖに設定する。続いて、垂直走査回路３１は、リセットトランジスタ１５にハイレベルのゲート電圧Ｖresを供給し、リセットトランジスタ１５をオン状態にする。これにより、浮遊拡散層１６の電圧Ｖfdは、電源端子１７の電圧Ｖpt（２．８Ｖ）に設定される。続いて、垂直走査回路３１は、リセットトランジスタ１５にローレベルのゲート電圧Ｖresを供給し、リセットトランジスタ１５をオフ状態にする。その際、浮遊拡散層１６の電圧Ｖfdは、２．５Ｖ程度である。

この時、浮遊拡散層１６には十分高い電圧が印加されることになるので、負荷トランジスタ４０と増幅トランジスタ１４とで構成されるソースフォロワ回路を流れる貫通電流が十分大きくなり、ソースフォロワ回路が活性化される。ここで、転送トランジスタ１３と浮遊拡散層１６との間のゲート絶縁膜１３Ｂには、第１の実施形態と比べて、低い電界が印加されるため、ゲート絶縁膜１３Ｂの信頼性が劣化することはない。

以上詳述したように本実施形態によれば、転送トランジスタ１３のゲート絶縁膜１３Ｂに５Ｅ６Ｖ／ｃｍ以上の電界が印加される期間が、第１の実施形態と比べてさらに短くなるため、より一層ゲート絶縁膜１３Ｂの信頼性を劣化させることなく、フォトダイオード１２に流入する暗電流雑音を低減することができる。

（第４の実施形態）
第４の実施形態は、単位画素１１の他の構成例について示している。図６は、本発明の第４の実施形態に係る固体撮像装置を示す回路ブロック図である。

画素アレイ部１０には、単位画素列ごとに垂直選択線４２（４２−１、４２−２）が配線されている。垂直走査回路３１は、バッファ４３−１、４３−２を介して垂直選択線４２−１、４２−２に接続されている。

各単位画素１１は、例えばＮチャネルＭＯＳトランジスタからなる垂直選択トランジスタ１８を備えている。垂直選択トランジスタ１８は、そのドレインが電源端子１７に接続され、そのソースが増幅トランジスタ１４のドレインに接続され、そのゲートが垂直選択線４２に接続されている。

垂直走査回路３１は、垂直選択トランジスタ１８のオン／オフを制御することで、画素アレイ部１０の行選択を行う。これにより、負荷トランジスタ４０と増幅トランジスタ１４とで構成されるソースフォロワ回路の活性化／非活性化が行われる。

このように構成された固体撮像装置に、図３乃至図５の駆動方法を適用した場合でも、第１乃至第３の実施形態で示した効果と同じ効果を得ることができる。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係る固体撮像装置を示す回路ブロック図。図１に示した単位画素１１の構成を説明するための断面図。第１の実施形態に係る固体撮像装置の動作を示すタイミングチャート。本発明の第２の実施形態に係る固体撮像装置の動作を示すタイミングチャート。本発明の第３の実施形態に係る固体撮像装置の動作を示すタイミングチャート。本発明の第４の実施形態に係る固体撮像装置を示す回路ブロック図。

符号の説明

１０…画素アレイ部、１１…単位画素、１２…フォトダイオード、１３…転送トランジスタ、１４…増幅トランジスタ、１５…リセットトランジスタ、１６…浮遊拡散層、１７…電源端子、１８…垂直選択トランジスタ、１２Ａ…電荷蓄積部、１２Ｂ…表面シールド層、１３Ｃ…チャネルドープ領域、１３Ｂ…ゲート絶縁膜、１３Ａ〜１５Ａ…ゲート電極、１４Ｂ，１５Ｂ…ｎ^＋型拡散層型拡散層、２１…垂直信号線、２２…水平信号線、２３…電荷転送線、２４…リセット線、２５…駆動線、３１…垂直走査回路、３２，３４，４３…バッファ、３３…バイアス生成回路、３５…水平走査回路、３６…出力端子、３７…水平選択トランジスタ、３８…ＣＤＳ雑音除去回路、３９…電源駆動回路、４０…負荷トランジスタ、４１…負荷線、４２…垂直選択線、５１…ｎ型半導体基板、５２…素子分離絶縁層、５３…ｐ型ウェル、５４…配線層。

Claims

複数の単位画素が二次元状に配置されてなる画素アレイ部と、
前記画素アレイ部の複数行に対して順次選択走査を行う垂直走査回路と、
を具備し、
前記単位画素は、光電変換素子と、前記光電変換素子の信号電荷を検出部に転送する転送トランジスタと、前記検出部の電圧を電源端子の電圧に設定するリセットトランジスタと、前記検出部の信号電荷量を増幅して読み出す増幅トランジスタとを含み、
前記転送トランジスタのゲートは、前記光電変換素子の電荷蓄積期間内に、負電圧に設定され、
前記検出部は、前記電荷蓄積期間内の第１のステージに、電源電圧より低い第１の電圧に設定され、
前記検出部は、前記電荷蓄積期間内の前記第１のステージに続く第２のステージに、電源電圧と前記第１の電圧との間の第２の電圧に設定されることを特徴とする固体撮像装置。
前記第１のステージに、前記電源端子に前記第１の電圧を供給し、前記第２のステージに、前記電源端子に前記第２の電圧を供給する電源駆動回路をさらに具備し、
前記垂直走査回路は、前記リセットトランジスタをオンさせることで、前記検出部の電圧を前記電源端子の電圧に設定することを特徴とする請求項１に記載の固体撮像装置。
複数の単位画素が二次元状に配置されてなる画素アレイ部と、
前記画素アレイ部の複数行に対して順次選択走査を行う垂直走査回路と、
を具備し、
前記単位画素は、光電変換素子と、前記光電変換素子の信号電荷を検出部に転送する転送トランジスタと、前記検出部の電圧を電源端子の電圧に設定するリセットトランジスタと、前記検出部の信号電荷量を増幅して読み出す増幅トランジスタとを含み、
前記検出部は、前記光電変換素子の電荷蓄積期間内に、電源電圧より低い第１の電圧に設定され、
前記転送トランジスタのゲートは、前記電荷蓄積期間内の第１のステージに、負電圧に設定され、
前記転送トランジスタのゲートは、前記電荷蓄積期間内の前記第１のステージに続きかつ前記電荷蓄積期間の最後を含む第２のステージに、接地電圧に設定されることを特徴とする固体撮像装置。
前記電源端子に前記第１の電圧を供給する電源駆動回路をさらに具備し、
前記垂直走査回路は、前記リセットトランジスタをオンさせることで、前記検出部の電圧を前記電源端子の電圧に設定することを特徴とする請求項３に記載の固体撮像装置。