JP2018093297A - 光電変換装置、撮像システム - Google Patents

Abstract

【課題】 従来技術では、光電変換層のバイアス状態に関する検討が不十分である。【解決手段】 第１の電極部と第２の電極部の少なくとも一方に、値の異なる複数の電圧を供給することによって、光電変換層のバイアス状態を、逆バイアス状態と順バイアス状態とのそれぞれに設定する電圧供給部を有し、順バイアス状態において、第１の電極部と第２の電極部との間に電流が流れる光電変換装置である。【選択図】 図３

Description

本発明は、光電変換装置、撮像システムに関する。

カメラのイメージセンサ等に用いられる光電変換装置として、半導体基板の上部に光電変換層を積層した、いわゆる積層型の光電変換装置が提案されている。

特許文献１には、この積層型の光電変換装置が記載されている。この光電変換装置では、光電変換層の上に、複数の画素で共通の上部電極が配され、光電変換層の下に画素電極が配されている。特許文献１の記載によれば、第１の電荷蓄積部のリセットを、リセットトランジスタを用いて行うとされる。

特開２０１４−８２２９３号公報

特許文献１の光電変換装置では、光電変換層のバイアス状態の最適化に関する検討が不十分である。本発明は、光電変換層のバイアス状態を最適化した技術の提供を目的とする。

本発明は上記の課題を鑑みて為されたものであり、一の態様は、半導体基板と、画素とを備える光電変換装置であって、前記画素は、第１の電極部と、前記第１の電極部および前記半導体基板の間に配された第２の電極部と、前記第１の電極部および前記第２の電極部の間に配された光電変換層とを備え、前記光電変換装置は、前記第１の電極部と前記第２の電極部の少なくとも一方に、値の異なる複数の電圧を供給することによって、前記光電変換層のバイアス状態を、逆バイアス状態と順バイアス状態とのそれぞれに設定する電圧供給部をさらに有し、前記順バイアス状態において、前記第１の電極部と前記第２の電極部との間に電流が流れることを特徴とする光電変換装置である。

本発明により、光電変換層のバイアス状態を最適化した技術を提供することができる。

光電変換装置の構成を示す図 列回路および列回路の後段の回路構成を示す図 画素の回路構成を示す図 画素のレイアウトを示す図 光電変換部の断面を示す図 光電変換部に印加されるバイアスに応じた光電変換部の動作を示す図 光電変換部の動作におけるエネルギーバンド状態を示す図 被写体の輝度と光電変換部の動作とに対応するエネルギーバンド状態を示す図 光電変換装置の動作を示す図 画素の回路構成を示す図 画素の回路構成を示す図 画素の回路構成を示す図 光電変換部の動作におけるエネルギーバンド状態を示す図 画素の回路構成を示す図 撮像システムの構成を示す図

本発明に係る１つの実施形態は、光電変換装置である。光電変換装置は、半導体基板と、半導体基板の上に積層された光電変換層を含む。光電変換層に入射した光を電荷に光電変換するように、光電変換層は構成される。なお、光電変換層の全体が光電変換の機能を有している必要はない。半導体基板には、光電変換層で生じた信号電荷に基づく信号を受ける回路部が配される。いくつかの実施例においては、光電変換装置が複数の画素を含む。これらの実施例においては、複数の画素に対応して複数の回路部が配される。複数の回路部のそれぞれは、信号を増幅する増幅部、信号をデジタル信号に変換するＡＤ変換部を含んでいてもよい。

本実施形態について、図２を用いて説明する。なお、図２については、後述する実施例の中でも詳述する。画素１００は、後述する図のように本実施形態の光電変換部１２０は、画素電極１０５と、光電変換層１０３との間に第１のブロッキング層１０４を備える。図１のように、光電変換部１２０は、上部電極１０１と、上部電極１０１および光電変換層１０３との間に配された第２のブロッキング層１０２を備える。光電変換部１２０は、上部電極１０１、第２のブロッキング層１０２、光電変換層１０３、第１のブロッキング層１０４、画素電極１０５によって、フォトダイオードを形成する。上部電極１０１と画素電極１０５が、ダイオード特性を備える光電変換部１２０に順方向のバイアスを印加することによって、第１の電荷蓄積部であるノードＢの信号電荷がリセットされる。また、上部電極１０１と画素電極１０５が、ダイオード特性を備える光電変換部１２０に逆方向のバイアスを印加することによって、光電変換層１０３が信号電荷をノードＢに注入する、光電変換動作が行われる。

以下、各実施例を説明する。

以下では、本発明の実施例について図面を用いて詳細に説明する。本発明は以下に説明される実施例のみに限定されない。本発明の趣旨を超えない範囲で以下に説明される実施例の一部の構成が変更された変形例も、本発明の実施例である。また、以下のいずれかの実施例の一部の構成を、他の実施例に追加した例、あるいは他の実施例の一部の構成と置換した例も本発明の実施例である。

（実施例１）
（光電変換装置の構成）
図１は、本実施例の光電変換装置の全体の回路構成と、上部電極１０１の配置レイアウトとを合わせて示した図である。

図１は、４行４列の行列状に配された１６個の画素１００が示されている。本実施例では４行４列の行列で説明するが、行数および列数はこれに限定されるものではない。１つの列に含まれる複数の画素１００が、１つの出力線１３０に接続される。１つの出力線１３０に対して、１つの電流源１５０が接続されている。この電流源１５０は、画素１００に電流を供給する。画素１００は、出力線１３０に、画素信号を出力する。この画素信号は、入射光に基づく信号である光信号と、画素１００のノイズ成分を主とするノイズ信号とを含む。

光電変換装置は、基準電圧供給部１１０と、行駆動回路２０１を有する。基準電圧供給部１１０は、行駆動回路２０１が供給する電圧Ｖｓの生成に用いる基準電圧を供給する。行駆動回路２０１は、電極駆動電圧Ｖｓ、リセット信号ｐＲＥＳ、駆動信号ｐＳＥＬ、駆動信号ｐＧＳを供給する。１つの行に含まれる複数の画素１００は共通のリセット信号線、第１の駆動信号線、第２の駆動信号線に接続される。リセット信号線は、リセット信号ｐＲＥＳを伝達する配線である。第１の駆動信号線は、駆動信号ｐＳＥＬを伝達する配線である。第２の駆動信号線は、駆動信号ｐＧＳを伝達する配線である。なお、図１では、異なる行に供給される駆動信号を区別するために、（ｎ）、（ｎ＋１）といったように行を表す符号を信号の末尾に付している。他の図面でも同様である。

図１では、上部電極１０１の平面構造を模式的に示している。１行の画素１００に対して、１つの上部電極１０１が対応して設けられている。本実施例では、それぞれの行ごとに上部電極１０１が配される。行駆動回路２０１は電圧Ｖｓを行単位で供給する。電圧Ｖｓは第１の電圧と、第１の電圧とは電圧値の異なる第２の電圧とを含む。行駆動回路２０１は上部電極１０１に、値の異なる複数の電圧を供給する電圧供給部である。なお、異なる行に供給される電圧Ｖｓを区別するために、（ｎ）、（ｎ＋１）などの行を表す符号を付している。

光電変換装置は、列回路１４０を有する。図１では、複数列の列回路１４０を、簡易的に１つのブロックとして示しているが、実際には１つの出力線１３０に対して、１つの列回路１４０が設けられた構成となっている。

列駆動回路２０２は、駆動信号ＣＳＥＬを複数の列回路１４０に供給する。列駆動回路２０２は、駆動信号ＣＳＥＬを列回路１４０ごとに順次アクティブレベルとする。これにより、列駆動回路２０２は、列回路１４０を列ごとに駆動する。なお、異なる列に供給される駆動信号を区別するために、（ｍ）、（ｍ＋１）などの列を表す符号を付している。他の図面でも同様である。

列駆動回路２０２によって、複数の列回路１４０のそれぞれから、信号が出力アンプ部２０３に出力される。出力アンプ部２０３は、入力された信号を増幅した信号を、ＡＤ変換部２０４に出力する。ＡＤ変換部２０４は、入力された信号をデジタル信号に変換した信号を、光電変換装置の外部に信号ＤＯＵＴとして出力する。

（列回路の構成）
図２は、ｍ列目およびｍ＋１列目の列回路１４０の等価回路を示した図である。図２の列回路１４０は、図１に示した列回路１４０のうちの２列に対応する。

出力線１３０に出力された画素信号は、列アンプ３０１によって増幅される。列アンプ３０１の出力ノードは、Ｓ／Ｈスイッチ３０３を介して容量ＣＴＳに接続されている。また、列アンプ３０１の出力ノードは、Ｓ／Ｈスイッチ３０５を介して容量ＣＴＮに接続されている。Ｓ／Ｈスイッチ３０３およびＳ／Ｈスイッチ３０５は、それぞれ、不図示のタイミングジェネレータから出力される駆動信号ｐＴＳおよび駆動信号ｐＴＮによって制御される。このような構成により、画素１００が出力するノイズ信号に基づく信号を容量ＣＴＮが保持する。また、ノイズ信号を成分の一部として含む光信号を容量ＣＴＳが保持する。

容量ＣＴＳは、水平転送スイッチ３０７を介して水平出力線３１１に接続されている。容量ＣＴＮは、水平転送スイッチ３０９を介して水平出力線３１３に接続されている。水平転送スイッチ３０７、３０９は、列駆動回路２０２からの駆動信号ＣＳＥＬによって制御される。

水平出力線３１１と水平出力線３１３のそれぞれは出力アンプ部２０３に接続されている。出力アンプ部２０３は、水平出力線３１１の信号と水平出力線３１３の信号との差分をＡＤ変換部２０４に出力する。出力アンプ部２０３は、光信号とノイズ信号との差分を得る。これにより、光信号に含まれていたノイズ信号を、光信号から差し引いた信号を得ることができる。ＡＤ変換部２０４は、出力アンプ部２０３が出力する信号をデジタル信号に変換する。

なお、この例では、列回路１４０から水平転送された信号をＡＤ変換する構成としている。他の例として、各列の列回路１４０がＡＤ変換部を備えるようにしてもよい。この場合、ＡＤ変換部は、メモリやカウンタなどの、画素信号に対応するデジタル信号を保持する保持部を有する。保持部には、ノイズ信号と光信号がそれぞれデジタル信号に変換されて保持される。

（画素の構成）
図３（ａ）は、光電変換装置の画素１００の等価回路と、光電変換部１２０の模式図とを合わせて示した図である。図３（ｂ）は、光電変換部１２０の等価回路を示した図である。

図３（ａ）に示した画素１００は、図１に示した画素１００と対応する。

画素１００は、光電変換部１２０、増幅トランジスタ（ＳＦ ＭＯＳ）１０６、選択トランジスタ（ＳＥＬ ＭＯＳ）１０７、リセットトランジスタ（ＲＥＳ ＭＯＳ）１０８、シャッタトランジスタ１１１を含む。

光電変換部１２０は、上部電極１０１、光電変換層１０３、画素電極１０５を備える。さらに光電変換部１２０は、光電変換層１０３と画素電極１０５との間に第１のブロッキング層１０４を有する。また、光電変換部１２０は、光電変換層１０３と上部電極１０１との間に第２のブロッキング層１０２を有する。

上部電極１０１には、行駆動回路２０１から電圧Ｖｓが供給される。

第１のブロッキング層１０４は、半導体材料で形成されうる。半導体材料は、シリコン、ゲルマニウム、ガリウム砒素などの無機半導体材料、および、有機半導体材料の中から選択されうる。また、光電変換層１０３を形成する半導体材料と、第１のブロッキング層１０４を形成する半導体材料とが異なっていてもよい。あるいは、光電変換層１０３を形成する半導体材料のバンドギャップと第１のブロッキング層１０４を形成する半導体材料のバンドギャップとが異なっていてもよい。バンドギャップは、伝導帯（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ）の最低のエネルギー準位と、価電子帯（ｖａｌｅｎｃｅ ｂａｎｄ）の最高のエネルギー準位との差である。なお、第１のブロッキング層１０４を形成する材料は半導体材料に限定されない。

また、光電変換層１０３と第１のブロッキング層１０４とを同じ半導体材料で形成するようにしてもよい。この場合には、光電変換層１０３と第１のブロッキング層１０４とで、半導体材料に添加する不純物の濃度を異ならせるようにすることによって、光電変換層１０３と第１のブロッキング層１０４とを形成することができる。

図３（ａ）のノードＢは、画素電極１０５と、シャッタトランジスタ１１１に接続されている。

図３（ａ）のノードＣは、シャッタトランジスタ１１１と増幅トランジスタ１０６のゲートに接続される。さらにノードＣはリセットトランジスタ１０８のソースに接続される。リセットトランジスタ１０８のドレインはリセット電圧Ｖｒｅｓ（例えば後述の電源電圧Ｖｄｄと同じ３．３Ｖとする）が供給されたノードに接続される。増幅トランジスタ１０６のゲートは、画素増幅部の入力ノードである。このような構成により、画素増幅部が光電変換部１２０からの信号を増幅した信号を、出力線１３０に出力する。

増幅トランジスタ１０６のドレインは、電源電圧Ｖｄｄ（例えば３．３Ｖ）が供給されたノードに接続される。増幅トランジスタ１０６のソースは、選択トランジスタ１０７を介して、出力線１３０に接続される。選択トランジスタ１０７がオンすることによって、電流源１５０から出力線１３０、選択トランジスタ１０７を介して増幅トランジスタ１０６に電流が供給される。これにより、増幅トランジスタ１０６と電流源１５０とによって、ソースフォロワ回路が構成される。このソースフォロワ回路を構成する増幅トランジスタ１０６は、光電変換部１２０からの信号に対応する信号を出力線１３０に出力する。画素１００の増幅トランジスタ１０６が出力した信号は、列回路１４０に入力される。

図３（ｂ）は光電変換部１２０の等価回路を示す。光電変換部１２０は、図３（ａ）のノードＡに接続された第１の端子、および、ノードＢに接続された第２の端子を有するフォトダイオードを形成する。ノードＡには、行駆動回路２０１から電圧Ｖｓが供給される。

（画素の平面構造の説明）
図４は、２行２列の行列状に配された４個の画素１００の平面構造を模式的に示している。図４に示した画素１００のそれぞれは、図３に示した画素１００と対応する。図４では、半導体基板から画素電極１０５までの部材を表している。画素電極１０５より上部に積層される部材は表示されていない。

図５は、図４におけるＸ−Ｙの一点破線に沿った光電変換装置の画素１００の断面構造を模式的に示した図である。

図４、図５のそれぞれにおいて、図３に示した部材と同じ機能を有する部材については、図３で付した符号と同じ符号を付してある。トランジスタについては対応するゲート電極に符号が付されている。図５は、半導体基板２００から上部電極１０１までの断面構造を示している。

以下、図４、図５を用いて説明する。光電変換装置は半導体基板２００を含む。半導体基板２００に、画素トランジスタのソースおよびドレインを含めた、不図示の不純物半導体領域（不純物拡散部）が配される。画素トランジスタとは、図３に示した、増幅トランジスタ１０６、選択トランジスタ１０７、リセットトランジスタ１０８のそれぞれである。半導体基板２００の上に、画素トランジスタのゲート、および、配線を構成する導電部材を含む複数の配線層２０２が配される。画素トランジスタのゲートは、典型的にはポリシリコンによって形成される。配線層２０２の配線は、典型的には、アルミニウム、銅などの導電性金属によって形成される。

半導体基板２００の上には、上部電極１０１が配される。上部電極１０１と半導体基板２００との間には、画素電極１０５が配される。画素電極１０５はコンタクト部２１９を介して、増幅トランジスタ１０６のゲートに接続される。そして、上部電極１０１と画素電極１０５との間に光電変換層１０３が配される。光電変換層１０３と画素電極１０５との間に第１のブロッキング層１０４が配される。上部電極１０１と光電変換層１０３との間に第２のブロッキング層１０２が配される。

上部電極１０１は、図１においても示したように、行ごとに電気的に絶縁されている。一方で、図５が示す通り、各画素１００の画素電極１０５は、他の画素１００の画素電極１０５から電気的に絶縁されている。このように、上部電極１０１は、複数の画素１００に渡って形成されている一方、画素電極１０５は、画素ごとに形成されている。

（光電変換部の機能と電子シャッタ動作の説明）
次に、本実施例における画素１００の動作、ならびに、第１のブロッキング層１０４、光電変換層１０３、第２のブロッキング層１０２の機能について詳しく説明する。

図６は光電変換部１２０に入射光が全く入らない状態（暗時とする）における、Ｉ−Ｖ特性を示している。図６において、縦軸は上部電極１０１と画素電極１０５との間に流れる電流Ｉｄ、横軸は光電変換部１２０に印加される電圧Ｖｂを示す。この電圧Ｖｂは、上部電極１０１と画素電極１０５との間の電位差である。電圧Ｖｆはフォトダイオードの順方向の立ち上がり電圧である。

光電変換部１２０が光電変換を行う場合（光電変換モード）の上部電極１０１と画素電極１０５の電位の大小関係は、光電変換層１０３が逆バイアス状態となる関係となる。光電変換層１０３に光が入射すると、光電変換層１０３に電子と正孔が生じる。光電変換モードのバイアス条件では、光電変換層１０３に生じた電子は画素電極１０５に移動し、正孔は上部電極１０１に移動する。画素電極１０５は、この光電変換層１０３で生じた電子を蓄積する。

光電変換層１０３が順バイアス状態となる電圧であって、かつ立ち上がり電圧Ｖｆより高い範囲に電圧ＶｂがあるＡモードでは、上部電極１０１から画素電極１０５に、第１のブロッキング層１０４のエネルギー障壁を越えて、正孔が注入される。この上部電極１０１から画素電極１０５に正孔が注入されることにより、上部電極１０１と画素電極１０５との間には電流が流れる。

光電変換層１０３が順バイアス状態となる電圧であって、かつ立ち上がり電圧Ｖｆより低い範囲に電圧ＶｂがあるＢモードでは、光電変換部１２０は、後述する電子シャッタ動作を行う状態となる。

図７（ａ）、図７（ｂ）は、光電変換部１２０に印加される電圧のバイアス条件と、このバイアス条件における光電変換部１２０におけるエネルギーバンド構造とを模式的に示している。図７（ａ）は図６における光電変換モード（信号電荷を画素電極１０５が蓄積するモード）に対応する。図７（ｂ）は図６におけるＢモード（電子シャッタを行うモード）に対応する。図７（ｃ）は、図６におけるＡモード（第１の電荷蓄積部リセット）に対応する。図７（ａ）、図７（ｂ）、図７（ｃ）の縦軸は、電子に対するポテンシャルを示している。したがって、図７の下に行くほど、電圧は高くなる。

図７（ａ）、図７（ｂ）、図７（ｃ）のそれぞれは、上部電極１０１、第２のブロッキング層１０２、光電変換層１０３、第１のブロッキング層１０４、画素電極１０５のエネルギーバンドを示している。図７（ａ）では、一例として、上部電極１０１がＩＴＯ、画素電極１０５がＴｉＮｘで形成されている場合を示している。以下、他の図面に示しているエネルギーバンド図についても、特に断りのない限り、上部電極１０１および画素電極１０５の材料は図７（ａ）と同じである。

図７（ａ）、図７（ｂ）、図７（ｃ）に示した電位Ｅｆ１は上部電極１０１のフェルミ準位であり、電位Ｅｆ２は画素電極１０５のフェルミ順位である。第２のブロッキング層１０２、光電変換層１０３、第１のブロッキング層１０４に関しては、伝導帯と価電子帯との間のバンドギャップが示されている。

図７（ａ）は、図６における光電変換モードに対応する。光電変換部１２０が光電変換を行って生成した電荷のうちの信号電荷である電子が、画素電極１０５に蓄積される状態のポテンシャルを示す。光電変換によって生じた電子を黒丸で示しており、正孔を白丸で示している。光電変換部１２０が光電変換モードとなるように、上部電極１０１に供給される電圧Ｖｓが、第１の電圧である電圧Ｖｓ１（例えば０Ｖ）に設定される。逆バイアス状態にある光電変換層１０３は空乏化している。

光電変換層１０３で生成した電荷のうちの信号電荷である電子は、画素電極１０５に移動する。光電変換モードの間、画素電極１０５には、光電変換層１０３が生成した電子が蓄積されていく。この画素電極１０５に蓄積された信号電荷量に応じて、ノードＢの電位が低下する。ノードＢの電位の低下により、光電変換層１０３のバンド構造は、フラットバンド状態に向かって変化する。

なお、光電変換部１２０は第２のブロッキング層１０２を備える。これにより、上部電極１０１から光電変換層１０３への電子の注入が抑制される。このため、上部電極１０１から光電変換層１０３に電子が注入されることによって生じる暗電流の発生を抑えることができる。つまり、第２のブロッキング層１０２は、信号電荷と同じ極性の電荷である電子の、上部電極１０１から光電変換層１０３への注入を抑制する第２のブロッキング部である。

光電変換層１０３で発生した正孔は、上部電極１０１に向かって移動することによって、光電変換部１２０の外部に排出される。

光電変換部１２０は第１のブロッキング層１０４を備える。これにより、画素電極１０５から光電変換層１０３への正孔の注入を抑制することができる。これにより、光電変換層１０３における、正孔と電子の再結合の発生を抑制することができる。よって、画素電極１０５から光電変換層１０３への正孔の注入によって生じる、感度の低下が抑制される。つまり、第１のブロッキング層１０４は、信号電荷である電子を光電変換層１０３から画素電極１０５に注入させ、信号電荷とは反対の極性の電荷である正孔の光電変換層１０３から画素電極１０５への注入を抑制するブロッキング部である。なお、第１の電極部は上部電極１０１であり、第２の電極部は画素電極１０５である。

図７（ｂ）は、図６のＢモードに対応した光電変換部１２０のポテンシャルを示す。図６に示したＢモードでは、電子シャッタ動作を実現する。光電変換の開始と、光電変換モードからＢモードへの移行の動作のそれぞれを、図１に示した全ての画素１００が同時に行うことによって、グローバル電子シャッタを実現することができる。光電変換部１２０がＢモードとなるように、上部電極１０１に供給される電圧Ｖｓが、第２の電圧である電圧Ｖｓ２（例えばＶｒｅｓと同じ３．３Ｖ）に設定される。信号電荷が電子であるので電圧Ｖｓ１と電圧Ｖｓ２の電位には、Ｖｓ２＞Ｖｓ１の関係がある。

Ｂモードでは、光電変換層１０３はフラットバンド状態に近い状態にある。つまり、上部電極１０１からの正孔の注入はほとんど生じない。また、光電変換層１０３に印加されるバイアスが小さいため、光電変換によって生じた正孔の光電変換層１０３の外部への移動は、ほとんど生じない。光電変換層１０３で生成した電子の光電変換層１０３の外部への移動もまた、ほとんど生じない。したがって、画素電極１０５に蓄積されている電子の量の変動がほとんど生じない。この状態は、画素電極１０５に蓄積されている電子が保持されている状態と、みなすことができる。したがって、本実施例の画素１００は、光電変換部１２０が光電変換モードからＢモードに移行することによって、光電変換部１２０の電荷蓄積期間が終了する。

図７（ｃ）は、図６のＡモードに対応した光電変換部１２０のポテンシャルを示す。Ａモードでは、行駆動回路２０１は、上部電極１０１に電圧Ｖ３を印加する。図７（ｃ）では、電子に対するポテンシャルを記載しているため、電圧Ｖ３と電圧Ｖ２の関係は、Ｖ３＞Ｖ２である。この電圧Ｖ３は、図６に示した電圧Ｖｆよりも大きい値である。図７（ｃ）の場合、光電変換部１２０は順バイアス状態にある。よって、上部電極１０１から第２のブロッキング層１０２を介して光電変換層１０３に正孔が注入される。光電変換層１０３が順バイアス状態にあることにより、この注入された正孔は、画素電極１０５に移動する。ここで、電圧Ｖ３は、第１のブロッキング層１０４のエネルギー障壁を越える、大きなバイアスを上部電極１０１と画素電極１０５との間に印加するための電圧であるとする。この場合、光電変換層１０３から第１のブロッキング層１０４に移動した正孔は、第１のブロッキング層１０４のエネルギー障壁を越えて、画素電極１０５に流入する。画素電極１０５に流入した正孔は、光電変換モードにおいてノードＢに蓄積された電子と結合する。これにより、第１の電荷蓄積部であるノードＢの電位は、光電変換部１２０が光電変換モードとなる前の電位にリセットされる。

（グローバル電子シャッタ動作の説明）
次に、本実施例における光電変換装置の駆動方法について説明する。

図８は、本実施形態の光電変換装置に用いられる駆動信号のタイミングチャートを示している。図８には、簡単のためｎ行目とｎ＋１行目の２行分の信号読み出し動作に対応した信号を示している。

また、図８に示した動作では、光電変換部１２０はＢモードの動作を行わないものとしている。つまり、光電変換部１２０がＡモードにある期間以外のすべての期間が、光電変換部１２０が光電変換モードにある期間である。なお、Ａモードの期間以外のうちの、一部のみの期間を光電変換モードの期間とする場合には、他の一部の期間をＢモードの期間とすればよい。

時刻ｔ１から時刻ｔ３までの間、行駆動回路２０１は、図１に示した全ての行の画素１００に供給する電圧Ｖｓ（ｎ〜ｎ＋３）を、電圧Ｖ１としている。これにより、図１に示した全ての画素１００の光電変換部１２０は、光電変換モードとして動作する。なお、不図示ではあるが、時刻ｔ１に先立って、後述する時刻ｔ４から時刻ｔ５のように、行駆動回路２０１は、図１に示した全ての行の画素１００に供給する電圧Ｖｓ（ｎ〜ｎ＋３）を、電圧Ｖ３とする。これにより、図１に示した全ての画素１００のノードＢの信号電荷はあらかじめ、全ての画素１００で一括してリセットされている。したがって、全ての画素１００の各々の光電変換部１２０の電荷蓄積期間の開始は、全ての画素１００で同時となっている。

時刻ｔ２に、行駆動回路２０１は、駆動信号ｐＧＳ（ｎ〜ｎ＋３）をハイレベルにする。これにより、図１に示した全ての画素１００のシャッタトランジスタ１１１がオンする。これにより、ノードＢが蓄積した信号電荷の、ノードＣへの転送が開始される。シャッタトランジスタ１１１は、第１の電荷蓄積部であるノードＢが蓄積した電荷をノードＣに転送する転送部である。

時刻ｔ３に、行駆動回路２０１は、駆動信号ｐＧＳ（ｎ〜ｎ＋３）をローレベルにする。これにより、図１に示した全ての画素１００のシャッタトランジスタ１１１がオフする。これにより、時刻ｔ３までの期間にノードＢが蓄積した信号電荷が、ノードＣに転送される。これにより図１に示した全ての画素１００の電荷蓄積期間が、全ての画素１００で同時に終了することとなる。つまり、電荷蓄積期間の開始と終了のそれぞれが、全ての画素１００で同時となる、グローバル電子シャッタ動作が行われる。

時刻ｔ４から時刻ｔ５までの期間、行駆動回路２０１は、図１に示した全ての行の画素１００に供給する電圧Ｖｓ（ｎ〜ｎ＋３）を、電圧Ｖ３とする。これにより、図１に示した全ての画素１００の光電変換部１２０は、Ａモードで動作する。よって、時刻ｔ５に、第１の電荷蓄積部であるノードＢの電位は、光電変換前の初期状態にリセットされる。

時刻ｔ５に、行駆動回路２０１は、図１に示した全ての行の画素１００に供給する電圧Ｖｓ（ｎ〜ｎ＋３）を、ふたたび電圧Ｖ１とする。これにより、図１に示した全ての画素１００の光電変換部１２０は、光電変換モードとして動作する。よって、上述したように、図１に示した全ての画素１００の電荷蓄積期間の開始が、全ての画素１００で同時となる。

時刻ｔ６に、行駆動回路２０１は、駆動信号ｐＳＥＬ（ｎ）をハイレベルにする。これにより、ｎ行目の画素１００の選択トランジスタ１０７がオンする。よって、ｎ行目の画素１００の増幅トランジスタ１０６が出力線１３０に信号を出力する。

時刻ｔ７に、タイミングジェネレータは、信号ｐＴＳ（ｎ）をハイレベルにする。そして、時刻ｔ８にタイミングジェネレータは、信号ｐＴＳ（ｎ）をローレベルにする。これにより、列回路１４０の容量ＣＴＳは、ノードＢに蓄積された光信号と増幅トランジスタ１０６の閾値ばらつきとを含む光信号である信号Ｓを保持する。

時刻ｔ９に、行駆動回路２０１は、信号ｐＲＥＳ（ｎ）をハイレベルにする。そして、時刻ｔ１０に行駆動回路２０１は、信号ｐＲＥＳ（ｎ）をローレベルにする。これにより、第２の電荷蓄積部であるノードＣの電位が、リセットレベルの電位となる。

時刻ｔ１１に、タイミングジェネレータは、信号ｐＴＮ（ｎ）をハイレベルにする。そして、時刻ｔ１２に、タイミングジェネレータは、信号ｐＴＮ（ｎ）をローレベルにする。これにより、列回路１４０の容量ＣＴＮは、増幅トランジスタ１０６の閾値ばらつきを含むノイズ信号である信号Ｎを保持する。

時刻ｔ１３に行駆動回路２０１は、信号ｐＳＥＬ（ｎ）をローレベルにする。

その後、列駆動回路２０２が、各列の列回路１４０の信号ＣＳＥＬ（ｍ〜ｍ＋３）を順次ハイレベルにする。これにより、各列の列回路１４０は順次、信号Ｓと信号Ｎとを出力アンプ部２０３に出力する。出力アンプ部２０３は、信号Ｓと信号Ｎとの差分の信号をＡＤ変換部２０４に出力する。

その後、行駆動回路２０１、タイミングジェネレータ、列駆動回路２０２は時刻ｔ６から時刻ｔ１３の期間にｎ行目の画素１００に対して行った動作を、他の行の画素１００に対して、順次行う。

これにより、本実施例の光電変換装置は、各画素１００の入射光に対応する信号を得ることができる。また、本実施例の光電変換装置は、全ての画素１００に対して電圧Ｖｓのレベルおよび駆動信号ｐＧＳのレベルを共通とすることにより、グローバル電子シャッタ動作を行うことができる。

本実施例では、光電変換モードでは、光電変換部１２０が逆バイアス状態となる電圧を上部電極１０１に印加する。これにより、第１の電荷蓄積部であるノードＢに信号電荷を保持させる。また、Ａモードでは、光電変換部１２０が順バイアス状態となる電圧を上部電極１０１に印加する。これにより、第１の電荷蓄積部であるノードＢに蓄積された信号電荷をリセットする。

（ダイオード特性を備える光電変換部１２０を有することによる効果）
特許文献１に記載の光電変換装置では、光電変換部をリセットするためのトランジスタを、第２の電荷蓄積部をリセットするトランジスタとは別に設ける必要があった。本実施例の光電変換装置は、ダイオード特性を備える光電変換部１２０を備える。これにより、光電変換部１２０をリセットするトランジスタを備えずとも、第１の電荷蓄積部の信号電荷をリセットすることができる。これにより、本実施例の光電変換装置は、従来の光電変換装置に対し、第１の電荷蓄積部をリセットするトランジスタを省略することができる分、画素１００の回路面積を低減することができる効果を有する。

なお、本実施例ではグローバル電子シャッタの動作について説明したが、各行ごとに順次、電荷蓄積期間のタイミングが異なる、いわゆるローリングシャッタ動作を行うこともできる。

また、本実施例では、１例として４行４列の画素１００を備える光電変換装置を説明した。実際には、光電変換装置の画素１００は、数千行、数千列に渡って形成される。本実施例で述べたグローバル電子シャッタ動作は、この数千行、数千列に渡って配された画素１００に対して行うことが可能である。

（第１のブロッキング層１０４の構成）
本実施例の第１のブロッキング層１０４と、光電変換層１０３と、第２のブロッキング層１０２は、ホモ接合を構成するようにすることができる。つまり、第１のブロッキング層１０４と、光電変換層１０３と、第２のブロッキング層１０２のそれぞれが、同じ半導体材料で形成されるようにすることができる。この「同じ半導体材料」とは、第１のブロッキング層１０４と、光電変換層１０３と、第２のブロッキング層１０２のそれぞれにおいて、最も多く含まれる元素が同じであることを指している。例えば、ケイ素に対して不純物を添加することによって形成された半導体によって第１のブロッキング層１０４と、光電変換層１０３と、第２のブロッキング層１０２のそれぞれが形成されたとする。この場合、第１のブロッキング層１０４と、光電変換層１０３と、第２のブロッキング層１０２のそれぞれが最も多く含む元素はケイ素である。したがって、第１のブロッキング層１０４と、光電変換層１０３と、第２のブロッキング層１０２のそれぞれが「同じ半導体材料」で形成されたと言える。

光電変換層１０３を構成する材料として、半導体材料、化合物半導体や有機半導体を用いることができる。半導体材料の例としては、真性の（イントリンシックな）アモルファスシリコン、低濃度のＰ型アモルファスシリコン、低濃度のＮ型アモルファスシリコンなどが挙げられる。化合物半導体の例としては、ＢＮ、ＧａＡｓ、ＧａＰ、ＡｌＳｂ、ＧａＡｌＡｓＰなどのＩＩＩ−ＶＩ族化合物半導体や、ＣｄＳｅ、ＺｎＳ、ＨｄＴｅなどのＩＩ−ＩＶ族化合物半導体が挙げられる。有機半導体の例としては、フラーレン、クマリン６（Ｃ６）、ローダミン６Ｇ（Ｒ６Ｇ）、キナクリドン、亜鉛フタロシアニン（ＺｎＰｃ）等のフタロシアニン系材料、ナフタロシアニン系材料が挙げられる。

さらに、上述の半導体材料で構成された量子ドットを含む層を光電変換層１０３に用いることができる。非晶質シリコン膜、有機半導体膜、量子ドット膜は、薄膜の形成が容易である。ここで、量子ドットとは、２０．０ｎｍ以下の粒径を有する粒子を示す。

また、イントリンシックな半導体は、キャリア密度が少ない。よって、イントリンシックな半導体を光電変換層１０３に用いることで、広い空乏層幅を実現することが可能である。これにより、高感度化、ノイズ低減を低減した光電変換層１０３を実現することができる。

上部電極１０１は、不図示のマイクロレンズ層および不図示のカラーフィルタ層を介して入射した光を光電変換層１０３に透過するような材料で形成される。例えば、上部電極１０１には、ＩＴＯのようにインジウムおよびスズを含む化合物、酸化物などの透明電極を用いることができる。透明電極を用いることにより、上部電極１０１を透過することによるによる入射光の光量低下を抑制できるため、光電変換部１２０の感度の低下を抑制することができる。他の上部電極１０１の例として、所定の量の光が透過する程度の薄さを有するポリシリコンや金属を、上部電極１０１として用いてもよい。金属は酸化物に比べて電気抵抗が低いため、金属を上部電極１０１の材料に用いた場合には、酸化物の上部電極１０１に対して、消費電力の低減と駆動の高速化が可能である。

第１のブロッキング層１０４と、光電変換層１０３と、第２のブロッキング層１０２のそれぞれが「同じ半導体材料」で形成される場合、それぞれが含む不純物濃度を互いに異ならせるようにする。例えば、第２のブロッキング層１０２はＰ型の半導体材料で形成され、光電変換層１０３はイントリンシックな半導体で形成され、第１のブロッキング層１０４がＮ型の半導体材料で形成される。つまり、光電変換層１０３の導電型（Ｉ型）と、ブロッキング部である第１のブロッキング層１０４の導電型（Ｎ型）とが異なる。さらに、第１のブロッキング層１０４の導電型（Ｎ型）と第２のブロッキング層１０２の導電型（Ｐ型）とが異なる。

また、第１のブロッキング層１０４を、光電変換層１０３とは異なる材料で形成することができる。このような構成の場合、第１のブロッキング層１０４と光電変換層１０３との間にはヘテロ接合が形成される。第１のブロッキング層１０４と光電変換層１０３との材料の違いは、第１のブロッキング層１０４と光電変換層１０３との間にエネルギー障壁を生成する。したがって、このヘテロ接合により、信号電荷とは逆の極性の電荷の、光電変換層１０３から画素電極１０５への注入を抑制（ブロッキング）することができる。なお、ここで言う「異なる材料」とは、その層を形成する主たる元素が異なることを指している。

（第１のブロッキング層１０４を備えることによる効果）
図９（ａ）〜図９（ｅ）のそれぞれを用いて、本実施例の効果を説明する。図９（ｂ）、図９（ｃ）は参考例であって、光電変換部１２０が第１のブロッキング層１０４を有しない例を示している。図９（ｄ）、図９（ｅ）は、これまでに述べてきた、光電変換部１２０が第１のブロッキング層１０４を有する例を示している。

図９（ａ）は、光電変換装置に入射した像を示している。Ｐ１の位置にある画素１００の光信号はダークレベルに近いレベルであり、Ｐ２の位置にある画素１００の光信号は飽和レベルに近いレベルである。このように撮像シーンによっては、１枚の像の中に、ダークレベルに近い画素Ｐ１、飽和レベルに近い画素Ｐ２が存在する。

参考例である図９（ｂ）、図９（ｃ）を説明する。図９（ｂ）は画素Ｐ１の光電変換部１２０のバンド構造を示している。図９（ｃ）は画素Ｐ２の光電変換部１２０のばんどこうぞうを示している。図９（ｂ）、図９（ｃ）のそれぞれにおいて示した実線は、光電変換領域におけるバンド構造を示している。図９（ｂ）、図９（ｃ）のそれぞれにおいて示した点線は、Ｂモードにおけるバンド構造を示している。

図９（ｂ）の画素Ｐ１の光電変換部１２０では、光電変換モードにおいて、実線で示したように、光信号による電子が画素電極１０５にほとんど蓄積されていない。よって、光電変換モードにおける、画素Ｐ１の光電変換部１２０のバンド構造は、光電変換部１２０のリセット時の逆バイアス状態に近いポテンシャルのままとなっている。

図９（ｃ）の画素Ｐ２の光電変換部１２０では、光電変換モードにおいて、実線で示したように、光信号による電子が画素電極１０５に蓄積され、ノードＢの電位が低下している。よって、光電変換モードにおける、画素Ｐ２の光電変換部１２０のバンド構造は、フラットバンド状態に近い状態になっている。

ここで、ダークレベルに近い光信号を出力する画素Ｐ１が、Ｂモードにおいてフラットバンドとなるように電圧Ｖｓ２の電位を設定したとする。よって、図９（ｂ）において点線で示したように、画素Ｐ１の光電変換部１２０は、Ｂモードにおいて、フラットバンド状態に近い状態になっている。

図９（ｃ）の画素Ｐ２の光電変換部１２０では、Ｂモードにおいて、点線で示したように、上部電極１０１の電位が、画素電極１０５の電位よりも相対的に高くなる。よって、光電変換部１２０がＢモードにある間、光電変換層１０３で発生する正孔が画素電極１０５に移動しやすくなる。

この光電変換層１０３中で発生する正孔が画素電極１０５に移動することによって、画素電極１０５に蓄積されていた電子が、消失することとなる。よって、画素Ｐ２の光信号が、本来出力すべき信号レベルから低下した信号レベルとなる。これにより、光電変換装置が出力した信号を用いて生成した画像において、高輝度の部分の輝度が低下する。つまり、画素電極１０５に蓄積されていた電子が消失せずに生成されたと仮定される画像に対して、コントラストが低下した画像が生成されることとなる。

本実施例の光電変換部１２０は、第１のブロッキング層１０４を有する。

図９（ｄ）は、本実施例の光電変換部１２０を備える画素Ｐ１のバンド構造を示している。図９（ｄ）では、図９（ｂ）と同じく、画素Ｐ１の光電変換部１２０は、Ｂモードにおいて、フラットバンド状態に近い状態になっている。

図９（ｅ）において、画素Ｐ２の光電変換部１２０がＢモードにある場合のバンド構造を点線で示している。光電変換層１０３で発生する正孔の光電変換層１０３から画素電極１０５への移動は、第１のブロッキング層１０４によって、抑制されている。

このように、光電変換部１２０が第１のブロッキング層１０４を有することによって、光電変換層１０３中で発生する正孔の画素電極１０５への移動が抑制されている。よって、図９（ｃ）では生じていた、画素電極１０５に蓄積されていた電子の消失もまた抑制される。よって、図９（ｃ）では生じていた、画素Ｐ２の光信号の信号レベルの低下もまた、抑制される。これにより、図９（ｃ）では生じていた、光電変換装置が出力した信号を用いて生成した画像における、高輝度の部分の輝度の低下もまた、抑制される。したがって、本実施例の光電変換装置は、従来の電子シャッタ動作によって生じていた、画像のコントラストの低下を抑制することができる効果を有する。

ただし、本実施例では光電変換部１２０は、第１のブロッキング層１０４を備えることによって上記の効果が得られることを説明したが、必須の構成ではない。図８に示した動作のように、光電変換部１２０がＢモードで動作しない場合には、Ｂモードにおける、正孔の光電変換層１０３から画素電極１０５への注入を抑制することを必要としない。よって、第１のブロッキング層１０４を設けずとも、本実施例の光電変換装置は、上述した通り、第１の電荷蓄積部をリセットするトランジスタを省略できることによる画素１００の回路面積の低減の効果を得られる。

なお、本実施例において、信号電荷が電子であるとして説明したが、正孔を信号電荷としても同じ効果が得られる。

（実施例２）
本実施例の光電変換装置について、図面を参照しながら、実施例１と異なる点を中心に説明する。

図１０は、本実施例の画素１００−２の構成を示した図である。本実施例の光電変換装置の全体の構成は、図１で説明した構成に対し、画素１００の代わりに画素１００−２が設けられた構成である。

図１０に示したように、本実施例の画素１００−２は、ノードＢに、一方のノードが接続された容量Ｃｐを備える。容量Ｃｐの他方のノードは、行駆動回路２０１から電圧Ｖｓａが供給されるノードＤに接続される。

実施例１では、行駆動回路２０１は、電圧Ｖｓを上部電極１０１に供給していた。一方、本実施例では、図１０に示したように、行駆動回路２０１は電圧ＶｓａをノードＤに供給する。また、上部電極１０１が接続されるノードＡには、所定の電圧である電圧Ｖｕｐが不図示の第２の電圧供給部から供給される。

本実施例の場合においても、光電変換モード時には、行駆動回路２０１は、光電変換層１０３が逆バイアス状態となる電圧に、電圧Ｖｓａのレベルを設定する。また、Ａモード時には、行駆動回路２０１は、光電変換層１０３が順バイアス状態となる範囲であって、かつ立ち上がり電圧Ｖｆより高い範囲に電圧Ｖｂがあるように電圧Ｖｓａのレベルを設定する。これにより、本実施例の光電変換装置においても、実施例１と同じく、光電変換動作および第１の電荷蓄積部のリセット動作を行うことができる。これにより、本実施例の光電変換装置もまた、実施例１の光電変換装置と同じ効果を有する。

また、Ｂモード時には、行駆動回路２０１は、光電変換層１０３が順バイアス状態となる範囲であって、かつ立ち上がり電圧Ｖｆより低い範囲に電圧Ｖｂがあるように電圧Ｖｓａのレベルを設定する。これにより、光電変換層１０３から第１の電荷蓄積部であるノードＢへのさらなる信号電荷の蓄積を抑制する期間を設けることができる。

本実施例の光電変換装置においても、第１の電荷蓄積部であるノードＢのリセットを、光電変換部１２０をＡモードで動作させることで行う。これにより、実施例１の光電変換装置と同じく、本実施例の光電変換装置もまた、画素１００−２の回路面積を従来技術に比べて低減できる効果を有する。

また、本実施例の光電変換装置においても、光電変換部１２０が第１のブロッキング層１０４を備える。よって、本実施例の光電変換装置もまた、従来の電子シャッタ動作によって生じていた、画像のコントラストの低下を抑制することができる効果を有する。

（実施例３）
本実施例の光電変換装置について、図面を参照しながら、実施例１と異なる点を中心に説明する。

本実施例の光電変換装置の構成は、図１と同じとすることができる。

図１１は、本実施例の画素１００−３の構成を示した図である。図１１の各部材には、図３に示した部材と同じ機能を有するものについては、図３で付した符号と同じ符号が付されている。本実施例の画素１００−３は、画素電極１０５に加えて、補助電極１０９−１、１０９−２を備える。

光電変換部１２０がＢモード（電子シャッタ動作）である場合、補助電極１０９−１、１０９−２にはともに、不図示のドレイン電源から所定のドレイン電圧が供給される。信号電荷が電子である場合には、ドレイン電圧は０Ｖよりも大きい値に設定される。一方、信号電荷が正孔である場合には、ドレイン電圧は０Ｖよりも小さい値に設定される。

よって、光電変換部１２０がＢモードである期間に、光電変換部１２０から画素電極１０５に向かってドリフトしてきた信号電荷とは反対の極性の電荷が、補助電極１０９−１、１０９−２に吸い寄せられる。これにより、補助電極１０９−１、１０９−２から、信号電荷とは反対の極性の電荷が排出されることとなる。これにより、画素電極１０５に蓄積された信号電荷と、当該信号電荷と反対の極性の電荷との結合を抑制することができる。よって、本実施例の光電変換装置は、光電変換部１２０が補助電極１０９−１，１０９−２を備えることにより、画素電極１０５が蓄積した信号電荷を精度よく読みだすことができる効果を有する。

また、本実施例においても、第１の電荷蓄積部であるノードＢのリセットを、光電変換部１２０をＡモードで動作させることで行う。これにより、実施例１の光電変換装置と同じく、本実施例の光電変換装置もまた、画素１００−３の回路面積を従来技術に比べて低減できる効果を有する。

（実施例４）
本実施例の光電変換装置について、図面を参照しながら、実施例１と異なる点を中心に説明する。

図１２は、本実施例の光電変換装置が備える画素１００−４の構成を示した図である。図１２の各部材には、図３に示した部材と同じ機能を有するものについては、図３で付した符号と同じ符号を付している。

本実施例の画素１００−４は、図３で説明した光電変換部１２０が備えていた第２のブロッキング層１０２を備えない代わりに、上部電極１０１と光電変換層１０３との間にショットキー障壁を設ける。このショットキー障壁が、図３の光電変換部１２０が備えていた第２のブロッキング層１０２と同じ機能を奏する。つまり、本実施例では、ショットキー障壁が、信号電荷と同じ極性の電荷である電子の、上部電極１０１から光電変換層１０３への注入を抑制する第２のブロッキング部である。

図１３（ａ）、（ｂ）は、本実施例の光電変換部１２０におけるエネルギーバンドと印加するバイアス電圧とのポテンシャルを模式的に示している。図１３（ａ）は図６における光電変換モードに対応し、図１３（ｂ）は図６におけるＡモードに対応する。

図１３（ａ）、（ｂ）は、上部電極１０１、光電変換層１０３、第１のブロッキング層１０４、画素電極１０５のエネルギーバンドを示した図である。

本実施例においては、光電変換部１２０が第２のブロッキング層１０２を備えない代わりに、上部電極１０１と光電変換層１０３のショットキー障壁Ｗを設けている。これにより、図１３（ａ）に示す光電変換モードでは、上部電極１０１から信号電荷（本実施例においても電子とする）が光電変換層１０３に注入されることを抑制（ブロッキング）している。

また、光電変換層１０３と画素電極１０５との間には、信号電荷と反対の極性の電荷である正孔に対するエネルギー障壁を有する第１のブロッキング層１０４が設けられている。第１のブロッキング層１０４は、図１３（ａ）に示す光電変換モードでは、実施例１と同じく、画素電極１０５から正孔が光電変換層１０３に注入されることを抑制（ブロッキング）している。また図１３（ｂ）に示すＡモードでは、印加したバイアスに従って正孔が光電変換層１０３から画素電極１０５に向かってドリフトする電圧Ｖ３は、第１のブロッキング層１０４のエネルギー障壁を越える、大きなバイアスを上部電極１０１と画素電極１０５との間に印加するための電圧であるとする。この場合、光電変換層１０３から第１のブロッキング層１０４に移動した正孔は、第１のブロッキング層１０４のエネルギー障壁を越えて、画素電極１０５に流入する。画素電極１０５に流入した正孔は、光電変換モードにおいてノードＢに蓄積された電子と結合する。これにより、第１の電荷蓄積部であるノードＢの電位は、光電変換部１２０が光電変換モードとなる前の電位にリセットされる。これにより、本実施例の光電変換装置もまた、実施例１と同じく、画素１００−４の回路面積を低減することができる効果を有する。

また、本実施例の光電変換装置は第１のブロッキング層１０４を備えることにより、実施例１の光電変換装置と同じく、従来の電子シャッタ動作によって生じていた、画像のコントラストの低下を抑制することができる効果を有する。

（実施例５）
本実施例について、図面を参照しながら、実施例１と異なる点を中心に説明する。

図１４は、本実施例の光電変換装置が備える画素１００−５の構成を示した図である。図１４の各部材には、図３に示した部材と同じ機能を有するものについては、図３で付した符号と同じ符号を付している。

画素１００−５は、図３に示した画素１００の構成に対し、シャッタトランジスタ１１１と、リセットトランジスタ１０８が省略された構成を備える。

画素電極１０５が接続されるノードＥは、増幅トランジスタ１０６のゲートに接続される。本実施例では、ノードＥが、光電変換層１０３が生成する信号電荷を保持する第１の電荷蓄積部である。

本実施例の光電変換部１２０をＡモードで動作させると、正孔が光電変換層１０３から第１のブロッキング層１０４を介して画素電極１０５に注入される。この画素電極１０５に注入された正孔は、信号電荷である電子を蓄積したノードＥの電位をリセットする。これにより、本実施例の光電変換装置は、光電変換部１２０のＡモードの動作により、増幅トランジスタ１０６のゲートが接続された第１の電荷蓄積部の電位をリセットすることができる。よって、本実施例の光電変換装置は、実施例１の画素１００の構成に対し、画素１００−５の回路面積を、リセットトランジスタ１０８を省略できる分、低減できる効果を有する。

（実施例６）
本発明に係る撮像システムの実施例について説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。図１５に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。

本実施例は、上述した各実施例の光電変換装置を撮像装置１５０４として有する撮像システムに関する。

図１５に例示した撮像システムは、レンズの保護のためのバリア１５０１、被写体の光学像を撮像装置１５０４に結像させるレンズ１５０２、レンズ１５０２を通過する光量を可変にするための絞り１５０３を有する。レンズ１５０２、絞り１５０３は撮像装置１５０４に光を集光する光学系である。また、図１５に例示した撮像システムは撮像装置１５０４より出力される出力信号の処理を行う出力信号処理部１５０５を有する。出力信号処理部１５０５は必要に応じて各種の補正、圧縮を行って信号を出力する動作を行う。

出力信号処理部１５０５は、撮像装置１５０４が出力する信号を用いて、画像を生成する動作を行う。

図１５に例示した撮像システムはさらに、画像データを一時的に記憶する為のバッファメモリ部１５０６、外部コンピュータ等と通信する為の外部インターフェース部１５０７を有する。さらに撮像システムは、撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体１５０９、記録媒体１５０９に記録または読み出しを行うための記録媒体制御インターフェース部１５０８を有する。さらに撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御演算部１５１０、撮像装置１５０４と出力信号処理部１５０５に各種タイミング信号を出力するタイミング供給部１５１１を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システムは少なくとも撮像装置１５０４と、撮像装置１５０４から出力された出力信号を処理する出力信号処理部１５０５とを有すればよい。

全体制御演算部１５１０は、設定された露光条件に応じて、各実施例で説明した電圧Ｖｓ２のレベルを調整する制御部として動作する。例えば、設定された露光条件における画像のダイナミックレンジにおいて、中間値となる画素１００の光電変換部１２０がフラットバンド状態になるように、電圧Ｖｓ２のレベルを設定する。これにより、各実施例の光電変換装置が適用された撮像装置１５０４はＢモードを、露光条件に応じて、好適に行うことができる。

また、それぞれの画素１００が、１つのマイクロレンズに対し、第１の光電変換部１２０Ａと、第２の光電変換部１２０Ｂが対応するように設けられていてもよい。出力信号処理部１５０５は、第１の光電変換部１２０Ａが生成した電荷に基づく信号と、第２の光電変換部１２０Ｂで生成した電荷に基づく信号とを処理する。これにより、撮像装置１５０４から被写体までの距離情報を取得することができる。なお、１つのマイクロレンズに対し、さらに多くの光電変換部が設けられていてもよい。つまり、出力信号処理部１５０５は、１つのマイクロレンズに対応して設けられた複数の光電変換部の一部の光電変換部が生成した電荷に基づく信号と、他の一部の光電変換部が生成した電荷に基づく信号とを用いて、撮像装置１５０４から被写体までの距離情報を取得するようにすればよい。この場合、他の一部の光電変換部が生成した電荷に基づく信号を、複数の光電変換部が生成した電荷の和に基づく信号から、一部の光電変換部が生成した電荷に基づく信号を差し引くことで得るようにしてもよい。

出力信号処理部１５０５は、撮像装置１５０４が形成された第１の半導体基板とは別の第２の半導体基板に設けられている。この第１の半導体基板と第２の半導体基板とはそれぞれ別々のチップとしても良いし、積層して１つのチップとしても良い。

また、撮像装置１５０４として用いられる光電変換装置がＡＤ変換部２０４を備える例を説明した。他の例として、ＡＤ変換部２０４を、出力信号処理部１５０５が有するようにしてもよい。この場合には、撮像装置１５０４は、アナログ信号を出力信号処理部１５０５に出力することとなる。

以上のように、本実施例の撮像システムは、撮像装置１５０４を適用して撮像動作を行うことが可能である。

本実施例では、光電変換装置１００４とＡＤ変換部とが別の半導体基板に設けられた構成を説明した。しかし、光電変換装置１００４とＡＤ変換部とが同一の半導体基板に形成されていてもよい。また、光電変換装置１００４と信号処理部１００７とが同一の半導体基板に形成されていてもよい。

なお、上記実施例は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。また、これまで述べた各実施例を種々組み合わせて実施することができる。

１００ 画素
１０１ 上部電極（第１の電極部）
１０２ 第２のブロッキング層
１０３ 光電変換層
１０４ 第１のブロッキング層（ブロッキング層）
１０５ 画素電極（第２の電極部）
１０６ 増幅トランジスタ
１０７ 選択トランジスタ
１１０ 基準電圧供給部
１２０ 光電変換部
１３０ 出力線
１４０ 列回路
１５０ 電流源
２０１ 行駆動回路（電圧供給部）
２０２ 列駆動回路
２０３ 出力アンプ部
２０４ ＡＤ変換部

Claims (20)

1. 半導体基板と、画素とを備える光電変換装置であって、
   前記画素は、
   第１の電極部と、
   前記第１の電極部および前記半導体基板の間に配された第２の電極部と、
   前記第１の電極部および前記第２の電極部の間に配された光電変換層とを備え、
   前記光電変換装置は、前記第１の電極部と前記第２の電極部の少なくとも一方に、値の異なる複数の電圧を供給することによって、前記光電変換層のバイアス状態を、逆バイアス状態と順バイアス状態とのそれぞれに設定する電圧供給部をさらに有し、
   前記順バイアス状態において、前記第１の電極部と前記第２の電極部との間に電流が流れることを特徴とする光電変換装置。
2. 前記電圧供給部は、前記第１の極性の電荷が前記光電変換層から前記第２の電極部に注入されるように、前記第１の電極部と前記第２の電極部の一方に第１の電圧を供給し、
   前記電圧供給部は、前記第２の極性の電荷が前記光電変換層から前記第２の電極部に注入されるように、前記第１の電極部と前記第２の電極部の前記一方に前記第１の電圧とは異なる電圧の第２の電圧を供給することを特徴とする請求項１に記載の光電変換装置。
3. 前記電圧供給部は、前記第１の極性の電荷の前記光電変換層から前記第２の電極部への注入を抑制するように、前記第１の電極部と前記第２の電極部の前記一方に前記第１の電圧および前記第２の電圧とは異なる電圧の第３の電圧を供給することを特徴とする請求項２に記載の光電変換装置。
4. 前記画素は、第１の電荷蓄積部を備え、
   前記光電変換層は、逆バイアス状態となることによって、入射光に対応して生成する第１の極性の信号電荷を前記第２の電極部を介して前記第１の電荷蓄積部に出力し、
   前記光電変換層は、順バイアス状態となることによって、前記第１の極性とは反対の極性である第２の極性の電荷を前記第２の電極部を介して前記第１の電荷蓄積部に出力することを特徴とする請求項１〜３のいずれか１項に記載の光電変換装置。
5. 複数の前記画素を有し、前記複数の画素の各々は、転送部と、第２の電荷蓄積部とをさらに備え、
   前記転送部は、前記第１の電荷蓄積部に出力された前記信号電荷を、前記第２の電荷蓄積部に転送し、
   前記光電変換層から前記第１の電荷蓄積部への前記信号電荷の出力の開始を、前記複数の画素で同時とし、
   前記転送部による、前記第１の電荷蓄積部から前記第２の電荷蓄積部への前記信号電荷の転送の終了を、前記複数の画素で同時とすることを特徴とする請求項４に記載の光電変換装置。
6. 前記複数の画素の各々は、画素増幅部をさらに備え、
   前記画素増幅部は、前記第２の電荷蓄積部の電位に基づく信号を、前記画素の外部に出力することを特徴とする請求項５に記載の光電変換装置。
7. 前記画素は、画素増幅部をさらに備え、
   前記画素増幅部は、前記第１の電荷蓄積部の電位に基づく信号を、前記画素の外部に出力することを特徴とする請求項４に記載の光電変換装置。
8. 前記画素は、前記光電変換層と前記第２の電極部との間に配されるとともに、前記光電変換層から前記第１の極性の信号電荷を前記第２の電極部に注入させ、前記第２の極性の電荷の前記光電変換層から前記第２の電極部への注入を抑制するブロッキング部をさらに備えることを特徴とする請求項１〜７のいずれか１項に記載の光電変換装置。
9. 前記逆バイアス状態のうち、前記第１の電極部と前記第２の電極部との間の電位差が所定の値よりも小さい場合には、前記ブロッキング部が、前記第２の極性の電荷の前記光電変換層から前記第２の電極部への注入を抑制し、
   前記逆バイアス状態のうち、前記第１の電極部と前記第２の電極部との間の電位差が前記所定の値よりも大きい場合には、前記ブロッキング部が、前記第２の極性の電荷の前記光電変換層から前記第２の電極部への注入を行うことを特徴とする請求項８に記載の光電変換装置。
10. 前記ブロッキング部のエネルギーバンドが、前記光電変換層のエネルギーバンドに対して、前記第１の極性の電荷に対するポテンシャルが低く、前記第２の極性の電荷に対するポテンシャルが高いことを特徴とする請求項８または９に記載の光電変換装置。
11. 前記光電変換層と前記第１の電極部との間に配され、前記第１の電極部から前記光電変換層への前記第１の極性の電荷の注入を抑制する第２のブロッキング部をさらに有することを特徴とする請求項８〜１０のいずれか１項に記載の光電変換装置。
12. 前記ブロッキング部と前記光電変換層とを形成する主たる元素が同じであることを特徴とする請求項８〜１１のいずれか１項に記載の光電変換装置。
13. 前記ブロッキング部と前記光電変換層との各々の不純物濃度が異なることを特徴とする請求項１２に記載の光電変換装置。
14. 前記ブロッキング部と前記光電変換層の導電型が異なることを特徴とする請求項１２または１３に記載の光電変換装置。
15. 前記ブロッキング部が、第１の半導体材料で形成され、
    前記光電変換層が、前記第１の半導体材料を形成する主たる元素とは異なる元素を主として含む第２の半導体材料で形成されることを特徴とする請求項８〜１１のいずれか１項に記載の光電変換装置。
16. 前記ブロッキング部と前記光電変換層とがヘテロ接合を形成することを特徴とする請求項１５に記載の光電変換装置。
17. 請求項１〜１６のいずれか１項に記載の光電変換装置と、
    前記光電変換装置が出力する信号を処理することによって画像を生成する信号処理部とを有することを特徴とする撮像システム。
18. 請求項３に記載の光電変換装置と、
    前記光電変換装置が出力する信号を処理することによって画像を生成する信号処理部と、
    前記光電変換装置が出力する信号の信号レベルに基づいて、前記第３の電圧を変更する制御部とを有することを特徴とする撮像システム。
19. 前記光電変換装置が設けられた半導体基板と、前記信号処理部が設けられた半導体基板とが積層されていることを特徴とする請求項１７または１８に記載の撮像システム。
20. 前記画素が、前記第１の電極部と、前記第２の電極部と、前記光電変換層とを各々が備える複数の光電変換部と、前記複数の光電変換部に対応して設けられた１つのマイクロレンズとを有し、
    前記信号処理部が、前記複数の光電変換部の一部の光電変換部の前記第１の極性の電荷に基づく信号と、前記複数の光電変換部の他の一部の光電変換部の前記第１の極性の電荷に基づく信号とを用いて、被写体の距離情報を取得することを特徴とする請求項１７〜１９のいずれか１項に記載の撮像システム。

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