JP2021082785A - 固体撮像素子および撮像装置 - Google Patents
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Abstract
Description
下記非特許文献1に開示された技術は、本願の図15に示すように、電荷増倍作用を有する光電変換膜420を画素回路430の画素電極403上に直接積層した画素構造を備えており、画素電極403にn型浮遊拡散容量408が接続されている。また、光電変換膜420は、正孔注入阻止層としての酸化ガリウム層404、光電変換層兼電荷増倍層としての結晶セレン層405、および膜電極としてのITO層406を、この順に直接積層してなる構造とされている。
画素回路430はp型基板401上にn型MOSトランジスタ部402を形成することで構成されている。なお、画素電極403はn型浮遊拡散容量408と電気的に接続されている。また、p型基板401と画素電極403の間には絶縁層409が設けられている。
すなわち図16は、上記光電変換層兼電荷増倍層として結晶セレン層405を、正孔注入阻止層として酸化ガリウム層404を、さらに、シリコン材料からなるn型浮遊拡散容量408とp型基板401を、各々用いた場合を例にとって説明している。半導体材料においては伝導帯の下端と価電子帯の上端の電位が表されている。膜電極(ITO層)406と画素電極403については金属の仕事関数が表されている。画素内部の状態を示す相対的な電位図とされている。
膜欠陥が生じたことで、n型浮遊拡散容量408の電位の変動が飽和より大きい状態となった場合のバンド構造を示すバンド図を図18に示す。
画素電極403とn型浮遊拡散容量408の電位が0.0Vの場合である。この図18において、入射光により、結晶セレン層405では電子正孔対が発生するが、膜欠陥が生じていると、膜抵抗が低下し、膜電極(ITO層)406から画素電極403に過剰な電子が流れる。
また、膜電圧が降下するため、膜電圧を設定値まで印加することが困難となるので、電荷増倍現象を起こすために必要な電圧を印加することが難しくなる。よって、電荷増倍現象を確認することはできていない。
画素回路上に光電変換膜を積層するタイプのCMOS型固体撮像素子であって、
該画素回路は、n型基板上にp型MOSトランジスタが形成されるように構成するか、n型基板上またはp型基板上にn型ウエルが配され、該n型ウエル内にp型MOSトランジスタが形成されるように構成するとともに、該p型MOSトランジスタの上部に画素電極を配設してなり、
前記光電変換膜は、正孔注入阻止層、光電変換層兼電荷増倍層、および膜電極の各層をこの順に積層されてなり、
該膜電極には前記画素電極へのリセット電圧に対して負の電圧を印加し、
光電変換により発生した電子正孔対のうち電子を前記光電変換膜の走行キャリアとして用いるように構成されてなることを特徴とするものである。
また、前記光電変換層兼電荷増倍層として結晶セレンを用いることが可能である。
また、前記正孔注入阻止層として酸化ガリウムを用いることが可能である。
また、前記正孔注入阻止層、光電変換層兼電荷増倍層、電子注入阻止層として、単結晶材料を用いることが可能である。
また、前記光電変換層兼電荷増倍層としてi型インジウムアルミニウムヒ素を用いることが可能である。
また、前記正孔注入阻止層としてn型インジウムアルミニウムヒ素を用いることが可能である。
また、前記正孔注入阻止層としてn型インジウムリンを用いることが可能である。
また、前記電子注入阻止層としてp型インジウムアルミニウムヒ素を用いることが可能である。
さらに、本発明の撮像装置は、上記いずれかに記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とするものである。
また、p型浮遊拡散容量とn型ウエルが逆バイアス状態となることにより、過剰な電流は流れず、膜電圧を、設定された所望の電圧まで印加することができる。
(第1実施形態)
図1は、単位画素の画素アレイを有する固体撮像素子、具体的には光電変換膜積層型CMOS撮像素子のシステム構成図である。光電変換膜積層型CMOS撮像素子100は、光電変換素子を含む単位画素102がアレイ状に2次元配列され、画素駆動配線103、垂直信号線104と接続している画素アレイ101を有するとともに、周辺回路として、列並列信号処理回路105、出力回路106、制御回路(タイミング制御回路107、リセット信号制御回路111)、水平走査回路108、垂直走査回路109およびマルチプレクサ回路110から構成されている。なお、列並列信号処理回路105は、アナログデジタル変換回路(ADC)を含む構成となっている。
なお、図2はp型MOS3トランジスタの画素回路を示すものであるが、付加的な機能としてフィードバックリセット機能を備えた回路構成としてもよい。
また、これらのラベルの後の(1)、(2)、(n)等の符号は、図1における画素アレイ101の何行目の単位画素であるのかを表している。また、アナログデジタル変換回路(ADC)のサンプリングタイミングのタイムチャートを示すものである。
(b)のタイミングでは、p型選択トランジスタ(SL)216がオンになり当該画素が選択され、p型浮遊拡散容量(FD)213に蓄積された信号電荷が読み出されて、アナログデジタル変換回路(ADC)においてアナログ値からデジタル値へ変換される。
(c)のタイミングでは、p型リセットトランジスタ(RT)214がオンになり、p型浮遊拡散容量(FD)213がリセット電圧(VDD)222の値にリセットされる。
(d)のタイミングでは、p型リセットトランジスタ(RT)214がオフになる。また、p型浮遊拡散容量(FD)213に混入したリセットノイズが読み出されて、アナログデジタル変換回路(ADC)においてアナログ値からデジタル値へ変換される。
また、画素回路30は、n型基板上にp型MOSトランジスタ部2を形成すること、または、p型基板上またはn型基板上に配された、n型ウエル1内にp型MOSトランジスタ部2を形成することで構成される。なお、陽極である画素電極3はp型浮遊拡散容量8と電気的に接続されている。また、n型ウエル1と画素電極3の間には絶縁層9が設けられている。
図6のバンド図は画素内部の状態を示す相対的な電位図であり、結晶セレン層5、酸化ガリウム層4、およびp型浮遊拡散容量8とn型ウエル1(シリコンの半導体材料)に対しては、伝導帯下端と価電子帯上端が表されている。膜電極(ITO層)6と画素電極3については金属の仕事関数が表されている。
また、画素電極3とp型浮遊拡散容量8の電位は3.3Vであり、p型浮遊拡散容量8をリセットした状態におけるリセット電圧である。膜電極(ITO層)6においては、画素電極3のリセット電圧を基準として−13Vが印加されており、膜内の走行キャリアは電子となっている。
すなわち、光電変換層兼電荷増倍層としての結晶セレン層5においては、光入射により電子正孔対が発生する。そして本実施形態の場合、電子が膜内の走行キャリアとして画素電極3方向に走行する。画素電極3方向に走行している電子がp型浮遊拡散容量8に入ると、リセット電圧である3.3Vから飽和時電位の2.3Vへ、電位が小さくなる方向へ変化する。電位の変化が読み出し回路の入力レンジ内であれば、正常に動作する。
このとき、画素電極3方向に走行している電子がさらに増加してp型浮遊拡散容量8に流入する。画素電極3とp型浮遊拡散容量8の電位は0.3Vの状態である。
これにより、膜欠陥による画像の白キズは膜欠陥がある場所にだけ限定的に小さく発生し、画面上に、従来技術において問題となっていた大きな丸い白キズが発生することはない。
なお、図8のp型浮遊拡散容量8においては、価電子帯上端と伝導帯下端の間のバンドギャップが幅をもって形成されているので、電子が画素電極3のフェルミ準位からシリコンの伝導帯に移動することは阻止される。
この図9によれば、従来技術において問題となっていた、図19に示すような、大きな丸い白キズは発生していない。膜欠陥による白キズは発生しているが、極めて限定的であるため目立たない。
さらに、本実施形態の固体撮像素子においては、シリコンの画素回路30上において、膜電極6に電荷増倍現象を起こす効果が得られるために必要な電圧を正常に印加することができる。
また、上記実施形態においては、各層や各領域において、上記とは異なる他の適切な材料を用いることができる。例えば正孔注入阻止層の材料として酸化ガリウムを用いているが、これに替えて酸化亜鉛、硫化亜鉛、酸化セリウム、酸化イットリウムあるいは酸化インジウム等の材料を用いることが可能である。
また、結晶セレン層5とITO膜電極6の間に、電子注入阻止層として酸化ニッケル、酸化銅(Cu2O)のいずれかを用いることが可能である。
次に、本発明の第2実施形態について説明する。
なお、この第2実施形態は、上記第1実施形態と類似の構成、作用効果を有するほか、第2実施形態特有の構成および作用効果をも有しているので、本来は、第2実施形態の説明において、上記第1実施形態と共通する部分については省略することも可能であるが、以下の記載においては、発明の理解を容易、かつ円滑にするため、上記第1実施形態と重複する部分についても敢えて省略しないで説明する場合がある。
<参考文献> L. J. J. Tan et al.,“Avalanche Noise Characteristics in Submicron InP Diodes”, IEEE Journal of Quantum Electronics, Vol.44, No.4, pp.378-382, 2008.
<報告内容>
インジウムアルミニウムヒ素では、電子のイオン化率αのほうが正孔のイオン化率βより高く、イオン化率比k=β/αは0.15から0.25である。過剰雑音係数Fは、増倍率Mとイオン化率比kを用いて、F=Mk+(1−k)(2−1/M)で表され、イオン化率比kが小さいほど、過剰雑音係数Fは小さくなる。インジウムアルミニウムヒ素は走行キャリアを電子とすることで過剰雑音係数が小さいので、光通信用アバランシェフォトダイオードとして用いられることが知られている。したがって、インジウムアルミニウムヒ素を固体撮像素子の光電変換層兼電荷増倍層に使用することができれば、S/Nの良い増倍が得られるので、好適である。
膜欠陥が生じたことで、n型浮遊拡散容量408の電位の変動が飽和より大きい状態となった場合のバンド構造を示すバンド図を図18に示す。
画素電極403とn型浮遊拡散容量408の電位が0.0Vの場合である。この図18において、入射光により、結晶セレン層405では電子正孔対が発生するが、膜欠陥が生じていると、膜抵抗が低下し、膜電極(ITO層)406から画素電極403に過剰な電子が流れる。
また、膜電圧が降下するため、膜電圧を設定値まで印加することが困難となるので、電荷増倍現象を起こすために必要な電圧を印加することが難しくなる。よって、電荷増倍現象を確認することはできていない。
なお、光電変換膜中に転位が形成された場合にも、膜欠陥が形成された場合と同様の理由から画面上に極めて大きな白キズが出現する。
図11のバンド図は画素内部の状態を示す相対的な電位図であり、p型インジウムアルミニウムヒ素層307、i型インジウムアルミニウムヒ素層305、n型インジウムアルミニウムヒ素層304、およびp型浮遊拡散容量308とn型ウエル301(シリコンの半導体材料)に対しては、伝導帯下端と価電子帯上端が表されている。膜電極(ITO層)306と画素電極303については金属の仕事関数が表されている。
すなわち、電子注入阻止層としてのp型インジウムアルミニウムヒ素層307および光電変換層兼電荷増倍層としてのi型インジウムアルミニウムヒ素層305においては、光入射により電子正孔対が発生する。そして本実施形態の場合、電子が膜内の走行キャリアとして画素電極303方向に走行する。画素電極303方向に走行している電子がp型浮遊拡散容量308に入ると、リセット電圧である3.3Vから飽和時電位の2.3Vへ、電位が小さくなる方向へ変化する。電位の変化が読み出し回路の入力レンジ内であれば、正常に動作する。
このとき、画素電極303とp型浮遊拡散容量308の電位は0.3Vの状態である。
これにより、膜欠陥による画像の白キズは膜欠陥や転位がある場所にだけ限定的に小さく発生し、画面上には大きな丸い白キズが発生することはない。
なお、図13のp型浮遊拡散容量308においては、価電子帯上端と伝導帯下端の間のバンドギャップが幅をもって形成されているので、電子が画素電極のフェルミ準位からシリコンの伝導帯に移動することは阻止される。
この図14によれば、従来技術において問題となっていた、図19に示すような、大きな丸い白キズは発生していない。膜欠陥や転位による白キズは発生しているが、極めて限定的であるため目立たない。
また、上記第2実施形態においては、正孔注入阻止層、光電変換層兼電荷増倍層、電子注入阻止層の材料としてインジウムアルミニウムヒ素を用いているが、正孔注入阻止層としてインジウムリンを用いることが可能である。
2、302 p型MOSトランジスタ部
3、303、403 画素電極
4、404 酸化ガリウム層
5、405 結晶セレン層
6、306、406 ITO層(膜電極)
8、308 p型浮遊拡散容量
9、309、409 絶縁層
20、320、420 光電変換膜
30、330、430 画素回路
100 光電変換膜積層型CMOS撮像素子
101 画素アレイ
102 単位画素
103 画素駆動配線
104 垂直信号線
105 列並列信号処理回路
106 出力回路
107 タイミング制御回路
108 水平走査回路
109 垂直走査回路
110 マルチプレクサ回路
111 リセット信号制御回路
211 光電変換膜(PL)
213 p型浮遊拡散容量(FD)
214 p型リセットトランジスタ(RT)
215 p型ソースフォロアアンプトランジスタ(SF)
216 p型選択トランジスタ(SL)
217 画素出力(OUT)
222 電源(VDD)
227 ビア(VIA)
304 n型インジウムアルミニウムヒ素層
305 i型インジウムアルミニウムヒ素層
307 p型インジウムアルミニウムヒ素層
401 p型基板
402 n型MOSトランジスタ部
408 n型浮遊拡散容量
ADC アナログデジタル変換回路
Claims (10)
- 画素回路上に光電変換膜を積層するタイプのCMOS型固体撮像素子であって、
該画素回路は、n型基板上にp型MOSトランジスタが形成されるように構成するか、n型基板上またはp型基板上にn型ウエルが配され、該n型ウエル内にp型MOSトランジスタが形成されるように構成するとともに、該p型MOSトランジスタの上部に画素電極を配設してなり、
前記光電変換膜は、正孔注入阻止層、光電変換層兼電荷増倍層、および膜電極の各層をこの順に積層されてなり、
該膜電極には前記画素電極のリセット電圧に対して負の電圧を印加し、
光電変換により発生した電子正孔対のうち電子を前記光電変換膜の走行キャリアとして用いるように構成されてなることを特徴とする固体撮像素子。 - 前記光電変換膜として、前記正孔注入阻止層、前記光電変換層兼電荷増倍層、電子注入阻止層、および前記膜電極の各層をこの順に積層されていることを特徴とする請求項1記載の固体撮像素子。
- 前記光電変換層兼電荷増倍層として結晶セレンを用いたことを特徴とする請求項1または2に記載の固体撮像素子。
- 前記正孔注入阻止層として酸化ガリウムを用いたことを特徴とする請求項1〜3のうちいずれか1項に記載の固体撮像素子。
- 前記正孔注入阻止層、前記光電変換層兼電荷増倍層、および前記電子注入阻止層として、単結晶材料を用いたことを特徴とする請求項2に記載の固体撮像素子。
- 前記光電変換層兼電荷増倍層としてi型インジウムアルミニウムヒ素を用いたことを特徴とする請求項1、2および5のうちいずれか1項に記載の固体撮像素子。
- 前記正孔注入阻止層としてn型インジウムアルミニウムヒ素を用いたことを特徴とする請求項1、2、5および6のうちいずれか1項に記載の固体撮像素子。
- 前記正孔注入阻止層としてn型インジウムリンを用いたことを特徴とする請求項1、2、5および6のうちいずれか1項に記載の固体撮像素子。
- 前記電子注入阻止層としてp型インジウムアルミニウムヒ素を用いたことを特徴とする請求項2および5〜8のうちいずれか1項に記載の固体撮像素子。
- 請求項1〜9のうちいずれか1項に記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とする撮像装置。
Priority Applications (1)
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