JP2021082784A - 固体撮像素子および撮像装置 - Google Patents

Abstract

【課題】 光電変換膜中に膜欠陥が形成された場合であっても、画素電極から膜電極に流出する電子を減少させて暗電流を減少させ、見かけ上、画素電極の電位が変動するのを防止することができる、光電変換膜積層型の固体撮像素子および撮像装置を提供する。【解決手段】 画素回路３０上に光電変換膜２０を積層するタイプのＣＭＯＳ型固体撮像素子であって、光電変換膜２０は、電子注入阻止層兼電界緩和層である酸化ニッケル層７、光電変換層兼電荷増倍層である結晶セレン層５、正孔注入阻止層である酸化ガリウム層４、膜電極であるＩＴＯ層６の各層をこの順に積層されてなり、ＩＴＯ層６には画素電極３へのリセット電圧に対して正の電圧を印加し、光電変換により発生した電子正孔対のうち正孔を光電変換膜２０の走行キャリアとして用いるように構成されてなる。【選択図】図５

Description

本発明は、固体撮像素子および撮像装置に関し、詳しくは、画素サイズを微細化することで撮像素子のコンパクト化および多画素化を図り、高精細な画像を撮像し得る光電変換部を備えた固体撮像素子および撮像装置に関するものである。

従来、固体撮像素子、例えばＣＭＯＳ撮像素子においては、高精細な画像を撮影することができるように、画素サイズの微細化および多画素化を図るための技術開発が進められてきた。しかし、画素サイズが微細化されたことにより、光を電気信号に変換する光電変換部の面積が狭くなり、感度の低下につながることが問題となっていることから、感度を向上させるために、裏面照射型や光電変換膜積層型の構造のものが注目されており、研究開発が進められている（下記非特許文献１を参照）。

このような光電変換膜積層型の固体撮像素子において、各単位画素が３トランジスタ型とされたものが知られている（下記特許文献１を参照）。
下記非特許文献１に開示された技術は、本願の図１９に示すように、電荷増倍作用を有する光電変換膜４２０を画素回路４３０の陽極とされた画素電極４０３上に直接積層した画素構造を備えており、画素電極４０３にｎ型浮遊拡散容量４０８が接続されている。また、光電変換膜４２０は、正孔注入阻止層としての酸化ガリウム層４０４、光電変換層兼電荷増倍層としての結晶セレン層４０５、および陰極とされた膜電極としてのＩＴＯ層４０６を、この順に直接積層してなる構造とされている。
画素回路４３０はｐ型基板４０１上にｎ型ＭＯＳトランジスタ部４０２を形成することで構成されている。なお、画素電極４０３はｎ型浮遊拡散容量４０８と電気的に接続されている。また、ｐ型基板４０１と画素電極４０３の間には絶縁層４０９が設けられている。

図２０は、図１９中、Ａ−Ａ′線の断面の深さ方向に沿ったバンド構造を示すバンド図である。
すなわち図２０は、上記光電変換層兼電荷増倍層として結晶セレン層４０５を、正孔注入阻止層として酸化ガリウム層４０４を、さらに、シリコン材料からなるｎ型浮遊拡散容量４０８とｐ型基板４０１を、各々用いた場合を例にとって説明している。半導体材料においては伝導帯の下端と価電子帯の上端の電位が表されている。膜電極（ＩＴＯ層）４０６と画素電極４０３については金属の仕事関数が表されている。画素内部の状態を示す相対的な電位図とされている。
画素電極４０３とｎ型浮遊拡散容量４０８の電位は３．３Ｖであり、ｎ型浮遊拡散容量４０８をリセットした状態のリセット電圧である。膜電極（ＩＴＯ層）４０６には、画素電極４０３を基準とすると−１３Ｖの電圧が印加された状態とされており、膜内の走行キャリアは電子である。

図２１に、膜欠陥がなく、ｎ型浮遊拡散容量４０８が飽和の状態のバンド構造のバンド図を示す。画素電極４０３とｎ型浮遊拡散容量４０８の電位が２．３Ｖの状態とされている。この図２１において、結晶セレン層４０５では、入射光により電子正孔対が発生する。電子が膜内の走行キャリアとして画素電極４０３に向かって走行する。一方、ｎ型浮遊拡散容量４０８と画素電極４０３の電位は、ｎ型浮遊拡散容量４０８に信号の電子が入ると、リセット電圧の３．３Ｖから飽和時の２．３Ｖへ、ｎ型浮遊拡散容量４０８の電位が小さくなる方向へ変化する。電位の変化が読み出し回路の入力レンジ内であれば、正常に動作する。

特開２０１３−０７０１８１号公報

S.Imura et al., "High-Sensitivity Image Sensors Overlaid With Thin-Film Gallium Oxide/Crystalline Selenium Heterojunction Photodiodes", IEEE Transactions on Electron Devices, Vol.63, No.1, pp.86-91, January 2016.

しかしながら、上記光電変換膜４２０を画素回路４３０上に直接積層により成膜する場合、異物が混入するなどして膜に欠陥が生じてしまうことが避けられない。
膜欠陥が生じたことで、ｎ型浮遊拡散容量４０８の電位の変動が飽和より大きい状態となった場合のバンド構造を図２２のバンド図に示す。
この図２２は、画素電極４０３とｎ型浮遊拡散容量４０８の電位が０．０Ｖの場合を示すものである。この図２２において、入射光により、結晶セレン層４０５では電子正孔対が発生するが、膜欠陥が生じていると、膜抵抗が低下し、膜電極（ＩＴＯ層）４０６から画素電極４０３に向かって過剰に電子が流入する。このような過剰な電子（暗電流）が画素電極４０３に流入すると、見かけ上、画素電極４０３の電位が変動してしまう。

本発明は上記事情に鑑みなされたものであり、光電変換膜中に膜欠陥が形成された場合であっても、画素電極から膜電極に流出する電子を減少させて暗電流を減少させ、見かけ上、画素電極の電位が変動するのを防止することができる、光電変換膜積層型の固体撮像素子および撮像装置を提供することを目的とするものである。

本発明に係る固体撮像素子は、
画素回路上に光電変換膜を積層するタイプのＣＭＯＳ型固体撮像素子であって、
該画素回路は、ｐ型基板上にｎ型ＭＯＳトランジスタが形成されるように構成するか、ｐ型基板上またはｎ型基板上にｐ型ウエルが配され、該ｐ型ウエル内にｎ型ＭＯＳトランジスタが形成されるように構成するとともに、該ｎ型ＭＯＳトランジスタの上部に画素電極を配設してなり、
前記光電変換膜は、電子注入阻止層、光電変換層兼電荷増倍層、正孔注入阻止層、および膜電極の各層をこの順に積層されてなり、
該膜電極には、前記画素電極へのリセット電圧に対して正の電圧を印加し、
光電変換により発生した電子正孔対のうち正孔を前記光電変換膜の走行キャリアとして用いるように構成されてなることを特徴とするものである。

この場合において、前記電子注入阻止層が、前記光電変換層兼電荷増倍層に対して伝導帯下端のバンド不連続が正となる、電子注入阻止層兼電界緩和層として機能する材料であることが好ましい。

また、上述した固体撮像素子の、第１の発明グループにおいては、前記電子注入阻止層兼電界緩和層の構成材料として酸化ニッケルを用いることが好ましい。
この場合、上述した固体撮像素子の、第１の発明グループにおいては、前記酸化ニッケルを用いた前記電子注入阻止層兼電界緩和層の厚みが、１０ｎｍ以上、かつ１００ｎｍ以下とされていることが好ましい。

また、上述した固体撮像素子の、第１の発明グループにおいては、前記光電変換層兼電荷増倍層の構成材料として結晶セレンを用いることができる。
また、上記第１の発明グループにおいては、前記正孔注入阻止層の構成材料として酸化ガリウムを用いることができる。

また、上述した固体撮像素子の、第２の発明グループにおいては、
前記電子注入阻止層、前記光電変換層兼電荷増倍層および前記正孔注入阻止層として、単結晶材料を用いることができる。
また、上述した固体撮像素子の、第２の発明グループにおいては、前記光電変換層兼電荷増倍層としてｉ型インジウムリンを用いることができる。

また、上述した固体撮像素子の、第２の発明グループにおいては、前記正孔注入阻止層としてｎ型インジウムリンを用いることができる。
また、上述した固体撮像素子の、第２の発明グループにおいては、前記電子注入阻止層としてｐ型インジウムリンを用いることができる。

前記電子注入阻止層兼電界緩和層の構成材料としてアルミニウムヒ素アンチモン、ガリウムヒ素アンチモン、およびアルミニウムガリウムヒ素アンチモンの少なくとも１つを用いることができる。
さらに、本発明に係る撮像装置は、上記いずれかの固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とするものである。

本発明の固体撮像素子および撮像装置においては、画素回路が、ｐ型、ｎ型いずれかの基板上にｐ型ウエルを介してｎ型ＭＯＳトランジスタが配されるようにして構成され、または、ｐ型基板上にｎ型ＭＯＳトランジスタが配されるようにして構成され、光電変換膜は、電子注入阻止層、光電変換層兼電荷増倍層、正孔注入阻止層および膜電極の各層をこの順に積層し、膜電極には画素電極へのリセット電圧に対して正の電圧を印加し、正孔をキャリアとして用いるように構成している。

このような構成とすることにより、光電変換膜内に膜欠陥が生じて、膜抵抗が低下した場合であっても、画素電極と膜電極の間に設けられた、電子注入阻止層のバンドギャップによるエネルギー障壁により、画素電極と膜電極の間の電子の移動がブロックされる。これにより、暗電流の発生が抑制され、見かけ上の、信号値の変動を抑制することができる。

本発明の第１実施形態（第２実施形態についても同様）に係る固体撮像素子の構成を模式的に示す図である。 第１実施形態（第２実施形態についても同様）に係る膜積層タイプで３トランジスタ型画素回路の等価回路を示す回路図である。 第１実施形態（第２実施形態についても同様）に係る固体撮像素子において、信号読出しを行った場合における画素回路へ入力される信号のタイムチャートを示すものである。 第１実施形態（第２実施形態についても同様）に係る固体撮像素子において、図３に示す信号のタイムチャートの（ａ）、（ｂ）、（ｃ）、（ｄ）各タイミングにおけるエネルギーバンドの模式図である。 本発明の第１実施形態に係る固体撮像素子の画素部の断面模式図である。 図５のＡ−Ａ′線断面におけるバンド図であって、リセット時の状態を示す図である。 図５のＡ−Ａ′線断面におけるバンド図であって、膜欠陥がなく飽和時の状態を示す図である。 図５のＡ−Ａ′線断面におけるバンド図であって、膜欠陥があるため飽和より電位が大きくなった時の状態を示す図である。 図５の画素電極付近の断面電位分布図（（ａ）電界緩和層ありの場合、（ｂ）電界緩和層なしの場合）を示す。 図９の画素電極付近の断面電位分布図中、中央、端部１、端部２の各位置における電界強度に関するグラフを示す。 図５に示す固体撮像素子を用いて撮影した暗時の画像（（ａ）電界緩和層ありの場合、（ｂ）電界緩和層なしの場合）を示す。 図５に示す膜構成（膜電極６、酸化ガリウム層４、結晶セレン層５、酸化ニッケル層７、画素電極３を積層したもの）に対して１０Ｖを印加した時のバンド図（実線で示す）、および比較例に係る膜構成（膜電極６、酸化ガリウム層４、結晶セレン層５、画素電極３を積層したもの）に対して１０Ｖを印加した時のバンド図（点線で示す）をそれぞれ示すものである。 図５に示す膜構成における、電流密度の印加電圧依存性の計算結果（実線で示す）、および比較例に係る膜構成における、電流密度の印加電圧依存性の計算結果（点線で示す）をそれぞれ示すものである。 本発明の第２実施形態に係る固体撮像素子の構成を模式的に示す図である。 図１４のＡ−Ａ′線断面におけるバンド図であって、リセット時の状態を示す図である。 図１４のＡ−Ａ′線断面におけるバンド図であって、膜欠陥や転位がなく飽和時の状態を示す図である。 図１４のＡ−Ａ′線断面におけるバンド図であって、膜欠陥や転位があるため飽和より電位が大きくなった時の状態を示す図である。 図１４に示す固体撮像素子を用いて撮影した画像であって、キャリアが正孔であり、膜電圧が＋５Ｖであるときの画像を表したものである。 従来の固体撮像素子の画素部の断面模式図であって、ｐ型ウエル内にｎＭＯＳを形成することで画素回路を構成し、膜のキャリアを電子とした図である。 図１９のＡ−Ａ′線断面におけるバンド図であって、リセット時の状態を示す図である。 図１９のＡ−Ａ′線断面におけるバンド図であって、膜欠陥がなく飽和時の状態を示す図である。 図１９のＡ−Ａ′線断面におけるバンド図であって、膜欠陥があるため飽和より電位が小さくなった時の状態を示す図である。 図１９に示す従来技術の固体撮像素子を用いて撮影した画像であって、キャリアが電子であり、膜電圧が−５Ｖであるときの画像を表したものである。

以下、本発明の実施形態（第１実施形態および第２実施形態）に係る固体撮像素子について、図面を参照しながら説明する。
（第１実施形態）
図１は、単位画素の画素アレイを有する固体撮像素子、具体的には光電変換膜積層型ＣＭＯＳ撮像素子のシステム構成図である。光電変換膜積層型ＣＭＯＳ撮像素子１００は、光電変換素子を含む単位画素１０２がアレイ状に２次元配列され、画素駆動配線１０３、垂直信号線１０４と接続している画素アレイ１０１を有するとともに、周辺回路として、列並列信号処理回路１０５、出力回路１０６、制御回路（タイミング制御回路１０７、リセット信号制御回路１１１）、水平走査回路１０８、垂直走査回路１０９およびマルチプレクサ回路１１０から構成されている。なお、列並列信号処理回路１０５は、アナログデジタル変換回路（ＡＤＣ）を含む構成となっている。

ここで、列並列信号処理回路１０５および水平走査回路１０８が、図１中の上方および下方に配されているのは、片側に配された場合に比べ、列並列信号処理回路１０５のレイアウト幅を単位画素幅の２倍にしつつ、単位画素１列あたり１個の列並列信号処理回路を配置することができるという理由からである。

なお、本発明の第１実施形態に係る撮像装置は、例えば図１に示す固体撮像素子を備え、さらに、例えば出力回路１０６からの信号を、そのまま、または所望の信号形態に変換して外部に出力する信号出力部を備えた装置であり、例えば、カメラやセンサ等を含む広義の撮像装置である。

図２は、第１実施形態に係る固体撮像素子に用いられる、単位画素１０２の等価回路図を示すものである。図２に示す本実施形態に係る単位画素１０２の等価回路は、光電変換膜（ＰＬ）２１１から信号電荷を読み出す画素回路が、ｎ型浮遊拡散容量（ＦＤ）２１３、リセットトランジスタ（ＲＴ）２１４、ソースフォロアアンプトランジスタ（ＳＦ）２１５、選択トランジスタ（ＳＬ）２１６、画素出力（ＯＵＴ）２１７、電源（ＶＤＤ）２２２から構成された３トランジスタ型画素回路１０２の回路構成とされている。

図２に示すように、光電変換膜（ＰＬ）２１１は、下部電極がビア（ＶＩＡ）２２７を通してｎ型浮遊拡散容量（ＦＤ）２１３に接続される。ｎ型浮遊拡散容量（ＦＤ）２１３をリセットするリセットトランジスタ（ＲＴ）２１４がｎ型浮遊拡散容量（ＦＤ）２１３と電源（ＶＤＤ）２２２との間に接続される。ｎ型浮遊拡散容量（ＦＤ）２１３はソースフォロアアンプトランジスタ（ＳＦ）２１５のゲート電極に接続される。ソースフォロアアンプトランジスタ（ＳＦ）２１５と選択トランジスタ（ＳＬ）２１６が電源（ＶＤＤ）２２２と画素出力（ＯＵＴ）２１７の間に接続される。

リセットトランジスタ（ＲＴ）２１４の電源（ＶＤＤ）２２２とソースフォロアアンプトランジスタ（ＳＦ）２１５の電源（ＶＤＤ）２２２は、別系統であってもよい。
なお、図２は３トランジスタ型の画素回路を示すものであるが、付加的な機能としてフィードバックリセット機能を備えた回路構成としてもよい。

図３に、本実施形態に係る単位画素１０２の画素回路における入力信号のタイムチャートを示す。具体的には、選択トランジスタ（ＳＬ）２１６、ｎ型浮遊拡散容量リセットトランジスタ（ＲＴ）２１４の入力信号のタイムチャートを示す。
また、これらのラベルの後の（１）、（２）、（ｎ）等の符号は、図１における画素アレイ１０１の何行目の単位画素であるのかを表している。また、アナログデジタル変換回路（ＡＤＣ）のサンプリングタイミングのタイムチャートを示すものである。

図４に、図３の各タイミング（ａ）、（ｂ）、（ｃ）、（ｄ）におけるエネルギーバンド模式図を示す。図３と図４における（ａ）のタイミングは、電荷蓄積時であることを示すものである。光電変換膜（ＰＬ）２１１の上部電極（膜電極）に、リセット電圧（ＶＤＤ）２２２を基準として正電圧を加えており、光電変換膜（ＰＬ）２１１で信号電荷の正孔が発生し、光電変換膜（ＰＬ）２１１からＶＩＡ２２７を経てｎ型浮遊拡散容量（ＦＤ）２１３に信号電荷が移動し、ｎ型浮遊拡散容量（ＦＤ）２１３で信号電荷が蓄積される。
（ｂ）のタイミングでは、選択トランジスタ（ＳＬ）２１６がオンになり当該画素が選択され、ｎ型浮遊拡散容量（ＦＤ）２１３に蓄積された信号電荷が読み出されて、アナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換される。
（ｃ）のタイミングでは、リセットトランジスタ（ＲＴ）２１４がオンになり、ｎ型浮遊拡散容量（ＦＤ）２１３がリセット電圧（ＶＤＤ）２２２の値にリセットされる。
（ｄ）のタイミングでは、リセットトランジスタ（ＲＴ）２１４がオフになる。また、ｎ型浮遊拡散容量（ＦＤ）２１３に混入したリセットノイズが読み出されて、アナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換される。

図３においてＭ−１フレームの１行目の単位画素１０２のリセット後、リセットノイズの値が読み出される。Ｍフレームの１行目の読み出しまでが１回の蓄積時間になる。その後、単位画素１０２が選択されて、リセットノイズが重畳された信号がアナログデジタル変換されて読み出される。このＭフレーム１行目のリセットノイズが重畳された信号がアナログデジタル変換された値と、Ｍ−１フレーム１行目のリセットノイズがアナログデジタル変換された値では、リセットノイズが同じものであるので、センサ外部でのデジタル相関二重サンプリング処理により、リセットノイズが相殺されて、信号のみを分離して抽出することができる（特開２０１５−１６７３４３号公報を参照）。

図５に、第１実施形態に係る固体撮像素子の画素構造の断面模式図を示す。この固体撮像素子は、画素回路３０上に光電変換膜２０を積層してなる。光電変換膜２０は、電子注入阻止層兼電界緩和層としてのｐ型の酸化ニッケル層（ＮｉＯ層（厚みは例えば２０ｎｍ））７、光電変換層兼電荷増倍層としてのｐ型の結晶セレン層（ｃ-Ｓｅ（厚みは例えば３００ｎｍ））５、正孔注入阻止層としてのｎ型の酸化ガリウム層（Ｇａ_２Ｏ_３（厚みは例えば２０ｎｍ））４、および陽極である膜電極としてのＩＴＯ層（厚みは例えば３０ｎｍ）６が、この順に積層された構造とされている。
また、画素回路３０は、ｐ型基板１上にｐ型ウエルを形成し（図示せず）、このｐ型ウエル内にｎ型ＭＯＳトランジスタ部２を形成することで構成される。なお、陰極である画素電極３はｎ型浮遊拡散容量８と電気的に接続されている。また、ｐ型基板１と画素電極３の間には絶縁層９が設けられている。

図６に、図５のＡ−Ａ′線断面におけるバンド図であって、リセット時の状態を示す図を示す。
図６のバンド図は画素内部の状態を示す相対的な電位図であり、酸化ガリウム層４、結晶セレン層５、酸化ニッケル層７、およびｎ型浮遊拡散容量８とｐ型基板１（シリコンの半導体材料）に対しては、伝導帯下端と価電子帯上端が表されている。膜電極（ＩＴＯ層）６と画素電極３については金属の仕事関数が表されている。
また、画素電極３とｎ型浮遊拡散容量８の電位は２．３Ｖであり、ｎ型浮遊拡散容量８をリセットした状態におけるリセット電圧である。膜電極（ＩＴＯ層）６においては、画素電極３のリセット電圧を基準として＋１３Ｖが印加されており、膜内の走行キャリアは正孔となっている。
また、酸化ニッケル層７は、結晶セレン層５に対して伝導帯下端のバンド不連続が正となる材料であり、本実施形態の構成としては、このようなバンド不連続が正となる材料を選択することが特徴とされている。

また、図７は、図５のＡ−Ａ′線断面におけるバンド図であって、膜欠陥がなく飽和時の状態を示す図である。ここで、画素電極３とｎ型浮遊拡散容量８の電位は、上記ｎ型浮遊拡散容量８のリセット時よりも１．０Ｖだけ大きくなって、３．３Ｖの状態である。
すなわち、光電変換層兼電荷増倍層としての結晶セレン層５においては、光入射により電子正孔対が発生する。そして本実施形態の場合、正孔が膜内の走行キャリアとして画素電極３方向に走行する。画素電極３方向に走行している正孔がｎ型浮遊拡散容量８に入ると、リセット電圧である２．３Ｖから飽和時電位の３．３Ｖへ、電位が大きくなる方向へ変化する。電位の変化が読み出し回路の入力レンジ内であれば、正常に動作する。

図８は、図５のＡ−Ａ′線断面におけるバンド図であって、膜欠陥があるため飽和より電位が大きくなった時の状態を示すものである。
このとき、画素電極３方向に走行している正孔がさらに増加してｎ型浮遊拡散容量８に流入する。画素電極３とｎ型浮遊拡散容量８の電位は５．３Ｖの状態である。

すなわち、前述したように、本実施形態の場合、光電変換層兼電荷増倍層としての結晶セレン層５においては、光入射により電子正孔対が発生すると、正孔が膜内の走行キャリアとして画素電極３方向に走行する。

この状態において、光電変換膜２０に膜欠陥が存在していると、膜抵抗が低下し、正孔の流れ（電流量）が大きくなる。そして、多量の正孔がｎ型浮遊拡散容量８に流入することにより、リセット電圧の２．３Ｖから、電位がさらに大きくなる方向に変化する。この図の場合、電位は５．３Ｖである。これは、ｐ型基板１とｎ型浮遊拡散容量８の電位差が増加する方向に変化することになるので、ｎ型浮遊拡散容量８の電子が図８右方の、エネルギーバンドの山を越えて隣の画素へ溢れるような状態となることはない。
これにより、膜欠陥による画像の白キズは膜欠陥がある場所にだけ限定的に小さく発生し、画面上に、従来技術において問題となっていた大きな丸い白キズが発生することはない。

また、ｎ型浮遊拡散容量８とｐ型基板１間が逆バイアス状態となるので、過剰な電流は流れず、膜電圧が大幅に降下することはないので、膜電圧を、設定された所望の電圧まで印加することができる。

図９に、図５の画素電極３付近の断面電位分布図であって、電界緩和層（酸化ニッケル層７）ありの場合（（ａ）の場合）と、電界緩和層なしの場合（（ｂ）の場合）を示す。電子注入阻止層である酸化ニッケル層７が電界緩和層も兼ねていることが表されている。酸化ニッケルは結晶セレンよりバンドギャップが大きいため、高い電界に対しても高耐圧を有している。また、図１０に、図９の画素電極付近の断面電位分布図中、「中央」、「端部１」、「端部２」の各位置における電界強度に関するグラフを示す。

なお、この図１０における電界強度の各値の計算値は、電界緩和層である酸化ニッケル層７の厚さを変え、酸化ニッケル層７の厚さに応じて膜電圧を変え、「中央」の位置での電界強度が一定になるように設定した状態で求めるようにした。
ここで、図９（ｂ）の電解緩和層なしの図中、「中央」の位置での電界強度は４４Ｖ／μｍであった。「端部１」の位置での電界強度は、電界集中により画素電極３の端部における角部において強くなるため、１１１Ｖ／μｍであった。一方、図９（ａ）の電界緩和層（酸化ニッケル層７）ありの図中、「中央」の位置での電界強度を４４Ｖ／μｍとしたとき、「端部２」の位置での電界強度は、画素電極３の端部における角部から若干離間した位置における電位分布となるため７７Ｖ／μｍであった。このように、２０ｎｍの厚みの酸化ニッケル層７を挿入することで、結晶セレン層５に加わる電界強度を２／３程度に抑制することができた。

図１０から明らかなように、酸化ニッケル層７の厚みを１０ｎｍ以上、かつ１００ｎｍ以下の範囲内とすることが好ましい。すなわち、酸化ニッケル層７の厚みを１０ｎｍ以上とすることで、電界強度をある程度（例えば、実用上有用である２割程度以上）抑制することができる。

また、酸化ニッケル層７の厚みを１００ｎｍ以下とすることで、印加電圧の低減を図ることができる。すなわち、厚みが１００ｎｍ程度となると、厚みをそれ以上増やしても電界強度はほとんど低下せず、効果が飽和してきているので、厚みの上限を１００ｎｍとすることで膜電極（ＩＴＯ層６）への印加電圧の抑制を図ることが好ましい。

さらに、この厚みの範囲の下限を２０ｎｍとすることにより、トンネル効果を抑制することができ、電界強度抑制効果を一層向上させることができるのでより好ましい。また、この厚みの範囲の上限を６０ｎｍとすることにより、印加電圧の低減効果を一層向上させることができるのでより好ましい。

図１１に、本実施形態に係る、図５に示す固体撮像素子を用いて撮影された暗時の画像を示す。
画面の横方向は４００画素、縦方向は２００画素のサイズとされている。
図１１（ａ）は電界緩和層（酸化ニッケル層７）ありの場合であり、図１１（ｂ）は電界緩和層なしの場合である。膜電圧は＋１８Ｖである。図１１（ｂ）の電界緩和層なしの場合では、画像に小さい白キズが発生しているのに対し、図１１（ａ）の電界緩和層ありの場合では、画像に小さい白キズを視認することができない。このように、本実施形態においては、電界緩和層である酸化ニッケル層７を挿入することによって、結晶セレン層５に加わる電界強度を抑制することができるので、白キズの発生を抑制する、という効果も奏することができる。

また、本実施形態においては、画素電極３に存在する電子が、膜電極６方向に移動することを阻止する意味からも、前述したように、画素電極３と結晶セレン層５の間に、電子注入阻止層として機能する酸化ニッケル層７を介在させ、電子に対するエネルギー障壁を形成している。すなわち、図６を用いて説明したように、画素電極３の電子に対して、酸化ニッケル層７の伝導帯下端の障壁は３Ｖ程度にもなり電子が膜電極６方向に移動するのを十分に阻止することができる。

図１２では、膜電極６、酸化ガリウム層４、結晶セレン層５、酸化ニッケル層７、画素電極３の積層構造において１０Ｖを印加した時のバンド図を実線で、膜電極６、酸化ガリウム層４、結晶セレン層５、画素電極３の積層構造において１０Ｖを印加した時のバンド図を点線で、各々示す。この図１２から、酸化ニッケル層７を配設したときには、上記エネルギー障壁が形成されることが明らかである。

また、図１３では、酸化ニッケル層７を挿入した場合（本実施形態）における電流密度の印加電圧依存性の計算結果を実線で、酸化ニッケル層７を挿入しない場合（比較例）における電流密度の印加電圧依存性の計算結果を点線で、各々示す。なお、酸化ガリウム層４、結晶セレン層５、酸化ニッケル層７の物性値として、伝導帯下端、価電子帯上端、不純物濃度を使用しているが、それ以外はシリコンの物性値を使用して計算した。光強度は２．５μＷ／ｃｍ^２と０．０μＷ／ｃｍ^２の場合である。光強度０．０μＷ／ｃｍ^２の場合、酸化ニッケル層を挿入しない場合（点線）に比べ、酸化ニッケル層７を挿入した場合（実線）は、電子が画素電極３から膜電極６方向に移動することを良好に阻止できているため、電流密度（暗電流）が低減していることが明らかである。
このように酸化ニッケル層７からなる電子注入阻止層を形成することにより、見かけ上の信号値が、暗電流分だけ増加する状態となるのを防止することができる。

上記第１実施形態の態様に替えて、その他の種々の態様のものを採用し得る。例えば、上記第１実施形態のものにおいては、画素回路は、ｐ型基板にｐ型ウエルを形成し、このｐ型ウエル内にｎ型ＭＯＳトランジスタを形成することにより構成しているが、これに替えて、ｎ型基板にｐウエルを形成し、このｐ型ウエル内にｎ型ＭＯＳトランジスタを形成することにより構成してもよい。また、ｐ型ウエルを形成することなく、ｐ型基板上にｎ型ＭＯＳトランジスタを形成することにより構成してもよい。

また、第１実施形態に係る固体撮像素子の光電変換膜は、電子注入阻止層兼電界緩和層、光電変換層兼電荷増倍層、正孔注入阻止層、および膜電極の各層をこの順に積層されてなるように構成されているが、これら各層の間に他の層を挿入するようにしてもよく、例えば、独立した、電子輸送層や正孔輸送層を上記層間に別途挿入するようにしてもよい。また、光電変換層と電荷増倍層を２つの層に分離してもよい。また、別の電子注入阻止層兼電界緩和層や正孔注入阻止層を別途挿入するようにしてもよい。

また、上記第１実施形態においては、各層や各領域において、上記とは異なる他の適切な材料を用いることができる。例えば正孔注入阻止層の材料として酸化ガリウムを用いているが、これに替えて酸化亜鉛、硫化亜鉛、酸化セリウム、酸化イットリウムおよび酸化インジウム等を用いることが可能である。
また、上記第１実施形態においては、光電変換層兼電荷増倍層として酸化ニッケルを用いているが、これに替えて、バンドギャップが大きく、耐圧が大きい他の材料を用いることもでき、例えば、酸化銅（Ｃｕ_２Ｏ）を用いることが可能である。

上記第１実施形態において、光電変換膜２０を画素回路３０上に積層するとは、積層構造に構成される、ことを意味し、製造工程として、真空ポンプで高真空または低真空に真空引きした容器内で、材料をスパッタリング法や蒸着法により成膜することで光電変換膜を形成することができることに加えて、光電変換膜２０を別の支持基板上に形成しておいて、その後、光電変換膜２０を画素回路３０上に接合することにより形成される場合も含まれる。

なお、従来技術において、光電変換膜４２０を画素回路４３０上に直接積層により成膜するとは、真空ポンプで高真空または低真空に真空引きした容器内で、材料をスパッタリング法や蒸着法により直接成膜することで、画素回路４３０上に光電変換膜４２０を形成することを意味する。光電変換膜４２０を直接積層により形成することで、光電変換膜４２０を構成する材料に多結晶またはアモルファス材料を用いることができる。

（第２実施形態）
次に、本発明の第２実施形態について説明する。
なお、この第２実施形態は、上記第１実施形態と類似の構成、作用効果を有するほか、第２実施形態特有の構成および作用効果をも有しているので、本来は、第２実施形態の説明において、上記第１実施形態と共通する部分については省略することも可能であるが、以下の記載においては、発明の理解を容易、かつ円滑にするため、上記第１実施形態と重複する部分についても敢えて省略しないで説明する場合がある。

インジウムリンを材料としたアバランシェ増倍時の過剰雑音について、以下の参考文献には下記のような内容の報告がなされている。
<参考文献> L. J. J. Tan et al.,“Avalanche Noise Characteristics in Submicron InP Diodes”, IEEE Journal of Quantum Electronics, Vol.44, No.4, pp.378-382, 2008.
<報告内容>
インジウムリンでは、電子のイオン化率αより正孔のイオン化率βの方が高く、イオン化率比ｋ＝α／βは約０．２５である。過剰雑音係数Ｆは、増倍率Ｍとイオン化率比ｋを用いて、Ｆ＝Ｍｋ＋（１−ｋ）（２−１／Ｍ）で表され、イオン化率比ｋが小さいほど、過剰雑音係数Ｆは小さくなる。インジウムリンは走行キャリアを正孔として過剰雑音係数が小さいので、アバランシェフォトダイオードとして用いられることが知られている。したがって、インジウムリンを固体撮像素子の光電変換層兼電荷増倍層に使用することができれば、Ｓ／Ｎの良好な増倍が得られるので、好適である。

しかしながら、非特許文献１に記載された従来技術では、上記光電変換膜を画素回路上に直接積層することにより成膜する場合、異物が混入するなどして膜に欠陥が生じてしまうことが避けられない。
膜欠陥が生じたことで、ｎ型浮遊拡散容量４０８の電位の変動が飽和より大きい状態となった場合のバンド構造を示すバンド図を図２２に示す。
画素電極４０３とｎ型浮遊拡散容量４０８の電位が０．０Ｖの場合である。この図２２において、入射光により、結晶セレン層４０５では電子正孔対が発生するが、膜欠陥が生じていると、膜抵抗が低下し、膜電極（ＩＴＯ層）４０６から画素電極４０３に過剰な電子が流れる。

ｎ型浮遊拡散容量４０８と画素電極４０３の電位は、過剰な電子が入ると、リセット電圧の３．３Ｖから、電位が０．０Ｖよりさらに小さくなる方向へ変化する。すると、ｎ型浮遊拡散容量４０８の電子が溢れて隣の画素へ流入し、さらに隣の隣の画素へ流入することが繰り返される。このような状態となると、画像としては、元々の欠陥の大きさの例えば数百倍にも広がった大きな丸い白キズが発生する。これにより、膜電極（ＩＴＯ層）４０６とｐ型基板４０１が順バイアス状態となるので、過剰な電子が流れ、膜電圧が降下し、膜電圧を、設定された所望の値まで印加することができなくなる。

図２３は、上記従来技術の撮像素子により撮像された、膜電圧−５Ｖ、４Ｋ解像度の暗時の画像を示す。膜電圧の−５Ｖは、ｎ型浮遊拡散容量４０８のリセット電圧を基準とした膜電極４０６の電圧である。画像には、大きな丸い白キズが発生している。膜欠陥は白キズの中央部の、本図では視認できない程度の微小な大きさであるが、上述したように、ｎ型浮遊拡散容量４０８の電子が溢れて、隣の画素、さらにその隣の画素と次々に流入していくことによって、画面上に極めて大きな白キズが出現する。
また、膜電圧が降下するため、膜電圧を設定値まで印加することが困難となるので、電荷増倍現象を起こすために必要な電圧を印加することが難しくなる。よって、電荷増倍現象を確認することはできていない。
なお、光電変換膜中に転位が形成された場合にも、膜欠陥が形成された場合と同様の理由から画面上に極めて大きな白キズが出現する。

そこで、本実施形態の固体撮像素子および撮像装置においては、光電変換膜中に膜欠陥や転位が形成された場合であっても、画面上に大きな白キズが発生するのを防止することができるとともに、膜電圧を、設定された所望の値まで印加することができ、電荷増倍時のＳ／Ｎを向上させることができる、ように構成されている。

図１４に、本実施形態に係る固体撮像素子の画素構造の断面模式図を示す。この固体撮像素子は、画素回路３３０上に光電変換膜３２０を接合してなる。光電変換膜３２０は、電子注入阻止層としてのｐ型のインジウムリン層（厚みは例えば２０ｎｍ）３０７、光電変換層兼電荷増倍層としてのｉ型のインジウムリン層（厚みは例えば３００ｎｍ）３０５、正孔注入阻止層としてのｎ型のインジウムリン層（厚みは例えば２０ｎｍ）３０４がこの順に接合され、および膜電極としてのＩＴＯ層（厚みは例えば３０ｎｍ）３０６が、この順に積層された構造とされている。
また、画素回路３３０は、ｐ型基板３０１上にｐ型ウエルを形成し（図示せず）、このｐ型ウエル内にｎ型ＭＯＳトランジスタ部３０２を形成することで構成される。なお、陰極である画素電極３０３はｎ型浮遊拡散容量３０８と電気的に接続されている。また、ｐ型基板３０１と画素電極３０３の間には絶縁層３０９が設けられている。

図１５は、図１４のＡ−Ａ′線断面におけるバンド図であって、リセット時の状態を示す図である。
図１５のバンド図は画素内部の状態を示す相対的な電位図であり、ｎ型インジウムリン層３０４、ｉ型インジウムリン層３０５、ｐ型インジウムリン層３０７、およびｎ型浮遊拡散容量３０８とｐ型基板３０１（シリコンの半導体材料）に対しては、伝導帯下端と価電子帯上端が表されている。膜電極（ＩＴＯ層）３０６と画素電極３０３については金属の仕事関数が表されている。
また、画素電極３０３とｎ型浮遊拡散容量３０８の電位は２．３Ｖであり、ｎ型浮遊拡散容量３０８をリセットした状態におけるリセット電圧である。膜電極（ＩＴＯ層）３０６においては画素電極３０３のリセット電圧を基準として＋１３Ｖが印加されており、膜内の走行キャリアは正孔となっている。

図１６は、図１４のＡ−Ａ′線断面におけるバンド図であって、膜欠陥や転位がなく飽和時の状態を示す図である。ここで、画素電極３０３とｎ型浮遊拡散容量３０８の電位は、上記ｎ型浮遊拡散容量３０８のリセット時よりも１．０Ｖだけ大きくなって、３．３Ｖの状態である。
すなわち、正孔注入阻止層としてのｎ型インジウムリン層３０４および光電変換層兼電荷増倍層としてのｉ型インジウムリン層３０５においては、光入射により電子正孔対が発生する。そして本実施形態の場合、正孔が膜内の走行キャリアとして画素電極３０３方向に走行する。画素電極３０３方向に走行している正孔がｎ型浮遊拡散容量３０８に入ると、リセット電圧である２．３Ｖから飽和時電位の３．３Ｖへ、電位が大きくなる方向へ変化する。電位の変化が読み出し回路の入力レンジ内であれば、正常に動作する。

図１７は、図１４のＡ−Ａ′線断面におけるバンド図であって、膜欠陥や転位があるため飽和より電位が大きくなった時の状態を示すものである。
このとき、画素電極３０３とｎ型浮遊拡散容量３０８の電位は５．３Ｖの状態である。

すなわち、前述したように、本実施形態の場合、正孔注入阻止層としてのｎ型インジウムリン層３０４および光電変換層兼電荷増倍層としてのｉ型インジウムリン層３０５においては、光入射により電子正孔対が発生すると、正孔が膜内の走行キャリアとして画素電極３０３方向に走行する。
この状態において、光電変換膜３２０に膜欠陥や転位が存在していると、膜抵抗が低下し、正孔電流量が大きくなる。そして、正孔がｎ型浮遊拡散容量３０８に入ると、リセット電圧の２．３Ｖから、電位がさらに大きくなる方向へ変化する。これは、ｐ型基板３０１とｎ型浮遊拡散容量３０８の電位差が増加する方向に変化することになるので、ｎ型浮遊拡散容量３０８の電子が図１７右方の、エネルギーバンドの電子における山を越えて隣の画素へ溢れるような状態となることはない。
これにより、膜欠陥による画像の白キズは膜欠陥や転位がある場所にだけ限定的に小さく発生し、画面上には大きな丸い白キズが発生することはない。

また、ｎ型浮遊拡散容量３０８とｐ型基板３０１間が逆バイアス状態となるので、過剰な電流は流れず、膜電圧が大幅に降下することはないので、膜電圧を、設定された所望の電圧まで印加することができる。
なお、図１７のｎ型浮遊拡散容量３０８においては、価電子帯上端と伝導帯下端の間のバンドギャップが幅をもって形成されているので、正孔が画素電極のフェルミ準位からシリコンの価電子帯に移動することは阻止される。

図１８は、本実施形態の固体撮像素子により得られた画像であって、膜電圧が＋５Ｖで、４Ｋ解像度の暗時の画像を示す。膜電圧の＋５Ｖは、ｎ型浮遊拡散容量３０８のリセット電圧を基準とした膜電極３０６の電圧である。
この図１８によれば、従来技術において問題となっていた、図２３に示すような、大きな丸い白キズは発生していない。膜欠陥や転位による白キズは発生しているが、極めて限定的であるため目立たない。

電荷増倍作用を有する膜３２０を画素回路３３０上に接合する場合に、膜に欠陥や転位が生じてしまう現象を避けることが難しいことは、膜内の走行キャリアが電子、正孔のいずれであっても同様である。しかし、上記第２実施形態の固体撮像素子のように構成することで、信号の正孔がｎ型浮遊拡散容量３０８に入ったときに、リセット電圧から、電位がさらに大きくなる方向へ変化するようにすることで、大きな丸い白キズを発生させないようにすることができ、膜欠陥や転位による白キズは発生していても、画面上で目立たないようにすることができる。

さらに、本実施形態の固体撮像素子においては、シリコンの画素回路３３０上において、膜電極３０６に電荷増倍現象を起こす効果が得られるために必要な電圧を正常に印加することができる。

本実施形態の固体撮像素子および撮像装置においては、上述したように、画素回路３３０を、ｐ型基板上にｐ型ウエルを設け、このｐ型ウエル内にｎ型ＭＯＳトランジスタを形成する手法、またはｎ型基板上にｐ型ウエルを設け、このｐ型ウエル内にｎ型ＭＯＳトランジスタを形成する手法、またはｐ型基板上にｎ型ＭＯＳトランジスタを形成する手法を用いて構成し、光電変換膜３２０は、電子注入阻止層、光電変換層兼電荷増倍層、正孔注入阻止層および膜電極３０６をこの順に積層し、膜電極３０６には画素電極３０９のリセット電圧に対して正の電圧を印加し、正孔をキャリアとして用いるように構成している。この場合において、光電変換膜３２０は、電子注入阻止層、光電変換層兼電荷増倍層、正孔注入阻止層の各層をこの順に接合することにより積層することが可能である。

このような構成においても、光電変換膜３２０内に膜欠陥や転位が生じていると、膜抵抗が低下し、膜電極３０６からｎ型浮遊拡散容量３０８に正孔が流れることになる。しかしながら、ｎ型浮遊拡散容量３０８と画素電極３０３においては、正孔が入ると電位が大きくなり、ｐ型基板３０１との電位差が増加するのでｎＭＯＳの多数キャリアである電子があふれて隣の画素へ流入する虞はない。これにより膜欠陥や転位の影響が周囲にまで及んで、画面上に大きな白キズが形成される状態を阻止することができる。
また、ｎ型浮遊拡散容量３０８とｐ型基板３０１が逆バイアス状態となることにより、過剰な電流は流れず、膜電圧を、設定された所望の電圧まで印加することができる。

本発明の固体撮像素子および撮像装置については、上記第２実施形態のものに限られるものではなく、その他の種々の態様のものを採用し得る。例えば、図１４における上記実施形態のものにおいては、画素回路３３０は、ｐ型基板３０１にｐ型ウエルを形成し、ｐ型ウエル内にｎ型ＭＯＳトランジスタを形成することにより構成しているが、これに替えて、ｎ型基板にｐ型ウエルを形成し、ｐ型ウエル内にｎ型ＭＯＳトランジスタを形成することにより構成してもよい。また、ｐ型ウエルを形成することなく、ｐ型基板上にｎ型ＭＯＳトランジスタを形成することにより構成してもよい。

また、第２実施形態の固体撮像素子の光電変換膜は、電子注入阻止層、光電変換層兼電荷増倍層、正孔注入阻止層の各層をこの順に接合され、および膜電極３０６をこの順に積層されてなるように構成されているが、これら各層の間に他の層を挿入するようにしてもよい。例えば、独立した、電子輸送層や正孔輸送層を上記層間に別途挿入するようにしてもよい。また、光電変換層と電荷増倍層を２つの層に分離してもよい。また、別の電子注入阻止層や正孔注入阻止層を別途挿入するようにしてもよい。

また、上記第２実施形態においては、各層や各領域において、上記とは異なる他の適切な材料を用いることができる。例えば、電子注入阻止層、光電変換層兼電荷増倍層、正孔注入阻止層の材料としてインジウムリンを用いているが、これに替えてゲルマニウム、インジウムガリウムヒ素リン（リン対ヒ素の組成がＸ：１−Ｘにおいて、Ｘが０．７以上）を用いることが可能である。また、一般に正孔のイオン化率が電子のイオン化率より高い材料を用いることが可能である。
また、電子注入阻止層として、上記第１実施形態において説明したような、光電変換層兼電荷増倍層に対して伝導帯下端のバンド不連続が正となる材料、を選択して電界を緩和し得る、電子注入阻止層兼電界緩和層を構成してもよい。電子注入阻止層兼電界緩和層の材料として、アルミニウムヒ素アンチモン、ガリウムヒ素アンチモン、アルミニウムガリウムヒ素アンチモン、酸化ニッケル等を用いることが可能である。
また正孔注入阻止層として、ｎ型ＩｎＰの不純物濃度が１０^１８ｃｍ^−３以上の高濃度としたｎ型ＩｎＰ層を用いることが可能である。また、正孔注入阻止層の材料として酸化ガリウム等を用いることが可能である。

また、上記第２実施形態において、光電変換膜３２０を画素回路３３０上に接合する、との用語を用いる場合があるが、その場合には、電子注入阻止層、光電変換層兼電荷増倍層、正孔注入阻止層の各層を別のダミー基板上に形成しておいて、その後、画素回路３３０上に接合することで構造を形成する場合を含むものである。本実施形態では、電子注入阻止層、光電変換層兼電荷増倍層、正孔注入阻止層の各層を別の支持基板上に形成しておいて、その後、電子注入阻止層の上面を画素回路３３０上に接合し、支持基板を除去した後、正孔注入阻止層の上に膜電極３０６を直接積層する態様を用いてもよいが、別の支持基板に膜電極３０６を含む光電変換膜３２０を積層したのち、膜電極３０６を含む光電変換膜３２０を画素回路３３０上に接合する手法を用いてもよい。光電変換膜３２０を接合により形成することで、光電変換膜３２０を構成する材料に単結晶材料を用いることができる。

１、３０１、４０１ ｐ型基板
２、３０２、４０２ ｎ型ＭＯＳトランジスタ部
３、３０３、４０３ 画素電極
４、４０４ 酸化ガリウム層
５、４０５ 結晶セレン層
６、３０６、４０６ ＩＴＯ層（膜電極）
７ 酸化ニッケル層
８、３０８、４０８ ｎ型浮遊拡散容量
９、３０９、４０９ 絶縁層
２０、３２０、４２０ 光電変換膜
３０、３３０、４３０ 画素回路
１００ 光電変換膜積層型ＣＭＯＳ撮像素子
１０１ 画素アレイ
１０２ 単位画素
１０３ 画素駆動配線
１０４ 垂直信号線
１０５ 列並列信号処理回路
１０６ 出力回路
１０７ タイミング制御回路
１０８ 水平走査回路
１０９ 垂直走査回路
１１０ マルチプレクサ回路
１１１ リセット信号制御回路
２１１ 光電変換膜（ＰＬ）
２１３ ｎ型浮遊拡散容量（ＦＤ）
２１４ リセットトランジスタ（ＲＴ）
２１５ ソースフォロアアンプトランジスタ（ＳＦ）
２１６ 選択トランジスタ（ＳＬ）
２１７ 画素出力（ＯＵＴ）
２２２ 電源（ＶＤＤ）
２２７ ビア（ＶＩＡ）
３０４ ｎ型ＩｎＰ層
３０５ ｉ型ＩｎＰ層
３０７ ｐ型ＩｎＰ層
ＡＤＣ アナログデジタル変換回路

Claims (12)

1. 画素回路上に光電変換膜を積層するタイプのＣＭＯＳ型固体撮像素子であって、
   該画素回路は、ｐ型基板上にｎ型ＭＯＳトランジスタが形成されるように構成するか、ｐ型基板上またはｎ型基板上にｐ型ウエルが配され、該ｐ型ウエル内にｎ型ＭＯＳトランジスタが形成されるように構成するとともに、該ｎ型ＭＯＳトランジスタの上部に画素電極を配設してなり、
   前記光電変換膜は、電子注入阻止層、光電変換層兼電荷増倍層、正孔注入阻止層、および膜電極の各層をこの順に積層されてなり、
   該膜電極には、前記画素電極へのリセット電圧に対して正の電圧を印加し、
   光電変換により発生した電子正孔対のうち正孔を前記光電変換膜の走行キャリアとして用いるように構成されてなることを特徴とする固体撮像素子。
2. 前記電子注入阻止層が、前記光電変換層兼電荷増倍層に対して伝導帯下端のバンド不連続が正となる、電子注入阻止層兼電界緩和層として機能する材料であることを特徴とする請求項１に記載の固体撮像素子。
3. 前記電子注入阻止層兼電界緩和層の構成材料として酸化ニッケルを用いたことを特徴とする請求項２に記載の固体撮像素子。
4. 前記酸化ニッケルを用いた前記電子注入阻止層兼電界緩和層の厚みが、１０ｎｍ以上、かつ１００ｎｍ以下とされていることを特徴とする請求項３に記載の固体撮像素子。
5. 前記光電変換層兼電荷増倍層の構成材料として結晶セレンを用いたことを特徴とする請求項１〜４のうちいずれか１項に記載の固体撮像素子。
6. 前記正孔注入阻止層の構成材料として酸化ガリウムを用いたことを特徴とする請求項１〜５のうちいずれか１項に記載の固体撮像素子。
7. 前記電子注入阻止層、前記光電変換層兼電荷増倍層および前記正孔注入阻止層として、単結晶材料を用いたことを特徴とする請求項１または２に記載の固体撮像素子。
8. 前記光電変換層兼電荷増倍層としてｉ型インジウムリンを用いたことを特徴とする請求項１、２および７のうちいずれか１項に記載の固体撮像素子。
9. 前記正孔注入阻止層としてｎ型インジウムリンを用いたことを特徴とする請求項１、２、７および８のうちいずれか１項に記載の固体撮像素子。
10. 前記電子注入阻止層としてｐ型インジウムリンを用いたことを特徴とする請求項１、２および７〜９のうちいずれか１項に記載の固体撮像素子。
11. 前記電子注入阻止層兼電界緩和層の構成材料としてアルミニウムヒ素アンチモン、ガリウムヒ素アンチモン、およびアルミニウムガリウムヒ素アンチモンの少なくとも１つを用いたことを特徴とする請求項１、２および７〜１０のうちいずれか１項に記載の固体撮像素子。
12. 請求項１〜１１のうちいずれか１項に記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とする撮像装置。
    

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