JP2022098196A - 固体撮像素子および撮像装置 - Google Patents
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Abstract
【課題】 光電変換膜と浮遊拡散容量が接続するノードの暗電流をなるべく小さくして、信号の本来の値からの暗電流による誤差をなくし、精度が高い信号出力を得ることができる、固体撮像素子および撮像装置を提供する。【解決手段】 画素回路30は、基板1上にトランジスタ部を配するように構成し(基板上にn型ウエルを配し、ウエル内に光電変換手段を配するようにしてもよい)、光電変換により発生した電子正孔対のうちいずれか一方を光電変換層5のキャリアとして用いるように構成され、光電変換層5の暗電流はキャリアが正孔/電子の一方で、浮遊拡散容量13の暗電流はキャリアが電子/正孔の他方とされ、光電変換層5と浮遊拡散容量13の各暗電流が合流するノードにおける暗電流の合計値が、2つの暗電流の値の各々の絶対値よりも小さい所望の絶対値となるよう設定される。【選択図】図5
Description
本発明は、固体撮像素子および撮像装置に関し、詳しくは、画素サイズを微細化することで撮像素子のコンパクト化および多画素化を図り、高精細な画像を撮像し得る光電変換手段を備えた固体撮像素子および撮像装置に関するものである。
従来、固体撮像素子、例えばCMOS撮像素子においては、雑音が少ない高画質な画像を撮影することができるように、4トランジスタ型画素とアナログCDS(下記非特許文献1を参照)の組み合わせにより画素のリセット雑音除去が行われ、高画質化の技術開発が進められてきた。
このような4トランジスタ型の単位画素102´´の回路図および駆動波形を、図13および図14を用い、従来技術1(図13、14には、単に従来技術として示す)として説明する。
このような4トランジスタ型の単位画素102´´の回路図および駆動波形を、図13および図14を用い、従来技術1(図13、14には、単に従来技術として示す)として説明する。
図13には、n型光電変換部1219とn型浮遊拡散容量1213が示されているが、これらn型光電変換部1219とn型浮遊拡散容量1213が、4トランジスタ型画素において、暗電流を発生する部位となっている。
n型光電変換部1219の暗電流が蓄積される時間は、図14に示すように1撮像フレーム間隔であり、フレーム周波数が60Hzでは16.667ミリ秒となるので、n型光電変換部1219の暗電流値が10電子/秒/画素であるとすると、1フレーム当たりの暗電流値は約0.167電子/フレーム/画素であり負の暗電流値となる。また、n型浮遊拡散容量1213の暗電流が蓄積される時間は1水平走査期間(X方向に7680画素でY方向に4320画素、フレーム周波数が60Hzの場合は3.7マイクロ秒)より短いので、n型浮遊拡散容量1213の暗電流値が510電子/秒/画素であるとすると、1フレーム当たりの暗電流値は約0.002電子/フレーム/画素以下であり、負の暗電流値となる(下記非特許文献2を参照)。
n型光電変換部1219の暗電流が蓄積される時間は、図14に示すように1撮像フレーム間隔であり、フレーム周波数が60Hzでは16.667ミリ秒となるので、n型光電変換部1219の暗電流値が10電子/秒/画素であるとすると、1フレーム当たりの暗電流値は約0.167電子/フレーム/画素であり負の暗電流値となる。また、n型浮遊拡散容量1213の暗電流が蓄積される時間は1水平走査期間(X方向に7680画素でY方向に4320画素、フレーム周波数が60Hzの場合は3.7マイクロ秒)より短いので、n型浮遊拡散容量1213の暗電流値が510電子/秒/画素であるとすると、1フレーム当たりの暗電流値は約0.002電子/フレーム/画素以下であり、負の暗電流値となる(下記非特許文献2を参照)。
一方、画素サイズが微細化されたことにより、光を電気信号に変換する光電変換部の面積が狭くなり、感度の低下につながることが問題となっていることから、感度を向上させるために、光電変換膜積層型の構造のものが注目されており、研究開発が進められている(下記非特許文献3を参照)。このような光電変換膜積層型の固体撮像素子において、各単位画素が3トランジスタ型とされたものが知られている(下記特許文献1を参照)。
このような光電変換膜積層型の3トランジスタ型画素を、その回路図および駆動波形を用い、従来技術2として説明する。なお、ここでは、実施例に用いる図2および図3を便宜的に用いて説明する。
図2には、光電変換膜211とn型浮遊拡散容量213が示されているが、これら光電変換膜211とn型浮遊拡散容量213が、光電変換膜積層型3トランジスタ型のものにおいて、暗電流を発生する部位となっている。
光電変換膜211の暗電流が蓄積される時間は、図3に示すように1撮像フレーム間隔であり、フレーム周波数が60Hzでは16.667ミリ秒となるので、暗電流値が100pA/cm2(下記非特許文献4を参照)で画素サイズが2.8×2.8μm2であるとすると、1フレーム当たりの暗電流値は約0.8電子/フレーム/画素である。また、n型浮遊拡散容量213の暗電流が蓄積される時間は4トランジスタ型とは異なり1撮像フレーム間隔であるので、n型浮遊拡散容量213の暗電流値が510電子/秒/画素であるとすると、1撮像フレーム当たりの暗電流値は約8.5電子/フレーム/画素である(下記非特許文献2を参照)。
図2には、光電変換膜211とn型浮遊拡散容量213が示されているが、これら光電変換膜211とn型浮遊拡散容量213が、光電変換膜積層型3トランジスタ型のものにおいて、暗電流を発生する部位となっている。
光電変換膜211の暗電流が蓄積される時間は、図3に示すように1撮像フレーム間隔であり、フレーム周波数が60Hzでは16.667ミリ秒となるので、暗電流値が100pA/cm2(下記非特許文献4を参照)で画素サイズが2.8×2.8μm2であるとすると、1フレーム当たりの暗電流値は約0.8電子/フレーム/画素である。また、n型浮遊拡散容量213の暗電流が蓄積される時間は4トランジスタ型とは異なり1撮像フレーム間隔であるので、n型浮遊拡散容量213の暗電流値が510電子/秒/画素であるとすると、1撮像フレーム当たりの暗電流値は約8.5電子/フレーム/画素である(下記非特許文献2を参照)。
M. H. White et al., "Characterization of Surface Channel CCD Image Arrays at Low Light Levels," IEEE Journal of Solid-State Circuits, Vol. 9, No. 1, pp. 1-12, 1972.
新井他、"光電変換膜積層型8K撮像デバイス用3Tr.型画素回路の暗電流評価"映像情報メディア学会年次大会、12C-5、2018
S. Imura et al., "High-Sensitivity Image Sensors Overlaid With Thin-Film Gallium Oxide/Crystalline Selenium Heterojunction Photodiodes," IEEE Transactions on Electron Devices, Vol. 63, No. 1, pp. 86-91, 2016.
S. Imura et al., "Low-dark-current photodiodes comprising highly (100)-oriented hexagonal selenium with crystallinity-enhanced tellurium nucleation layers," IEEE Sensors Journal, Vol. 18, No. 8, pp. 3108-3113, 2018.
上述した従来技術1の4トランジスタ型画素の場合、n型光電変換部1219の暗電流は電子であり、n型浮遊拡散容量1213の暗電流も電子であるので、n型光電変換部1219とn型浮遊拡散容量1213が接続するノードの暗電流値は両者の暗電流値を加算して約0.169電子/フレーム/画素となり、その絶対値は、両者それぞれの絶対値よりも、さらに大きなものとなる。
一方、上述した従来技術2の光電変換膜積層型3トランジスタ型画素の場合、光電変換膜211の暗電流は電子であり、n型浮遊拡散容量213の暗電流も電子であるので、光電変換膜211とn型浮遊拡散容量213が接続するノードの暗電流値は両者の暗電流値を加算して約9.3電子/フレーム/画素となり、その絶対値は、両者それぞれの絶対値よりも、さらに大きなものとなる。
このように、n型光電変換部1219またはn型の光電変換膜211の暗電流値と、n型浮遊拡散容量1213、213の暗電流値が、接続するノードにおいて加算されて絶対値が増大し、n型光電変換部1219または光電変換膜211の光電変換動作により発生する本来の信号電荷量に、上記増大した暗電流の電荷量が加算されてしまうため、本来の画素出力信号値からの誤差が増大した状態での値が出力されてしまうという課題があった。
本発明は上記事情に鑑みなされたものであり、各画素において、光電変換手段と浮遊拡散容量の各暗電流が合流するノードにおける暗電流の合計値の絶対値をより小さい値として、画素出力信号値の誤差を軽減し得る固体撮像素子および撮像装置を提供することを目的とするものである。
本発明に係る固体撮像素子は、
画素回路上に配設した、積層体からなる光電変換膜、またはフォトダイオードからなる光電変換部のいずれかの光電変換手段を備えたCMOS型の固体撮像素子であって、
該画素回路は、基板上にトランジスタ部を配するように構成されるか、基板上にウエルを配し、該ウエル内にトランジスタ部を配するように構成され、
光電変換により発生した電子正孔対のうちいずれか一方を前記光電変換手段のキャリアとして用いるように構成され、
前記光電変換手段の暗電流はキャリアが正孔または電子のいずれか一方とされ、かつ浮遊拡散容量の暗電流はキャリアが正孔または電子のいずれか他方とされ、
前記光電変換手段の暗電流と前記浮遊拡散容量の暗電流が合流するノードにおける該暗電流の合計値が、前記光電変換手段の暗電流値および前記浮遊拡散容量の暗電流値の各々の絶対値よりも小さい所望の絶対値となるように設定されていることを特徴とするものである。
画素回路上に配設した、積層体からなる光電変換膜、またはフォトダイオードからなる光電変換部のいずれかの光電変換手段を備えたCMOS型の固体撮像素子であって、
該画素回路は、基板上にトランジスタ部を配するように構成されるか、基板上にウエルを配し、該ウエル内にトランジスタ部を配するように構成され、
光電変換により発生した電子正孔対のうちいずれか一方を前記光電変換手段のキャリアとして用いるように構成され、
前記光電変換手段の暗電流はキャリアが正孔または電子のいずれか一方とされ、かつ浮遊拡散容量の暗電流はキャリアが正孔または電子のいずれか他方とされ、
前記光電変換手段の暗電流と前記浮遊拡散容量の暗電流が合流するノードにおける該暗電流の合計値が、前記光電変換手段の暗電流値および前記浮遊拡散容量の暗電流値の各々の絶対値よりも小さい所望の絶対値となるように設定されていることを特徴とするものである。
また、上記本発明に係る固体撮像素子において、前記光電変換手段が、前記画素回路上に配設した、積層体からなる光電変換膜とされ、
該光電変換膜は、光電変換処理を行う光電変換層を含み、最上層に膜電極を積層するように構成され、
該膜電極には画素電極のリセット電圧に対して所定の膜電圧が印加され、
前記ノードにおける前記暗電流の合計値は、前記膜電圧を調整することで所望の絶対値となるように設定されたものとすることができる。
該光電変換膜は、光電変換処理を行う光電変換層を含み、最上層に膜電極を積層するように構成され、
該膜電極には画素電極のリセット電圧に対して所定の膜電圧が印加され、
前記ノードにおける前記暗電流の合計値は、前記膜電圧を調整することで所望の絶対値となるように設定されたものとすることができる。
また、この場合において、前記光電変換膜の暗電流はキャリアが正孔とされるとともに、その暗電流の絶対値の大きさは前記膜電圧が低いときに小さく、該膜電圧が高いときに大きくなり、一方、前記浮遊拡散容量はn型で暗電流のキャリアは電子とされるとともに、その暗電流の大きさは前記膜電圧の高さに拘わらず一定とされ、
前記ノードにおける暗電流の合計値が、前記膜電圧が低電圧で負の値となり、該膜電圧が高電圧で正の値となるような状態に構成され、前記ノードにおける前記暗電流の合計値が前記所望の絶対値となるように該膜電圧が設定されたものとすることができる。
前記ノードにおける暗電流の合計値が、前記膜電圧が低電圧で負の値となり、該膜電圧が高電圧で正の値となるような状態に構成され、前記ノードにおける前記暗電流の合計値が前記所望の絶対値となるように該膜電圧が設定されたものとすることができる。
さらに、上記本発明に係る固体撮像素子において、前記光電変換手段が、フォトダイオードからなる光電変換部とされ、
前記ノードにおける前記暗電流の合計値は、前記光電変換部の面積と前記浮遊拡散容量の面積を調整することで所望の絶対値となるように設定されたものとすることができる。
前記ノードにおける前記暗電流の合計値は、前記光電変換部の面積と前記浮遊拡散容量の面積を調整することで所望の絶対値となるように設定されたものとすることができる。
また、この場合において、前記光電変換部はp型で暗電流のキャリアが正孔とされるとともに、前記光電変換部の面積が大きいほど、正の暗電流の絶対値が大きくなり、一方、前記浮遊拡散容量はn型で暗電流のキャリアは電子とされるとともに、前記浮遊拡散容量の面積が大きいほど、負の暗電流の絶対値が大きくなり、
前記ノードにおける暗電流の合計が、前記所望の絶対値となるように、前記光電変換部の面積と前記浮遊拡散容量の面積が設定されたものとすることができる。
前記ノードにおける暗電流の合計が、前記所望の絶対値となるように、前記光電変換部の面積と前記浮遊拡散容量の面積が設定されたものとすることができる。
上述したいずれかの固体撮像素子において、前記所望の絶対値が0であることが好ましい。
また、本発明に係る撮像装置は、上述したいずれかに記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とするものである。
また、本発明に係る撮像装置は、上述したいずれかに記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とするものである。
本発明の固体撮像素子および撮像装置においては、光電変換手段の暗電流と浮遊拡散容量の暗電流との、いずれか一方のキャリアを正孔、他方のキャリアを電子とし、これら2つの暗電流が合流するノードにおけるこれら暗電流の合計値の絶対値が、2つの該暗電流の値の絶対値の各々よりも小さい所望の絶対値となるように設定されている。
すなわち、互いに独立の要因で発生する2つの暗電流のキャリアを、一方を正孔、他方を電子とし、各暗電流値を変動させ得る所定の要素を所定の値に設定することで、2つの暗電流を正負で互いに打ち消しあうようにして、暗電流の合計値の絶対値が小さくなるような構成とされている。
すなわち、互いに独立の要因で発生する2つの暗電流のキャリアを、一方を正孔、他方を電子とし、各暗電流値を変動させ得る所定の要素を所定の値に設定することで、2つの暗電流を正負で互いに打ち消しあうようにして、暗電流の合計値の絶対値が小さくなるような構成とされている。
これにより、ノードの暗電流の絶対値が増加することによる、出力信号の本来の信号値からの誤差を軽減し、精度がよい画素出力信号を得ることができる固体撮像素子および撮像装置を得ることができる。
なお、この暗電流の合計値の絶対値は0とすることが望ましいが、光電変換手段と浮遊拡散容量の各暗電流の絶対値よりも小さい絶対値とし得る構成とされていれば、従来技術と比べて画素出力信号値の誤差を軽減し得る固体撮像素子および撮像装置を得ることができる。
なお、この暗電流の合計値の絶対値は0とすることが望ましいが、光電変換手段と浮遊拡散容量の各暗電流の絶対値よりも小さい絶対値とし得る構成とされていれば、従来技術と比べて画素出力信号値の誤差を軽減し得る固体撮像素子および撮像装置を得ることができる。
以下、本発明の実施形態に係る固体撮像素子について、図面を参照しながら説明する。
なお、以下の記載においては、まず光電変換膜を用いた第1実施形態について詳しく説明し、その後p型フォトダイオードを用いた第2実施形態について説明する。
また、上記いずれの実施形態においても、光電変換手段の暗電流はキャリアを正孔とし、浮遊拡散容量の暗電流はキャリアを電子とした例を示しているが、本発明の固体撮像素子としては、光電変換手段の暗電流のキャリアを電子とし、浮遊拡散容量(p型)の暗電流のキャリアを正孔とすることも可能である。
ここで、以下に記載される技術用語について、簡単に説明しておく。すなわち、n型光電変換部とはn型不純物濃度が低いn-型のことを称し、n型浮遊拡散容量とはn型不純物濃度が高いn+型のことを称し、光電変換膜とはp型不純物濃度が低いp-型またはi型のことを称し、p型浮遊拡散容量とはp型不純物濃度が高いp+型のことを称する。
なお、以下の記載においては、まず光電変換膜を用いた第1実施形態について詳しく説明し、その後p型フォトダイオードを用いた第2実施形態について説明する。
また、上記いずれの実施形態においても、光電変換手段の暗電流はキャリアを正孔とし、浮遊拡散容量の暗電流はキャリアを電子とした例を示しているが、本発明の固体撮像素子としては、光電変換手段の暗電流のキャリアを電子とし、浮遊拡散容量(p型)の暗電流のキャリアを正孔とすることも可能である。
ここで、以下に記載される技術用語について、簡単に説明しておく。すなわち、n型光電変換部とはn型不純物濃度が低いn-型のことを称し、n型浮遊拡散容量とはn型不純物濃度が高いn+型のことを称し、光電変換膜とはp型不純物濃度が低いp-型またはi型のことを称し、p型浮遊拡散容量とはp型不純物濃度が高いp+型のことを称する。
(第1実施形態)
図1は、本実施形態(後述する第2実施形態も同様)の固体撮像素子の前提となる単位画素の画素アレイを示すものであり、具体的にはCMOS型固体撮像素子100のシステム構成図である。CMOS型固体撮像素子100は、光電変換素子を含む単位画素102がアレイ状に2次元配列され、画素駆動配線103、垂直信号線104と接続している画素アレイ101を有するとともに、周辺回路として、列並列信号処理回路105、出力回路106、制御回路(タイミング制御回路107、リセット信号制御回路111)、水平走査回路108、垂直走査回路109およびマルチプレクサ回路110から構成されている。なお、列並列信号処理回路105は、アナログデジタル変換回路(ADC)を含む構成となっている。
図1は、本実施形態(後述する第2実施形態も同様)の固体撮像素子の前提となる単位画素の画素アレイを示すものであり、具体的にはCMOS型固体撮像素子100のシステム構成図である。CMOS型固体撮像素子100は、光電変換素子を含む単位画素102がアレイ状に2次元配列され、画素駆動配線103、垂直信号線104と接続している画素アレイ101を有するとともに、周辺回路として、列並列信号処理回路105、出力回路106、制御回路(タイミング制御回路107、リセット信号制御回路111)、水平走査回路108、垂直走査回路109およびマルチプレクサ回路110から構成されている。なお、列並列信号処理回路105は、アナログデジタル変換回路(ADC)を含む構成となっている。
ここで、列並列信号処理回路105および水平走査回路108が、図1中の上方および下方に配されているのは、片側に配された場合に比べ、列並列信号処理回路105のレイアウト幅を単位画素幅の2倍にしつつ、単位画素1列あたり1個の列並列信号処理回路を配置することができるという理由からである。
なお、本発明の第1実施形態に係る撮像装置は、例えば図1に示す固体撮像素子100を備え、さらに、例えば出力回路106からの信号を、そのまま、または所望の信号形態に変換して外部に出力する信号出力部を備えた装置であり、例えば、カメラやセンサ等を含む広義の撮像装置である。
図2は、本実施形態に係る固体撮像素子に用いられる、単位画素102の等価回路図を示すものである。図2に示す本実施形態に係る単位画素102の等価回路は、光電変換膜(PL)211から信号電荷を読み出す画素回路が、n型浮遊拡散容量(FD)213、リセットトランジスタ(RT)214、ソースフォロアアンプトランジスタ(SF)215、選択トランジスタ(SL)216、画素出力(OUT)217、ソースフォロアアンプトランジスタ電源(SFVDD)222、リセットトランジスタ電源(RTVDD)223から構成されたnMOS3トランジスタ型の単位画素102の回路構成とされている。
図2に示すように、光電変換膜(PL)211は、下部電極がビア(VIA)227を通してn型浮遊拡散容量(FD)213に接続される。n型浮遊拡散容量(FD)213をリセットするリセットトランジスタ(RT)214がn型浮遊拡散容量(FD)213とリセットトランジスタ電源(RTVDD)223との間に接続される。n型浮遊拡散容量(FD)213はソースフォロアアンプトランジスタ(SF)215のゲート電極に接続される。ソースフォロアアンプトランジスタ(SF)215と選択トランジスタ(SL)216がソースフォロアアンプトランジスタ電源(SFVDD)222と画素出力(OUT)217の間に接続される。
なお、図2はnMOS3トランジスタ型の単位画素102の画素回路を示すものであるが、付加的な機能としてフィードバックリセット機能を備えた回路構成としてもよい。
なお、図2はnMOS3トランジスタ型の単位画素102の画素回路を示すものであるが、付加的な機能としてフィードバックリセット機能を備えた回路構成としてもよい。
図3に、本実施形態に係る単位画素102の画素回路における入力信号のタイムチャートを示す。具体的には、選択トランジスタ(SL)216およびn型浮遊拡散容量リセットトランジスタ(RT)214の入力信号のタイムチャートを示す。
また、これらのラベルの後の(1)、(2)、(n)等の符号は、図1における画素アレイ101の何行目の単位画素であるのかを表している。また、アナログデジタル変換回路(ADC)のサンプリングタイミングのタイムチャートを示すものである。
また、これらのラベルの後の(1)、(2)、(n)等の符号は、図1における画素アレイ101の何行目の単位画素であるのかを表している。また、アナログデジタル変換回路(ADC)のサンプリングタイミングのタイムチャートを示すものである。
図4に、図3の各タイミング(a)、(b)、(c)、(d)におけるエネルギーバンド模式図を示す。図3と図4における(a)のタイミングは、電荷蓄積時であることを示すものである。光電変換膜(PL)211の上部電極(膜電極)に、リセットトランジスタ電源(RTVDD)223の電圧を基準として正電圧を加えており、光電変換膜(PL)211で信号電荷の正孔が発生し、光電変換膜(PL)211からVIA227を経てn型浮遊拡散容量(FD)213に信号電荷の正孔が移動し、n型浮遊拡散容量(FD)213で信号電荷の正孔が蓄積され、電位が大きくなる。
(b)のタイミングでは、選択トランジスタ(SL)216がオンになり当該画素が選択され、n型浮遊拡散容量(FD)213に蓄積された信号電荷が読み出されて、アナログデジタル変換回路(ADC)においてアナログ値からデジタル値へ変換される。
(c)のタイミングでは、リセットトランジスタ(RT)214がオンになり、n型浮遊拡散容量(FD)213がリセットトランジスタ電源(RTVDD)223の電圧値にリセットされる。
(d)のタイミングでは、リセットトランジスタ(RT)214がオフになる。また、n型浮遊拡散容量(FD)213に混入したリセットノイズが読み出されて、アナログデジタル変換回路(ADC)においてアナログ値からデジタル値へ変換される。
(c)のタイミングでは、リセットトランジスタ(RT)214がオンになり、n型浮遊拡散容量(FD)213がリセットトランジスタ電源(RTVDD)223の電圧値にリセットされる。
(d)のタイミングでは、リセットトランジスタ(RT)214がオフになる。また、n型浮遊拡散容量(FD)213に混入したリセットノイズが読み出されて、アナログデジタル変換回路(ADC)においてアナログ値からデジタル値へ変換される。
図3においてM-1フレームの1行目の単位画素102のリセット後、リセットノイズの値が読み出される。Mフレームの1行目の読み出しまでが1回の蓄積時間になる。その後、単位画素102が選択されて、リセットノイズが重畳された信号がアナログデジタル変換されて読み出される。このMフレーム1行目のリセットノイズが重畳された信号がアナログデジタル変換された値と、M-1フレーム1行目のリセットノイズがアナログデジタル変換された値では、リセットノイズが同じものであるので、センサ外部でのデジタル相関二重サンプリング処理により、リセットノイズが相殺されて、信号のみを分離して抽出することができる(特開2015-167343号公報を参照)。
図5に、本実施形態に係る固体撮像素子の画素構造の断面模式図を示す。この固体撮像素子は、画素回路30上に光電変換膜20を積層してなる。光電変換膜20は、電子注入阻止層(厚みは例えば20nm)7、光電変換層(兼電荷増倍層)(厚みは例えば300nm)5、正孔注入阻止層(厚みは例えば20nm)4、および膜電極としてのITO層(厚みは例えば30nm)6が、この順に積層された構造とされている。
また、画素回路30は、p型基板1上にn型MOSトランジスタ部を形成することで構成される。なお、画素電極3はn型浮遊拡散容量13と電気的に接続されている。また、p型基板1と画素電極3の間には絶縁層9が設けられている。
また、画素回路30は、p型基板1上にn型MOSトランジスタ部を形成することで構成される。なお、画素電極3はn型浮遊拡散容量13と電気的に接続されている。また、p型基板1と画素電極3の間には絶縁層9が設けられている。
図6は、図5のA-A′線断面におけるバンド図であって、リセット時の状態を示すものである。
図6のバンド図は画素内部の状態を示す相対的な電位図であり、正孔注入阻止層4、光電変換層(兼電荷増倍層)5、電子注入阻止層7、およびn型浮遊拡散容量13とp型基板1(シリコン半導体材料)に対しては、伝導帯下端と価電子帯上端が表されている。
また、画素電極3とn型浮遊拡散容量13間の電位は2.3Vであり、n型浮遊拡散容量13をリセットした状態におけるリセット電圧である。膜電極(ITO層)6の電位は15.3Vであり、画素電極3のリセット電圧を基準として+13.0Vが印加されており、膜内の走行キャリアは正孔となっている。
図6のバンド図は画素内部の状態を示す相対的な電位図であり、正孔注入阻止層4、光電変換層(兼電荷増倍層)5、電子注入阻止層7、およびn型浮遊拡散容量13とp型基板1(シリコン半導体材料)に対しては、伝導帯下端と価電子帯上端が表されている。
また、画素電極3とn型浮遊拡散容量13間の電位は2.3Vであり、n型浮遊拡散容量13をリセットした状態におけるリセット電圧である。膜電極(ITO層)6の電位は15.3Vであり、画素電極3のリセット電圧を基準として+13.0Vが印加されており、膜内の走行キャリアは正孔となっている。
膜電極6と光電変換層(兼電荷増倍層)5の間に正孔注入阻止層4を入れることにより、膜電極6から光電変換層(兼電荷増倍層)5へ正孔が注入されることを阻止している。画素電極3と光電変換層(兼電荷増倍層)5の間に電子注入阻止層7を入れることにより、画素電極3から光電変換層(兼電荷増倍層)5へ電子が注入されることを阻止している。画素電極3とp型基板1の間にn型浮遊拡散容量13を配置することにより、画素電極3からp型基板1へ電子が移動することを阻止している。
(第1実施形態における暗電流の合計値の設定)
本実施形態においては、上述したように、光電変換膜20の膜電極6には前記画素電極のリセット電圧に対して所定の膜電圧が印加され、p型の光電変換層(兼電荷増倍層)5の暗電流とn型浮遊拡散容量13の暗電流が合流するノード(n型浮遊拡散容量13)における暗電流の合計値は、膜電圧を調整することで所望の絶対値に設定するように構成されている。
本実施形態においては、上述したように、光電変換膜20の膜電極6には前記画素電極のリセット電圧に対して所定の膜電圧が印加され、p型の光電変換層(兼電荷増倍層)5の暗電流とn型浮遊拡散容量13の暗電流が合流するノード(n型浮遊拡散容量13)における暗電流の合計値は、膜電圧を調整することで所望の絶対値に設定するように構成されている。
図7に、光電変換層(兼電荷増倍層)5の暗電流値、n型浮遊拡散容量13の暗電流値、および光電変換層(兼電荷増倍層)5の暗電流とn型浮遊拡散容量13の暗電流が合流するノードにおける暗電流の合計値と、膜電圧との関係を各々示す。
すなわち、光電変換層(兼電荷増倍層)5の暗電流値は、キャリアが正孔なので正の値となり、膜電圧を高くするにつれて大きくなる。一方、n型浮遊拡散容量13の暗電流値は、キャリアが電子なので負の値であり、膜電圧に依存せず一定の値になる。そのため、光電変換層(兼電荷増倍層)5とn型浮遊拡散容量13を接続するノードにおける暗電流の合計値は、膜電圧が低電圧で負の値とされ、膜電圧が高電圧で正の値とするように構成することができる。
本実施形態の固体撮像素子はこのような構成を有しているので、所定の膜電圧に調整することにより、正の暗電流値と負の暗電流値を相殺させて、上記ノードにおける暗電流の合計値をゼロに近い値、望ましくはゼロに設定することが可能となる。
なお、図7に示す例においては、膜電圧が3(arb.unit)に設定された際に、暗電流を略ゼロに設定することができる。
すなわち、光電変換層(兼電荷増倍層)5の暗電流値は、キャリアが正孔なので正の値となり、膜電圧を高くするにつれて大きくなる。一方、n型浮遊拡散容量13の暗電流値は、キャリアが電子なので負の値であり、膜電圧に依存せず一定の値になる。そのため、光電変換層(兼電荷増倍層)5とn型浮遊拡散容量13を接続するノードにおける暗電流の合計値は、膜電圧が低電圧で負の値とされ、膜電圧が高電圧で正の値とするように構成することができる。
本実施形態の固体撮像素子はこのような構成を有しているので、所定の膜電圧に調整することにより、正の暗電流値と負の暗電流値を相殺させて、上記ノードにおける暗電流の合計値をゼロに近い値、望ましくはゼロに設定することが可能となる。
なお、図7に示す例においては、膜電圧が3(arb.unit)に設定された際に、暗電流を略ゼロに設定することができる。
本実施形態においては、上述したように、膜電圧を所定の値に設定することによって、上記ノードにおける暗電流の合計値をゼロに近い値、望ましくはゼロに設定し得るが、膜電圧の設定を行う前に、光電変換層5の面積およびn型浮遊拡散容量13の面積を設定することによって、短時間で暗電流の合計値を小さい値にする粗調整を行うようにしてもよい。
ここで、光電変換層5の「面積」とは、単位画素の面積のことを意味し、n型浮遊拡散容量13の「面積」とは、n型浮遊拡散容量の面積そのもののことを意味する。
n型浮遊拡散容量13の暗電流Jnの導出については、第2実施形態において記述したことと同様であるので、煩を避けるため重複した説明は省略する。
n型浮遊拡散容量13の暗電流Jnの導出については、第2実施形態において記述したことと同様であるので、煩を避けるため重複した説明は省略する。
図12の表の上段には、上述した第1実施形態において、暗電流の合計値をゼロに設定し得る、光電変換層(兼電荷増倍層)5とn型浮遊拡散容量13の各々における面積と暗電流の例を示している。
すなわち、第2実施形態について図11の記載から、p型光電変換部312の暗電流値Jpとn型浮遊拡散容量313の暗電流値Jnが求められているので、図12の表の上段に、第1実施形態におけるp型の光電変換層5とn型浮遊拡散容量13の各面積の粗調整の態様を示す。一例としては、前者は7.84μm2に、後者は0.2584μm2とする。そして、第2実施形態の暗電流値Jpの代わりに、第1実施形態においては膜の暗電流値と、暗電流値Jnの値を設定する。そして、ノードの暗電流の合計値が0となるような膜の暗電流値を、膜電圧によって調整する。勿論、p型の光電変換層5とn型浮遊拡散容量13の各面積について、別の組合せとすることもできる。
なお、本実施形態に係る撮像装置においては、上述した第1の実施形態に係る固体撮像素子100を備え、この固体撮像素子100により得られた画像情報を出力する出力部を備えることにより構成される。
(第2実施形態)
次に、本発明の第2実施形態について説明する。
なお、この第2実施形態は、第2実施形態特有の構成および作用効果を有するほか、上記第1実施形態と類似の構成、作用効果をも有しているので、本来は、第2実施形態の説明において、上記第1実施形態と共通する部分については省略することも可能であるが、以下の記載においては、発明の理解を容易、かつ円滑にするため、上記第1実施形態と重複する部分についても敢えて省略しないで説明する場合がある。
次に、本発明の第2実施形態について説明する。
なお、この第2実施形態は、第2実施形態特有の構成および作用効果を有するほか、上記第1実施形態と類似の構成、作用効果をも有しているので、本来は、第2実施形態の説明において、上記第1実施形態と共通する部分については省略することも可能であるが、以下の記載においては、発明の理解を容易、かつ円滑にするため、上記第1実施形態と重複する部分についても敢えて省略しないで説明する場合がある。
図8は、第2実施形態に係る固体撮像素子に用いられる、単位画素102´の等価回路図を示すものである。図8に示す第2実施形態に係る単位画素102´の等価回路は、n型ウエル(NWELL)524に囲まれたp型光電変換部(p-PD)512から信号電荷を読み出す画素回路が、n型浮遊拡散容量(FD)513、リセットトランジスタ(RT)514、ソースフォロアアンプトランジスタ(SF)515、選択トランジスタ(SL)516、画素出力(OUT)517、ソースフォロアアンプトランジスタ電源(SFVDD)522、リセットトランジスタ電源(RTVDD)523から構成されたnMOS3トランジスタ型の単位画素102´の回路構成とされている。
図10に示すように、p型光電変換部(p-PD)312(512)は、n型ウエル(NWELL)324(524)に囲まれてなり、n型浮遊拡散容量(FD)313に接続される。n型浮遊拡散容量(FD)313(513)をリセットするリセットトランジスタ(RT)514がn型浮遊拡散容量(FD)313(513)とリセットトランジスタ電源(RTVDD)523との間に接続される。n型浮遊拡散容量(FD)313(513)はソースフォロアアンプトランジスタ(SF)515のゲート電極に接続される。ソースフォロアアンプトランジスタ(SF)515と選択トランジスタ(SL)516がソースフォロアアンプトランジスタ電源(SFVDD)522と画素出力(OUT)517の間に接続される。
本実施形態に係る単位画素102´の画素回路における入力信号のタイムチャート(選択トランジスタ(SL)516およびn型浮遊拡散容量リセットトランジスタ(RT)514の入力信号のタイムチャート)は、上述した第1実施形態の場合と同様に図3により表される。したがって、そのタイムチャートの説明は第1実施形態を説明する際になされているので、重複の煩を避けるため、省略する。
図9に、図3の各タイミング(a)、(b)、(c)、(d)におけるエネルギーバンド模式図を示す。図3と図9における(a)のタイミングは、電荷蓄積時であることを示すものである。p型光電変換部(p-PD)512で信号電荷の正孔が発生すると、n型浮遊拡散容量(FD)513からp型光電変換部(p-PD)512へ電子が移動し、n型浮遊拡散容量(FD)513の電位が大きくなり、信号電位が変動する。
(b)のタイミングでは、選択トランジスタ(SL)516がオンになり当該画素が選択され、n型浮遊拡散容量(FD)513の電位変動が読み出されて、アナログデジタル変換回路(ADC)においてアナログ値からデジタル値へ変換される。
(c)のタイミングでは、リセットトランジスタ(RT)514がオンになり、n型浮遊拡散容量(FD)513がリセットトランジスタ電源(RTVDD)523の電圧値にリセットされる。
(d)のタイミングでは、リセットトランジスタ(RT)514がオフになる。また、n型浮遊拡散容量(FD)513に混入したリセットノイズが読み出されて、アナログデジタル変換回路(ADC)においてアナログ値からデジタル値へ変換される。
(b)のタイミングでは、選択トランジスタ(SL)516がオンになり当該画素が選択され、n型浮遊拡散容量(FD)513の電位変動が読み出されて、アナログデジタル変換回路(ADC)においてアナログ値からデジタル値へ変換される。
(c)のタイミングでは、リセットトランジスタ(RT)514がオンになり、n型浮遊拡散容量(FD)513がリセットトランジスタ電源(RTVDD)523の電圧値にリセットされる。
(d)のタイミングでは、リセットトランジスタ(RT)514がオフになる。また、n型浮遊拡散容量(FD)513に混入したリセットノイズが読み出されて、アナログデジタル変換回路(ADC)においてアナログ値からデジタル値へ変換される。
図3において、M-1フレームの1行目の単位画素102´のリセット後、リセットノイズの値が読み出される。Mフレームの1行目の読み出しまでが1回の蓄積時間になる。その後、単位画素102´が選択されて、リセットノイズが重畳された信号がアナログデジタル変換されて読み出される。このMフレームの1行目のリセットノイズが重畳された信号がアナログデジタル変換された値と、M-1フレームの1行目のリセットノイズがアナログデジタル変換された値では、リセットノイズが同じものであるので、センサ外部でのデジタル相関二重サンプリング処理により、リセットノイズが相殺されて、信号のみを分離して抽出することができる(特開2015-167343号公報を参照)。
ここで、図10について再度説明する。図10には、本実施形態に係る固体撮像素子の画素構造の断面模式図が示されている。この固体撮像素子は、p型基板301の上部にn型ウエル324を配置し、n型ウエル324内にp型光電変換部312を配置して構成される。画素回路330上には遮光マスクのための金属315が配置され、p型光電変換部312の直上部は開口される。p型光電変換部312とn型浮遊拡散容量313が金属配線で接続された構成とされている。
また、画素回路330は、p型基板301上にn型MOSトランジスタ部を形成することで構成される。p型基板301と画素電極303の間には絶縁層309が設けられている。
また、画素回路330は、p型基板301上にn型MOSトランジスタ部を形成することで構成される。p型基板301と画素電極303の間には絶縁層309が設けられている。
(第2実施形態における暗電流の合計値の設定)
本実施形態においては、上述したように、フォトダイオードからなるp型光電変換部312の暗電流とn型浮遊拡散容量313の暗電流が合流するノード(n型浮遊拡散容量313)における暗電流の合計値は、p型光電変換部312の面積とn型浮遊拡散容量313の面積を調整することで所望の絶対値に設定し得るように構成されている。
本実施形態においては、上述したように、フォトダイオードからなるp型光電変換部312の暗電流とn型浮遊拡散容量313の暗電流が合流するノード(n型浮遊拡散容量313)における暗電流の合計値は、p型光電変換部312の面積とn型浮遊拡散容量313の面積を調整することで所望の絶対値に設定し得るように構成されている。
すなわち、p型光電変換部312は暗電流のキャリアが正孔とされるとともに、光電変換部312の面積が大きいほど、正の暗電流の絶対値が大きくなり、一方、n型浮遊拡散容量313は暗電流のキャリアが電子とされるとともに、n型浮遊拡散容量313の面積が大きいほど、負の暗電流の絶対値が大きくなる。そして、ノードにおける暗電流の合計が、所望の絶対値となるように、p型光電変換部312の面積とn型浮遊拡散容量313の面積が調整されている。
以下、この面積調整について図11を用いて説明する。
図11は、p型光電変換部312の面積と暗電流、n型浮遊拡散容量313の面積と暗電流、およびノードの暗電流の合計との関係を示す表である。
まず、画素Aでは、p型光電変換部312の面積が10.4244μm2、n型浮遊拡散容量313の面積が0.2584μm2と設定されており、このときの暗電流の合計値(正孔)は5.4 h/fとなった。
一方、画素Bでは、p型光電変換部312の面積が10.4244μm2、n型浮遊拡散容量313の面積が0.7342μm2と設定されており、このときの暗電流の合計値(正孔)は3.2 h/fとなった。
図11は、p型光電変換部312の面積と暗電流、n型浮遊拡散容量313の面積と暗電流、およびノードの暗電流の合計との関係を示す表である。
まず、画素Aでは、p型光電変換部312の面積が10.4244μm2、n型浮遊拡散容量313の面積が0.2584μm2と設定されており、このときの暗電流の合計値(正孔)は5.4 h/fとなった。
一方、画素Bでは、p型光電変換部312の面積が10.4244μm2、n型浮遊拡散容量313の面積が0.7342μm2と設定されており、このときの暗電流の合計値(正孔)は3.2 h/fとなった。
そこで、p型光電変換部312の暗電流値(正孔)をJp h/f/μm2とおき、n型浮遊拡散容量313の暗電流値(電子)をJn e/f/μm2とおいて、画素Aおよび画素Bにおける関係を、連立方程式により解くと、p型光電変換部312の暗電流値Jpとn型浮遊拡散容量313の暗電流値Jnを求めることができる。なお、上記単位におけるhおよびeは正孔および電子を意味するものであり、上記単位におけるfはフレームを表すものである。
なお、上記の説明において、n型浮遊拡散容量313の面積が大きいと、n型浮遊拡散容量313の暗電流である電子の発生量(負の値)が大きくなるので、ノードの暗電流の合計値(正の値)は小さくなることが示されている。
また、図12の下段には、本実施形態において、暗電流の合計値をゼロに設定し得る、p型光電変換部312とn型浮遊拡散容量313の面積の例を示している。
また、図12の下段には、本実施形態において、暗電流の合計値をゼロに設定し得る、p型光電変換部312とn型浮遊拡散容量313の面積の例を示している。
すなわち、上記図11を用いて、p型光電変換部312の暗電流値Jpとn型浮遊拡散容量313の暗電流値Jnが求められているので、図12の表の下段に、この暗電流値Jpと暗電流値Jnの値を設定し、ノードの暗電流の合計値が0となるような、p型光電変換部312とn型浮遊拡散容量313の各面積を設定すると、一例としては、前者は1.8886μm2に、後者は0.2584μm2になる。勿論、p型光電変換部312とn型浮遊拡散容量313の各面積について、別の組合せとすることもできる。
なお、本実施形態に係る撮像装置においては、上述した第2の実施形態に係る固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する出力部を備えることにより構成される。
(変更態様)
本発明に係る固体撮像素子および撮像装置としては、上述した第1および第2の実施形態の他、種々の形態を採用することが可能である。
すなわち、本発明に係る固体撮像素子および撮像装置においては、光電変換膜や光電変換部からなる光電変換手段で発生したキャリアは電子正孔対のうち電子であっても正孔であってもよく、また、光電変換手段の暗電流はキャリアが正孔または電子のいずれか一方とされた場合は、浮遊拡散容量の暗電流はキャリアが正孔または電子のいずれか他方とされる必要がある。換言すれば、光電変換手段の暗電流のキャリアを正孔とした場合は、浮遊拡散容量の暗電流のキャリアは電子となる。逆に、光電変換手段の暗電流のキャリアを電子とした場合は、浮遊拡散容量の暗電流のキャリアは正孔となる。
本発明に係る固体撮像素子および撮像装置としては、上述した第1および第2の実施形態の他、種々の形態を採用することが可能である。
すなわち、本発明に係る固体撮像素子および撮像装置においては、光電変換膜や光電変換部からなる光電変換手段で発生したキャリアは電子正孔対のうち電子であっても正孔であってもよく、また、光電変換手段の暗電流はキャリアが正孔または電子のいずれか一方とされた場合は、浮遊拡散容量の暗電流はキャリアが正孔または電子のいずれか他方とされる必要がある。換言すれば、光電変換手段の暗電流のキャリアを正孔とした場合は、浮遊拡散容量の暗電流のキャリアは電子となる。逆に、光電変換手段の暗電流のキャリアを電子とした場合は、浮遊拡散容量の暗電流のキャリアは正孔となる。
また、光電変換手段の暗電流と浮遊拡散容量の暗電流が合流するノードにおける暗電流の合計値が0となることが好ましいが、少なくとも、これら2つの暗電流の値の絶対値の各々よりも小さい所望の絶対値に設定されるように構成されることが必要である。
また、上述した第1および第2の実施形態においては、本発明に係る典型的な固体撮像素子および撮像装置を示しているが、勿論、本発明に係る固体撮像素子および撮像装置においては、上記実施形態の各構成を種々変更することが可能である。
例えば、図5における上記第1実施形態のもの、および図10における上記第2実施形態のものにおいては、画素回路は、p型基板にn型MOSトランジスタを形成することにより構成されているが、これに替えて、画素回路はp型基板にp型ウエルを形成し、p型ウエル内にn型MOSトランジスタを形成することにより構成してもよいし、n型基板にp型ウエルを形成し、p型ウエル内にn型MOSトランジスタを形成することにより構成してもよい。
例えば、図5における上記第1実施形態のもの、および図10における上記第2実施形態のものにおいては、画素回路は、p型基板にn型MOSトランジスタを形成することにより構成されているが、これに替えて、画素回路はp型基板にp型ウエルを形成し、p型ウエル内にn型MOSトランジスタを形成することにより構成してもよいし、n型基板にp型ウエルを形成し、p型ウエル内にn型MOSトランジスタを形成することにより構成してもよい。
また、図10における上記第2実施形態のものにおいては、p型光電変換部312は、p型基板にn型ウエル314を形成し、n型ウエル314内にp型光電変換部312を形成することにより構成しているが、これに替えて、p型光電変換部312はn型基板にp型光電変換部312を形成することにより構成してもよい。
また、上述した第1実施形態の固体撮像素子の光電変換膜は、電子注入阻止層、光電変換層(兼電荷増倍層)、正孔注入阻止層の各層、および膜電極をこの順に積層されてなるように構成されているが、これら各層の間に他の層を挿入するようにしてもよい。例えば、独立した、電子輸送層や正孔輸送層を上記層間に別途挿入するようにしてもよい。また、光電変換層と電荷増倍層を2つの層に分離してもよい。また、別の電子注入阻止層や正孔注入阻止層を別途挿入するようにしてもよい。また、電子注入阻止層と正孔注入阻止層は光電変換層(兼電荷増倍層)と別の材料とされていてもよいし、ドープする不純物を変更した同じ材料で構成してもよい。
また、上記第1実施形態および第2実施形態の固体撮像素子の光電変換膜は、電荷増倍の機能を有していてもよい。また、特定の波長の光を吸収することにより、波長選択性の機能を有していてもよい。
また、上記第1実施形態および第2実施形態の固体撮像素子の光電変換膜は、電荷増倍の機能を有していてもよい。また、特定の波長の光を吸収することにより、波長選択性の機能を有していてもよい。
また、上記第1実施形態においては、光電変換層(兼電荷増倍層)の材料として、インジウムリンを用いることが可能である。インジウムリンを材料としたアバランシェ増倍時の過剰雑音について報告がある。インジウムリンでは、電子のイオン化率αより正孔のイオン化率βの方が高く、イオン化率比k=α/βは約0.25である。過剰雑音係数Fは、増倍率Mとイオン化率比kを用いて、F=Mk+(1-k)(2-1/M)で表され、イオン化率比kが小さいほど、過剰雑音係数Fは小さくなる。インジウムリンは走行キャリアを正孔として過剰雑音係数が小さいので、アバランシェフォトダイオードに使用されている。したがって、インジウムリンを固体撮像素子の光電変換層(兼電荷増倍層)に使用することができれば、S/Nのよい増倍が得られるので、好適である。また、一般に正孔のイオン化率が電子のイオン化率より高い材料を用いることが可能である。
また、インジウムリンに替えて、ゲルマニウム、インジウムガリウムヒ素リン(リン対ヒ素の組成がX:1-Xにおいて、Xが0.7以上)を用いることが可能である。
また、インジウムリンに替えて、ゲルマニウム、インジウムガリウムヒ素リン(リン対ヒ素の組成がX:1-Xにおいて、Xが0.7以上)を用いることが可能である。
また、上記第1実施形態において、光電変換膜20を画素回路30上に積層した構造にするようにしているが、これに替えて、光電変換膜20をダミーの支持基板上に形成しておいて、その後、光電変換膜20を画素回路30上に接合することで形成してもよい。これにより、光電変換膜20を構成する材料に単結晶材料を用いることができる。また、アモルファス材料や多結晶材料を用いることもできる。また、光電変換膜20と膜電極6を画素回路30上に蒸着法やスパッタ法により直接積層することで形成してもよい。これにより、光電変換膜20を構成する材料にアモルファス材料や多結晶材料を用いることができる。
また、上記第2実施形態において、固体撮像素子のp型光電変換部は単結晶材料で構成されていてもよい。また、上記第2実施形態においては、p型光電変換部の材料として、シリコンを用いることが可能である。
1、301 p型基板
3、303 画素電極
4 正孔注入阻止層
5 光電変換層
6 膜電極
7 電子注入阻止層
9、309 絶縁層
13、213、313、513、1213 n型浮遊拡散容量(FD)
20、211 光電変換膜(PL)
30、330 画素回路
100 CMOS型固体撮像素子
101 画素アレイ
102、102´、102´´ 単位画素
103、103´、103´´ 画素駆動配線
104、104´、104´´ 垂直信号線
105 列並列信号処理回路
106 出力回路
107 タイミング制御回路
108 水平走査回路
109 垂直走査回路
110 マルチプレクサ回路
111 リセット信号制御回路
312、512 p型光電変換部(p-PD)
214、514、1214 リセットトランジスタ(RT)
215、515、1215 ソースフォロアアンプトランジスタ(SF)
216、516、1216 選択トランジスタ(SL)
217、517、1217 画素出力(OUT)
1218 転送トランジスタ(TX)
1219 n型光電変換部(n-PD)
222、522、1222 ソースフォロアアンプトランジスタ電源(SFVDD)
223、523、1223 リセットトランジスタ電源(RTVDD)
324、524 n型ウエル(NWELL)
227 ビア(VIA)
315 遮光マスク
316 保護膜
ADC アナログデジタル変換回路
3、303 画素電極
4 正孔注入阻止層
5 光電変換層
6 膜電極
7 電子注入阻止層
9、309 絶縁層
13、213、313、513、1213 n型浮遊拡散容量(FD)
20、211 光電変換膜(PL)
30、330 画素回路
100 CMOS型固体撮像素子
101 画素アレイ
102、102´、102´´ 単位画素
103、103´、103´´ 画素駆動配線
104、104´、104´´ 垂直信号線
105 列並列信号処理回路
106 出力回路
107 タイミング制御回路
108 水平走査回路
109 垂直走査回路
110 マルチプレクサ回路
111 リセット信号制御回路
312、512 p型光電変換部(p-PD)
214、514、1214 リセットトランジスタ(RT)
215、515、1215 ソースフォロアアンプトランジスタ(SF)
216、516、1216 選択トランジスタ(SL)
217、517、1217 画素出力(OUT)
1218 転送トランジスタ(TX)
1219 n型光電変換部(n-PD)
222、522、1222 ソースフォロアアンプトランジスタ電源(SFVDD)
223、523、1223 リセットトランジスタ電源(RTVDD)
324、524 n型ウエル(NWELL)
227 ビア(VIA)
315 遮光マスク
316 保護膜
ADC アナログデジタル変換回路
Claims (7)
- 画素回路上に配設した、積層体からなる光電変換膜、またはフォトダイオードからなる光電変換部のいずれかの光電変換手段を備えたCMOS型の固体撮像素子であって、
該画素回路は、基板上にトランジスタ部を配するように構成されるか、基板上にウエルを配し、該ウエル内にトランジスタ部を配するように構成され、
光電変換により発生した電子正孔対のうちいずれか一方を前記光電変換手段のキャリアとして用いるように構成され、
前記光電変換手段の暗電流はキャリアが正孔または電子のいずれか一方とされ、かつ浮遊拡散容量の暗電流はキャリアが正孔または電子のいずれか他方とされ、
前記光電変換手段の暗電流と前記浮遊拡散容量の暗電流が合流するノードにおける該暗電流の合計値が、前記光電変換手段の暗電流値および前記浮遊拡散容量の暗電流値の各々の絶対値よりも小さい所望の絶対値となるように設定されていることを特徴とする固体撮像素子。 - 前記光電変換手段が、前記画素回路上に配設した、積層体からなる光電変換膜とされ、
該光電変換膜は、光電変換処理を行う光電変換層を含み、最上層に膜電極を積層するように構成され、
該膜電極には画素電極のリセット電圧に対して所定の膜電圧が印加され、
前記ノードにおける前記暗電流の合計値は、前記膜電圧を調整することで所望の絶対値となるように設定されていることを特徴とする請求項1に記載の固体撮像素子。 - 前記光電変換膜の暗電流はキャリアが正孔とされるとともに、その暗電流の絶対値の大きさは前記膜電圧が低いときに小さく、該膜電圧が高いときに大きくなり、一方、前記浮遊拡散容量はn型で暗電流のキャリアは電子とされるとともに、その暗電流の大きさは前記膜電圧の高さに拘わらず一定とされ、
前記ノードにおける暗電流の合計値が、前記膜電圧が低電圧で負の値となり、該膜電圧が高電圧で正の値となるような状態に構成され、前記ノードにおける前記暗電流の合計値が前記所望の絶対値となるように該膜電圧が設定されていることを特徴とする請求項2に記載の固体撮像素子。 - 前記光電変換手段が、フォトダイオードからなる光電変換部とされ、
前記ノードにおける前記暗電流の合計値は、前記光電変換部の面積と前記浮遊拡散容量の面積を調整することで所望の絶対値となるように設定されていることを特徴とする請求項1に記載の固体撮像素子。 - 前記光電変換部はp型で暗電流のキャリアが正孔とされるとともに、前記光電変換部の面積が大きいほど、正の暗電流の絶対値が大きくなり、一方、前記浮遊拡散容量はn型で暗電流のキャリアは電子とされるとともに、前記浮遊拡散容量の面積が大きいほど、負の暗電流の絶対値が大きくなり、
前記ノードにおける暗電流の合計が、前記所望の絶対値となるように、前記光電変換部の面積と前記浮遊拡散容量の面積が設定されていることを特徴とする請求項4に記載の固体撮像素子。 - 前記所望の絶対値が0であることを特徴とする請求項1~5のうちいずれか1項に記載の固体撮像素子。
- 請求項1~6のうちいずれか1項に記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とする撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020211599A JP2022098196A (ja) | 2020-12-21 | 2020-12-21 | 固体撮像素子および撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2020211599A JP2022098196A (ja) | 2020-12-21 | 2020-12-21 | 固体撮像素子および撮像装置 |
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Publication Number | Publication Date |
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ID=82165663
Family Applications (1)
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JP2020211599A Pending JP2022098196A (ja) | 2020-12-21 | 2020-12-21 | 固体撮像素子および撮像装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2022098196A (ja) |
-
2020
- 2020-12-21 JP JP2020211599A patent/JP2022098196A/ja active Pending
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