WO2021240998A1 - 固体撮像素子 - Google Patents

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WO2021240998A1
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solid
state image
photoelectric conversion
image sensor
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俊介 丸山
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • This disclosure relates to a solid-state image sensor.
  • Patent Document 1 a solid-state image sensor having a photoelectric conversion unit including a compound semiconductor has been proposed (see, for example, Patent Document 1).
  • an impurity region is formed as a pixel separation portion between all the pixels in order to improve crosstalk.
  • An object of the present disclosure is to provide a solid-state image pickup device capable of reducing crosstalk between different pixel rows while suppressing a decrease in quantum efficiency of a photoelectric conversion unit due to a pixel separation unit.
  • the solid-state image sensor of the present disclosure is (a) a plurality of pixels arranged in a two-dimensional matrix in the X direction and the Y direction and having a photoelectric conversion unit including a compound semiconductor, and (b) a pixel array arranged in the X direction. It is provided with a pixel separation unit arranged only at the pixel boundary extending in the X direction of the above.
  • FIG. 1 is a schematic configuration diagram showing the entire solid-state image sensor according to the first embodiment of the present disclosure.
  • the solid-state image sensor 1 in FIG. 1 is a multi-line sensor composed of a plurality of rows of line sensors.
  • the solid-state image sensor 1 includes a semiconductor substrate 2, a pixel region 3, and a peripheral circuit 4.
  • the peripheral circuit 4 includes a vertical drive circuit 5, a column signal processing circuit 6, a horizontal drive circuit 7, an output circuit 8, and a control circuit 9.
  • the pixel region 3 has a plurality of light receiving unit regions (hereinafter, also referred to as “pixel 10”) arranged in a two-dimensional matrix in the X direction and the Y direction orthogonal to each other on the semiconductor substrate 2.
  • the pixel 10 is composed of a plurality of pixels 10 arranged in the X direction to form one pixel array (hereinafter, also referred to as “pixel array 11 arranged in the X direction”).
  • FIG. 1 illustrates a case where four pixel rows 11 arranged in the X direction are arranged in the pixel region 3.
  • Each of the pixel rows 11 constitutes the pixel train of the line sensor.
  • the pixel 10 has a photoelectric conversion unit and a plurality of pixel transistors.
  • the plurality of pixel transistors for example, three transistors such as a reset transistor, a selection transistor, and an amplification transistor can be adopted.
  • the vertical drive circuit 5 is composed of, for example, a shift register, selects a desired pixel drive wiring 12, supplies a pulse for driving the pixel 10 to the selected pixel drive wiring 12, and makes each pixel 10 row by row. Drive. That is, the vertical drive circuit 5 selectively scans each pixel 10 in the pixel region 3 in a row-by-row manner in the vertical direction, and vertically selects and scans a pixel signal based on the charge generated by the photoelectric conversion unit 15 of each pixel 10 according to the amount of received light. It is supplied to the column signal processing circuit 6 through the signal line 13.
  • the column signal processing circuit 6 is arranged for each pixel row 11 arranged in the X direction, for example, and noise removal is performed for each pixel row 11 arranged in the X direction with respect to the signal output from the pixel 10 for one row. Etc. signal processing is performed. Examples of the signal processing include CDS (Correlated Double Sampling) and AD (Analog Digital) conversion for removing fixed pattern noise peculiar to pixels.
  • the horizontal drive circuit 7 is composed of, for example, a shift register, sequentially outputs horizontal scanning pulses to the column signal processing circuit 6, selects each of the column signal processing circuits 6 in order, and from each of the column signal processing circuits 6. The pixel signal for which signal processing has been performed is output to the horizontal signal line 14.
  • the output circuit 8 performs signal processing on pixel signals sequentially supplied from each of the column signal processing circuits 6 through the horizontal signal line 14, and outputs the signals. Examples of the signal processing include buffering, black level adjustment, column variation correction, and various digital signal processing.
  • the control circuit 9 obtains a clock signal or a control signal that serves as a reference for the operation of the vertical drive circuit 5, the column signal processing circuit 6, the horizontal drive circuit 7, etc., based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock signal. Generate. Then, the control circuit 9 outputs the generated clock signal and control signal to the vertical drive circuit 5, the column signal processing circuit 6, the horizontal drive circuit 7, and the like.
  • FIG. 2 is a diagram showing a configuration example of a pixel circuit.
  • the pixel 10 includes a photoelectric conversion unit 15, a capacitive element 16, a reset transistor 17, an amplification transistor 18, and a selection transistor 19.
  • the photoelectric conversion unit 15 is made of a semiconductor thin film of a compound semiconductor, and generates an electric charge (signal charge) according to the amount of received light.
  • a predetermined bias voltage Va is applied to the photoelectric conversion unit 15.
  • the capacitive element 16 accumulates the signal charge generated by the photoelectric conversion unit 15.
  • the capacitive element 16 is composed of, for example, any of a PN junction capacitance, a MOS capacitance, and a wiring capacitance.
  • the reset transistor 17 When the reset transistor 17 is turned on by the reset signal RST, the signal charge stored in the capacitive element 16 is discharged to the ground, and the potential of the capacitive element 16 is reset.
  • the amplification transistor 18 outputs a pixel signal corresponding to the storage potential of the capacitive element 16.
  • the amplification transistor 18 constitutes a load MOS as a constant current source and a source follower circuit connected via the vertical signal line 13.
  • the source follower circuit outputs a pixel signal indicating a level corresponding to the signal charge stored in the capacitive element 16 from the amplification transistor 18 to the column signal processing circuit 6 via the selection transistor 19 and the vertical signal line 13.
  • the selection transistor 19 outputs the pixel signal of the pixel 10 to the column signal processing circuit 6 via the vertical signal line 13.
  • the signal line on which the selection signal SEL and the reset signal RST are transmitted corresponds to the pixel drive wiring 12 in FIG.
  • FIG. 3 is a diagram showing a cross-sectional configuration of the pixel region 3 when the pixel region 3 is broken along the line AA of FIG.
  • FIG. 4 is a diagram showing a cross-sectional configuration of the pixel region 3 when the pixel region 3 is broken along the line BB of FIG.
  • the semiconductor substrate 2 is made of a single crystal material such as single crystal silicon (Si).
  • the semiconductor substrate 2 is formed with a capacitive element 16 of each pixel 10, a reset transistor 17, an amplification transistor 18, and a selection transistor 19 described with reference to FIG.
  • the reference numerals of the capacitive element 16, the reset transistor 17, the amplification transistor 18, and the selection transistor 19 of the semiconductor substrate 2 are omitted.
  • an N-type semiconductor thin film 20 serving as the photoelectric conversion unit 15 shown in FIG. 2 is formed for each pixel row 11 arranged in the X direction.
  • each of the N-type semiconductor thin films 20 is shared by a plurality of pixels 10 arranged in the X direction.
  • FIG. 3 illustrates a case where four N-type semiconductor thin films 20 extending in the X direction are arranged side by side corresponding to the pixel rows 11 arranged in the X direction on the light incident side of the semiconductor substrate 2. doing.
  • Examples of the material of the N-type semiconductor thin film 20 include InGaAs, Ex.
  • a compound semiconductor containing any of InGaAs, InGaAs / GaAsSb superlattice and InSb can be adopted.
  • 3 and 4 illustrate the case where an InGaAs compound semiconductor is used as the N-type semiconductor thin film 20.
  • the adjacent N-type semiconductor thin films 20 and the N-type semiconductor thin films 20 on the Y-direction side and the opposite side N-type semiconductors on the upper end side and the lower end side in FIG. 1).
  • a pixel separation portion 21 for separating the pixel row 11 is formed between the thin film 20) and the adjacent region 40 adjacent to the pixel region 3.
  • the pixel separation portion 21 is formed linearly on the semiconductor substrate 2 so as to sandwich the N-type semiconductor thin film 20. That is, each of the pixel separation portions 21 is formed only at the pixel boundary extending in the X direction.
  • the pixel boundaries extending in the X direction include, for example, a pixel boundary between N-type semiconductor thin films 20, an N-type semiconductor thin film 20 on the Y-direction side and the opposite side, and an adjacent region 40 adjacent to the pixel region 3. Pixel boundaries between can be adopted.
  • the pixel separation unit 21 By forming the pixel separation unit 21 only at the pixel boundary extending in the X direction, it is possible to suppress crosstalk in which the signal charge generated in one pixel array 11 is read out in the other pixel array 11. Further, the pixel separation unit 21 divides the plurality of pixels 10 in the pixel area 3 into a plurality of pixel groups.
  • FIG. 1 illustrates a case where the partitioned pixel group and the pixel sequence 11 arranged in the X direction are the same. In FIG. 1, the high-concentration N-type layer 27, the antireflection film 28, the on-chip lens 31, and the like are not shown so that the configuration of the pixel separation unit 21 and the configuration of the optical filter 30 are clarified.
  • the pixel separation portion 21 has a trench portion 22 (groove portion) that penetrates the N-type semiconductor thin film 20 in the thickness direction.
  • the trench portion 22 is formed linearly on the semiconductor substrate 2 so that the inner side surface forms the outer shape of the pixel separation portion 21.
  • an insulating film 23 and a metal film 24 are laminated in this order on the inner surface of the trench portion 22 so as to cover the entire inner surface. That is, the pixel separation portion 21 includes a trench portion 22 formed between adjacent N-type semiconductor thin films 20, an insulating film 23 arranged inside the trench portion 22, and a metal film 24 embedded in the insulating film 23. Have.
  • the material of the insulating film 23 for example, silicon oxide (SiO 2 ) and aluminum oxide (Al 2 O 3 ) can be adopted.
  • the material of the metal film 24 for example, metals such as tungsten (W), titanium (Ti), aluminum (Al), copper (Cu), and tantalum (Ta) can be adopted.
  • W tungsten
  • Ti titanium
  • Al aluminum
  • Cu copper
  • Ta tantalum
  • the metal film 24 By using the metal film 24, light can be reflected by the metal film 24, light can be prevented from entering from one pixel row 11 to another pixel row 11, and optical color mixing can be suppressed.
  • a CVD (Chemical Vapor Deposition) method can be adopted as a method for forming the insulating film 23, for example. That is, the insulating film 23 may be an epitaxial growth film formed by the CVD method.
  • a high-concentration P-type layer 25 constituting a pixel electrode is formed for each pixel 10.
  • An N-type layer 26 as a pixel separation region for electrically separating each pixel 10 is formed between the high-concentration P-type layers 25.
  • a compound semiconductor such as InP can be adopted as the material of the N-type layer 26.
  • the N-type layer 26 has a role of suppressing the generation of dark current in addition to the function as a pixel separation region.
  • a high-concentration N-type layer 27 is also formed on the light incident side of the N-type semiconductor thin film 20 by using a compound semiconductor such as InP used for the pixel separation region.
  • the high-concentration N-type layer 27 functions as a barrier layer for preventing backflow of signal charges generated by the N-type semiconductor thin film 20.
  • An antireflection film 28 is formed on the light incident side of the high-concentration N-type layer 27.
  • Examples of the material of the antireflection film 28 include silicon nitride (SiN), hafnium oxide (HfO 2 ), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ), tantalum oxide (Ta 2 Ta 5 ), and oxidation. Titanium (TIM 2 ) can be used.
  • Either of the high-concentration N-type layer 27 and the antireflection film 28 also functions as an upper electrode that sandwiches the N-type semiconductor thin film 20, and a predetermined bias voltage Va is applied.
  • a light-shielding film 29 that blocks the incident light is formed on the light incident side of the antireflection film 28.
  • the light-shielding film 29 is formed above the pixel separation portion 21 so as to open the light incident side of each of the N-type semiconductor thin films 20. That is, each of the light-shielding film 29 is arranged on the light incident side of the N-type semiconductor thin film 20 and the pixel separation portion 21, and is formed linearly along the pixel separation portion 21.
  • the light-shielding film 29 By forming the light-shielding film 29 in a linear shape along the pixel separation portion 21, for example, the light reflected by the light-shielding film 29 can be reduced and the sensitivity of each pixel 10 can be improved as compared with the case where the light-shielding film 29 is formed in a grid pattern.
  • optical filters 30 having predetermined optical characteristics are arranged for each pixel row 11 arranged in the X direction (that is, for each pixel group partitioned by the pixel separation unit 21). ) Is formed. That is, each pixel group has an optical filter 30 that is commonly formed for the pixels 10 included in the pixel group.
  • 3 and 4 illustrate a case where four optical filters 30 extending in the X direction are lined up corresponding to the N-type semiconductor thin film 20 extending in the X direction.
  • the material of the optical filter 30 for example, a compound semiconductor containing any one of InGaAs, GaAsSb, InGaAsP, InGaAlAs, InP, InAlAs, InAlAsSb, AlAsSb, InAsP and InSbP can be adopted.
  • a compound semiconductor a low-pass filter, a high-pass filter, or the like can be formed as the optical filter 30.
  • FIG. 1 illustrates a case where each optical filter 30 has different optical characteristics from each other.
  • on-chip lenses 31 that collect the incident light on the N-type semiconductor thin film 20 are arranged in the X direction. It is formed for each 11 (that is, for each pixel group partitioned by the pixel separation unit 21). That is, each pixel group has an on-chip lens 31 that is commonly formed with respect to the pixels 10 included in the pixel group.
  • 3 to 5 illustrate a case where four on-chip lenses 31 extending in the X direction are arranged side by side corresponding to the N-type semiconductor thin film 20 extending in the X direction.
  • FIG. 5 illustrates the on-chip lens 31 omitted in FIG.
  • the shape of the on-chip lens 31 for example, as shown in FIG.
  • the cross-sectional shape on the plane perpendicular to the X direction is D-shaped, and as shown in FIG. 5, when viewed from the light incident side.
  • a cylindrical shape having a rectangular planar shape can be adopted.
  • a passivation layer 32 and an insulating layer 33 are formed below the high-concentration P-type layer 25 constituting the pixel electrodes and the N-type layer 26 as a pixel separation region.
  • the passivation layer 32 and the insulating layer 33 are formed so that the connection electrodes 34A and 34B and the bump electrode 35 penetrate through the passivation layer 32 and the insulating layer 33.
  • the connection electrodes 34A and 34B and the bump electrode 35 electrically connect a high-concentration P-type layer 25 constituting a pixel electrode and a capacitive element 16 for accumulating signal charges.
  • the solid-state image sensor 1 is arranged in a two-dimensional matrix in the X and Y directions, and has a photoelectric conversion unit 15 (N-type semiconductor thin film 20) containing a compound semiconductor.
  • a plurality of pixels 10 having a plurality of pixels 10 are provided.
  • the pixel separation unit 21 arranged only at the pixel boundary extending in the X direction is provided. Therefore, since the pixel separation unit 21 is not formed between the pixels 10 in the same pixel row 11, the decrease in the volume of the photoelectric conversion unit 15 can be suppressed, and the decrease in the quantum efficiency in the photoelectric conversion unit 15 can be suppressed. be able to.
  • the pixel separation unit 21 is formed between the different pixel rows 11, it is possible to suppress crosstalk in which the signal charge generated in one pixel row 11 is read out as the signal charge in the other pixel rows 11. .. Therefore, it is possible to provide a solid-state image sensor 1 capable of suppressing crosstalk between different pixel rows 11 while suppressing a decrease in quantum efficiency of the photoelectric conversion unit 15 due to the pixel separation unit. Further, by preventing crosstalk, it is possible to improve the wavelength separability between different pixel rows 11.
  • the first embodiment shows an example in which the light-shielding film 29 has a linear shape along the pixel separation portion 21, other configurations can be adopted.
  • the light-shielding film 29 may be configured to have a grid pattern along all pixel boundaries.
  • the light-shielding film 29 may be formed above the N-type semiconductor thin film 20 and the pixel separation portion 21 so as to open the light incident side of each of the pixels 10.
  • the grid along the boundary of the pixel 10 the light incident on the periphery of the pixel boundary can be shielded, the signal charge can be prevented from being generated around the pixel boundary, and the occurrence of cross talk can be suppressed.
  • the optical filter 30, the on-chip lens 31, and the like are omitted so that the structure of the light-shielding film 29 is clarified.
  • the on-chip lens 31 is formed for each pixel row 11 arranged in the X direction (that is, for each pixel group partitioned by the pixel separation unit 21).
  • the on-chip lens 31 may be formed for each pixel 10. That is, each pixel 10 may have an individually formed on-chip lens 31.
  • the shape of the on-chip lens 31 for example, a hemispherical lens can be adopted.
  • the pixel separation portion 21 has a trench portion 22 formed between adjacent N-type semiconductor thin films 20 and an insulating film 23 arranged inside the trench portion 22.
  • An example of the configuration is shown, but other configurations may be adopted.
  • the pixel separation section 21 is formed between adjacent N-type semiconductor thin films 20 (photoelectric conversion sections 15), and is an impurity region 36 of the opposite type to the N-type semiconductor thin film 20.
  • the impurity region 36 may be configured to have the same type as the N-type semiconductor thin film 20 and a higher concentration of impurities than the N-type semiconductor thin film 20.
  • the impurities for example, P-type impurities that insulate between the N-type semiconductor thin films 20 and electrically separate them, or high-concentration N-type impurities can be adopted.
  • the P-type impurities for example, silicon (Si), germanium (Ge), and carbon (C) can be adopted.
  • the N-type impurities for example, the same impurities as those of the N-type semiconductor thin film 20 can be adopted.
  • the pixel separation unit 21 may be configured by combining the pixel separation unit 21 of the first embodiment and the pixel separation unit 21 of the modification. That is, as shown in FIG. 9, the pixel separation portion 21 is an insulating film 23 arranged inside the trench portion 22 and the trench portion 22 formed between the adjacent N-type semiconductor thin films 20 (photoelectric conversion portions 15). (Epitaxial growth film), a metal film 24 embedded in the insulating film 23, and an impurity region 36 (hereinafter, also referred to as “pinning layer 36”) formed between the trench portion 22 and the N-type semiconductor thin film 20. It may be configured. The pinning layer 36 has a charge opposite to the signal charge generated by photoelectric conversion as a carrier.
  • the pinning layer 36 when the signal charge is a hole, the pinning layer 36 is composed of N-type InGaAs. Further, for example, when the signal charge is an electron, the pinning layer 36 is composed of P-type InGaAs.
  • a method for forming the pinning layer 36 for example, a method of doping the compound semiconductor layer with impurities can be adopted. By having the pinning layer 36, unnecessary carriers due to interface defects and the like can be pinned, and the generation of dark current can be suppressed.
  • the pixel separation portion 21 may be formed between adjacent pixel electrodes (high-concentration P-type layer 25) to form an impurity region 37 of the same type as the pixel electrodes. good.
  • the impurities for example, the same impurities as those of the pixel electrode can be adopted.
  • the impurity region 37 is maintained at a potential below the pixel electrode.
  • the impurity region 37 is connected to the ground.
  • the pixel 10 may be configured to use a rectangular pixel whose X direction is shorter than the Y direction.
  • the number of pixels 10 constituting the pixel array 11 arranged in the X direction can be increased while maintaining the area of the light receiving surface of the pixels 10, and the resolution can be increased. Can be improved.
  • the pixel separation portion 21 is formed along the longitudinal direction of the pixel region 3 is shown, but other configurations can also be adopted.
  • the pixel separation portion 21 may be formed along the lateral direction of the pixel region 3.
  • the lateral direction is the X direction
  • the longitudinal direction is the X direction.
  • FIG. 13 is a schematic configuration diagram showing the entire solid-state image sensor according to the second embodiment of the present disclosure.
  • the same reference numerals are given to the portions corresponding to FIG. 1, and duplicate description will be omitted.
  • the number of pixel rows 11 arranged in the X direction is larger than the number of line sensors 38 constituting the multi-line sensor.
  • FIG. 13 illustrates a case where the number of pixel rows 11 arranged in the X direction is “15” and the number of line sensors 38 is “2”.
  • the pixel separation portion 21 is formed only in the central portion of the pixel region 3.
  • Each of the pixel separation units 21 is arranged with the adjacent pixel separation units 21 and the pixel rows 11 arranged in the X direction separated by a plurality of rows.
  • FIG. 13 illustrates a case where three pixel separation units 21 are formed so as to sandwich three pixel rows 11 arranged in the X direction between the pixel separation units 21 and the adjacent pixel separation units 21.
  • the pixel separation unit 21 divides a part of the plurality of pixels 10 in the pixel region 3 into the plurality of pixel groups 39. That is, each of the plurality of pixel groups 39 has a configuration in which a plurality of pixel rows 11 arranged in the X direction are provided.
  • the peripheral circuit 4 is configured to read out only the signal charge of the pixel 10 included in the pixel group 39 partitioned by the pixel separation unit 21.
  • each of the pixel groups 39 can be used as one line sensor.
  • a method of reading out only the signal charge of the pixel 10 included in the pixel group 39 for example, a method in which the vertical drive circuit 5 drives only the pixel 10 included in the pixel group 39 partitioned by the pixel separation unit 21. Can be adopted.
  • the peripheral circuit 4 is configured to add the signal charges of the pixels 10 arranged in the Y direction for each pixel group 39.
  • each pixel group 39 each line sensor
  • the pixels 10 arranged in the Y direction can be used as one large pixel, and the sensitivity of each pixel can be improved.
  • the solid-state image sensor 1 has a configuration in which the peripheral circuit 4 reads out only the signal charge of the pixel 10 included in the pixel group partitioned by the pixel separation unit 21. Therefore, for example, an existing area sensor can be used as a multi-line sensor, a multi-line sensor can be easily formed, and the man-hours for developing the multi-line sensor can be reduced.
  • the present disclosure may have the following structure.
  • the pixel separation unit divides the plurality of the pixels into a plurality of pixel groups.
  • the solid-state image pickup device according to (1) or (2), further comprising a light-shielding film arranged on the light incident side of the photoelectric conversion unit and the pixel separation unit and formed linearly along the pixel separation unit.
  • the solid-state image pickup device which is arranged on the light incident side of the photoelectric conversion unit and the pixel separation unit and includes a light-shielding film formed in a grid pattern along all pixel boundaries.
  • the pixel separation unit divides the plurality of the pixels into a plurality of pixel groups.
  • the solid-state image pickup device according to any one of (1) to (4) above, comprising a cylindrically shaped on-chip lens formed for each pixel group and arranged on the light incident side of the photoelectric conversion unit.
  • the solid-state image pickup device according to any one of (1) to (4), further comprising an on-chip lens formed for each pixel and arranged on the light incident side of the photoelectric conversion unit.
  • the pixel separation portion has a groove portion formed between adjacent photoelectric conversion portions and an insulating film arranged inside the groove portion.
  • the pixel separation portion further has a metal film embedded in the insulating film.
  • the pixel separation portion further includes a pinning layer formed between the groove portion and the photoelectric conversion portion.
  • the pixel separation unit is formed between adjacent photoelectric conversion units, and has an impurity region of the opposite type to the photoelectric conversion unit, or has the same type as the photoelectric conversion unit and has a higher concentration of impurities than the photoelectric conversion unit.
  • the compound semiconductor is InGaAs, Ex.
  • the pixel separation unit divides a part of the plurality of the pixels into a plurality of pixel groups.
  • Each of the plurality of pixel groups has a plurality of pixel sequences arranged in the X direction.

Abstract

画素分離部による光電変換部の量子効率の低下を抑制しつつ、異なる画素列間のクロストークを抑制可能な固体撮像素子を提供する。Ｘ方向及びＹ方向に２次元マトリックス状に配置され、化合物半導体を含む光電変換部（Ｎ型の半導体薄膜）を有する複数の画素を備えるようにした。また、Ｘ方向に延びている画素境界にのみ配置された画素分離部を備えるようにした。

Description

固体撮像素子
　本開示は、固体撮像素子に関する。
　従来、化合物半導体を含む光電変換部を有する固体撮像素子が提案されている（例えば、特許文献１参照。）。特許文献１に記載の固体撮像素子では、クロストーク改善のために、すべての画素間に不純物領域を画素分離部として形成するようになっている。
特開２０１２－２４４１２４号公報
　しかしながら、上記特許文献１に記載の固体撮像素子では、すべての画素間に画素分離部を形成するため、光電変換部の体積が減少し、量子効率が低減する可能性がある。
　本開示は、画素分離部による光電変換部の量子効率の低下を抑制しつつ、異なる画素列間のクロストークを低減可能な固体撮像素子を提供することを目的とする。
　本開示の固体撮像素子は、（ａ）Ｘ方向及びＹ方向に２次元マトリックス状に配置され、化合物半導体を含む光電変換部を有する複数の画素と、（ｂ）Ｘ方向に配列された画素列のＸ方向に延びている画素境界にのみ配置された画素分離部とを備える。
第１の実施形態に係る固体撮像素子の全体構成を示す図である。 固体撮像素子の核がその画素回路を示す図である。 図１のＡ－Ａ線で破断した場合の画素領域の断面構成を示す図である。 図１のＢ－Ｂ線で破断した場合の画素領域の断面構成を示す図である。 固体撮像素子の画素領域を示す図である。 変形例に係る固体撮像素子の画素領域を示す図である。 変形例に係る固体撮像素子の画素領域を示す図である。 変形例に係る固体撮像素子において、図１のＢ－Ｂ線で破断した場合の画素領域の断面構成を示す図である。 変形例に係る固体撮像素子において、図１のＢ－Ｂ線で破断した場合の画素領域の断面構成を示す図である。 変形例に係る固体撮像素子において、図１のＢ－Ｂ線で破断した場合の画素領域の断面構成を示す図である。 変形例に係る固体撮像素子の画素領域を示す図である。 変形例に係る固体撮像素子の画素領域を示す図である。 第１の実施形態に係る固体撮像素子の全体構成を示す図である。
　以下に、本開示の実施形態に係る固体撮像素子の一例を、図１～図１３を参照しながら説明する。本開示の実施形態は、以下の順序で説明する。なお、本開示は以下の例に限定されるものではない。また、本明細書に記載された効果は例示であって限定されるものではなく、また他の効果があってもよい。
１．第１の実施形態：固体撮像素子
　１－１　固体撮像素子の全体の構造
　１－２　画素回路
　１－３　要部の構成
　１－４　変形例
２．第２の実施形態：固体撮像素子
　２－１　要部の構成
〈１．第１の実施形態〉
［１－１　固体撮像素子の全体の構成］
　本開示の第１の実施形態に係る固体撮像素子について説明する。
　図１は、本開示の第１の実施形態に係る固体撮像素子の全体を示す概略構成図である。図１の固体撮像素子１は、複数列のラインセンサからなるマルチラインセンサである。
　図１に示すように、固体撮像素子１は、半導体基板２と、画素領域３と、周辺回路４とを備えている。また、周辺回路４は、垂直駆動回路５と、カラム信号処理回路６と、水平駆動回路７と、出力回路８と、制御回路９とを備えている。
　画素領域３は、半導体基板２上に、互いに直行するＸ方向及びＹ方向に２次元マトリックス状に配置された複数の受光単位領域（以下「画素１０」とも呼ぶ）を有している。画素１０は、Ｘ方向に並んだ複数の画素１０で１つの画素列（以下、「Ｘ方向に配列された画素列１１」とも呼ぶ）を構成している。図１では、画素領域３に、Ｘ方向に配列された画素列１１が４つ並んでいる場合を例示している。画素列１１のそれぞれが、ラインセンサの画素列を構成している。画素１０は、光電変換部と、複数の画素トランジスタとを有している。複数の画素トランジスタとしては、例えば、リセットトランジスタ、選択トランジスタ、増幅トランジスタの３つのトランジスタを採用することができる。
　垂直駆動回路５は、例えば、シフトレジスタによって構成され、所望の画素駆動配線１２を選択し、選択した画素駆動配線１２に画素１０を駆動するためのパルスを供給し、各画素１０を行単位で駆動する。即ち垂直駆動回路５は、画素領域３の各画素１０を行単位で順次垂直方向に選択走査し、各画素１０の光電変換部１５で受光量に応じて生成した電荷に基づく画素信号を、垂直信号線１３を通してカラム信号処理回路６に供給する。
　カラム信号処理回路６は、例えば、Ｘ方向に配列された画素列１１毎に配置され、１行分の画素１０から出力される信号に対してＸ方向に配列された画素列１１毎にノイズ除去等の信号処理を行う。信号処理としては、例えば、画素固有の固定パターンノイズを除去するＣＤＳ(Correlated Double Sampling)、ＡＤ(Analog Digital)変換が挙げられる。
　水平駆動回路７は、例えば、シフトレジスタによって構成され、水平走査パルスをカラム信号処理回路６に順次出力して、カラム信号処理回路６の各々を順番に選択し、カラム信号処理回路６の各々から信号処理が行われた画素信号を水平信号線１４に出力させる。
　出力回路８は、カラム信号処理回路６の各々から水平信号線１４を通して、順次に供給される画素信号に対して信号処理を行って出力する。信号処理としては、例えば、バファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等が挙げられる。
　制御回路９は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路５、カラム信号処理回路６、及び水平駆動回路７等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路９は、生成したクロック信号や制御信号を、垂直駆動回路５、カラム信号処理回路６、及び水平駆動回路７等に出力する。
［１－２　画素回路］
　次に、固体撮像素子１の各画素１０の画素回路について説明する。
　図２は、画素回路の構成例を示す図である。
　図２に示すように、画素１０は、光電変換部１５と、容量素子１６と、リセットトランジスタ１７と、増幅トランジスタ１８と、選択トランジスタ１９とを有している。
　光電変換部１５は、化合物半導体の半導体薄膜からなり、受光した光量に応じた電荷（信号電荷）を生成する。光電変換部１５には、所定のバイアス電圧Ｖａが印加される。
　容量素子１６は、光電変換部１５で生成された信号電荷を蓄積する。容量素子１６は、例えば、ＰＮ接合容量、ＭＯＳ容量、及び配線容量の何れかによって構成される。
　リセットトランジスタ１７は、リセット信号ＲＳＴでオンになると、容量素子１６に蓄積されている信号電荷をグランドに排出し、容量素子１６の電位をリセットする。
　増幅トランジスタ１８は、容量素子１６の蓄積電位に応じた画素信号を出力する。具体的には、増幅トランジスタ１８は、垂直信号線１３を介して接続されている定電流源としての負荷ＭＯＳとソースフォロワ回路を構成している。ソースフォロワ回路は、容量素子１６に蓄積されている信号電荷に応じたレベルを示す画素信号を増幅トランジスタ１８から選択トランジスタ１９及び垂直信号線１３を介してカラム信号処理回路６に出力する。
　選択トランジスタ１９は、選択信号ＳＥＬで画素１０が選択されてオンになると、画素１０の画素信号を垂直信号線１３を介してカラム信号処理回路６に出力する。選択信号ＳＥＬ及びリセット信号ＲＳＴが伝送される信号線は図１の画素駆動配線１２に対応する。
［１－３　要部の構成］
　次に、固体撮像素子１の詳細構造について説明する。
　図３は、図１のＡ－Ａ線で破断した場合の画素領域３の断面構成を示す図である。また、図４は、図１のＢ－Ｂ線で破断した場合の画素領域３の断面構成を示す図である。
　図３及び図４に示すように、半導体基板２は、例えば単結晶シリコン（Ｓｉ）等の単結晶材料によって構成されている。半導体基板２には、図２を参照して説明した各画素１０の容量素子１６、リセットトランジスタ１７、増幅トランジスタ１８及び選択トランジスタ１９が形成されている。なお、図３では、半導体基板２の容量素子１６、リセットトランジスタ１７、増幅トランジスタ１８及び選択トランジスタ１９の符号を省略している。
　半導体基板２の光入射側（図３及び図４では上側）には、図２に示した光電変換部１５となるＮ型の半導体薄膜２０が、Ｘ方向に配列された画素列１１毎に形成されている。即ち、Ｎ型の半導体薄膜２０それぞれは、Ｘ方向に並んだ複数の画素１０で共有されている。図３では、半導体基板２の光入射側に、Ｘ方向に配列された画素列１１に対応して、Ｘ方向に延びているＮ型の半導体薄膜２０が４つ並んで構成された場合を例示している。Ｎ型の半導体薄膜２０の材料としては、例えば、ＩｎＧａＡｓ、Ｅｘ．ＩｎＧａＡｓ、ＩｎＧａＡｓ/ＧａＡｓＳｂ超格子及びＩｎＳｂの何れかを含む化合物半導体を採用できる。図３及び図４では、Ｎ型の半導体薄膜２０としてＩｎＧａＡｓの化合物半導体を用いた場合を例示している。
　また、図１及び図４に示すように、隣接するＮ型の半導体薄膜２０間、及びＹ方向側及び反対側のＮ型の半導体薄膜２０（図１では上端側及び下端側のＮ型の半導体薄膜２０）と画素領域３に隣接する隣接領域４０との間には、画素列１１を分離するための画素分離部２１が形成されている。画素分離部２１は、Ｎ型の半導体薄膜２０を挟むように、半導体基板２に直線状に形成されている。即ち、画素分離部２１のそれぞれは、Ｘ方向に延びている画素境界にのみ形成されている。Ｘ方向に延びている画素境界としては、例えば、Ｎ型の半導体薄膜２０同士の間の画素境界、Ｙ方向側及び反対側のＮ型の半導体薄膜２０と画素領域３に隣接する隣接領域４０との間の画素境界を採用できる。Ｘ方向に延びている画素境界にのみ画素分離部２１を形成することにより、一の画素列１１で発生した信号電荷が他の画素列１１で読み出されるクロストークを抑制できる。また、画素分離部２１によって、画素領域３の複数の画素１０が複数の画素群に区画されている。図１では、区画された画素群とＸ方向に配列された画素列１１とが同一である場合を例示している。なお図１では、画素分離部２１の構成及び光学フィルタ３０の構成が明確となるように、高濃度のＮ型層２７、反射防止膜２８及びオンチップレンズ３１等の図示を省略している。
　画素分離部２１は、Ｎ型の半導体薄膜２０を厚さ方向に貫通したトレンチ部２２（溝部）を有している。トレンチ部２２は、内側面が画素分離部２１の外形を形成するように、半導体基板２に直線状に形成されている。また、トレンチ部２２の内側面には、内側面のすべてを覆うように、絶縁膜２３及び金属膜２４がこの順に積層されている。即ち、画素分離部２１は、隣接するＮ型の半導体薄膜２０間に形成されたトレンチ部２２、トレンチ部２２の内部に配置された絶縁膜２３、及び絶縁膜２３に埋め込まれた金属膜２４を有している。絶縁膜２３の材料としては、例えば、酸化シリコン（ＳｉＯ2）、酸化アルミニウム(Ａｌ2Ｏ3)を採用できる。また、金属膜２４の材料としては、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、アルミ（Ａｌ）、銅（Ｃｕ）、タンタル（Ｔａ）等の金属を採用できる。金属膜２４を用いることにより、金属膜２４で光を反射することができ、一の画素列１１から他の画素列１１への光の進入を防止でき、光学混色を抑制できる。また、絶縁膜２３の形成方法としては、例えば、ＣＶＤ（Chemical Vapor Deposition）法を採用できる。即ち、絶縁膜２３は、ＣＶＤ法で形成されるエピタキシャル成長膜であってもよい。
　Ｎ型の半導体薄膜２０の半導体基板２側（図３及び図４では下側）には、画素電極を構成する高濃度のＰ型層２５が、画素１０毎に形成されている。高濃度のＰ型層２５の間には、各画素１０を電気的に分離させる画素分離領域としてのＮ型層２６が形成されている。Ｎ型層２６の材料としては、例えば、ＩｎＰ等の化合物半導体を採用できる。Ｎ型層２６は、画素分離領域としての機能に加え、暗電流の発生を抑制する役割も有している。
　一方、Ｎ型の半導体薄膜２０の光入射側にも、画素分離領域に用いられたＩｎＰ等の化合物半導体を用いて、高濃度のＮ型層２７が形成されている。高濃度のＮ型層２７は、Ｎ型の半導体薄膜２０で生成された信号電荷の逆流を防止するバリア層として機能する。
　高濃度のＮ型層２７の光入射側には、反射防止膜２８が形成されている。反射防止膜２８の材料としては、例えば、窒化シリコン（ＳｉＮ）、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、酸化タンタル（Ｔａ2Ｔａ5）、酸化チタン（ＴｉＯ2）を採用できる。高濃度のＮ型層２７及び反射防止膜２８の何れかは、Ｎ型の半導体薄膜２０を挟む上部電極としても機能し、所定のバイアス電圧Ｖａが印加される。
　反射防止膜２８の光入射側には、入射光を遮る遮光膜２９が形成されている。遮光膜２９は、Ｎ型の半導体薄膜２０それぞれの光入射側を開口するように、画素分離部２１の上方に形成されている。即ち、遮光膜２９のそれぞれは、Ｎ型の半導体薄膜２０及び画素分離部２１の光入射側に配置され、画素分離部２１に沿った直線状に形成されている。画素分離部２１に沿った直線状に形成することにより、例えば、遮光膜２９を格子状とする場合に比べ、遮光膜２９で反射される光を低減でき、各画素１０の感度を向上できる。
　反射防止膜２８及び遮光膜２９の光入射側には、所定の光学特性を有する光学フィルタ３０が、Ｘ方向に配列された画素列１１毎（つまり、画素分離部２１で区画された画素群毎）に形成されている。即ち、各画素群は、その画素群に含まれる画素１０に対して共通に形成された光学フィルタ３０を有している。図３及び図４では、Ｘ方向に延びているＮ型の半導体薄膜２０に対応して、Ｘ方向に延びている光学フィルタ３０が４つ並んでいる場合を例示している。画素列１１毎に光学フィルタ３０を有することにより、１つの固体撮像素子１（マルチラインセンサ）で複数の波長帯域の光を捉えることができる。
　光学フィルタ３０の材料としては、例えば、ＩｎＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＰ、ＩｎＧａＡｌＡｓ、ＩｎＰ、ＩｎＡｌＡｓ、ＩｎＡｌＡｓＳｂ、ＡｌＡｓＳｂ、ＩｎＡｓＰ及びＩｎＳｂＰの何れかを含む化合物半導体を採用できる。化合物半導体を採用することにより、光学フィルタ３０として、ローパスフィルタやハイパスフィルター等を形成できる。図１では、各光学フィルタ３０が互いに異なる光学特性を有する場合を例示している。
　光学フィルタ３０の光入射側には、図３、図４及び図５に示すように、入射光をＮ型の半導体薄膜２０に集光するオンチップレンズ３１が、Ｘ方向に配列された画素列１１毎（つまり、画素分離部２１で区画された画素群毎）に形成されている。即ち、各画素群は、その画素群に含まれる画素１０に対して共通に形成されたオンチップレンズ３１を有している。図３～図５では、Ｘ方向に延びているＮ型の半導体薄膜２０に対応して、Ｘ方向に延びているオンチップレンズ３１が４つ並んでいる場合を例示している。図５では、図１で省略したオンチップレンズ３１を図示している。オンチップレンズ３１の形状としては、例えば、図４に示すように、Ｘ方向と垂直な面における、断面形状がＤ字状であり、図５に示すように、光入射側から見た場合の平面形状が長方形状であるシリンドリカル形状を採用できる。シリンドリカル形状とすることにより、例えば、画素１０毎に半球状のオンチップレンズ３１を形成する場合に比べ、オンチップレンズ３１間の隙間を低減でき、オンチップレンズ３１で適切に集光でき、各画素の９の感度を向上することができる。
　画素電極を構成する高濃度のＰ型層２５と、画素分離領域としてのＮ型層２６との下側には、パッシベーション層３２及び絶縁層３３が形成されている。パッシベーション層３２及び絶縁層３３には、接続電極３４Ａ及び３４Ｂとバンプ電極３５とが貫通するように形成されている。接続電極３４Ａ及び３４Ｂとバンプ電極３５とは、画素電極を構成する高濃度のＰ型層２５と、信号電荷を蓄積する容量素子１６とを電気的に接続している。
　以上説明したように、第１の実施形態に係る固体撮像素子１は、Ｘ方向及びＹ方向に２次元マトリックス状に配置され、化合物半導体を含む光電変換部１５（Ｎ型の半導体薄膜２０）を有する複数の画素１０を備えるようにした。また、Ｘ方向に延びている画素境界にのみ配置された画素分離部２１を備えるようにした。それゆえ、同一の画素列１１内の画素１０間には画素分離部２１が形成されていないため、光電変換部１５の体積の低下を抑制でき、光電変換部１５における量子効率の低下を抑制することができる。また、異なる画素列１１間には画素分離部２１が形成されているため、一の画素列１１で発生した信号電荷が他の画素列１１で信号電荷として読み出されるクロストークを抑制することができる。したがって、画素分離部による光電変換部１５の量子効率の低下を抑制しつつ、異なる画素列１１間のクロストークを抑制可能な固体撮像素子１を提供できる。また、クロストークを防止することで、異なる画素列１１間の波長分離性を向上することができる。
［１－４　変形例］
（１）なお、第１の実施形態では、遮光膜２９を、画素分離部２１に沿った直線状とする例を示したが、他の構成を採用することもできる。例えば、図６に示すように、遮光膜２９を、すべての画素境界に沿った格子状とする構成としてもよい。具体的には、遮光膜２９を、画素１０それぞれの光入射側を開口するように、Ｎ型の半導体薄膜２０及び画素分離部２１の上方に形成してもよい。画素１０の境界に沿った格子状に形成することにより、画素境界の周辺に入射する光を遮光でき、画素境界の周辺で信号電荷が発生することを防止でき、クロストークの発生を抑制できる。なお、図６では、遮光膜２９の構成が明確となるように、光学フィルタ３０及びオンチップレンズ３１等の図示を省略している。
（２）また、第１の実施形態では、オンチップレンズ３１を、Ｘ方向に配列された画素列１１毎（つまり、画素分離部２１で区画された画素群毎）に形成する例を示したが、他の構成を採用することもできる。例えば、図７に示すように、オンチップレンズ３１を、画素１０毎に形成する構成としてもよい。即ち、各画素１０が、個別に形成されたオンチップレンズ３１を有する構成としてもよい。オンチップレンズ３１の形状としては、例えば半球状のレンズを採用できる。オンチップレンズ３１を画素１０毎に形成することにより、クロストークを低減することができ、さらに解像度の低下を抑制することもできる。
（３）また、第１の実施形態では、画素分離部２１を、隣接するＮ型の半導体薄膜２０間に形成されたトレンチ部２２、及びトレンチ部２２の内部に配置された絶縁膜２３を有する構成とする例を示したが、他の構成を採用することもできる。例えば、図８に示すように、画素分離部２１を、隣接するＮ型の半導体薄膜２０（光電変換部１５）間に形成され、Ｎ型の半導体薄膜２０と反対の型の不純物領域３６、又はＮ型の半導体薄膜２０と同じ型でかつＮ型の半導体薄膜２０よりも不純物の濃度が高い不純物領域３６とする構成としてもよい。不純物としては、例えば、Ｎ型の半導体薄膜２０間を絶縁して電気的に分離するＰ型の不純物、又は高濃度のＮ型の不純物を採用できる。Ｐ型の不純物としては、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、カーボン（Ｃ）を採用できる。また、Ｎ型の不純物としては、例えば、Ｎ型の半導体薄膜２０の不純物と同じ不純物を採用できる。不純物領域３６を有することにより、界面欠陥を抑制でき、暗電流の発生を抑制できる。
　また、例えば、画素分離部２１を、第１の実施形態の画素分離部２１と上記変形例の画素分離部２１とを組み合わせた構成としてもよい。即ち、図９に示すように、画素分離部２１を、隣接するＮ型の半導体薄膜２０（光電変換部１５）間に形成されたトレンチ部２２、トレンチ部２２の内部に配置された絶縁膜２３（エピタキシャル成長膜）、絶縁膜２３に埋め込まれた金属膜２４、及びトレンチ部２２とＮ型の半導体薄膜２０との間に形成された不純物領域３６（以下、「ピニング層３６」とも呼ぶ）を有する構成としてもよい。ピニング層３６は、光電変換で発生される信号電荷と逆の電荷をキャリアとして有している。例えば、信号電荷が正孔である場合、ピニング層３６は、Ｎ型のＩｎＧａＡｓによって構成される。また、例えば、信号電荷が電子である場合、ピニング層３６は、Ｐ型のＩｎＧａＡｓによって構成される。ピニング層３６の形成方法としては、例えば、化合物半導体層に不純物をドーピングする方法を採用できる。ピニング層３６を有することにより、界面欠陥等に起因する不要なキャリアをピニングでき、暗電流の発生を抑制できる。
　また、例えば、図１０に示すように、画素分離部２１を、隣接する画素電極（高濃度のＰ型層２５）間に形成され、画素電極と同じ型の不純物領域３７を形成する構成としてもよい。不純物としては、例えば、画素電極と同じ不純物を採用できる。また、不純物領域３７は、画素電極以下の電位に維持される。例えば、不純物領域３７は、グランドに接続される。不純物領域３７を形成することにより、Ｘ方向に延びている画素境界の周辺で発生した信号電荷を不純物領域３７で吸収してグランドに排出でき、一の画素列１１の画素境界の周辺で発生した信号電荷が他の画素１０で読み出されるクロストークを抑制できる。
（４）また、第１の実施形態では、画素１０として、正方形状の画素を用いる例を示したが、他の構成を採用することもできる。例えば、図１１に示すように、画素１０として、Ｙ方向よりもＸ方向が短い長方形状の画素を用いる構成としてもよい。Ｙ方向よりもＸ方向が短い画素を用いることにより、例えば、画素１０の受光面の面積を維持しつつ、Ｘ方向に配列された画素列１１を構成する画素１０の数を増大でき、解像度を向上できる。
（５）また、第１の実施形態では、画素分離部２１を、画素領域３の長手方向に沿って形成する例を示したが、他の構成を採用することもできる。例えば、図１２に示すように、画素分離部２１を、画素領域３の短手方向に沿って形成する構成としてもよい。画素領域３の短手方向に沿って形成する場合、短手方向をＸ方向とし、長手方向をＸ方向とする。
〈２．第２の実施形態〉
［２－１　要部の構成］
　次に、本開示の第２の実施形態に係る固体撮像素子１について説明する。
　図１３は、本開示の第２の実施形態に係る固体撮像素子の全体を示す概略構成図である。図１３において、図１に対応する部分には同一符号を付し重複説明を省略する。
　第２の実施形態では、図１３に示すように、画素領域３は、Ｘ方向に配列された画素列１１の数が、マルチラインセンサを構成するラインセンサ３８の数よりも多くなっている。図１３では、Ｘ方向に配列された画素列１１の数が「１５」であり、ラインセンサ３８の数が「２」である場合を例示している。また、画素分離部２１は、画素領域３の中央部にのみ形成されている。画素分離部２１のそれぞれは、隣接する画素分離部２１と、Ｘ方向に配列された画素列１１を複数列隔てて配置されている。図１３では、画素分離部２１が、隣接する画素分離部２１との間に、Ｘ方向に配列された画素列１１を３列ずつ挟むように、３つ形成された場合を例示している。これにより、画素分離部２１は、画素領域３の複数の画素１０の一部を複数の画素群３９に区画している。即ち、複数の画素群３９のそれぞれは、Ｘ方向に配列された画素列１１を複数列有する構成となっている。
　また、第２の実施形態では、周辺回路４は、画素分離部２１で区画された画素群３９に含まれる画素１０の信号電荷のみを読み出す構成となっている。これにより、画素群３９のそれぞれを１つのラインセンサとして用いることができる。また、画素群３９に含まれる画素１０の信号電荷のみを読み出す方法としては、例えば、垂直駆動回路５が、画素分離部２１で区画された画素群３９に含まれる画素１０のみを駆動する方法を採用できる。
　また、周辺回路４は、画素群３９毎に、Ｙ方向に並んだ画素１０の信号電荷を加算する構成となっている。Ｙ方向に並んだ画素１０の信号電荷を加算する方法としては、例えば、Ｙ方向に並んだ画素１０の信号電荷を垂直信号線１３に同時に読み出す方法を採用できる。これにより、各画素群３９（各ラインセンサ）において、Ｙ方向に並んだ画素１０を１つの大きな画素として用いることができ、各画素の感度を向上することができる。
　以上説明したように、第２の実施形態に係る固体撮像素子１は、周辺回路４が、画素分離部２１で区画された画素群に含まれる画素１０の信号電荷のみを読み出す構成とした。それゆえ、例えば、既存のエリアセンサをマルチラインセンサとして用いることができ、マルチラインセンサを容易に形成でき、マルチラインセンサの開発工数を低減できる。
　なお、本開示は、以下のような構成を取ることができる。
（１）
　Ｘ方向及びＹ方向に２次元マトリックス状に配置され、化合物半導体を含む光電変換部を有する複数の画素と、
　前記Ｘ方向に延びている画素境界にのみ配置されている画素分離部とを備える
　固体撮像素子。
（２）
　前記画素分離部は、複数の前記画素を複数の画素群に区画しており、
　前記画素群毎に形成され、前記光電変換部の光入射側に配置された光学フィルタを備える
　前記（１）に記載の固体撮像素子。
（３）
　前記光電変換部及び前記画素分離部の光入射側に配置され、前記画素分離部に沿った直線状に形成された遮光膜を備える
　前記（１）又は（２）に記載の固体撮像素子。
（４）
　前記光電変換部及び前記画素分離部の光入射側に配置され、すべての画素境界に沿った格子状に形成された遮光膜を備える
　前記（１）又は（２）に記載の固体撮像素子。
（５）
　前記画素分離部は、複数の前記画素を複数の画素群に区画しており、
　前記画素群毎に形成され、前記光電変換部の光入射側に配置されたシリンドリカル形状のオンチップレンズを備える
　前記（１）から（４）の何れかに記載の固体撮像素子。
（６）
　前記画素毎に形成され、前記光電変換部の光入射側に配置されたオンチップレンズを備える
　前記（１）から（４）の何れかに記載の固体撮像素子。
（７）
　前記画素分離部は、隣接する前記光電変換部間に形成された溝部、及び前記溝部の内部に配置された絶縁膜を有する
　前記（１）から（６）の何れかに記載の固体撮像素子。
（８）
　前記画素分離部は、前記絶縁膜に埋め込まれた金属膜を更に有する
　前記（７）に記載の固体撮像素子。
（９）
　前記画素分離部は、前記溝部と前記光電変換部との間に形成されたピニング層を更に有する
　前記（７）に記載の固体撮像素子。
（１０）
　前記絶縁膜は、エピタキシャル成長膜である
　前記（７）から（９）の何れかに記載の固体撮像素子。
（１１）
　前記画素分離部は、隣接する前記光電変換部間に形成され、前記光電変換部と反対の型の不純物領域、又は前記光電変換部と同じ型でかつ前記光電変換部よりも不純物の濃度が高い不純物領域である
　前記（１）から（６）の何れかに記載の固体撮像素子。
（１２）
　前記画素分離部は、隣接する前記光電変換部の画素電極間に形成され、前記画素電極と同じ型の不純物領域である
　前記（１）から（６）の何れかに記載の固体撮像素子。
（１３）
　前記化合物半導体は、ＩｎＧａＡｓ、Ｅｘ．ＩｎＧａＡｓ、ＩｎＧａＡｓ／ＧａＡｓＳｂ超格子及びＩｎＳｂの何れかを含む
　前記（１）から（１２）の何れかに記載の固体撮像素子。
（１４）
　前記光学フィルタの材料は、ＩｎＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＰ、ＩｎＧａＡｌＡｓ、ＩｎＰ、ＩｎＡｌＡｓ、ＩｎＡｌＡｓＳｂ、ＡｌＡｓＳｂ、ＩｎＡｓＰ及びＩｎＳｂＰの何れかを含む
　前記（２）に記載の固体撮像素子。
（１５）
　前記画素は、前記Ｙ方向よりも前記Ｘ方向が短い長方形状の画素である
　前記（１）から（１４）の何れかに記載の固体撮像素子。
（１６）
　前記画素分離部は、複数の前記画素の一部を複数の画素群に区画しており、
　前記画素群に含まれる前記画素の信号電荷のみを読み出す周辺回路を備える
　前記（１）から（１５）の何れかに記載の固体撮像素子。
（１７）
　複数の前記画素群のそれぞれは、前記Ｘ方向に配列された画素列を複数列有し、
　前記周辺回路は、前記画素群毎に、前記Ｙ方向に並んだ前記画素の信号電荷を加算する
　前記（１６）に記載の固体撮像素子。
１…固体撮像素子、２…半導体基板、３…画素領域、４…周辺回路、５…垂直駆動回路、６…カラム信号処理回路、７…水平駆動回路、８…出力回路、９…制御回路、１０…画素、１１…画素列、１２…画素駆動配線、１３…垂直信号線、１４…水平信号線、１５…光電変換部、１６…容量素子、１７…リセットトランジスタ、１８…増幅トランジスタ、１９…選択トランジスタ、２０…Ｎ型の半導体薄膜、２１…画素分離部、２２…トレンチ部、２３…絶縁膜、２４…金属膜、２５…Ｐ型層、２６…Ｎ型層、２７…Ｎ型層、２８…反射防止膜、２９…遮光膜、３０…光学フィルタ、３１…オンチップレンズ、３２…パッシベーション層、３３…絶縁層、３４Ａ、３４Ｂ…接続電極、３５…バンプ電極、３６…不純物領域（ピニング層）、３７…不純物領域、３８…ラインセンサ、３９…画素群、４０…隣接領域

Claims (17)

  1. 　Ｘ方向及びＹ方向に２次元マトリックス状に配置され、化合物半導体を含む光電変換部を有する複数の画素と、
    　前記Ｘ方向に延びている画素境界にのみ配置されている画素分離部とを備える
    　固体撮像素子。
  2. 　前記画素分離部は、複数の前記画素を複数の画素群に区画しており、
    　前記画素群毎に形成され、前記光電変換部の光入射側に配置された光学フィルタを備える
    　請求項１に記載の固体撮像素子。
  3. 　前記光電変換部及び前記画素分離部の光入射側に配置され、前記画素分離部に沿った直線状に形成された遮光膜を備える
    　請求項１に記載の固体撮像素子。
  4. 　前記光電変換部及び前記画素分離部の光入射側に配置され、すべての画素境界に沿った格子状に形成された遮光膜を備える
    　請求項１に記載の固体撮像素子。
  5. 　前記画素分離部は、複数の前記画素を複数の画素群に区画しており、
    　前記画素群毎に形成され、前記光電変換部の光入射側に配置されたシリンドリカル形状のオンチップレンズを備える
    　請求項１に記載の固体撮像素子。
  6. 　前記画素毎に形成され、前記光電変換部の光入射側に配置されたオンチップレンズを備える
    　請求項１に記載の固体撮像素子。
  7. 　前記画素分離部は、隣接する前記光電変換部間に形成された溝部、及び前記溝部の内部に配置された絶縁膜を有する
    　請求項１に記載の固体撮像素子。
  8. 　前記画素分離部は、前記絶縁膜に埋め込まれた金属膜を更に有する
    　請求項７に記載の固体撮像素子。
  9. 　前記画素分離部は、前記溝部と前記光電変換部との間に形成されたピニング層を更に有する
    　請求項７に記載の固体撮像素子。
  10. 　前記絶縁膜は、エピタキシャル成長膜である
    　請求項７に記載の固体撮像素子。
  11. 　前記画素分離部は、隣接する前記光電変換部間に形成され、前記光電変換部と反対の型の不純物領域、又は前記光電変換部と同じ型でかつ前記光電変換部よりも不純物の濃度が高い不純物領域である
    　請求項１に記載の固体撮像素子。
  12. 　前記画素分離部は、隣接する前記光電変換部の画素電極間に形成され、前記画素電極と同じ型の不純物領域である
    　請求項１に記載の固体撮像素子。
  13. 　前記化合物半導体は、ＩｎＧａＡｓ、Ｅｘ．ＩｎＧａＡｓ、ＩｎＧａＡｓ／ＧａＡｓＳｂ超格子及びＩｎＳｂの何れかを含む
    　請求項１に記載の固体撮像素子。
  14. 　前記光学フィルタの材料は、ＩｎＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＰ、ＩｎＧａＡｌＡｓ、ＩｎＰ、ＩｎＡｌＡｓ、ＩｎＡｌＡｓＳｂ、ＡｌＡｓＳｂ、ＩｎＡｓＰ及びＩｎＳｂＰの何れかを含む
    　請求項２に記載の固体撮像素子。
  15. 　前記画素は、前記Ｙ方向よりも前記Ｘ方向が短い長方形状の画素である
    　請求項１に記載の固体撮像素子。
  16. 　前記画素分離部は、複数の前記画素の一部を複数の画素群に区画しており、
    　前記画素群に含まれる前記画素の信号電荷のみを読み出す周辺回路を備える
    　請求項１に記載の固体撮像素子。
  17. 　複数の前記画素群のそれぞれは、前記Ｘ方向に配列された画素列を複数列有し、
    　前記周辺回路は、前記画素群毎に、前記Ｙ方向に並んだ前記画素の信号電荷を加算する
    　請求項１６に記載の固体撮像素子。
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