JPS62265759A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPS62265759A JPS62265759A JP61111311A JP11131186A JPS62265759A JP S62265759 A JPS62265759 A JP S62265759A JP 61111311 A JP61111311 A JP 61111311A JP 11131186 A JP11131186 A JP 11131186A JP S62265759 A JPS62265759 A JP S62265759A
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- solid
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- Granted
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14831—Area CCD imagers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Electromagnetism (AREA)
- Ceramic Engineering (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、固体撮像素子に関し、特にショットキバリ
ア光検出器を用いたＣＳＤ方式の固体撮像素子に関する
。
ア光検出器を用いたＣＳＤ方式の固体撮像素子に関する
。
［従来の技術］
固体撮像索子の中で垂直電荷転送にＣｈａｒｇｅ Ｓ
ｗｅｅｐ Ｄｅｖｉｃｅ （以下、ＣＳＤと称す）を
用いたものがある。ＣＳＤを用いた固体撮像素子につい
ては、Ｍ、Ｋｉｍａｔａ ｅｔａｌ、、Ｔｅｃｈｎｉ
ｃａｌ Ｄｉｇｅｓｔ 。
ｗｅｅｐ Ｄｅｖｉｃｅ （以下、ＣＳＤと称す）を
用いたものがある。ＣＳＤを用いた固体撮像素子につい
ては、Ｍ、Ｋｉｍａｔａ ｅｔａｌ、、Ｔｅｃｈｎｉ
ｃａｌ Ｄｉｇｅｓｔ 。
ｆ ｌ５ＳＣＣ８５，ｐ、１００〜１０１．または木
股他、ＴＶ学会研究会予稿集ＴＥＢＳ １０１〜６．Ｅ
Ｄ８４１に述べられている。また、ショットキバリアを
用いた固体撮像素子については、たとえばＭ、Ｋｉｍａ
ｔａ ｅｔ ａｌ、、Ｊａｐａｎｅｓｅ Ｊｏｕ
ｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃ
ｓ、ｖｏｌ、２１ （１９ｇ２） Ｓｕｐｐｌｅｍｅ
ｎｔ ２１−１．ｐ、２３１〜２３５に述べられてい
る。
股他、ＴＶ学会研究会予稿集ＴＥＢＳ １０１〜６．Ｅ
Ｄ８４１に述べられている。また、ショットキバリアを
用いた固体撮像素子については、たとえばＭ、Ｋｉｍａ
ｔａ ｅｔ ａｌ、、Ｊａｐａｎｅｓｅ Ｊｏｕ
ｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃ
ｓ、ｖｏｌ、２１ （１９ｇ２） Ｓｕｐｐｌｅｍｅ
ｎｔ ２１−１．ｐ、２３１〜２３５に述べられてい
る。
第２図はＣ３Ｄ方式を採用した従来の固体撮像素子の一
例の平面配置図であり、特に特開昭５９−６８９６９号
公報に開示されたものである。なお、この第２図は、簡
単のために、３×４のアレイで示しである。図において
、半導体基板上には、光検出器１がマトリクス状に配列
される。この光検出器工は受光量に応じて電荷を蓄積す
るものである。また、上記半導体基板上には、各光検出
器１に対してトランスファゲート２が設けられる。
例の平面配置図であり、特に特開昭５９−６８９６９号
公報に開示されたものである。なお、この第２図は、簡
単のために、３×４のアレイで示しである。図において
、半導体基板上には、光検出器１がマトリクス状に配列
される。この光検出器工は受光量に応じて電荷を蓄積す
るものである。また、上記半導体基板上には、各光検出
器１に対してトランスファゲート２が設けられる。
このトランスファゲート２は、光検出器１の蓄積電荷の
読出を制御するためのものである。また、上記半導体基
板上には、光検出器１の列方向に添って垂直電荷転送素
子３が形成される。さらに、上記半導体基板上には、水
平ＣＣＤ５と、この水平ＣＣＤ５と垂直電荷転送素子３
とのインタフニイスを形成するインタフェイス部４とが
形成される。水平ＣＣＤ５には、出力ブリアンプ６が接
続される。この出力プリアンプ６の出力端には出力端子
７が接続される。
読出を制御するためのものである。また、上記半導体基
板上には、光検出器１の列方向に添って垂直電荷転送素
子３が形成される。さらに、上記半導体基板上には、水
平ＣＣＤ５と、この水平ＣＣＤ５と垂直電荷転送素子３
とのインタフニイスを形成するインタフェイス部４とが
形成される。水平ＣＣＤ５には、出力ブリアンプ６が接
続される。この出力プリアンプ６の出力端には出力端子
７が接続される。
上記のように構成された固体撮像素子では、水平ＣＣＤ
５と出力ブリアンプ６は従来のＣＣＤ型の固体撮像素子
と全く同じでよく、垂直方向の電荷転送に関する部分、
すなわち垂直電荷転送素子３およびインクフェイス部４
に特徴を有する。したがって、以下にはこの特徴部分の
構造および動作を第３図および第４図を用いて説明する
。
５と出力ブリアンプ６は従来のＣＣＤ型の固体撮像素子
と全く同じでよく、垂直方向の電荷転送に関する部分、
すなわち垂直電荷転送素子３およびインクフェイス部４
に特徴を有する。したがって、以下にはこの特徴部分の
構造および動作を第３図および第４図を用いて説明する
。
第３図（ａ）は第２図に示す線Ａ−Ａに添う断面図であ
る。図示のごとく、垂直電荷転送素子３は１つの高抵抗
層、たとえばＡｓを少量ドープした多結晶シリコンから
なるゲート電極３１と、このゲート電極３１に電位を与
えるための配線３８〜３ｄとを有して構成されている。
る。図示のごとく、垂直電荷転送素子３は１つの高抵抗
層、たとえばＡｓを少量ドープした多結晶シリコンから
なるゲート電極３１と、このゲート電極３１に電位を与
えるための配線３８〜３ｄとを有して構成されている。
また、インタフェイス部４は、２つのゲート電極４１．
４２から構成されており、インクフェイス部４の一端は
水平ＣＣＤ５の１つのゲート電極５１に接している。そ
して、半導体基板８には、各々のゲート電極下に電荷転
送のためのチャネルが形成されている。このチャネルは
表面チャネルであっても、埋め込みチャネルであっても
よい。
４２から構成されており、インクフェイス部４の一端は
水平ＣＣＤ５の１つのゲート電極５１に接している。そ
して、半導体基板８には、各々のゲート電極下に電荷転
送のためのチャネルが形成されている。このチャネルは
表面チャネルであっても、埋め込みチャネルであっても
よい。
一方、各ゲート電極３１，４１．４２には第４図に示す
ようなりロック信号φｖ１〜φｖ４． φＳ、φｔが
それぞれ印加される。また、ゲート電極５１には、クロ
ック信号φｈが印加される。なお、クロック信号φｖ１
〜φ■４はそれぞれ配線３ａ〜３ｄに印加される。また
、この従来例においては、Ｎチャネルの場合を想定して
いるが、Ｐチャネルの場合にはクロック信号の極性を反
転すればよい。
ようなりロック信号φｖ１〜φｖ４． φＳ、φｔが
それぞれ印加される。また、ゲート電極５１には、クロ
ック信号φｈが印加される。なお、クロック信号φｖ１
〜φ■４はそれぞれ配線３ａ〜３ｄに印加される。また
、この従来例においては、Ｎチャネルの場合を想定して
いるが、Ｐチャネルの場合にはクロック信号の極性を反
転すればよい。
次に、第３図（ａ）に示す部分の垂直方向の電荷転送に
ついて、第３図（ｂ）〜（ｊ）および第４図を参照しつ
つ説明する。第３図（ｂ）〜（ｊ）はそれぞれのタイミ
ングにおける第３図（ａ）の位置に対応したチャネルの
ポテンシャルの状態を示したものである。
ついて、第３図（ｂ）〜（ｊ）および第４図を参照しつ
つ説明する。第３図（ｂ）〜（ｊ）はそれぞれのタイミ
ングにおける第３図（ａ）の位置に対応したチャネルの
ポテンシャルの状態を示したものである。
第３図（ｂ）は第４図においてタイミングｔ１に相当す
るときのポテンシャル状態を示す。このとき、クロック
信号φｖ１〜φ■４はすべてハイレベルになっているの
で、ゲート７８極３１の下には大きな電位井戸（以下、
ポテンシャルウェルと称す）が形成されている。また、
クロック信号φＳはクロック信号φｖ１〜φｖ４より高
いハイレベルになっているので、ゲート電極４１下には
、より深いポテンシャルウェルが形成されている。
るときのポテンシャル状態を示す。このとき、クロック
信号φｖ１〜φ■４はすべてハイレベルになっているの
で、ゲート７８極３１の下には大きな電位井戸（以下、
ポテンシャルウェルと称す）が形成されている。また、
クロック信号φＳはクロック信号φｖ１〜φｖ４より高
いハイレベルになっているので、ゲート電極４１下には
、より深いポテンシャルウェルが形成されている。
さらに、クロック信号φｔはローレベルとなっているの
で、ゲート電極４２の下には、浅いポテンシャルバリア
が形成されている。一方、水平ＣＣＤ５はこの状態のと
きに電荷転送を行なっており、図中点線で示したような
ポテンシャル状態の間を往復している。そして、この状
態において、垂直方向中すなわち列方向中の任意の１つ
のトランスファゲート２をオンして、垂直電荷転送素子
３中に光検出器１の内容を読出すと、ゲート電極３１の
所定の位置に信号電荷Ｑｓｉｇが存在することになる。
で、ゲート電極４２の下には、浅いポテンシャルバリア
が形成されている。一方、水平ＣＣＤ５はこの状態のと
きに電荷転送を行なっており、図中点線で示したような
ポテンシャル状態の間を往復している。そして、この状
態において、垂直方向中すなわち列方向中の任意の１つ
のトランスファゲート２をオンして、垂直電荷転送素子
３中に光検出器１の内容を読出すと、ゲート電極３１の
所定の位置に信号電荷Ｑｓｉｇが存在することになる。
次に、第４図に示すｔ２のタイミングで、クロック信号
φｖ１がローレベルにされると、第３図（Ｃ）に示すご
とく、配線３ａ下のポテンシャルウェルが浅くなり、配
線３ａから配線３ｂの下へかけて傾きをもったポテンシ
ャルウェルが形成される。このため、信号電荷Ｑｓｉｇ
は空間的に広がりながら、第３図に示す矢印Ａ方向へ押
されることになる。
φｖ１がローレベルにされると、第３図（Ｃ）に示すご
とく、配線３ａ下のポテンシャルウェルが浅くなり、配
線３ａから配線３ｂの下へかけて傾きをもったポテンシ
ャルウェルが形成される。このため、信号電荷Ｑｓｉｇ
は空間的に広がりながら、第３図に示す矢印Ａ方向へ押
されることになる。
さらに、第４図に示すように、ｔ３．ｔ４．ｔ５のタイ
ミングでクロック信号φｖ２〜φｖ４が順次ローレベル
にされると、第３図（ｄ）〜（ｆ）に示すごとく配線３
ｂ〜３ｄの下のポテシャルが順次ローレベルにされ、ゲ
ート電極３１下のポテンシャルが順次浅くなり、傾斜部
が矢印Ａ方向へ移動する。したがって、信号電荷Ｑｓｉ
ｇが矢印Ａ方向へ押出されてゆき、クロック信号φｖ４
がローレベルとなった時点では、信号電気Ｑｓｉｇはゲ
ート電極４１の下のポテンシャルウェルに蓄えられるこ
とになる。なお、ゲート電極の抵抗値によって、各配線
を流れる電流値（たとえば配線３ａがハイレベルで配線
３ｂがローレベルの場合は配線３ａ、３ｂを流れる電流
値）が決まり、これにより消費電力が決定されるので、
ゲートｙｌｉの抵抗値は高抵抗であることが望ましい。
ミングでクロック信号φｖ２〜φｖ４が順次ローレベル
にされると、第３図（ｄ）〜（ｆ）に示すごとく配線３
ｂ〜３ｄの下のポテシャルが順次ローレベルにされ、ゲ
ート電極３１下のポテンシャルが順次浅くなり、傾斜部
が矢印Ａ方向へ移動する。したがって、信号電荷Ｑｓｉ
ｇが矢印Ａ方向へ押出されてゆき、クロック信号φｖ４
がローレベルとなった時点では、信号電気Ｑｓｉｇはゲ
ート電極４１の下のポテンシャルウェルに蓄えられるこ
とになる。なお、ゲート電極の抵抗値によって、各配線
を流れる電流値（たとえば配線３ａがハイレベルで配線
３ｂがローレベルの場合は配線３ａ、３ｂを流れる電流
値）が決まり、これにより消費電力が決定されるので、
ゲートｙｌｉの抵抗値は高抵抗であることが望ましい。
しかし、極めて大きな抵抗値とすると、たとえば配線３
ｂをハイレベルからローレベルに切換えたときに配線３
ａ、３ｂ間のポテンシャル傾斜が良好に形成゛されない
ので、ゲート電極３１の抵抗値はＩＭΩ／口〜ＩＧΩ／
口にすることが望ましい。この値はたとえば多結晶シリ
コンをＣＶＤ法によって形成し、砒素を少量ドープする
ことによって達成される。また、ゲート電極４１は信号
電荷Ｑｓｉｇを十分蓄えられるだけの大きさが必要であ
るが、上記従来例に示すごとく、クロック信号φＳが／
）イレベルのときのポテンシャルが配線３３〜３ｄの下
のポテンシャルより深くする必要はなく同じ深さでもよ
い。
ｂをハイレベルからローレベルに切換えたときに配線３
ａ、３ｂ間のポテンシャル傾斜が良好に形成゛されない
ので、ゲート電極３１の抵抗値はＩＭΩ／口〜ＩＧΩ／
口にすることが望ましい。この値はたとえば多結晶シリ
コンをＣＶＤ法によって形成し、砒素を少量ドープする
ことによって達成される。また、ゲート電極４１は信号
電荷Ｑｓｉｇを十分蓄えられるだけの大きさが必要であ
るが、上記従来例に示すごとく、クロック信号φＳが／
）イレベルのときのポテンシャルが配線３３〜３ｄの下
のポテンシャルより深くする必要はなく同じ深さでもよ
い。
このようにして、信号電荷Ｑｓｉｇがゲート電極４１に
集められ、水平ＣＣＤ５の１水平線分の走査が終わった
後、第３図に示すｔ６のタイミングで、ゲート電極４２
に接する水平ＣＣＤ５のゲート電極５１のクロック信号
φｈをノ１イレベルにするとともに、ゲート電極４２の
クロック信号φｔをハイレベルにする。そのため、それ
ぞれのゲート下のポテンシャルは第３図（ｇ）示すごと
くとなる。なお、このときゲート電極４２下のポテンシ
ャルがゲート電極４１およびゲート−Ｉｌｌｓｌｌ電極
５１下ンシャルより高くなるようにしているが、必ずし
も高くする必要はなく、同一レベルであってもよい。
集められ、水平ＣＣＤ５の１水平線分の走査が終わった
後、第３図に示すｔ６のタイミングで、ゲート電極４２
に接する水平ＣＣＤ５のゲート電極５１のクロック信号
φｈをノ１イレベルにするとともに、ゲート電極４２の
クロック信号φｔをハイレベルにする。そのため、それ
ぞれのゲート下のポテンシャルは第３図（ｇ）示すごと
くとなる。なお、このときゲート電極４２下のポテンシ
ャルがゲート電極４１およびゲート−Ｉｌｌｓｌｌ電極
５１下ンシャルより高くなるようにしているが、必ずし
も高くする必要はなく、同一レベルであってもよい。
次に、第４図に示すｔｌのタイミングで、クロック（Ｒ
号φＳがローレベルとされ、第３図（ｈ）に示すごとく
、ゲート電極４１下のポテンシャルが浅くなる。そのた
め、信号電荷Ｑｓｉｇはゲート電極５１下のポテンシャ
ルウェル内に移動させられる。
号φＳがローレベルとされ、第３図（ｈ）に示すごとく
、ゲート電極４１下のポテンシャルが浅くなる。そのた
め、信号電荷Ｑｓｉｇはゲート電極５１下のポテンシャ
ルウェル内に移動させられる。
その後、第４図に示すｔ８のタイミングで、クロック信
号φｔがローレベルとされて、第３図（ｉ）に示すごと
くゲート電極４２下のポテンシャルか浅くなり、信号電
荷Ｑｓｉｇは水平ＣＣＤ５によって転送される。つまり
、信号（信号７１Ｓ ＱＱｓｉｇ）を受取った水平ＣＣ
Ｄ５は順次出力ブリアンプ６に信号を転送することにな
る。
号φｔがローレベルとされて、第３図（ｉ）に示すごと
くゲート電極４２下のポテンシャルか浅くなり、信号電
荷Ｑｓｉｇは水平ＣＣＤ５によって転送される。つまり
、信号（信号７１Ｓ ＱＱｓｉｇ）を受取った水平ＣＣ
Ｄ５は順次出力ブリアンプ６に信号を転送することにな
る。
上記のようにして信号がＣＣＤ５に転送されると、第４
図に示すｔ９のタイミングで、クロック信号φｖ１〜φ
ｖ４． φＳは再びノ＼イレベルとなり、前述のｔｌ
のタイミングのときと同じ条件になる。以下、前述した
一連のサイクルを繰返す。
図に示すｔ９のタイミングで、クロック信号φｖ１〜φ
ｖ４． φＳは再びノ＼イレベルとなり、前述のｔｌ
のタイミングのときと同じ条件になる。以下、前述した
一連のサイクルを繰返す。
なお、上記従来例の動作説明では、１つの垂直電荷転送
素子３に属する光検出器１の内容を読出した場合につい
て説明したが、それぞれの垂直電荷転送素子３が同時に
上記で述べたと同様の動作を行なっている。すなわち、
各トラスファゲート２は、１行ごとに一括的に選択され
て該当の光検出器１の蓄積電荷を読出し、これを各垂直
電荷転送素子３が同時に列方向へ転送するものである。
素子３に属する光検出器１の内容を読出した場合につい
て説明したが、それぞれの垂直電荷転送素子３が同時に
上記で述べたと同様の動作を行なっている。すなわち、
各トラスファゲート２は、１行ごとに一括的に選択され
て該当の光検出器１の蓄積電荷を読出し、これを各垂直
電荷転送素子３が同時に列方向へ転送するものである。
し発明が解決しようとする問題点〕
従来のＣＳＤ方式の固体撮像素子は、半導体基板８の同
一平面上に光検出器１．垂直電荷転送素子３．トランス
ファゲート２を形成しているので、ＣＳＤ方式の採用に
より垂直電荷転送素子のチャネル幅を写真製版の限界ま
で縮小しても開口率（画素面積に対する光検出器面積の
割合）は、なお素子間分離、トランスフアゲ−ｈ、Ｃ３
Ｄチヤネルによって制限されるという聞届があった。ま
た、現実には、Ｃ５Ｄチヤネルの幅はいわゆる狭チャネ
ル効果（チャネル幅が細くなるほど、隣接する不純物領
域からの横方向不純物拡散が顕著となりチャネルの特性
を変化させるという効果）によって制限されるので、写
真製版の限界まで縮小することは不可能であり、成る程
度以上の開口率は望めないという事情があった。
一平面上に光検出器１．垂直電荷転送素子３．トランス
ファゲート２を形成しているので、ＣＳＤ方式の採用に
より垂直電荷転送素子のチャネル幅を写真製版の限界ま
で縮小しても開口率（画素面積に対する光検出器面積の
割合）は、なお素子間分離、トランスフアゲ−ｈ、Ｃ３
Ｄチヤネルによって制限されるという聞届があった。ま
た、現実には、Ｃ５Ｄチヤネルの幅はいわゆる狭チャネ
ル効果（チャネル幅が細くなるほど、隣接する不純物領
域からの横方向不純物拡散が顕著となりチャネルの特性
を変化させるという効果）によって制限されるので、写
真製版の限界まで縮小することは不可能であり、成る程
度以上の開口率は望めないという事情があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、画素設＝Ｖ上、半導体基板の表面上におけ
る光検出器以外の部分の占有面積を著しく減少させ、そ
れによって開口率の向上が可能な固体撮像素子を提供す
ることを目的とする。
れたもので、画素設＝Ｖ上、半導体基板の表面上におけ
る光検出器以外の部分の占有面積を著しく減少させ、そ
れによって開口率の向上が可能な固体撮像素子を提供す
ることを目的とする。
［問題点を解決するための手段］
この発明に係る固体撮像素子は、半導体基板上に溝を形
成し、この溝の側面部分に少なくとも垂直電荷転送素子
を形成するようにしたものである。
成し、この溝の側面部分に少なくとも垂直電荷転送素子
を形成するようにしたものである。
［作用］
この発明における固体撮像素子は、半導体基板−Ｌに形
成した溝の側面に少なくとも垂直電荷転送素子を形成し
ているので、画素を感度部分の間隔は溝の幅まで狭くす
るができ、開口率が向」ニする。
成した溝の側面に少なくとも垂直電荷転送素子を形成し
ているので、画素を感度部分の間隔は溝の幅まで狭くす
るができ、開口率が向」ニする。
［実施例］
第１図はこの発明の一実施例の固体撮像素子における特
徴部分の断面構造を示す図である。図において、半導体
基板８の主表面上には、ショットキバリア光検出器１が
第２図の場合と同様にマトリクス状に形成される。この
ショットキバリア光検出器ｌの周辺は、半導体基板８と
異なった導電型の不純物領域９で囲まれている。この不
純物領域９はガードリングと呼ばれ、ショットキバリア
光検出器１の周囲での電界を緩和し、リーク電流を減少
させる役目をする。半導体基板８の表面上において、垂
直方向（第２図で言えば列方向、すなわち線Ａ−Ａに添
う方向）に添って隣り会うガードリング９の間の領域に
は、Ｃ３Ｄチヤネルを形成するための溝８ａが設けられ
る。この溝８ａの一方の側面には、ＣＳＤの埋込チャネ
ルとなる不純物領域（半導体基板８と異なる４電型に選
ばれている）１１が形成される。また、；ｇｓａの他方
の側面には、素子間分離用の不純物領域（半導体基板８
と同一の導電型の濃い不純物領域）１２が形成される。
徴部分の断面構造を示す図である。図において、半導体
基板８の主表面上には、ショットキバリア光検出器１が
第２図の場合と同様にマトリクス状に形成される。この
ショットキバリア光検出器ｌの周辺は、半導体基板８と
異なった導電型の不純物領域９で囲まれている。この不
純物領域９はガードリングと呼ばれ、ショットキバリア
光検出器１の周囲での電界を緩和し、リーク電流を減少
させる役目をする。半導体基板８の表面上において、垂
直方向（第２図で言えば列方向、すなわち線Ａ−Ａに添
う方向）に添って隣り会うガードリング９の間の領域に
は、Ｃ３Ｄチヤネルを形成するための溝８ａが設けられ
る。この溝８ａの一方の側面には、ＣＳＤの埋込チャネ
ルとなる不純物領域（半導体基板８と異なる４電型に選
ばれている）１１が形成される。また、；ｇｓａの他方
の側面には、素子間分離用の不純物領域（半導体基板８
と同一の導電型の濃い不純物領域）１２が形成される。
これら不純物領域１１および１２は、半導体基板８に溝
８ａを形成した後、斜めからイオン注入することによっ
て形成される。また、半導体基板８の主表面上において
、溝８ａの一方の縁部、すなわち埋込チャネル不純物領
域１１と接する部分には、トランスファゲートのしきい
値電圧を決定するための不純物領域（半導体基板８と同
一の導電型の選ばれている）１３が形成される。さらに
、溝８ａには、ゲート電極１４が埋設され、このゲート
電極１４は絶縁膜１０を介して埋込チャネル不純物領域
１１および分離用不純物領域１２と対向配置される。ま
た、ゲート電極１４の上端は、トランスファゲート不純
物類ｖＡ１３の上を覆うように、半導体基板８の主表面
に沿って折れ曲がっている。そして、ゲート電極１４は
、絶縁膜１０を介してトランスファゲート不純物領域１
３とも対向している。このゲート電極１４は、第２図に
おけるトランスファゲート２と垂直電荷転送素子３との
両方の役目を果たすものであり、通常は多結晶シリコン
で形成される。また、ゲート電極１４には、信号を供給
するための配線１５が接続される。
８ａを形成した後、斜めからイオン注入することによっ
て形成される。また、半導体基板８の主表面上において
、溝８ａの一方の縁部、すなわち埋込チャネル不純物領
域１１と接する部分には、トランスファゲートのしきい
値電圧を決定するための不純物領域（半導体基板８と同
一の導電型の選ばれている）１３が形成される。さらに
、溝８ａには、ゲート電極１４が埋設され、このゲート
電極１４は絶縁膜１０を介して埋込チャネル不純物領域
１１および分離用不純物領域１２と対向配置される。ま
た、ゲート電極１４の上端は、トランスファゲート不純
物類ｖＡ１３の上を覆うように、半導体基板８の主表面
に沿って折れ曲がっている。そして、ゲート電極１４は
、絶縁膜１０を介してトランスファゲート不純物領域１
３とも対向している。このゲート電極１４は、第２図に
おけるトランスファゲート２と垂直電荷転送素子３との
両方の役目を果たすものであり、通常は多結晶シリコン
で形成される。また、ゲート電極１４には、信号を供給
するための配線１５が接続される。
上記実施例の動作は、第２図および第３図で示した従来
の固体撮像素子の動作と全く同様である。
の固体撮像素子の動作と全く同様である。
しかし、上記実施例では、垂直電荷転送素子が半導体基
板８上に設けた溝８ａの側面形成されるので、平面的に
見れば垂直電荷転送素子の占める面積はゼロにできる。
板８上に設けた溝８ａの側面形成されるので、平面的に
見れば垂直電荷転送素子の占める面積はゼロにできる。
したがって、その分だけ半導体基板８の表面上でショッ
トキバリア光検出器１が占める面積を拡大することがで
き、開口率を向上することができる。なお、ショットキ
バリア光検出器１は、内部光電子放出効果を光検出機構
とする波長範囲で動作させ、半導体基板内では真性機構
により電子−正孔対を形成しないようにする。
トキバリア光検出器１が占める面積を拡大することがで
き、開口率を向上することができる。なお、ショットキ
バリア光検出器１は、内部光電子放出効果を光検出機構
とする波長範囲で動作させ、半導体基板内では真性機構
により電子−正孔対を形成しないようにする。
それによって、垂直電荷転送素子内に光により直接電荷
が流入するのを防止できる。
が流入するのを防止できる。
上記溝８ａは数μｍと深くすることができるので、Ｃ５
Ｄチャネル幅を広くすることができ、狭チャネル効果を
生じることがない。
Ｄチャネル幅を広くすることができ、狭チャネル効果を
生じることがない。
また、ゲート電極１４は、従来例と同様に、１垂直電荷
転送素子内体を同じもので形成できるので、バターニン
グ上の問題も生じない。
転送素子内体を同じもので形成できるので、バターニン
グ上の問題も生じない。
なお、上記実施例では、垂直電荷転送素子を溝８ａの一
方側面だけに形成したが、両側面に形成し、底に分離領
域を形成することもできる。この場合、垂直電荷転送素
子は、ショットキバリア光検出器１の各列の間に配置す
る必要はなく、１列おきの列間に配置すればよい。
方側面だけに形成したが、両側面に形成し、底に分離領
域を形成することもできる。この場合、垂直電荷転送素
子は、ショットキバリア光検出器１の各列の間に配置す
る必要はなく、１列おきの列間に配置すればよい。
また、上記実施例では、トランスファゲート不純物領域
１３を半導体基板８の主表面上に形成したが、このトラ
ンスファゲート不純物領域１３を溝８ａの側面に形成す
るようにしてもよい。この場合、ゲート電極１４が半導
体基板８の表面上で占める面積をさらに縮小でき、一層
開口率の向上を図ることができる。
１３を半導体基板８の主表面上に形成したが、このトラ
ンスファゲート不純物領域１３を溝８ａの側面に形成す
るようにしてもよい。この場合、ゲート電極１４が半導
体基板８の表面上で占める面積をさらに縮小でき、一層
開口率の向上を図ることができる。
さらに、上記実施例では、トランスファゲートと垂直電
荷転送素子に同一のゲート電極１４を用いたが、別々の
ゲート電極を用いるようにすることもできる。
荷転送素子に同一のゲート電極１４を用いたが、別々の
ゲート電極を用いるようにすることもできる。
［発明の効果］
以上のように、この発明によれば、ショットキバリア光
検出器を用いたＣ３Ｄ固体撮像素子において、垂直電荷
転送素子を半導体表面上に設けた溝の側面に形成するよ
うにしたので、垂直電荷転送素子の占める面積を実質的
にゼロにすることができ、開口率の向上を図ることがで
きる。
検出器を用いたＣ３Ｄ固体撮像素子において、垂直電荷
転送素子を半導体表面上に設けた溝の側面に形成するよ
うにしたので、垂直電荷転送素子の占める面積を実質的
にゼロにすることができ、開口率の向上を図ることがで
きる。
第１図はこの発明の一実施例による固体撮像素子の特徴
部分の断面構造を示す図である。 第２図は従来のＣ３Ｄ方式の固体撮（象素子の平面配置
を示す図である。 第３図は第２図に示す固体撮像素子の垂直電荷転送部分
の断面構造および各部位におけるポテンシャルの変化状
態を示す図である。 第４図は第２図に示す固体撮像素子を動作させるための
クロックパルスを示すタイミングチャートである。 １はショットキバリア光検出器、２はトランスファゲー
ト、３は垂直電荷転送素子、８は半導体基板、８ａは溝
、１１は埋込チャネル不純物領域、１３はトランスファ
ゲート不純物領域、１４はゲート電極を示す。 第２図 ■ ／−−一徳砂公器 ター弓木妥にβ→
−−−インｙ７−イヌ
部分の断面構造を示す図である。 第２図は従来のＣ３Ｄ方式の固体撮（象素子の平面配置
を示す図である。 第３図は第２図に示す固体撮像素子の垂直電荷転送部分
の断面構造および各部位におけるポテンシャルの変化状
態を示す図である。 第４図は第２図に示す固体撮像素子を動作させるための
クロックパルスを示すタイミングチャートである。 １はショットキバリア光検出器、２はトランスファゲー
ト、３は垂直電荷転送素子、８は半導体基板、８ａは溝
、１１は埋込チャネル不純物領域、１３はトランスファ
ゲート不純物領域、１４はゲート電極を示す。 第２図 ■ ／−−一徳砂公器 ター弓木妥にβ→
−−−インｙ７−イヌ
Claims (5)
- （１）半導体基板の主表面上にマトリクス状に配列され
た複数のショットキバリア光検出器と、前記ショットキ
バリア光検出器の行順次に選択されて、前記ショットキ
バリア光検出器の蓄積電荷を各行ごとに読出すためのト
ランスファゲートと、 前記ショットキバリア光検出器の各列に対して設けられ
、かつそれぞれが単一のゲート電極で形成されており、
前記トランスファゲートによって読出された蓄積電荷を
１水平走査期間に少なくとも１回の割合で列方向へ転送
させるための垂直電荷転送素子とを含む固体撮像素子に
おいて、少なくとも、前記垂直電荷伝送素子が前記半導
体基板の主表面上に設けられた溝の側面に形成されてい
ることを特徴とする、固体撮像素子。 - （２）前記溝は前記ショットキバリア光検出器の各列間
に設けられており、 前記垂直電荷転送素子は前記溝の一方側の側面に形成さ
れる、特許請求の範囲第１項記載の固体撮像素子。 - （３）前記溝は前記ショッキバリア光検出器の１列おき
の列間に設けられており、 前記垂直電荷転送素子は前記溝の両側面に形成される、
特許請求の範囲第１項記載の固体撮像素子。 - （４）前記トランスファゲートは、前記半導体基板の主
表面上に形成される、特許請求の範囲第１項ないし第３
項のいずれかに記載の固体撮像素子。 - （５）前記トランスファゲートは、前記溝の内壁のいず
れかの部分に形成される、特許請求の範囲第１項ないし
第３項のいずれかに記載の固体撮像素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111311A JPH0652786B2 (ja) | 1986-05-13 | 1986-05-13 | 固体撮像素子 |
| GB8706059A GB2190540B (en) | 1986-05-13 | 1987-03-13 | Solid-state image sensor |
| DE19873709674 DE3709674A1 (de) | 1986-05-13 | 1987-03-24 | Festkoerperbildsensor |
| US07/046,786 US4760273A (en) | 1986-05-13 | 1987-05-07 | Solid-state image sensor with groove-situated transfer elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111311A JPH0652786B2 (ja) | 1986-05-13 | 1986-05-13 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62265759A true JPS62265759A (ja) | 1987-11-18 |
| JPH0652786B2 JPH0652786B2 (ja) | 1994-07-06 |
Family
ID=14558008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61111311A Expired - Fee Related JPH0652786B2 (ja) | 1986-05-13 | 1986-05-13 | 固体撮像素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4760273A (ja) |
| JP (1) | JPH0652786B2 (ja) |
| DE (1) | DE3709674A1 (ja) |
| GB (1) | GB2190540B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03109771A (ja) * | 1989-09-25 | 1991-05-09 | Nec Corp | 固体撮像素子の製造方法 |
Families Citing this family (28)
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|---|---|---|---|---|
| JPS63239864A (ja) * | 1986-11-28 | 1988-10-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US4926225A (en) * | 1988-06-29 | 1990-05-15 | Texas Instruments Incorporated | High performance extended wavelength imager and method of use |
| JP2517375B2 (ja) * | 1988-12-19 | 1996-07-24 | 三菱電機株式会社 | 固体撮像装置および該装置に用いられる電荷転送装置ならびにその製造方法 |
| JPH07120779B2 (ja) * | 1989-04-07 | 1995-12-20 | 三菱電機株式会社 | 固体撮像装置のオーバフロードレイン構造およびその製造方法 |
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| KR102354420B1 (ko) * | 2014-12-24 | 2022-01-24 | 삼성전자주식회사 | 이미지 센서 |
| CN106981495B (zh) * | 2016-01-15 | 2019-10-25 | 中芯国际集成电路制造(上海)有限公司 | 一种cmos图像传感器及其制作方法 |
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1986
- 1986-05-13 JP JP61111311A patent/JPH0652786B2/ja not_active Expired - Fee Related
-
1987
- 1987-03-13 GB GB8706059A patent/GB2190540B/en not_active Expired - Fee Related
- 1987-03-24 DE DE19873709674 patent/DE3709674A1/de active Granted
- 1987-05-07 US US07/046,786 patent/US4760273A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| DE3709674C2 (ja) | 1989-09-21 |
| JPH0652786B2 (ja) | 1994-07-06 |
| GB2190540B (en) | 1990-02-21 |
| US4760273A (en) | 1988-07-26 |
| GB8706059D0 (en) | 1987-04-15 |
| GB2190540A (en) | 1987-11-18 |
| DE3709674A1 (de) | 1987-11-19 |
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Legal Events
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|---|---|---|---|
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