JPS5931056A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPS5931056A JPS5931056A JP57141431A JP14143182A JPS5931056A JP S5931056 A JPS5931056 A JP S5931056A JP 57141431 A JP57141431 A JP 57141431A JP 14143182 A JP14143182 A JP 14143182A JP S5931056 A JPS5931056 A JP S5931056A
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- 238000000034 method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- 238000005036 potential barrier Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14831—Area CCD imagers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/73—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors using interline transfer [IT]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/745—Circuitry for generating timing or clock signals
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- Microelectronics & Electronic Packaging (AREA)
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- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は信号読出に特徴を有する２次元の固体撮像素
子に関するものである。
子に関するものである。
一般に、固体撮像素子はシリコンのような半導体材料上
に光検出器と走査機構を設けたものであり、光検出器に
適当なものを選べば、可視から赤外領域までの撮像が可
能となるものである。そして、固体撮像素子は従来の撮
像管に較べて、小型・軽量・高信頼性の上、撮像装置を
製作する上で調整箇所が非常に少なくなるという利点を
持っており、広い分野から注目を集めている。
に光検出器と走査機構を設けたものであり、光検出器に
適当なものを選べば、可視から赤外領域までの撮像が可
能となるものである。そして、固体撮像素子は従来の撮
像管に較べて、小型・軽量・高信頼性の上、撮像装置を
製作する上で調整箇所が非常に少なくなるという利点を
持っており、広い分野から注目を集めている。
さて、固体撮像素子の走査機構としては従来ＭＯＳスイ
ッチを用いたものやＣＣＤ （Ｃｈａｒｇｅ Ｃｏｕｐ
ｌｅｄＤｅｖｉｃｅ ）を用いたものが主であったが、
前者のＭＯＳスイッチを用いたものの場合、信号を読出
す時に用いるＭＯＳスイッチに起因したスパイク雑音が
信号に混入し、φを低下させるとともに、このスパイク
雑音は読出す列間で異なっており、これが固定パターン
雑音と呼ばれる雑音となって、ＳＡをあらに低下させる
という欠点を有し、高いＳＡが要求される微弱な信号検
出には用いることができないという問題を有していた。
ッチを用いたものやＣＣＤ （Ｃｈａｒｇｅ Ｃｏｕｐ
ｌｅｄＤｅｖｉｃｅ ）を用いたものが主であったが、
前者のＭＯＳスイッチを用いたものの場合、信号を読出
す時に用いるＭＯＳスイッチに起因したスパイク雑音が
信号に混入し、φを低下させるとともに、このスパイク
雑音は読出す列間で異なっており、これが固定パターン
雑音と呼ばれる雑音となって、ＳＡをあらに低下させる
という欠点を有し、高いＳＡが要求される微弱な信号検
出には用いることができないという問題を有していた。
また、後者のＣＣＤを用いたもの、特に前者のＭＯ５方
式と同様に光検出器を自由に選択できるため最近広く用
いられているインターライン方式のＣＣＤ方式では検器
列と検出器列の間にＣＣＵが配置されるため、検出器の
有効面積を大きくするために、ＣＣＤ部の面積はできる
だけ小さく設計することが望ましい。
式と同様に光検出器を自由に選択できるため最近広く用
いられているインターライン方式のＣＣＤ方式では検器
列と検出器列の間にＣＣＵが配置されるため、検出器の
有効面積を大きくするために、ＣＣＤ部の面積はできる
だけ小さく設計することが望ましい。
一方ＣＣＤの電荷転送能力は構造を同一とすれば、ＣＣ
Ｄ１段当りの蓄積ゲート面積に比例する。従ってＣＣＤ
部の面積を小さくすることは取扱える電荷の最大値が制
限さノすることになる。こうした問題は特に赤外線固体
撮像素子のように大きな背景中の小さな信号を検出する
際には大きな問題となる。
Ｄ１段当りの蓄積ゲート面積に比例する。従ってＣＣＤ
部の面積を小さくすることは取扱える電荷の最大値が制
限さノすることになる。こうした問題は特に赤外線固体
撮像素子のように大きな背景中の小さな信号を検出する
際には大きな問題となる。
この発明は上記した点を鑑みてなされたものであり、電
荷転送素子を基本要素とし構成される固体撮像素子で垂
直電荷転送素子を画素対応とせず、１本の垂直列に対応
する電荷転送素子を全体が一つの電位井戸を形成するよ
うに駆動することにより、雑音が少なく、取扱える電荷
量の大きな固体撮像素子を提供するものである。
荷転送素子を基本要素とし構成される固体撮像素子で垂
直電荷転送素子を画素対応とせず、１本の垂直列に対応
する電荷転送素子を全体が一つの電位井戸を形成するよ
うに駆動することにより、雑音が少なく、取扱える電荷
量の大きな固体撮像素子を提供するものである。
以下本発明の一実施例を図に従って説明する。
＠１図は本発明に関する固体撮像素子のブロック図で簡
単のために８×４のアレイで示しである。
単のために８×４のアレイで示しである。
図中（１１１）〜（１１４） 、 （２１１）〜（２１
４）および（８１１）〜（８１４）は半導体基板上に２
次元的に配列された光検出器、（１２１）〜（１２４）
、 （２２１）〜（２２４）および（８２１）〜（８
２４）は同一基板上に形成されたＭＯＳ ）ランジスタ
で形成されたトランスファーゲート、（１８０） 、
（２８０） 、 （８８０）は上記半導体基板に形成さ
れた垂直電荷転送素１子（１４０）。
４）および（８１１）〜（８１４）は半導体基板上に２
次元的に配列された光検出器、（１２１）〜（１２４）
、 （２２１）〜（２２４）および（８２１）〜（８
２４）は同一基板上に形成されたＭＯＳ ）ランジスタ
で形成されたトランスファーゲート、（１８０） 、
（２８０） 、 （８８０）は上記半導体基板に形成さ
れた垂直電荷転送素１子（１４０）。
（２４０） 、 （８４０）は上記半導体基板に形成さ
れた水平ＣＣＤ （５００） とのインターフェース
を形成するインターフェース部、（６００）は出力プリ
アンプ、（７００）はこのプリアンプの出力である。（
８００）はトランスファーゲートを選択する為の回路で
、図中接続は示されていないが、トランスファーゲート
選択回路（８００）は横方向に並んだトランスファーゲ
ートの組（（１２１） 、 （２２１） 、 （８２１
）等の組）には同一の信号が与えられるように接続され
ている。また（９００）は垂直電荷転送素子（１８０）
、 （２８０） 、 （８８０）に後述するような駆
動クロックを与えるための回路である。
れた水平ＣＣＤ （５００） とのインターフェース
を形成するインターフェース部、（６００）は出力プリ
アンプ、（７００）はこのプリアンプの出力である。（
８００）はトランスファーゲートを選択する為の回路で
、図中接続は示されていないが、トランスファーゲート
選択回路（８００）は横方向に並んだトランスファーゲ
ートの組（（１２１） 、 （２２１） 、 （８２１
）等の組）には同一の信号が与えられるように接続され
ている。また（９００）は垂直電荷転送素子（１８０）
、 （２８０） 、 （８８０）に後述するような駆
動クロックを与えるための回路である。
次に上記構成の固体撮像素子の動作について説明する。
第２図はトランスファーゲート選択回路（ＳＯＯ）の動
作を説明する図である。第１図の様な８×４のアレイで
はトランスファーゲート選択回路は第２図（ａ）の様に
４つのブロック（８０１）〜（８０４）から構成され、
それぞれのブロックの出力はトランスファーゲートへの
配線（８１１）〜（８１４）へ接続される。
作を説明する図である。第１図の様な８×４のアレイで
はトランスファーゲート選択回路は第２図（ａ）の様に
４つのブロック（８０１）〜（８０４）から構成され、
それぞれのブロックの出力はトランスファーゲートへの
配線（８１１）〜（８１４）へ接続される。
配線（８１１）〜（８１４）はそれぞれトランスファー
ゲートの組（（１２１） 、 （２２１） 、 （８２
１） ）〜（（４２１）、（４２２） 、 （４２Ｂ）
）に接続されている。各ブロック（８０１）〜（８０
４）の出力−，１〜φ□４ は第２（ｂ）の様なタイミ
ングとなるように駆動される。但し今考えているのはｎ
チャネルを用いた場合でクロックの″Ｈ’レベル時にト
ランスファーゲートはＯＮするようになっている。第２
図（ｂ）のタイミングはインターレースを行なわない場
合で、２：１インターレースを行なう場合は第２図（Ｃ
）のようにすればよい。またφＴ１〜φ、４のタイミン
グは第２図（ｂ） （ｃ） に限らず、φ、〜φＴ４
が別々の時間に１Ｈ″となるようにすれば良い。第２図
（ｂ）の様なりロックを出力するには（ＳＯＯ）は通常
のシフトレジスタで構成することができ、（８０１）〜
（８０４）はシフトレジスタの各段となり、前段の出力
を後段の入力とすることによって実現できる。ここでは
簡単の為第２図（ｂ）の様なタイミングで動作するもの
とする。
ゲートの組（（１２１） 、 （２２１） 、 （８２
１） ）〜（（４２１）、（４２２） 、 （４２Ｂ）
）に接続されている。各ブロック（８０１）〜（８０
４）の出力−，１〜φ□４ は第２（ｂ）の様なタイミ
ングとなるように駆動される。但し今考えているのはｎ
チャネルを用いた場合でクロックの″Ｈ’レベル時にト
ランスファーゲートはＯＮするようになっている。第２
図（ｂ）のタイミングはインターレースを行なわない場
合で、２：１インターレースを行なう場合は第２図（Ｃ
）のようにすればよい。またφＴ１〜φ、４のタイミン
グは第２図（ｂ） （ｃ） に限らず、φ、〜φＴ４
が別々の時間に１Ｈ″となるようにすれば良い。第２図
（ｂ）の様なりロックを出力するには（ＳＯＯ）は通常
のシフトレジスタで構成することができ、（８０１）〜
（８０４）はシフトレジスタの各段となり、前段の出力
を後段の入力とすることによって実現できる。ここでは
簡単の為第２図（ｂ）の様なタイミングで動作するもの
とする。
ます、φＴ１がｌＨルベルとなると第１図でトランスフ
ァーゲート（１２１） 、 （２２１） 、 （８２１
）がＯＮして検出器（１１１） 、 （２１１） 、
（ａｌｌ）の信号電荷は垂直電荷転送素子（１８０）
、 （２８０） 、 （８８０）へ注入される。次に垂
直電荷転送素子駆動回路（９００）が動作して信号の転
送が開始されるがこの動作を第８図、第４図を用いて説
明する。まず、この部分の構造について第２図（ａ）を
用いて説明すると、第８図（ａ）は第１図Ａ −Ａ’の
断面を示したものであり、垂直電荷転送素子（１８０）
は４つのゲート電極（１８１）〜（１８４）で構成され
、インターフェース部（１４０）は２つのゲート電極（
１４１） 。
ァーゲート（１２１） 、 （２２１） 、 （８２１
）がＯＮして検出器（１１１） 、 （２１１） 、
（ａｌｌ）の信号電荷は垂直電荷転送素子（１８０）
、 （２８０） 、 （８８０）へ注入される。次に垂
直電荷転送素子駆動回路（９００）が動作して信号の転
送が開始されるがこの動作を第８図、第４図を用いて説
明する。まず、この部分の構造について第２図（ａ）を
用いて説明すると、第８図（ａ）は第１図Ａ −Ａ’の
断面を示したものであり、垂直電荷転送素子（１８０）
は４つのゲート電極（１８１）〜（１８４）で構成され
、インターフェース部（１４０）は２つのゲート電極（
１４１） 。
（１４２）から構成されており、インターフェース部（
１４０）０）端は水平ＣＣＤ （５００）（７） １
ツ（ＩＪ）ゲート電極（５０１）に接しているものであ
る。そしてＯＱは半導体基板であり、各々のゲート下に
チャネルが形成されるものである。このチャネルは表面
チャネルであっても、埋め込みチャネルであっても差し
つかえないものである。なお、第８図（ａ）においては
各々のゲート電極間がギャップを持った構造となってい
るが、多層のゲート電極構造を用いてゲート間にオーバ
ーラツプ部を設けたものであっても良いものである。一
方、各ゲート電１ａｉｉ（１８１）〜（１８４）、 （
１４１）（１４２） 、には第４図に示したようなりロ
ック信号φＶｌ〜φＶ４ ＋φ５．φ□ＶｌｌかＮチャ
ネル場合であり、Ｐチャネルの場合にはクロック信号の
極性を反転したものとすれば良いものである。
１４０）０）端は水平ＣＣＤ （５００）（７） １
ツ（ＩＪ）ゲート電極（５０１）に接しているものであ
る。そしてＯＱは半導体基板であり、各々のゲート下に
チャネルが形成されるものである。このチャネルは表面
チャネルであっても、埋め込みチャネルであっても差し
つかえないものである。なお、第８図（ａ）においては
各々のゲート電極間がギャップを持った構造となってい
るが、多層のゲート電極構造を用いてゲート間にオーバ
ーラツプ部を設けたものであっても良いものである。一
方、各ゲート電１ａｉｉ（１８１）〜（１８４）、 （
１４１）（１４２） 、には第４図に示したようなりロ
ック信号φＶｌ〜φＶ４ ＋φ５．φ□ＶｌｌかＮチャ
ネル場合であり、Ｐチャネルの場合にはクロック信号の
極性を反転したものとすれば良いものである。
上記クロック信号のうち、少なくとも６１〜φｖ４は垂
直電荷転送素子乱動回路（９００）によって作られる。
直電荷転送素子乱動回路（９００）によって作られる。
適当な方法でφ５．φＴＶＨを（９００）内で作ること
も可能であるが、外部より与えるようにしても差支えな
い。（９００）でφｖ１〜φＶ４を作る場合は、よく知
られている遅延回路や、シフトレジスタを用いて（９０
０）を構成することが可能である。垂直電荷転送素子と
インターフェース部は各列とも同一の構造を有しており
、（２８０）、 （８８０）は（１８０）と、（２４０
） （８４０）は（１４０）と全く同一構造となってい
る。さらに垂直電荷転送素子とインターフェース部の横
方向に並んだゲート電極には、トランスファーゲートの
場合と同様に同じ信号が与えられ各列は全く同じ動作を
する。ここでは第１図Ａ −Ａ’断面で表わされる第１
列についてのみ動作を説明する。
も可能であるが、外部より与えるようにしても差支えな
い。（９００）でφｖ１〜φＶ４を作る場合は、よく知
られている遅延回路や、シフトレジスタを用いて（９０
０）を構成することが可能である。垂直電荷転送素子と
インターフェース部は各列とも同一の構造を有しており
、（２８０）、 （８８０）は（１８０）と、（２４０
） （８４０）は（１４０）と全く同一構造となってい
る。さらに垂直電荷転送素子とインターフェース部の横
方向に並んだゲート電極には、トランスファーゲートの
場合と同様に同じ信号が与えられ各列は全く同じ動作を
する。ここでは第１図Ａ −Ａ’断面で表わされる第１
列についてのみ動作を説明する。
第２図（ａ）に示したものの垂直方向の電荷転送につい
て、第２図（１））〜（ｊ）に基づいて説明すると、第
２図（１））〜（ｊ）はそれぞれのタイミングにおける
第２図（ａ）の位置に対応したチャネルのポテンシャル
の状態を示したものであり、第２図（ｂ）は第８図にお
いてｔ、のタイミングに相当する時のポテンシャルであ
る。この時クロック信号φｖ１〜φｖ４はすべて１１１
ルベルになっているので、ゲート（１８１）〜（１８２
）下には大きな電位井戸（以下ポテンシャルウェルと称
す。）が形成されており、またクロック信号＄Ｓはクロ
ック信号φｖ１〜φＶ４より高い’Ｈ″レベルになって
いるのでゲート（１４１）下には、より深いポテンシャ
ルウェルが形成されているとともに、クロック信号−Ｔ
はｌＬルベルとなっているので、ゲー） （１４２）の
下には、浅いポテンシャルバリヤが形成されている。一
方水平ＣＣＤ （５００）はこの状態の時に電荷転送を
行なっており、図中点線で示したようなポテンシャル状
態の間を往復しているものであ、る。そしてこの状態に
おいて、垂直方向中任意の１つのトランスファーゲート
例えば（１２１）をＯＮＬ。
て、第２図（１））〜（ｊ）に基づいて説明すると、第
２図（１））〜（ｊ）はそれぞれのタイミングにおける
第２図（ａ）の位置に対応したチャネルのポテンシャル
の状態を示したものであり、第２図（ｂ）は第８図にお
いてｔ、のタイミングに相当する時のポテンシャルであ
る。この時クロック信号φｖ１〜φｖ４はすべて１１１
ルベルになっているので、ゲート（１８１）〜（１８２
）下には大きな電位井戸（以下ポテンシャルウェルと称
す。）が形成されており、またクロック信号＄Ｓはクロ
ック信号φｖ１〜φＶ４より高い’Ｈ″レベルになって
いるのでゲート（１４１）下には、より深いポテンシャ
ルウェルが形成されているとともに、クロック信号−Ｔ
はｌＬルベルとなっているので、ゲー） （１４２）の
下には、浅いポテンシャルバリヤが形成されている。一
方水平ＣＣＤ （５００）はこの状態の時に電荷転送を
行なっており、図中点線で示したようなポテンシャル状
態の間を往復しているものであ、る。そしてこの状態に
おいて、垂直方向中任意の１つのトランスファーゲート
例えば（１２１）をＯＮＬ。
て垂直電荷転送素子（１８０）中に検出器（１１１）の
内容を読み出すと、ゲート（１８１）〜（１８２）下の
ポテンシャルウェルに信号電荷Ｑｓｉｇが存在すること
になるものである。次に第４図に示すｔ２のタイミング
、つまりクロック信号φｖ１がｌＬ″レベルにされると
第８図（Ｃ）に示す如く、ゲート（１８１）下のポテン
シャルが浅くなるため信号電荷Ｑｓｉｇは空間的に広が
りながら、第８図図示矢印Ａ方向へ押されることになる
。
内容を読み出すと、ゲート（１８１）〜（１８２）下の
ポテンシャルウェルに信号電荷Ｑｓｉｇが存在すること
になるものである。次に第４図に示すｔ２のタイミング
、つまりクロック信号φｖ１がｌＬ″レベルにされると
第８図（Ｃ）に示す如く、ゲート（１８１）下のポテン
シャルが浅くなるため信号電荷Ｑｓｉｇは空間的に広が
りながら、第８図図示矢印Ａ方向へ押されることになる
。
さらに第４図に示すようにｉ３＋ ｊ４＋ ｔ、のタイ
ミングにクロック信号φ７〜φｖ４が順次１Ｌ“レベル
にされ、第８図（ｄ）〜（ｆ）に示す如く、ゲート（１
８２）〜（１８４）下のポテンシャルが順次浅くなり、
信号電荷Ｑｓｉｇが、第８図図示矢印Ａ方向へ押し出さ
れてゆき、クロック信号φｖ４ が１Ｌａとなった時
点では、信号電荷Ｑｓｉｇはゲート（１４１）の下のポ
テンシャルウェルに蓄えられることになるものである。
ミングにクロック信号φ７〜φｖ４が順次１Ｌ“レベル
にされ、第８図（ｄ）〜（ｆ）に示す如く、ゲート（１
８２）〜（１８４）下のポテンシャルが順次浅くなり、
信号電荷Ｑｓｉｇが、第８図図示矢印Ａ方向へ押し出さ
れてゆき、クロック信号φｖ４ が１Ｌａとなった時
点では、信号電荷Ｑｓｉｇはゲート（１４１）の下のポ
テンシャルウェルに蓄えられることになるものである。
なお、ゲー） （１４１）は信号電荷Ｑｓｉｇを十分蓄
えられるだけの大きさが必要であるが、上記実施例に示
す如く、クロック信号φ８がＩｎ２時のポテンシャルが
ゲート（１８１）〜（１８４）の下のポテンシャルより
深くする必要はないものである。この様にして、信号電
荷Ｑｓｉｇがゲート（１４１）に集められ、水平ＣＣＤ
（５００）の１水平線分の走査が終った後、第４図に
示すｔ６のタイミングにゲート（１４２）に接する水平
ＣＣＤ （５００）のゲート（５０１）のクロック信号
φＩＩをＩＨＩレベルとするとともに、ゲート（１４２
）のクロック信号φ□が１Ｈルベルにされるため、それ
ぞれのゲート下のポテンシャルは第８図（ｇ）に示す如
くなる。なお、この時ゲート（１４２）下のポテンシャ
ルがゲート（１４１）及びゲート（５０１）下のポテン
シャルより高くなるようにしているが、必らずしも高く
する必要はないものである。
えられるだけの大きさが必要であるが、上記実施例に示
す如く、クロック信号φ８がＩｎ２時のポテンシャルが
ゲート（１８１）〜（１８４）の下のポテンシャルより
深くする必要はないものである。この様にして、信号電
荷Ｑｓｉｇがゲート（１４１）に集められ、水平ＣＣＤ
（５００）の１水平線分の走査が終った後、第４図に
示すｔ６のタイミングにゲート（１４２）に接する水平
ＣＣＤ （５００）のゲート（５０１）のクロック信号
φＩＩをＩＨＩレベルとするとともに、ゲート（１４２
）のクロック信号φ□が１Ｈルベルにされるため、それ
ぞれのゲート下のポテンシャルは第８図（ｇ）に示す如
くなる。なお、この時ゲート（１４２）下のポテンシャ
ルがゲート（１４１）及びゲート（５０１）下のポテン
シャルより高くなるようにしているが、必らずしも高く
する必要はないものである。
次に第４図に示すｔ７のタイミングにクロック信号φＳ
がｌＬ“レベルとされ、第８図（ｈ）＃こ示す如く、ゲ
ート（１４１）下のポテンシャルは浅くなるため、信号
電荷Ｑｓｉｇはゲート（５０１）下のポテンシャルウェ
ル内に移動させられることになる。その後、第４図に示
すｔ８のタイミングにてクロック信号−□Ｖ）Ｉ ｉ）
” Ｌ”レベルとなり、第８図（ｉ）に示す如くゲート
（４−２）下のポテンシャルは浅くなり、信号電荷。ｓ
ｉｇは水平ＣＣＤ （５００）により転送されることに
なるものである。信号（信号電荷Ｑｓｉｇ ）を受けと
った水平ＣＣＤ（５００）は順次出力プリアンプ（６０
０）に信号を転送することになり、信号が水平ＣＣＤ
（５００）に転送されると第４図に示すｔ８のタイミン
グで、クロック信号φｖ１〜φＶ４＋φ５は再びＩＨル
ベル グの時と同じ条件になる。
がｌＬ“レベルとされ、第８図（ｈ）＃こ示す如く、ゲ
ート（１４１）下のポテンシャルは浅くなるため、信号
電荷Ｑｓｉｇはゲート（５０１）下のポテンシャルウェ
ル内に移動させられることになる。その後、第４図に示
すｔ８のタイミングにてクロック信号−□Ｖ）Ｉ ｉ）
” Ｌ”レベルとなり、第８図（ｉ）に示す如くゲート
（４−２）下のポテンシャルは浅くなり、信号電荷。ｓ
ｉｇは水平ＣＣＤ （５００）により転送されることに
なるものである。信号（信号電荷Ｑｓｉｇ ）を受けと
った水平ＣＣＤ（５００）は順次出力プリアンプ（６０
０）に信号を転送することになり、信号が水平ＣＣＤ
（５００）に転送されると第４図に示すｔ８のタイミン
グで、クロック信号φｖ１〜φＶ４＋φ５は再びＩＨル
ベル グの時と同じ条件になる。
次にφ９□がＩＨ′となり、トランスファーゲート（１
２２）をＯＮＬ，て検出器（１１２）の信号を垂直電荷
転送素子（１８０）に注入し、上記動作により信号を転
送する。さらに同一サイクルを繰り返し、検出器（１１
８） 。
２２）をＯＮＬ，て検出器（１１２）の信号を垂直電荷
転送素子（１８０）に注入し、上記動作により信号を転
送する。さらに同一サイクルを繰り返し、検出器（１１
８） 。
（１１４）の信号を読み出し、１フレームが終了する。
上記水した動作は他の列でも同時に進行し、これにより
二次元アレイの走査を行なう。
二次元アレイの走査を行なう。
この様にしたことにより、電荷の転送は従来のＣＣＤ方
式と同様にポテンシャルウェル内を通し、行なわれるの
で、ＭＯＳ方式の様なスパイク雑音は全くなく、しかも
取り扱える信号電荷量は垂直電荷転送素子（１８０）、
（２８０） 、 （８８０）の−垂直線分全体のポテ
ンシャルウェルで決まるため、非常に大きくとることが
でき、しかも、垂直信号線を形成するチャネルの幅を小
さくしても充分大きくとれるものである。また、ゲート
（１４０Ｘ２４０）（８４０）と水平ＣＣＤ（５００）
は検出器（１１１）〜（１１４）、 （２１１）〜（２
１４）、 （８１１）〜（８１４）アレイの外側に形成
でき、大きさの制約が少なくなるため必要な電荷量に従
ってゲート（１４０）（２４０）（８４０）あるいは水
平ＣＣＤ （５００）を大きくすることが容易となるも
のである。一方、上記実施例においては、垂直電荷転送
素子が１水平期間中に走査され（通常、最も長いものは
１フレーム時間近くの期間をかけて、垂直電荷転送素子
が走査される。）、信号電荷Ｑｓｉｇがチャネル内に存
在する時間が短かくなるため、チャネルリーク電流やス
ミャが低減できる効果をも有するものである。
式と同様にポテンシャルウェル内を通し、行なわれるの
で、ＭＯＳ方式の様なスパイク雑音は全くなく、しかも
取り扱える信号電荷量は垂直電荷転送素子（１８０）、
（２８０） 、 （８８０）の−垂直線分全体のポテ
ンシャルウェルで決まるため、非常に大きくとることが
でき、しかも、垂直信号線を形成するチャネルの幅を小
さくしても充分大きくとれるものである。また、ゲート
（１４０Ｘ２４０）（８４０）と水平ＣＣＤ（５００）
は検出器（１１１）〜（１１４）、 （２１１）〜（２
１４）、 （８１１）〜（８１４）アレイの外側に形成
でき、大きさの制約が少なくなるため必要な電荷量に従
ってゲート（１４０）（２４０）（８４０）あるいは水
平ＣＣＤ （５００）を大きくすることが容易となるも
のである。一方、上記実施例においては、垂直電荷転送
素子が１水平期間中に走査され（通常、最も長いものは
１フレーム時間近くの期間をかけて、垂直電荷転送素子
が走査される。）、信号電荷Ｑｓｉｇがチャネル内に存
在する時間が短かくなるため、チャネルリーク電流やス
ミャが低減できる効果をも有するものである。
次に本発明の別の一実施例を説明する。第５図（ａ）〜
（ｊ）及び第６図は、前述の実施例の第３図（ａ）〜０
）及び第４図に対応したものである。図の対応は前述の
実施例と全く同じであるので、相違点だけを説明する。
（ｊ）及び第６図は、前述の実施例の第３図（ａ）〜０
）及び第４図に対応したものである。図の対応は前述の
実施例と全く同じであるので、相違点だけを説明する。
第５図（ｂ） 、 （Ｃ）は前述の実施例と同じである
が、第５図（ａ）では−〇□が１Ｌ“となった後φ７□
は再びＩＨ′となってゲート（１８１）下にポテンシャ
ルウェルを形成する。さらに第５．図（ｅ）ではφｖ３
がｌＬ Ｉになった後φ９□が１Ｈ″となりゲート（１
８１）。
が、第５図（ａ）では−〇□が１Ｌ“となった後φ７□
は再びＩＨ′となってゲート（１８１）下にポテンシャ
ルウェルを形成する。さらに第５．図（ｅ）ではφｖ３
がｌＬ Ｉになった後φ９□が１Ｈ″となりゲート（１
８１）。
（１８２）下にポテンシャルウェルを形成する。このよ
うに常に１ゲートが”Ｌ“の状態で以下第５図（ｆ）ま
で信号電荷の転送を行なう。第５図倹）〜（ｉ）は垂直
電荷転送素子から水平電荷転送素子への信号電荷の転送
であり前述の実施例と全く囲じである。
うに常に１ゲートが”Ｌ“の状態で以下第５図（ｆ）ま
で信号電荷の転送を行なう。第５図倹）〜（ｉ）は垂直
電荷転送素子から水平電荷転送素子への信号電荷の転送
であり前述の実施例と全く囲じである。
以上述べた第２の実施例においても第１の実施例と全く
同じ効果が期待できるものであって、要するに本発明の
重要な点は光検出器から垂直電荷転送素子か信号電荷を
受けとる時、垂直電荷転送素子は１つのつながったポテ
ンシャルウェルとなっており、その後垂直電荷転送素子
中の電荷の転送はポテンシャルの壁を電荷進行方向に向
って順次動かすように垂直電荷転送素子のゲート信号を
制御することによって行なうところにある。従って上記
第２の説明では垂直電荷転送素子中の電荷の転送は１つ
のゲートのみ１Ｌ１の状態で行なっているが、これが複
数個になっても全く同じであり、ポテンシャルの壁が電
荷の進行方向に進むようにすればよいわけである。
同じ効果が期待できるものであって、要するに本発明の
重要な点は光検出器から垂直電荷転送素子か信号電荷を
受けとる時、垂直電荷転送素子は１つのつながったポテ
ンシャルウェルとなっており、その後垂直電荷転送素子
中の電荷の転送はポテンシャルの壁を電荷進行方向に向
って順次動かすように垂直電荷転送素子のゲート信号を
制御することによって行なうところにある。従って上記
第２の説明では垂直電荷転送素子中の電荷の転送は１つ
のゲートのみ１Ｌ１の状態で行なっているが、これが複
数個になっても全く同じであり、ポテンシャルの壁が電
荷の進行方向に進むようにすればよいわけである。
また上記２つの実施例では垂直電荷転送素子（１８０）
を４つのゲート（１８１）〜（１８４）で構成されたも
のについて述べたが、ゲート数は複数であれば何個のゲ
ートで構成されてもよく、検出器の垂直方向の数に一致
させる必要もない。
を４つのゲート（１８１）〜（１８４）で構成されたも
のについて述べたが、ゲート数は複数であれば何個のゲ
ートで構成されてもよく、検出器の垂直方向の数に一致
させる必要もない。
またインターフェース部は上記の例では２つのゲート構
成されているが、電荷を蓄積する機能と水平ＣＣＤへ転
送する機能をもてば、この構造に限らないものである。
成されているが、電荷を蓄積する機能と水平ＣＣＤへ転
送する機能をもてば、この構造に限らないものである。
さらに上記例ではすべてＮチャンネルの埋め込みチャネ
ルで説明したが、これはＰチャネルであっても、また表
面チャネルを用いても全く問題はなく、トランスファー
ゲートか垂直電荷転送素子と共通のゲートと使用する構
造であっても全くさしつかえない。
ルで説明したが、これはＰチャネルであっても、また表
面チャネルを用いても全く問題はなく、トランスファー
ゲートか垂直電荷転送素子と共通のゲートと使用する構
造であっても全くさしつかえない。
以上述べたように、この発明は２次元に配列された光検
出器の出力を順次読み出す固体撮像素子において、垂直
電荷転送素子の一垂直線分全体を１つのポテンシャルウ
ェルとして駆動するようにしたため、取り扱える信号電
荷量が大きく、雑音の少ない固体撮像素子を構成するの
に効果を有するものである。
出器の出力を順次読み出す固体撮像素子において、垂直
電荷転送素子の一垂直線分全体を１つのポテンシャルウ
ェルとして駆動するようにしたため、取り扱える信号電
荷量が大きく、雑音の少ない固体撮像素子を構成するの
に効果を有するものである。
第１図〜第８図はこの発明の一実施例を示し、第１図は
固体撮像装置のブロック図、第２図はトランスファーゲ
ート選択回路の動作を説明する図、第８図（ａ）は第１
図の断面Ａ −Ａ’を示す図、第８図（ｂ）〜（ｊ）は
、第８図（ａ）部における動作を説明するための電位図
、第４図はクロックタイミング図である。 第５図、第６図はこの発明の別の実施例を示し、第５図
（ａ）は第１図の断面Ａ−にを示す図、第５図（ｂ）〜
（ｊ）は、第５図（ａ）部における動作を説明するため
の電位図、第６図はクロックタイミング図である。 図において、（１１１）〜（１１４） 、 （２１１）
〜（２１４） 、 （８１１）（８１４）は光検出部、
（１２１）〜（１２４） 、 （２２１）〜（２２４）
、 （８２１）〜（８２４）はトランスファーゲート
、（１８０） 、 （２８０） 、 （８８０）は垂直
転送機構、（１４０） 、 （２４０） 、 （８４０
）はインターフェース部、（５００）は水平ＣＣＤ、
（６００）はプリアンプである。 なお、各図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 第３図 第３図 笛 Ａｒ５Ｒ 米佳凶 第５図 第５図 第６図
固体撮像装置のブロック図、第２図はトランスファーゲ
ート選択回路の動作を説明する図、第８図（ａ）は第１
図の断面Ａ −Ａ’を示す図、第８図（ｂ）〜（ｊ）は
、第８図（ａ）部における動作を説明するための電位図
、第４図はクロックタイミング図である。 第５図、第６図はこの発明の別の実施例を示し、第５図
（ａ）は第１図の断面Ａ−にを示す図、第５図（ｂ）〜
（ｊ）は、第５図（ａ）部における動作を説明するため
の電位図、第６図はクロックタイミング図である。 図において、（１１１）〜（１１４） 、 （２１１）
〜（２１４） 、 （８１１）（８１４）は光検出部、
（１２１）〜（１２４） 、 （２２１）〜（２２４）
、 （８２１）〜（８２４）はトランスファーゲート
、（１８０） 、 （２８０） 、 （８８０）は垂直
転送機構、（１４０） 、 （２４０） 、 （８４０
）はインターフェース部、（５００）は水平ＣＣＤ、
（６００）はプリアンプである。 なお、各図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 第３図 第３図 笛 Ａｒ５Ｒ 米佳凶 第５図 第５図 第６図
Claims (1)
- ２次元に配列された光検出器の信号を順次読み出す固体
撮像素子において、光検出器から垂直電荷転送素子への
信号の転送を制御するトランスファーゲートを有し、該
トランスファーゲートのうち垂直電荷転送素子と垂直な
方向に並んだ各行のゲート組を各相ごとに電気的に接続
するとともに、該各トランスファーゲート組に順次選択
信号を供給する手段を有し、該トランスファーゲートの
組のうち１つの組が選択される以前に垂直電荷転送素子
を構成するすべてのゲー）［机下に電位井戸を与えるべ
くゲート電位を与え、次のトランスファーゲートの組が
選択されるまでの期間に、該垂直電荷転送素子の各列を
構成するゲート電極のうち、信号転送方向とは逆の端の
ゲート電極から順にゲート電極下の電位井戸が消滅する
ようにゲート電位を走査し、信号を垂直電荷転送素子か
ら水平電荷転送素子へ転送する手段とを有する構造を特
徴とする固体撮像素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57141431A JPS5931056A (ja) | 1982-08-13 | 1982-08-13 | 固体撮像素子 |
| US06/519,904 US4581539A (en) | 1982-08-13 | 1983-08-03 | Solid-state image sensor |
| DE19833329095 DE3329095A1 (de) | 1982-08-13 | 1983-08-11 | Festkoerperbildsensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57141431A JPS5931056A (ja) | 1982-08-13 | 1982-08-13 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5931056A true JPS5931056A (ja) | 1984-02-18 |
| JPS6338866B2 JPS6338866B2 (ja) | 1988-08-02 |
Family
ID=15291808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57141431A Granted JPS5931056A (ja) | 1982-08-13 | 1982-08-13 | 固体撮像素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4581539A (ja) |
| JP (1) | JPS5931056A (ja) |
| DE (1) | DE3329095A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4675887A (en) * | 1984-05-23 | 1987-06-23 | Hitachi, Ltd. | Solid state imaging device and method with row-by-row charge transfer |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043857A (ja) * | 1983-08-20 | 1985-03-08 | Mitsubishi Electric Corp | 固体撮像装置とその製造方法 |
| JPS60119182A (ja) * | 1983-11-30 | 1985-06-26 | Mitsubishi Electric Corp | 固体撮像素子 |
| JPS60183881A (ja) * | 1984-03-01 | 1985-09-19 | Mitsubishi Electric Corp | 固体撮像素子 |
| US4701799A (en) * | 1984-03-13 | 1987-10-20 | Sharp Kabushiki Kaisha | Image display panel drive |
| DE3412665A1 (de) * | 1984-04-04 | 1985-10-17 | Siemens AG, 1000 Berlin und 8000 München | Vorrichtung zur auslese eines zweidimensionalen ladungsbildes mittels eines arrays |
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| JPH0714042B2 (ja) * | 1986-02-26 | 1995-02-15 | 三菱電機株式会社 | 固体撮像素子 |
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| JPH0652786B2 (ja) * | 1986-05-13 | 1994-07-06 | 三菱電機株式会社 | 固体撮像素子 |
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| KR0165338B1 (ko) * | 1995-12-30 | 1998-12-15 | 김광호 | Ccd형 고체촬영소자, 이를 제조하는 방법 및 이를 구동하는 방법 |
| KR100263500B1 (ko) * | 1996-12-24 | 2000-08-01 | 다니구찌 이찌로오 | 고체 촬상 소자 및 그 구동 방법 |
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Citations (1)
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Family Cites Families (13)
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-
1982
- 1982-08-13 JP JP57141431A patent/JPS5931056A/ja active Granted
-
1983
- 1983-08-03 US US06/519,904 patent/US4581539A/en not_active Expired - Lifetime
- 1983-08-11 DE DE19833329095 patent/DE3329095A1/de active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210663A (ja) * | 1982-06-01 | 1983-12-07 | Mitsubishi Electric Corp | 固体撮像装置 |
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| US4675887A (en) * | 1984-05-23 | 1987-06-23 | Hitachi, Ltd. | Solid state imaging device and method with row-by-row charge transfer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6338866B2 (ja) | 1988-08-02 |
| US4581539A (en) | 1986-04-08 |
| DE3329095A1 (de) | 1984-02-16 |
| DE3329095C2 (ja) | 1988-08-25 |
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