JP2768324B2 - 固体撮像素子とその駆動方法 - Google Patents
固体撮像素子とその駆動方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は電荷転送素子のＣＣ
Ｄを用いた固体撮像素子に関し、特に撮像部と蓄積部と
を有する、いわゆるフレームインターライン転送型（Ｆ
ＩＴ型）の固体撮像素子とその駆動方法に関する。
Ｄを用いた固体撮像素子に関し、特に撮像部と蓄積部と
を有する、いわゆるフレームインターライン転送型（Ｆ
ＩＴ型）の固体撮像素子とその駆動方法に関する。
【０００２】
【従来の技術】図７は従来のＦＩＴ型ＣＣＤ固体撮像素
子の概略構成図である。同図において、１はフォトダイ
オード、２はトランスファゲート、３は垂直レジスタ、
４は転送電極、５は水平レジスタ、６は出力部、９は素
子分離領域である。垂直レジスタは撮像部３１とメモリ
部３２からなり、転送電極群にはそれぞれφＶI1〜I4お
よびφＶM1〜M4の４相駆動パルスが印加される。電極群
への配線を同図では１周期のみ示している。
子の概略構成図である。同図において、１はフォトダイ
オード、２はトランスファゲート、３は垂直レジスタ、
４は転送電極、５は水平レジスタ、６は出力部、９は素
子分離領域である。垂直レジスタは撮像部３１とメモリ
部３２からなり、転送電極群にはそれぞれφＶI1〜I4お
よびφＶM1〜M4の４相駆動パルスが印加される。電極群
への配線を同図では１周期のみ示している。
【０００３】図８に図７のＦＩＴ型ＣＣＤ固体撮像素子
の駆動パルス波形を示す。ここでφＶM はメモリ部の垂
直レジスタの転送電極に印加する４相駆動パルスの１つ
を示している。図７および図８を参照して上記従来例の
動作について説明する。
の駆動パルス波形を示す。ここでφＶM はメモリ部の垂
直レジスタの転送電極に印加する４相駆動パルスの１つ
を示している。図７および図８を参照して上記従来例の
動作について説明する。
【０００４】まず、垂直ブランキング期間中の期間Ｔ１
において、垂直レジスタ内のスミアなどの不要電荷を５
００ｋＨｚ〜２ＭＨｚ程度の高速周波数で水平レジスタ
方向に転送し、メモリ部の垂直レジスタ内の不要電荷を
水平レジスタに掃き出すと共に、撮像部の垂直レジスタ
内の不要電荷をメモリ部の垂直レジスタに転送する。次
に、期間Ｔ２で、撮像部のφＶI1電極に電荷転送時より
も高い電圧のパルスを印加することによって、所定期間
中にフォトダイオード１で入射光量に応じて光電変換さ
れ蓄積された信号電荷を、トランスファゲート２を介し
て対応する垂直レジスタ３１に読みだし、同時にフォト
ダイオード１の電位を初期値にリセットする。次に期間
Ｔ３で、フォトダイオードから撮像部の垂直レジスタ３
１に読みだされた信号電荷は、やはり５００ｋ〜２ＭＨ
ｚ程度の高速周波数でメモリ部の垂直レジスタ３２に転
送される。この時メモリ部の垂直レジスタに蓄積されて
いた不要電荷は、水平レジスタに掃き出される。その
後、有効映像期間Ｔ４において、信号電荷はメモリ部の
垂直レジスタ内をテレビジョン方式に応じた周波数で転
送され、水平１列分づつの信号電荷が並列に水平レジス
タ５に送り込まれる。そして、水平レジスタ５内を転送
された信号電荷は、出力部６で電圧に変換され時系列の
１フィールドの映像信号として外部に取り出される。
において、垂直レジスタ内のスミアなどの不要電荷を５
００ｋＨｚ〜２ＭＨｚ程度の高速周波数で水平レジスタ
方向に転送し、メモリ部の垂直レジスタ内の不要電荷を
水平レジスタに掃き出すと共に、撮像部の垂直レジスタ
内の不要電荷をメモリ部の垂直レジスタに転送する。次
に、期間Ｔ２で、撮像部のφＶI1電極に電荷転送時より
も高い電圧のパルスを印加することによって、所定期間
中にフォトダイオード１で入射光量に応じて光電変換さ
れ蓄積された信号電荷を、トランスファゲート２を介し
て対応する垂直レジスタ３１に読みだし、同時にフォト
ダイオード１の電位を初期値にリセットする。次に期間
Ｔ３で、フォトダイオードから撮像部の垂直レジスタ３
１に読みだされた信号電荷は、やはり５００ｋ〜２ＭＨ
ｚ程度の高速周波数でメモリ部の垂直レジスタ３２に転
送される。この時メモリ部の垂直レジスタに蓄積されて
いた不要電荷は、水平レジスタに掃き出される。その
後、有効映像期間Ｔ４において、信号電荷はメモリ部の
垂直レジスタ内をテレビジョン方式に応じた周波数で転
送され、水平１列分づつの信号電荷が並列に水平レジス
タ５に送り込まれる。そして、水平レジスタ５内を転送
された信号電荷は、出力部６で電圧に変換され時系列の
１フィールドの映像信号として外部に取り出される。
【０００５】
【発明が解決しようとする課題】図７に示したＦＩＴ型
ＣＣＤ撮像素子はインターレース走査しか行なえず、マ
ルチメディア等コンピュータ処理に適した順次走査の映
像信号を得るには、固体撮像素子からの出力をフレーム
メモリを使用して、信号の並べ替えを行なう必要があっ
た。このため信号処理に必要な時間だけ画像表示が遅れ
たり、それを避けるためにフレームメモリが必要である
という欠点があった。
ＣＣＤ撮像素子はインターレース走査しか行なえず、マ
ルチメディア等コンピュータ処理に適した順次走査の映
像信号を得るには、固体撮像素子からの出力をフレーム
メモリを使用して、信号の並べ替えを行なう必要があっ
た。このため信号処理に必要な時間だけ画像表示が遅れ
たり、それを避けるためにフレームメモリが必要である
という欠点があった。
【０００６】本発明の目的は、上述の従来例の欠点を除
去して、固体撮像素子の出力からコンピュータ入力に適
した順次走査の画像信号が得られるＦＩＴ型ＣＣＤ撮像
素子とその駆動方法を提供することである。
去して、固体撮像素子の出力からコンピュータ入力に適
した順次走査の画像信号が得られるＦＩＴ型ＣＣＤ撮像
素子とその駆動方法を提供することである。
【０００７】
【課題を解決するための手段】本発明の固体撮像素子
は、二次元に配列された光電変換素子と、前記光電変換
素子に接続され各光電変換素子に蓄積された信号電荷の
転送を受け、前記信号電荷を垂直方向に転送する複数の
第１の垂直レジスタと、前記第１の垂直レジスタの後段
に配置され、該第１の垂直レジスタより転送されてきた
信号電荷を垂直方向に転送する、互いに素子分離領域に
よって分離されている複数の第２の垂直レジスタと、前
記複数の第２の垂直レジスタから並列に信号電荷の転送
を受け、前記信号電荷を水平方向に転送する水平レジス
タと、前記水平レジスタの後段に配置され、該水平レジ
スタから転送されてきた前記信号電荷を電圧信号に変換
する出力部とを有する固体撮像素子において、前記第２
の垂直レジスタに隣接した前記素子分離領域に、連続す
る２転送電極分の第２の垂直レジスタに接続されている
第１の接合ゲートと、該第１の接合ゲートに接続されて
いる第２の接合ゲートを有する。
は、二次元に配列された光電変換素子と、前記光電変換
素子に接続され各光電変換素子に蓄積された信号電荷の
転送を受け、前記信号電荷を垂直方向に転送する複数の
第１の垂直レジスタと、前記第１の垂直レジスタの後段
に配置され、該第１の垂直レジスタより転送されてきた
信号電荷を垂直方向に転送する、互いに素子分離領域に
よって分離されている複数の第２の垂直レジスタと、前
記複数の第２の垂直レジスタから並列に信号電荷の転送
を受け、前記信号電荷を水平方向に転送する水平レジス
タと、前記水平レジスタの後段に配置され、該水平レジ
スタから転送されてきた前記信号電荷を電圧信号に変換
する出力部とを有する固体撮像素子において、前記第２
の垂直レジスタに隣接した前記素子分離領域に、連続す
る２転送電極分の第２の垂直レジスタに接続されている
第１の接合ゲートと、該第１の接合ゲートに接続されて
いる第２の接合ゲートを有する。
【０００８】また、本発明の固体撮像素子の駆動方法
は、請求項１記載の固体撮像素子の駆動方法において、
奇数列または偶数列の１列置きの光電変換素子列の信号
電荷を第１の垂直レジスタに読み出し、第１の接合ゲー
トのポテンシャルを低くして、前記第１の接合ゲートを
第２の垂直レジスタから切り離した状態で、第１の垂直
レジスタに存在する信号電荷を第２の垂直レジスタに高
速転送した後、第１の垂直レジスタに存在する信号電荷
を、第２の接合ゲートのポテンシャルを高くした状態で
第１の接合ゲートを開くことで、１列置きの第２の接合
ゲートの埋込み層に蓄積するステップと、前記動作を時
系列に光電変換素子列から読み出されていない１列置き
の光電変換素子列の信号電荷について繰り返し、光電変
換素子に蓄積された信号電荷を２次元の配置を保ったま
ま第２の接合ゲートの埋込み層に転送して蓄積するステ
ップと、水平ブランキング中に第１および第２の接合ゲ
ートと第２の垂直レジスタを介して全信号電荷を１列ず
つ順次水平レジスタに転送するステップを有する。
は、請求項１記載の固体撮像素子の駆動方法において、
奇数列または偶数列の１列置きの光電変換素子列の信号
電荷を第１の垂直レジスタに読み出し、第１の接合ゲー
トのポテンシャルを低くして、前記第１の接合ゲートを
第２の垂直レジスタから切り離した状態で、第１の垂直
レジスタに存在する信号電荷を第２の垂直レジスタに高
速転送した後、第１の垂直レジスタに存在する信号電荷
を、第２の接合ゲートのポテンシャルを高くした状態で
第１の接合ゲートを開くことで、１列置きの第２の接合
ゲートの埋込み層に蓄積するステップと、前記動作を時
系列に光電変換素子列から読み出されていない１列置き
の光電変換素子列の信号電荷について繰り返し、光電変
換素子に蓄積された信号電荷を２次元の配置を保ったま
ま第２の接合ゲートの埋込み層に転送して蓄積するステ
ップと、水平ブランキング中に第１および第２の接合ゲ
ートと第２の垂直レジスタを介して全信号電荷を１列ず
つ順次水平レジスタに転送するステップを有する。
【０００９】
【発明の実施の形態】本発明のＦＩＴ型ＣＣＤの固体撮
像素子およびその駆動方法は、光電変換素子で光電変換
された信号電荷を、奇数列と偶数列の信号電荷群を接合
ゲートを介して高速転送によりメモリ部に蓄積する。こ
の時、光電変換素子群の信号電荷群は２次元の配置を変
えずにメモリ部に転送されて蓄積されており、接合ゲー
トと第２の垂直レジスタを介してメモリ部にある信号電
荷が配置を保ったまま順次水平レジスタに転送されるの
で、出力からは順次走査の画像信号が得られる。
像素子およびその駆動方法は、光電変換素子で光電変換
された信号電荷を、奇数列と偶数列の信号電荷群を接合
ゲートを介して高速転送によりメモリ部に蓄積する。こ
の時、光電変換素子群の信号電荷群は２次元の配置を変
えずにメモリ部に転送されて蓄積されており、接合ゲー
トと第２の垂直レジスタを介してメモリ部にある信号電
荷が配置を保ったまま順次水平レジスタに転送されるの
で、出力からは順次走査の画像信号が得られる。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
具体的に説明する。
具体的に説明する。
【００１１】図１は本発明の固体撮像素子の一実施例を
示すの構成図である。１はフォトダイオード、２はトラ
ンスファゲート、３は垂直レジスタ、４は転送電極、５
は水平レジスタ、６は出力部、９は素子分離領域、１０
は接合ゲートＡ、１１は接合ゲートＢである。垂直レジ
スタは撮像部３１とメモリ部３２からなり、転送電極群
にはそれぞれφＶI1〜I4およびφＸM1〜M4、φＶM2B 、
φＶM4B の駆動パルス電圧が印加され、接合ゲートＡ、
Ｂには、それぞれφＪＧ１、φＪＧ２の駆動パルス電圧
が印加される。電極群への配線を同図では１周期のみ示
している。図７に示した従来例と異なる点は、メモリ部
３２の素子分離領域９に、連続する２転送電極分の垂直
レジスタに接続されている接合ゲートＡと、この接合ゲ
ートＡに接続されている接合ゲートＢを有することであ
る。
示すの構成図である。１はフォトダイオード、２はトラ
ンスファゲート、３は垂直レジスタ、４は転送電極、５
は水平レジスタ、６は出力部、９は素子分離領域、１０
は接合ゲートＡ、１１は接合ゲートＢである。垂直レジ
スタは撮像部３１とメモリ部３２からなり、転送電極群
にはそれぞれφＶI1〜I4およびφＸM1〜M4、φＶM2B 、
φＶM4B の駆動パルス電圧が印加され、接合ゲートＡ、
Ｂには、それぞれφＪＧ１、φＪＧ２の駆動パルス電圧
が印加される。電極群への配線を同図では１周期のみ示
している。図７に示した従来例と異なる点は、メモリ部
３２の素子分離領域９に、連続する２転送電極分の垂直
レジスタに接続されている接合ゲートＡと、この接合ゲ
ートＡに接続されている接合ゲートＢを有することであ
る。
【００１２】図２はメモリ部の接合ゲート部分の平面
図、図３は図２のＡ−Ａ’線の断面図である。図２およ
び図３において、１６はＮ型シリコンからなる半導体基
板、１２はＰ型ウェル、１３は主に垂直レジスタを形成
するＮ型ウェル、１４および１５は接合ゲートを構成
し、それぞれＮ型ウェル１３よりも深い濃度分布をもつ
Ｎ型埋込み層および表面のＰ+ 拡散層であり、２０はア
ルミニウム等の金属で形成された接合ゲート配線、１７
は接合ゲート配線とＰ+ 拡散層１５とのコンタクト、１
８はゲート酸化膜、１９は層間絶縁膜、４は多結晶シリ
コン等で形成された転送電極、９は素子分離領域であ
る。接合ゲートのＮ型埋込み層１４は撮像部の垂直レジ
スタからメモリ部の垂直レジスタへ高速で転送された信
号電荷を蓄積する。
図、図３は図２のＡ−Ａ’線の断面図である。図２およ
び図３において、１６はＮ型シリコンからなる半導体基
板、１２はＰ型ウェル、１３は主に垂直レジスタを形成
するＮ型ウェル、１４および１５は接合ゲートを構成
し、それぞれＮ型ウェル１３よりも深い濃度分布をもつ
Ｎ型埋込み層および表面のＰ+ 拡散層であり、２０はア
ルミニウム等の金属で形成された接合ゲート配線、１７
は接合ゲート配線とＰ+ 拡散層１５とのコンタクト、１
８はゲート酸化膜、１９は層間絶縁膜、４は多結晶シリ
コン等で形成された転送電極、９は素子分離領域であ
る。接合ゲートのＮ型埋込み層１４は撮像部の垂直レジ
スタからメモリ部の垂直レジスタへ高速で転送された信
号電荷を蓄積する。
【００１３】図２および図３で示した接合ゲートを含む
メモリ部の形成手順は以下の通りである。まずすべての
ウェル、拡散層およびＰ+ 素子分離を形成する。次にゲ
ート絶緑膜を形成し、その上に転送電極、層間絶縁膜を
形成した後、接合ゲートのコンタクトを開けて接合ゲー
ト電極を形成する。
メモリ部の形成手順は以下の通りである。まずすべての
ウェル、拡散層およびＰ+ 素子分離を形成する。次にゲ
ート絶緑膜を形成し、その上に転送電極、層間絶縁膜を
形成した後、接合ゲートのコンタクトを開けて接合ゲー
ト電極を形成する。
【００１４】次に本発明の固体撮像素子の駆動方法の一
実施例を、図４〜図６を用いて説明する。図４は図１〜
図３に示した本発明の固体撮像素子を駆動するための駆
動パルスの波形図である。φＶI1〜φＶI4は撮像部の垂
直レジスタの転送電極に印加する４相の駆動パルスを示
し、φＶM はメモリ部の垂直レジスタの転送電極に印加
する４相の駆動パルスの１つを示し、φＪＧ１、φＪＧ
２はそれぞれ接合ゲートＡ、Ｂに印加するパルスを示し
ている。期間Ｔ１〜Ｔ４の間、φＪＧ１に低い電圧を印
加して接合ゲートＡを閉じた状態とし、撮像部の垂直レ
ジスタ３１の不要電荷の水平レジスタへの掃き出しと、
フォトダイオードから読みだした奇数列の信号電荷のメ
モリ部への転送時には、従来例と同様に垂直レジスタの
みを使用している。その動作については、転送電極φＶ
M2とφＶM2B 、φＶM4とφＶM4Bに同一パルスを印加し
てそれぞれ１つの電極として駆動すること以外は従来例
と同様なので省略する。
実施例を、図４〜図６を用いて説明する。図４は図１〜
図３に示した本発明の固体撮像素子を駆動するための駆
動パルスの波形図である。φＶI1〜φＶI4は撮像部の垂
直レジスタの転送電極に印加する４相の駆動パルスを示
し、φＶM はメモリ部の垂直レジスタの転送電極に印加
する４相の駆動パルスの１つを示し、φＪＧ１、φＪＧ
２はそれぞれ接合ゲートＡ、Ｂに印加するパルスを示し
ている。期間Ｔ１〜Ｔ４の間、φＪＧ１に低い電圧を印
加して接合ゲートＡを閉じた状態とし、撮像部の垂直レ
ジスタ３１の不要電荷の水平レジスタへの掃き出しと、
フォトダイオードから読みだした奇数列の信号電荷のメ
モリ部への転送時には、従来例と同様に垂直レジスタの
みを使用している。その動作については、転送電極φＶ
M2とφＶM2B 、φＶM4とφＶM4Bに同一パルスを印加し
てそれぞれ１つの電極として駆動すること以外は従来例
と同様なので省略する。
【００１５】図８に示した従来例の動作と異なる点を以
下に記す。まず期間Ｔ５〜Ｔ７の間接合ゲートＢに高い
電圧を印加した状態で、期間Ｔ５で接合ゲートＡに高い
電圧を印加して、メモリ部の垂直レジスタにある信号電
荷を、読みだしたフォトダイオード列に対応する奇数列
の接合ゲートＢのＮ型埋め込み層に転送して蓄積する。
次に期間Ｔ６中の期間Ｔ８で転送電極φＶI3に電荷転送
時よりも高い電圧のパルスを印加することで、期間Ｔ２
で読みだされていないフォトダイオードの偶数列で光電
変換され蓄積されている信号電荷を撮像部の垂直レジス
タ３１に読みだし、同時にフォトダイオードの電位を初
期値にリセットする。次に期間Ｔ９で垂直レジスタに読
みだされた信号電荷は、期間Ｔ１、Ｔ３と同様に５００
ｋ〜２ＭＨｚ程度の高速周波数でメモリ部の垂直レジス
タ３２に転送される。この時メモリ部の垂直レジスタに
存在する不要電荷は、水平レジスタに掃き出される。そ
の後期間Ｔ７で、接合ゲートＡに高い電圧を印加してメ
モリ部の垂直レジスタにある信号電荷を、読みだしたフ
ォトダイオード列と対応する偶数列の接合ゲートＢのＮ
型埋め込み層に転送して蓄積する。この時奇数列の接合
ゲートＡにも高い電圧が印加され、接合ゲートＢとメモ
リ部の垂直レジスタが導通状態となるが、対応する垂直
レジスタには低い電圧パルスが印加された状態であるの
で、先に転送され接合ゲートＢに蓄積されている奇数列
の信号電荷を乱すことはない。上記動作により、フォト
ダイオードで光電変換され蓄積された信号電荷群は、２
次元の配置を保ったままメモリ部の接合ゲートＢのＮ型
埋込み層に転送され蓄積される。その後有効映像期間Ｔ
１０において、信号電荷はメモリ部の垂直レジスタと接
合ゲートＡ、Ｂを介して、接続されている画像処理シス
テムに整合する周波数で転送され、水平１列分ずつの信
号電荷が並列に水平レジスタ４に送り込まれる。そし
て、水平レジスタ４内を転送された信号電荷は、出力部
５で電圧に変換され時系列の映像信号として外部に取り
出される。メモリ部の６転送電極φＶM1〜φＶM4、φＶ
M2B 、φＶM4B に印加するパルスについては以下で詳し
く説明する。まず期間Ｔ１〜Ｔ４およびＴ６は転送電極
φＶM2とφＶM2B およびφＶM4とφＶM4B に同一パルス
が印加され、従来例と同様に４相駆動パルスが印加され
る。次に図５に期間Ｔ５における、メモリ部の垂直レジ
スタに転送されてきた信号電荷が、接合ゲートＢのＮ型
埋込み層に転送して蓄積される時の、メモリ部の垂直レ
ジスタの３転送電極φＶM3、φＶM4、φＶM4B と接合ゲ
ート２電極φＪＧ１、φＪＧ２への印加パルスとそれに
伴う電荷転送が具体的に示されている。図に示すよう
に、最初は転送電極φＶM4、φＶM4B には同一のパルス
が印加されている。また、図に示されていない転送電極
φＶM1、φＶM2およびφＶM2B には、低い電圧パルスが
印加されている。図中黒丸は信号電荷を表し、矢印は時
間と共に電荷が移動していく様子を示している。転送電
極φＶM3のＮ型埋め込み層にあった信号電荷は、期間Ｔ
５１で転送電極φＶM3に低い電圧の駆動パルスが印加さ
れ、電極間の電位差により、転送電極φＶM4とφM4B の
２電極に移動して蓄積される。同じように、次に期間Ｔ
５２で接合ゲートＡに高い電圧パルスが印加されて、転
送電極φＶM4とφＶM4B の２電極の信号電荷が接合ゲー
トＢのＮ型埋め込み層に転送して蓄積され、期間Ｔ５３
で接合ゲートＡに低い電圧パルスが印加されて、垂直レ
ジスタと接合ゲートＢが電気的に分離される。
下に記す。まず期間Ｔ５〜Ｔ７の間接合ゲートＢに高い
電圧を印加した状態で、期間Ｔ５で接合ゲートＡに高い
電圧を印加して、メモリ部の垂直レジスタにある信号電
荷を、読みだしたフォトダイオード列に対応する奇数列
の接合ゲートＢのＮ型埋め込み層に転送して蓄積する。
次に期間Ｔ６中の期間Ｔ８で転送電極φＶI3に電荷転送
時よりも高い電圧のパルスを印加することで、期間Ｔ２
で読みだされていないフォトダイオードの偶数列で光電
変換され蓄積されている信号電荷を撮像部の垂直レジス
タ３１に読みだし、同時にフォトダイオードの電位を初
期値にリセットする。次に期間Ｔ９で垂直レジスタに読
みだされた信号電荷は、期間Ｔ１、Ｔ３と同様に５００
ｋ〜２ＭＨｚ程度の高速周波数でメモリ部の垂直レジス
タ３２に転送される。この時メモリ部の垂直レジスタに
存在する不要電荷は、水平レジスタに掃き出される。そ
の後期間Ｔ７で、接合ゲートＡに高い電圧を印加してメ
モリ部の垂直レジスタにある信号電荷を、読みだしたフ
ォトダイオード列と対応する偶数列の接合ゲートＢのＮ
型埋め込み層に転送して蓄積する。この時奇数列の接合
ゲートＡにも高い電圧が印加され、接合ゲートＢとメモ
リ部の垂直レジスタが導通状態となるが、対応する垂直
レジスタには低い電圧パルスが印加された状態であるの
で、先に転送され接合ゲートＢに蓄積されている奇数列
の信号電荷を乱すことはない。上記動作により、フォト
ダイオードで光電変換され蓄積された信号電荷群は、２
次元の配置を保ったままメモリ部の接合ゲートＢのＮ型
埋込み層に転送され蓄積される。その後有効映像期間Ｔ
１０において、信号電荷はメモリ部の垂直レジスタと接
合ゲートＡ、Ｂを介して、接続されている画像処理シス
テムに整合する周波数で転送され、水平１列分ずつの信
号電荷が並列に水平レジスタ４に送り込まれる。そし
て、水平レジスタ４内を転送された信号電荷は、出力部
５で電圧に変換され時系列の映像信号として外部に取り
出される。メモリ部の６転送電極φＶM1〜φＶM4、φＶ
M2B 、φＶM4B に印加するパルスについては以下で詳し
く説明する。まず期間Ｔ１〜Ｔ４およびＴ６は転送電極
φＶM2とφＶM2B およびφＶM4とφＶM4B に同一パルス
が印加され、従来例と同様に４相駆動パルスが印加され
る。次に図５に期間Ｔ５における、メモリ部の垂直レジ
スタに転送されてきた信号電荷が、接合ゲートＢのＮ型
埋込み層に転送して蓄積される時の、メモリ部の垂直レ
ジスタの３転送電極φＶM3、φＶM4、φＶM4B と接合ゲ
ート２電極φＪＧ１、φＪＧ２への印加パルスとそれに
伴う電荷転送が具体的に示されている。図に示すよう
に、最初は転送電極φＶM4、φＶM4B には同一のパルス
が印加されている。また、図に示されていない転送電極
φＶM1、φＶM2およびφＶM2B には、低い電圧パルスが
印加されている。図中黒丸は信号電荷を表し、矢印は時
間と共に電荷が移動していく様子を示している。転送電
極φＶM3のＮ型埋め込み層にあった信号電荷は、期間Ｔ
５１で転送電極φＶM3に低い電圧の駆動パルスが印加さ
れ、電極間の電位差により、転送電極φＶM4とφM4B の
２電極に移動して蓄積される。同じように、次に期間Ｔ
５２で接合ゲートＡに高い電圧パルスが印加されて、転
送電極φＶM4とφＶM4B の２電極の信号電荷が接合ゲー
トＢのＮ型埋め込み層に転送して蓄積され、期間Ｔ５３
で接合ゲートＡに低い電圧パルスが印加されて、垂直レ
ジスタと接合ゲートＢが電気的に分離される。
【００１６】期間Ｔ７における信号電荷の転送について
は、期間Ｔ５と異なるフォトダイオード列からの信号電
荷が、接合ゲートＢのＮ型埋め込み層に転送して蓄積さ
れる時の、メモリ部の垂直レジスタにある６転送電極φ
ＶM1〜φＶM4と、φＶM2B と、φＶM4B に印加される駆
動パルスについて、図５における転送電極が、それぞれ
φＶM3をφＶM1におよびφＶM4とφＶM4B をφＶM2φと
φＶM2B に入れ替えられることで同様に説明できるので
省略する。
は、期間Ｔ５と異なるフォトダイオード列からの信号電
荷が、接合ゲートＢのＮ型埋め込み層に転送して蓄積さ
れる時の、メモリ部の垂直レジスタにある６転送電極φ
ＶM1〜φＶM4と、φＶM2B と、φＶM4B に印加される駆
動パルスについて、図５における転送電極が、それぞれ
φＶM3をφＶM1におよびφＶM4とφＶM4B をφＶM2φと
φＶM2B に入れ替えられることで同様に説明できるので
省略する。
【００１７】次に図６には、有効撮像期間Ｔ１０でのメ
モリ部の垂直レジスタ６転送電極φＶM1〜φＶM4と、φ
ＶM2B と、φＶM4B と、接合ゲート２電極φＪＧ１と、
φＪＧ２への印加パルスとそれに伴う電荷転送が具体的
に示されている。メモリ部では転送電極φＶM1とφ
ＶM3、φＶM2とφＶM4、φＶM2B とφＶM4B および接合
ゲート電極φＪＧ１とφＪＧ２に同一パルスを印加し、
４相駆動パルスで電荷転送が行なわれる。
モリ部の垂直レジスタ６転送電極φＶM1〜φＶM4と、φ
ＶM2B と、φＶM4B と、接合ゲート２電極φＪＧ１と、
φＪＧ２への印加パルスとそれに伴う電荷転送が具体的
に示されている。メモリ部では転送電極φＶM1とφ
ＶM3、φＶM2とφＶM4、φＶM2B とφＶM4B および接合
ゲート電極φＪＧ１とφＪＧ２に同一パルスを印加し、
４相駆動パルスで電荷転送が行なわれる。
【００１８】
【発明の効果】以上述べたように、本発明によるフレー
ムインターライン型固体撮像素子とその駆動方法は、フ
ォトダイオードで光電変換され蓄積された信号電荷群
を、２次元の配置を保ったまま、接合ゲートＢのＮ型埋
込み層に転送して蓄積する。その後有効映像期間におい
て、信号電荷は接続されている画像処理システムに整合
する周波数で転送し、出力部で電圧に変換して時系列の
映像信号として外部に取り出す。つまり順次走査の映像
信号が得られる固体撮像素子とその駆動方法を提供でき
ると言う効果がある。
ムインターライン型固体撮像素子とその駆動方法は、フ
ォトダイオードで光電変換され蓄積された信号電荷群
を、２次元の配置を保ったまま、接合ゲートＢのＮ型埋
込み層に転送して蓄積する。その後有効映像期間におい
て、信号電荷は接続されている画像処理システムに整合
する周波数で転送し、出力部で電圧に変換して時系列の
映像信号として外部に取り出す。つまり順次走査の映像
信号が得られる固体撮像素子とその駆動方法を提供でき
ると言う効果がある。
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の一実施例におけるメモリ部の接合ゲー
ト部分の平面図である。
ト部分の平面図である。
【図３】図２のＡ−Ａ’線の断面図である。
【図４】本発明の一実施例の固体撮像素子に用いられる
駆動パルスの波形図である。
駆動パルスの波形図である。
【図５】図４の期間Ｔ５におけるメモリ部の垂直レジス
タの３転送電極と接合ゲート２電極への印加パルスとそ
れに伴う電荷転送について示した図である。
タの３転送電極と接合ゲート２電極への印加パルスとそ
れに伴う電荷転送について示した図である。
【図６】図４の有効撮像期間Ｔ１０におけるのメモリ部
の垂直レジスタの６転送電極と接合ゲート２電極への印
加パルスとそれに伴う電荷転送について示した図であ
る。
の垂直レジスタの６転送電極と接合ゲート２電極への印
加パルスとそれに伴う電荷転送について示した図であ
る。
【図７】従来例の固体撮像素子を示す構成図である。
【図８】図７の従来例の固体撮像素子に用いられる駆動
パルスの波形図である。
パルスの波形図である。
１ フォトダイオード ２ トランスファーゲート ３ 垂直シフトレジスタ ４ 転送電極 ５ 水平レジスタ ６ 出力部 ９ 素子分離 １０ 接合ゲートＡ ｌｌ 接合ゲートＢ １２ Ｐ型ウェル １３ Ｎ型ウェル １４ Ｎ型埋込み層 １５ Ｐ+ 拡散層 １６ Ｎ型基板 １７ コンタクト １８ ゲート酸化膜 １９ 層間絶縁膜 ２０ 接合ゲート配線 ３１ 撮像部の垂直レジスタ ３２ メモリ部の垂直レジスタ
Claims (2)
- 【請求項１】 二次元に配列された光電変換素子と、前
記光電変換素子に接続され各光電変換素子に蓄積された
信号電荷の転送を受け、前記信号電荷を垂直方向に転送
する複数の第１の垂直レジスタと、前記第１の垂直レジ
スタの後段に配置され、該第１の垂直レジスタより転送
されてきた信号電荷を垂直方向に転送する、互いに素子
分離領域によって分離されている複数の第２の垂直レジ
スタと、前記複数の第２の垂直レジスタから並列に信号
電荷の転送を受け、前記信号電荷を水平方向に転送する
水平レジスタと、前記水平レジスタの後段に配置され、
該水平レジスタから転送されてきた前記信号電荷を電圧
信号に変換する出力部とを有する固体撮像素子におい
て、 前記第２の垂直レジスタに隣接した前記素子分離領域
に、連続する２転送電極分の第２の垂直レジスタに接続
されている第１の接合ゲートと、 該第１の接合ゲートに接続されている第２の接合ゲート
を有することを特徴とする固体撮像素子。 - 【請求項２】 請求項１記載の固体撮像素子の駆動方法
において、 奇数列または偶数列の１列置きの光電変換素子列の信号
電荷を第１の垂直レジスタに読み出し、第１の接合ゲー
トのポテンシャルを低くして、前記第１の接合ゲートを
第２の垂直レジスタから切り離した状態で、第１の垂直
レジスタに存在する信号電荷を第２の垂直レジスタに高
速転送した後、第１の垂直レジスタに存在する信号電荷
を、第２の接合ゲートのポテンシャルを高くした状態で
第１の接合ゲートを開くことで、１列置きの第２の接合
ゲートの埋込み層に蓄積するステップと、 前記動作を時系列に光電変換素子列から読み出されてい
ない１列置きの光電変換素子列の信号電荷について繰り
返し、光電変換素子に蓄積された信号電荷を２次元の配
置を保ったまま第２の接合ゲートの埋込み層に転送して
蓄積するステップと、 水平ブランキング中に第１および第２の接合ゲートと第
２の垂直レジスタを介して全信号電荷を１列ずつ順次水
平レジスタに転送するステップを有することを特徴とす
る固体撮像素子の駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7257728A JP2768324B2 (ja) | 1995-10-04 | 1995-10-04 | 固体撮像素子とその駆動方法 |
| US08/725,764 US5900769A (en) | 1995-10-04 | 1996-10-04 | Two-dimensional CCD having storage cells for withdrawing charge packets from transfer channels during horizontal scan periods |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7257728A JP2768324B2 (ja) | 1995-10-04 | 1995-10-04 | 固体撮像素子とその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09102911A JPH09102911A (ja) | 1997-04-15 |
| JP2768324B2 true JP2768324B2 (ja) | 1998-06-25 |
Family
ID=17310276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7257728A Expired - Lifetime JP2768324B2 (ja) | 1995-10-04 | 1995-10-04 | 固体撮像素子とその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768324B2 (ja) |
-
1995
- 1995-10-04 JP JP7257728A patent/JP2768324B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09102911A (ja) | 1997-04-15 |
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