JPH0652786B2 - 固体撮像素子 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、固体撮像素子に関し、特にショットキバリ
ア光検出器を用いたＣＳＤ方式の固体撮像素子に関す
る。

［従来の技術］ 固体撮像素子の中で垂直電荷転送にＣｈａｒｇｅ Ｓｗ
ｅｅｐ Ｄｅｖｉｃｅ（以下、ＣＳＤと称す）を用いた
ものがある。ＣＳＤを用いた固体撮像素子については、
Ｍ．Ｋｉｍａｔａ ｅｔ ａｌ．，Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ ｏｆ ＩＳＳＣＣ８５，ｐ．１００〜
１０１，または木股他，ＴＶ学会研究会予稿集ＴＥＢＳ
１０１〜６，ＥＤ８４１に述べられている。また、ショ
ットキバリアを用いた固体撮像素子については、例えば
Ｍ．Ｋｉｍａｔａ ｅｔ ａｌ．，Ｊａｐａｎｅｓｅ
Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃ
ｓ，ｖｏｌ．２１（１９８２） Ｓｕｐｐｌｅｍｅｎｔ
２１−１，ｐ．２３１〜２３５に述べられている。

第２図はＣＳＤ方式を採用した従来の固体撮像素子の一
例の平面配置図であり、特に特開昭５９−６８９６９号
公報に開示されたものである。なお、この第２図は、簡
単のために、３×４のアレイで示してある。図におい
て、半導体基板上には、光検出器１がマトリクス状に配
列される。この光検出器１は受光量に応じて電荷を蓄積
するものである。また、上記半導体基板上には、各光検
出器１に対してトランスファゲート２が設けられる。こ
のトランスファゲート２は、光検出器１の蓄積電荷の読
出を制御するためのものである。また、上記半導体基板
上には、光検出器１の列方向に添って垂直電荷転送素子
３が形成される。さらに、上記半導体基板上には、水平
ＣＣＤ５と、この水平ＣＣＤ５と垂直電荷転送素子３と
のインタフェイスを形成するインタフェイス部４とが形
成される。水平ＣＣＤ５には、出力プリアンプ６が接続
される。この出力プリアンプ６の出力端には出力端子７
が接続される。

上記のように構成された固体撮像素子では、水平ＣＣＤ
５と出力プリアンプ６は従来のＣＣＤ型の固体撮像素子
と全く同じでよく、垂直方向の電荷転送に関する部分、
すなわち垂直電荷転送素子３およびインタフェイス部４
に特徴を有する。したがって、以下にはこの特徴部分の
構造および動作を第３図および第４図を用いて説明す
る。

第３図（ａ）は第２図に示す線Ａ−Ａに添う断面図であ
る。図示のごとく、垂直電荷転送素子３は１つの高抵抗
層、たとえばＡｓを少量ドープした多結晶シリコンから
なるゲート電極３１と、このゲート電極３１に電位を与
えるための配線３ａ〜３ｄとを有して構成されている。
また、インタフェイス部４は、２つのゲート電極４１，
４２から構成されており、インタフェイス部４の一端は
水平ＣＣＤ５の１つのゲート電極５１に接している。そ
して、半導体基板８には、各々のゲート電極下に電荷転
送のためのチャネルが形成されている。このチャネルは
表面チャネルであっても、埋め込みチャネルであっても
よい。

一方、各ゲート電極３１，４１，４２には第４図に示す
ようなクロック信号φｖ１〜φｖ４，φｓ，φｔがそれ
ぞれ印加される。また、ゲート電極５１には、クロック
信号φｈが印加される。なお、クロック信号φｖ１〜φ
ｖ４はそれぞれ配線３ａ〜３ｄに印加される。また、こ
の従来例においては、Ｍチャネルの場合を想定している
が、Ｐチャネルの場合にはクロック信号の極性を反転す
ればよい。

次に、第３図（ａ）に示す部分の垂直方向の電荷転送に
ついて、第３図（ｂ）〜（ｊ）および第４図を参照しつ
つ説明する。第３図（ｂ）〜（ｊ）はそれぞれのタイミ
ングにおける第３図（ａ）の位置に対応したチャネルの
ポテンシャルの状態を示したものである。

第３図（ｂ）は第４図においてタイミングｔ１に相当す
るときのポテンシャル状態を示す。このとき、クロック
信号φｖ１〜φｖ４はすべてハイレベルになっているの
で、ゲート電極３１の下には大きな電位井戸（以下、ポ
テンシャルウェルと称す）が形成されている。また、ク
ロック信号φｓはクロック信号φｖ１〜φｖ４より高い
ハイレベルになっているので、ゲート電極４１下には、
より深いポテンシャルウェルが形成されている。さらに
クロック信号φｔはローレベルとなっているので、ゲー
ト電極４２の下には、浅いポテンシャルバリアが形成さ
れている。一方、水平ＣＣＤ５はこの状態のときに電荷
転送を行なっており、図中点線で示したようなポテンシ
ャル状態の間を往復している。そして、この状態におい
て、垂直方向中すなわち列方向中の任意の１つのトラン
スフェゲート２をオンして、垂直電荷転送素子３中に光
検出器１の内容を読出すと、ゲート電極３１の所定の位
置に信号電荷Ｑｓｉｇが存在することになる。

次に、第４図に示すｔ２のタイミングで、クロック信号
φｖ１がローレベルにされると、第３図（ｃ）に示すご
とく、配線３ａ下のポテンシャルウェルが浅くなり、配
線３ａから配線３ｂの下へかけて傾きをもったポテンシ
ャルウェルが形成される。このため、信号電荷Ｑｓｉｇ
は空間的に広がりながら、第３図に示す矢印Ａ方向へ押
されることになる。

さらに、第４図に示すように、ｔ３，ｔ４，ｔ５のタイ
ミングでクロック信号φｖ２〜φｖ４が順次ローレベル
にされると、第３図（ｄ）〜（ｆ）に示すごとく配線３
ｂ〜３ｄの下のポテシャルが順次ローレベルにされ、ゲ
ート電極３１下のポテンシャルが順次浅くなり、傾斜部
が矢印Ａ方向へ移動する。したがって、信号電荷Ｑｓｉ
ｇが矢印Ａ方向へ押圧されてゆき、クロック信号φｖ４
がローレベルとなった時点では、信号電気Ｑｓｉｇはゲ
ート電極４１の下のポテンシャルウェルに蓄えられるこ
とになる。なお、ゲート電極の抵抗値によって、各配線
を流れる電流値（たとえば配線３ａがハイレベルで配線
３ｂがローレベルの場合は配線３ａ，３ｂを流れる電流
値）が決まり、これにより消費電力が決定されるので、
ゲート電極の抵抗値は高抵抗であることが望ましい。し
かし、極めて大きな抵抗値とすると、たとえば配線３ｂ
をハイレベルからローレベルに切換えたときに配線３
ａ，３ｂ間のポテンシャル傾斜が良好に形成されないの
で、ゲート電極３１の抵抗値は１ＭΩ／□〜１ＧΩ／□
にすることが望ましい。この値はたとえば多結晶シリコ
ンをＣＶＤ法によって形成し、砒素を少量ドープするこ
とによって達成される。また、ゲート電極４１は信号電
荷Ｑｓｉｇを十分蓄えられるだけの大きさが必要である
が、上記従来例に示すごとく、クロック信号φｓがハイ
レベルのときのポテンシャルが配線３ａ〜３ｄの下のポ
テンシャルより深くする必要はなく同じ深さでもよい。

このようにして、信号電荷Ｑｓｉｇがゲート電極４１に
集められ、水平ＣＣＤ５の１水平線分の走査が終わった
後、第３図に示すｔ６のタイミングで、ゲート電極４２
に接する水平ＣＣＤ５のゲート電極５１のクロック信号
φｈをハイレベルにするとともに、ゲート電極４２のク
ロック信号φｔをハイレベルにする。そのため、それぞ
れのゲート下のポテンシャルは第３図（ｇ）示すごとく
となる。このときゲート電極４２下のポテンシャルがゲ
ート電極４１およびゲート電極５１下のポテンシャルよ
り高くなるようにしているが、必ずしも高くする必要は
なく、同一レベルであってもよい。

次に、第４図に示すｔ７のタイミングで、クロック信号
φｓがローレベルとされ、第３図（ｈ）に示すごとく、
ゲート電極４１下のポテンシャルが浅くなる。そのた
め、信号電荷Ｑｓｉｇはゲート電極５１下のポテンシャ
ルウェル内に移動させられる。

その後、第４図に示すｔ８のタイミングで、クロック信
号φｔがローレベルとされて、第３図（ｉ）に示すごと
くゲート電極４２下のポテンシャルが浅くなり、信号電
荷Ｑｓｉｇは水平ＣＣＤ５によって転送される。つま
り、信号（信号電荷Ｑｓｉｇ）を受取った水平ＣＣＤ５
は順次出力プリアンプ６に信号を転送することになる。

上記のようにして信号がＣＣＤ５に転送されると、第４
図に示すｔ９のタイミングで、クロック信号φｖ１〜φ
ｖ４，φｓは再びハイレベルとなり、前述のｔ１のタイ
ミングのときと同じ条件になる。以下、前述した一連の
サイクルを繰返す。

なお、上記従来例の動作説明では、１つの垂直電荷転送
素子３に属する光検出器１の内容を読出した場合につい
て説明したが、それぞれの垂直電荷転送素子３が同時に
上記で述べたと同様の動作を行なっている。すなわち、
各トラスファゲート２は、１行ごとに一括的に選択され
て該当の光検出器１の蓄積電荷を読出し、これを各垂直
電荷転送素子３が同時に列方向へ転送するものである。

［発明が解決しようとする問題点］ 従来のＣＳＤ方式の固体撮像素子は、半導体基板８の同
一平面上に光検出器１，垂直電荷転送素子３，トランス
ファゲート２を形成しているので、ＣＳＤ方式の採用に
より垂直電荷転送素子のチャネル幅を写真製版の限界ま
で縮小しても開口率（画素面積に対する光検出器面積の
割合）は、なお素子間分離，トランスファゲート，ＣＳ
Ｄチャネルによって制限されるという問題があった。ま
た、現実には、ＣＳＤチャネルの幅はいわゆる狭チャネ
ル効果（チャネル幅が細くなるほど、隣接する不純物領
域からの横方向不純物拡散が顕著となりチャネルの特性
を変化させるという効果）によって制限されるので、写
真製版の限界まで縮小することは不可能であり、或る程
度以上の開口率は望めないという事情があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、画素設計上、半導体基板の表面上における
光検出器以外の部分の占有面積を著しく減少させ、それ
によって開口率の向上が可能な固体撮像素子を提供する
ことを目的とする。

［問題点を解決するための手段］ この発明に係る固体撮像素子は、半導体基板上に溝を形
成し、この溝の側面部分に少なくとも垂直電荷転送素子
を形成するようにしたものである。

［作用］ この発明における固体撮像素子は、半導体基板上に形成
した溝の側面に少なくとも垂直電荷転送素子を形成して
いるので、画素有感度部分の間隔は溝の幅まで狭くする
ができ、開口率が向上する。

［実施例］ 第１図はこの発明の一実施例の固体撮像素子における特
徴部分の断面構造を示す図である。図において、半導体
基板８の主表面上には、ショットキバリア光検出器１が
第２図の場合と同様にマトリクス上に形成される。この
ショットキバリア光検出器１の周辺は、半導体基板８と
異なった導電型の不純物領域９で囲まれている。この不
純物領域９はガードリングと呼ばれ、ショットキバリア
光検出器１の周囲での電界を緩和し、リーク電流を減少
させる役目をする。半導体基板８の表面上において、垂
直方向（第２図で言えば列方向、すなわち線Ａ−Ａに添
う方向）に添って隣り会うガードリング９の間の領域に
は、ＣＳＤチャネルを形成するための溝８ａが設けられ
る。この溝８ａの一方の側面には、ＣＳＤの埋込チャネ
ルとなる不純物領域（半導体基板８と異なる導電型に選
ばれている）１１が形成される。また、溝８ａの他方の
側面には、素子間分離用の不純物領域（半導体基板８と
同一の導電型の濃い不純物領域）１２が形成される。こ
れら不純物領域１１および１２は、半導体基板８に溝８
ａを形成した後、斜めからイオン注入することによって
形成される。また、半導体基板８の主表面上において、
溝８ａの一方の縁部、すなわち埋込チャネル不純物領域
１１と接する部分には、トランスファゲートのしきい値
電圧を決定するための不純物領域（半導体基板８と同一
の導電型の選ばれている）１３が形成される。さらに、
溝８ａには、ゲート電極１４が埋設され、このゲート電
極１４は絶縁膜１０を介して埋込チャネル不純物領域１
１および分離用不純物領域１２と対向配置される。ま
た、ゲート電極１４の上端は、トランスファゲート不純
物領域１３の上を覆うように、半導体基板８の主表面に
沿って折れ曲がっている。そして、ゲート電極１４は、
絶縁膜１０を介してトランスファゲート不純物領域１３
とも対向している。このゲート電極１４は、第２図にお
けるトランスファゲート２と垂直電荷転送素子３との両
方の役目を果たすものであり、通常は多結晶シリコンで
形成される。また、ゲート電極１４には、信号を供給す
るための配線１５が接続される。

上記実施例の動作は、第２図および第３図で示した従来
の固体撮像素子の動作と全く同様である。しかし、上記
実施例では、垂直電荷転送素子が半導体基板８上に設け
た溝８ａの側面形成されるので、平面的に見れば垂直電
荷転送素子の占める面積はゼロにできる。したがって、
その分だけ半導体基板８の表面上でショットキバリア光
検出器１が占める面積を拡大することができ、開口率を
向上することができる。なお、ショットキバリア光検出
器１は、内部光電子放出効果を光検出機構とする波長範
囲で動作させ、半導体基板内では真性機構により電子−
正孔対を形成しないようにする。それによって、垂直電
荷転送素子内に光により直接電荷が流入するのを防止で
きる。

上記溝８ａは数μｍと深くすることができるので、ＣＳ
Ｄチャネル幅を広くすることができ、狭チャネル効果を
生じることがない。

また、ゲート電極１４は、従来例と同様に、１垂直電荷
転送素子全体を同じもので形成できるので、パターニン
グ上の問題も生じない。

なお、上記実施例では、垂直電荷転送素子を溝８ａの一
方側面だけに形成したが、両側面に形成し、底に分離領
域を形成することもできる。この場合、垂直電荷転送素
子は、ショットキバリア光検出器１の各列の間に配置す
る必要はなく、１列おきの列間に配置すればよい。

また、上記実施例では、トランスファゲート不純物領域
１３を半導体基板８の主表面上に形成したが、このトラ
ンスファゲート不純物領域１３を溝８ａの側面に形成す
るようにしてもよい。この場合、ゲート電極１４が半導
体基板８の表面上で占める面積をさらに縮小でき、一層
開口率の向上を図ることができる。

さらに、上記実施例では、トランスファゲートと垂直電
荷転送素子に同一のゲート電極１４を用いたが、別々の
ゲート電極を用いるようにすることもできる。

［発明の効果］ 以上のように、この発明によれば、ショットキバリア光
検出器を用いたＣＳＤ固体撮像素子において、垂直電荷
転送素子を半導体表面上に設けた溝の側面に形成するよ
うにしたので、垂直電荷転送素子の占める面積を実質的
にゼロにすることができ、開口率の向上を図ることがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例による固体撮像素子の特徴
部分の断面構造を示す図である。 第２図は従来のＣＳＤ方式の固体撮像素子の平面配置を
示す図である。 第３図は第２図に示す固体撮像素子の垂直電荷転送部分
の断面構造および各部位におけるポテンシャルの変化状
態を示す図である。 第４図は第２図に示す固体撮像素子を動作させるための
クロックパルスを示すタイミングチャートである。 １はショットキバリア光検出器、２はトランスファゲー
ト、３は垂直電荷転送素子、８は半導体基板、８ａは
溝、１１は埋込チャネル不純物領域、１３はトランスフ
ァゲート不純物領域、１４はゲート電極を示す。

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体基板の主表面上にマトリクス状に配
   列された複数のショットキバリア光検出器と、 前記ショットキバリア光検出器の行順次に選択されて、
   前記ショットキバリア光検出器の蓄積電荷を各行ごとに
   読出すためのトランスファゲートと、 前記ショットキバリア光検出器の各列に対して設けら
   れ、かつそれぞれが単一のゲート電極で形成されてお
   り、前記トランスファゲートによって読出された蓄積電
   荷を１水平走査期間に少なくとも１回の割合で列方向へ
   転送させるための垂直電荷転送素子とを含む固体撮像素
   子において、 少なくとも、前記垂直電荷伝送素子が前記半導体基板の
   主表面上に設けられた溝の側面に形成されていることを
   特徴とする、固体撮像素子。
2. 【請求項２】前記溝は前記ショットキバリア光検出器の
   各列間に設けられており、 前記垂直電荷転送素子は前記溝の一方側の側面に形成さ
   れる、特許請求の範囲第１項記載の固体撮像素子。
3. 【請求項３】前記溝は前記ショッキバリア光検出器の１
   列おきの列間に設けられており、 前記垂直電荷転送素子は前記溝の両側面に形成される、
   特許請求の範囲第１項記載の固体撮像素子。
4. 【請求項４】前記トランスファゲートは、前記半導体基
   板の主表面上に形成される、特許請求の範囲第１項ない
   し第３項のいずれかに記載の固体撮像素子。
5. 【請求項５】前記トランスファゲートは、前記溝の内壁
   のいずれかの部分に形成される、特許請求の範囲第１項
   ないし第３項のいずれかに記載の固体撮像素子。