JP2825004B2 - 側壁電荷結合撮像素子及びその製造方法 - Google Patents
側壁電荷結合撮像素子及びその製造方法Info
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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Description
【０００１】
【産業上の利用分野】本発明は側壁電荷結合撮像素子及
びその製造方法に関し、特に、電荷結合素子（ＣＣＤ）
について、３次元ＣＣＤセル及びアイソレーシヨントレ
ンチ構造を有するＣＣＤ撮像素子に関するものであり、
極めて効果的な光検出を達成すると共に、小さなセルレ
イアウト面積によつてＣＣＤ素子内のセルからセルへの
電荷の転送を高い効率でなし得るようにした電荷蓄積領
域を実現する。
びその製造方法に関し、特に、電荷結合素子（ＣＣＤ）
について、３次元ＣＣＤセル及びアイソレーシヨントレ
ンチ構造を有するＣＣＤ撮像素子に関するものであり、
極めて効果的な光検出を達成すると共に、小さなセルレ
イアウト面積によつてＣＣＤ素子内のセルからセルへの
電荷の転送を高い効率でなし得るようにした電荷蓄積領
域を実現する。
【０００２】
【従来の技術】この特許出願は米国特許出願第０７／４
６１，６０７号と技術的に関連するが、完全にそれから
独立した独特なものである。この明細書及び米国特許出
願第０７／４６１，６０７号は共にトレンチ構造を有す
る電荷結合素子を開示しかつ利用し、米国特許出願第０
７／４６１，６０７号におけるトレンチは電極として利
用され、しかも電荷の転送方向と直交する方向に配置さ
れる。これに対して当該明細書のトレンチは隣接するＣ
ＣＤセルをアイソレーシヨンするために使用されるもの
であり、電荷転送の方向に、すなわち米国特許出願第０
７／４６１，６０７号のトレンチとは直交する方向に配
置される。隣接するＣＣＤセル間をアイソレーシヨンす
るためにトレンチを使用し、しかも当該トレンチをここ
に開示するように電荷の転送方向に配列することによつ
て、従来技術を上回るいくつかの独特の効果を得ること
ができる。例えば、電荷を米国特許出願第０７／４６
１，６０７号のようなトレンチから表面に側壁を上下に
転送するのではなく、トレンチの側壁に沿つてセルから
セルにラテラル方向に転送され、その結果、一段と優れ
た電荷転送効率（ＣＴＥ）を実現する。一般的なＣＣＤ
素子は各列内に３千ものセルを含むので、セルからセル
への一段と効率的な電荷転送が一段と優れた変調伝達関
数（ＭＴＦ）、一段と優れたＳＮ比及び後述するその他
の利益を生じさせる。
６１，６０７号と技術的に関連するが、完全にそれから
独立した独特なものである。この明細書及び米国特許出
願第０７／４６１，６０７号は共にトレンチ構造を有す
る電荷結合素子を開示しかつ利用し、米国特許出願第０
７／４６１，６０７号におけるトレンチは電極として利
用され、しかも電荷の転送方向と直交する方向に配置さ
れる。これに対して当該明細書のトレンチは隣接するＣ
ＣＤセルをアイソレーシヨンするために使用されるもの
であり、電荷転送の方向に、すなわち米国特許出願第０
７／４６１，６０７号のトレンチとは直交する方向に配
置される。隣接するＣＣＤセル間をアイソレーシヨンす
るためにトレンチを使用し、しかも当該トレンチをここ
に開示するように電荷の転送方向に配列することによつ
て、従来技術を上回るいくつかの独特の効果を得ること
ができる。例えば、電荷を米国特許出願第０７／４６
１，６０７号のようなトレンチから表面に側壁を上下に
転送するのではなく、トレンチの側壁に沿つてセルから
セルにラテラル方向に転送され、その結果、一段と優れ
た電荷転送効率（ＣＴＥ）を実現する。一般的なＣＣＤ
素子は各列内に３千ものセルを含むので、セルからセル
への一段と効率的な電荷転送が一段と優れた変調伝達関
数（ＭＴＦ）、一段と優れたＳＮ比及び後述するその他
の利益を生じさせる。
【０００３】ＣＣＤ素子は半導体技術においてますます
重要な構成要素となつて来た。ＣＣＤはタイミングを制
御されたクロツク信号すなわちクロツクパルスの制御の
下に既定の経路に沿つて電荷を転送するダイナミツクデ
バイスである。ＣＣＤ素子はメモリ、論理機能、信号処
理、イメージ捕捉及びイメージ処理への応用を含む多様
な応用に使用することができる。
重要な構成要素となつて来た。ＣＣＤはタイミングを制
御されたクロツク信号すなわちクロツクパルスの制御の
下に既定の経路に沿つて電荷を転送するダイナミツクデ
バイスである。ＣＣＤ素子はメモリ、論理機能、信号処
理、イメージ捕捉及びイメージ処理への応用を含む多様
な応用に使用することができる。
【０００４】従来のＣＣＤ構造は重なるように配置され
た電極ゲート構造により製造される。ＣＣＤは交互に配
置された多結晶シリコン電極及びポリシリコン電極を含
み、それらの電極及びシリコン基板間には二酸化ケイ素
の層が挿入される。電荷は蓄積されて基板に平行な２次
元の面である半導体酸化物の界面に沿つて転送される。
た電極ゲート構造により製造される。ＣＣＤは交互に配
置された多結晶シリコン電極及びポリシリコン電極を含
み、それらの電極及びシリコン基板間には二酸化ケイ素
の層が挿入される。電荷は蓄積されて基板に平行な２次
元の面である半導体酸化物の界面に沿つて転送される。
【０００５】ＣＣＤを用いて高分解能の撮像素子を構成
するには、ＣＣＤセルのレイアウト領域の観点からセル
寸法を小さくして撮像面の単位面積当りの画素数を多く
することにより、適切な歩留まりを保ちながら合計チツ
プ領域を扱い易い寸法に保たなければならない。現在製
造されているＣＣＤは２次元構造を有し、その電荷蓄積
容量及び光感知撮像領域はシリコン基板表面上のＣＣＤ
セルのレイアウト面積に正比例する。従つてＣＣＤ撮像
素子の分解能を高くしようとすれば、ＣＣＤセルのレイ
アウト面積が小さくなるために全電荷蓄積容量及び光感
度が小さくなる。さらに寸法を小さくしたＣＣＤ撮像素
子の（例えば変調伝達関数ＭＴＦの効果尺度により測つ
た）分解能はＣＣＤ電位分布が２次元である性質上、互
いに隣接するＣＣＤセルが一層近接するために低下す
る。このようにＣＣＤセルの寸法が小さい場合には光に
より生成された電荷が隣接するＣＣＤセル内に一段と簡
単に拡散するので、ＭＴＦはより小さくなる。このよう
な拡散を最小にするために現在の技術は窪ませた酸化物
（ＲＯＸ）の技術及び局所酸化（ＬＯＣＯＳ）の技術を
用いる。
するには、ＣＣＤセルのレイアウト領域の観点からセル
寸法を小さくして撮像面の単位面積当りの画素数を多く
することにより、適切な歩留まりを保ちながら合計チツ
プ領域を扱い易い寸法に保たなければならない。現在製
造されているＣＣＤは２次元構造を有し、その電荷蓄積
容量及び光感知撮像領域はシリコン基板表面上のＣＣＤ
セルのレイアウト面積に正比例する。従つてＣＣＤ撮像
素子の分解能を高くしようとすれば、ＣＣＤセルのレイ
アウト面積が小さくなるために全電荷蓄積容量及び光感
度が小さくなる。さらに寸法を小さくしたＣＣＤ撮像素
子の（例えば変調伝達関数ＭＴＦの効果尺度により測つ
た）分解能はＣＣＤ電位分布が２次元である性質上、互
いに隣接するＣＣＤセルが一層近接するために低下す
る。このようにＣＣＤセルの寸法が小さい場合には光に
より生成された電荷が隣接するＣＣＤセル内に一段と簡
単に拡散するので、ＭＴＦはより小さくなる。このよう
な拡散を最小にするために現在の技術は窪ませた酸化物
（ＲＯＸ）の技術及び局所酸化（ＬＯＣＯＳ）の技術を
用いる。
【０００６】米国特許第４，２３４，８８７号はＣＣＤ
撮像素子の単位面積当りの電荷蓄積容量を増加させるた
めの技術を開示している。ここに開示された素子は、半
導体基板にエツチングされた複数の平行なＶ形溝を有す
る。これらの溝は比較的厚いフイールド酸化物ストリツ
プを介在させることによつて互いに電気的にアイソレー
シヨンされる。エツチングされた溝と直交するように複
数の分離された電極が設けられることにより、シフトレ
ジスタ構造が各溝の長手方向に沿つて延長するように形
成される。動作時、電荷のパケツトは完全に溝内にある
電極により形成されるポテンシヤルウエルによつて転送
される。溝の側壁を電荷転送に使用することにより面積
を多少減少させる。しかしながら、蓄積容量はいずれに
せよ平坦なデバイス領域が増加することにより増加する
ので、Ｖ型溝ＣＣＤは固定的な断面アスペクト比を有す
る。
撮像素子の単位面積当りの電荷蓄積容量を増加させるた
めの技術を開示している。ここに開示された素子は、半
導体基板にエツチングされた複数の平行なＶ形溝を有す
る。これらの溝は比較的厚いフイールド酸化物ストリツ
プを介在させることによつて互いに電気的にアイソレー
シヨンされる。エツチングされた溝と直交するように複
数の分離された電極が設けられることにより、シフトレ
ジスタ構造が各溝の長手方向に沿つて延長するように形
成される。動作時、電荷のパケツトは完全に溝内にある
電極により形成されるポテンシヤルウエルによつて転送
される。溝の側壁を電荷転送に使用することにより面積
を多少減少させる。しかしながら、蓄積容量はいずれに
せよ平坦なデバイス領域が増加することにより増加する
ので、Ｖ型溝ＣＣＤは固定的な断面アスペクト比を有す
る。
【０００７】
【発明が解決しようとする課題】本発明はトレンチアイ
ソレーシヨンを有する側壁ＣＣＤ（ＳＷＣＣＤ）に関す
るものであり、ＣＣＤセルレイアウト面積をフイルフア
クタ（光感知領域）を交換することなく、分解能を改善
しかつ電荷蓄積容量を増加するという効果を提供する。
本発明に従つてデバイスを製造するために必要なすべて
の技術及び構成は、レイアウトのデザインの変更を最小
にすることにより、時間遅れ及び積分（ＴＤＩ）電荷結
合素子イメージスキヤナを含む現存するＣＣＤデザイン
に直ちに組み入れることができる。
ソレーシヨンを有する側壁ＣＣＤ（ＳＷＣＣＤ）に関す
るものであり、ＣＣＤセルレイアウト面積をフイルフア
クタ（光感知領域）を交換することなく、分解能を改善
しかつ電荷蓄積容量を増加するという効果を提供する。
本発明に従つてデバイスを製造するために必要なすべて
の技術及び構成は、レイアウトのデザインの変更を最小
にすることにより、時間遅れ及び積分（ＴＤＩ）電荷結
合素子イメージスキヤナを含む現存するＣＣＤデザイン
に直ちに組み入れることができる。
【０００８】本発明は３次元ＣＣＤ構造により具体化さ
れ、それは隣接するＣＣＤセルをアイソレーシヨンする
ために、周知の窪ませた酸化物（ＲＯＸ）の技術又は局
所酸化（ＬＯＣＯＳ）技術の代わりにポリシリコンによ
り再充填されたトレンチを使用する。ＣＣＤセルは深い
アイソレーシヨントレンチによつて隣接するＣＣＤセル
から完全にアイソレーシヨンされ、これにより１つのＣ
ＣＤセル内に（入射光子によつて）生成された電荷キヤ
リアが隣接するＣＣＤセルに拡散しないようにする。ア
イソレーシヨントレンチはシリコンリツジの列の輪郭に
沿うように配設され、シリコンリツジの上にはＣＣＤセ
ルが形成され、シリコンリツジの側壁の一部分はＣＣＤ
チヤネル内の電荷キヤリアとして利用される。かくして
ＣＣＤのレイアウト領域（頂部平面の面積）を増やさず
に、ＣＣＤセルの電荷容量が増加する。
れ、それは隣接するＣＣＤセルをアイソレーシヨンする
ために、周知の窪ませた酸化物（ＲＯＸ）の技術又は局
所酸化（ＬＯＣＯＳ）技術の代わりにポリシリコンによ
り再充填されたトレンチを使用する。ＣＣＤセルは深い
アイソレーシヨントレンチによつて隣接するＣＣＤセル
から完全にアイソレーシヨンされ、これにより１つのＣ
ＣＤセル内に（入射光子によつて）生成された電荷キヤ
リアが隣接するＣＣＤセルに拡散しないようにする。ア
イソレーシヨントレンチはシリコンリツジの列の輪郭に
沿うように配設され、シリコンリツジの上にはＣＣＤセ
ルが形成され、シリコンリツジの側壁の一部分はＣＣＤ
チヤネル内の電荷キヤリアとして利用される。かくして
ＣＣＤのレイアウト領域（頂部平面の面積）を増やさず
に、ＣＣＤセルの電荷容量が増加する。
【０００９】
【課題を解決するための手段】本発明においては、トレ
ンチアイソレーシヨン１０を有する側壁電荷結合撮像素
子において、隣接する電荷結合素子セル列をアイソレー
シヨンする複数のアイソレーシヨントレンチ１０を表面
に有し、電荷結合素子セルはアイソレーシヨントレンチ
１０間に形成された基板リツジ１２に形成され、これに
より電荷結合素子セルの３次元的表面積を大きくしかつ
電荷結合素子セルの側壁に沿う方向に電荷を転送し易い
ように構成された基板と、基板の表面上に順次交互に配
置され、複数のアイソレーシヨントレンチ１０に対して
ほぼ直交する方向に延長することにより、各セル列内の
セルからセルにクロツク制御された電荷を転送させる複
数の第１及び第２形式の表面電極とを備える。
ンチアイソレーシヨン１０を有する側壁電荷結合撮像素
子において、隣接する電荷結合素子セル列をアイソレー
シヨンする複数のアイソレーシヨントレンチ１０を表面
に有し、電荷結合素子セルはアイソレーシヨントレンチ
１０間に形成された基板リツジ１２に形成され、これに
より電荷結合素子セルの３次元的表面積を大きくしかつ
電荷結合素子セルの側壁に沿う方向に電荷を転送し易い
ように構成された基板と、基板の表面上に順次交互に配
置され、複数のアイソレーシヨントレンチ１０に対して
ほぼ直交する方向に延長することにより、各セル列内の
セルからセルにクロツク制御された電荷を転送させる複
数の第１及び第２形式の表面電極とを備える。
【００１０】
【作用】本発明による電荷結合撮像素子はシリコン基板
の表面に複数のアイソレーシヨントレンチを有し、当該
アイソレーシヨントレンチはＣＣＤ素子内の隣接する電
荷結合素子列を互いに分離する。複数の表面電極は電荷
結合素子の表面上にアイソレーシヨントレンチに対して
直交する方向に延長され、それらの電極は、互いに隣接
する各電荷結合素子セル間にクロツクで制御された電荷
転送を与える。電荷結合素子セルはアイソレーシヨント
レンチ間に設けられるシリコンリツジに形成される。こ
の構造により電荷結合素子セルの３次元的な表面積が最
大となると共に、電荷結合素子セルの側壁に沿う方向に
電荷が転送し易くなる。本発明のアイソレーシヨントレ
ンチを有する側壁電荷結合素子のレイアウト寸法は従来
の２次元電荷結合素子セルのレイアウト寸法と同じであ
るが、電荷結合素子セルの３次元的な面積がより大きい
ので電荷結合素子セル当りの電荷容量は増大する。電荷
容量が増大することにより信号対雑音比（ＳＮ比）が改
善され、従つて一段と大きいダイナミツクレンジを得る
ことができる。さらに所与の電荷結合素子のセルレイア
ウト寸法をもついくつかの実施例においては、側壁によ
つて与えられた集光面積が増加するので単位面積当りの
感度が増大する。さらに、トレンチ内における光の多重
反射がセルの量子効率を増大させる。
の表面に複数のアイソレーシヨントレンチを有し、当該
アイソレーシヨントレンチはＣＣＤ素子内の隣接する電
荷結合素子列を互いに分離する。複数の表面電極は電荷
結合素子の表面上にアイソレーシヨントレンチに対して
直交する方向に延長され、それらの電極は、互いに隣接
する各電荷結合素子セル間にクロツクで制御された電荷
転送を与える。電荷結合素子セルはアイソレーシヨント
レンチ間に設けられるシリコンリツジに形成される。こ
の構造により電荷結合素子セルの３次元的な表面積が最
大となると共に、電荷結合素子セルの側壁に沿う方向に
電荷が転送し易くなる。本発明のアイソレーシヨントレ
ンチを有する側壁電荷結合素子のレイアウト寸法は従来
の２次元電荷結合素子セルのレイアウト寸法と同じであ
るが、電荷結合素子セルの３次元的な面積がより大きい
ので電荷結合素子セル当りの電荷容量は増大する。電荷
容量が増大することにより信号対雑音比（ＳＮ比）が改
善され、従つて一段と大きいダイナミツクレンジを得る
ことができる。さらに所与の電荷結合素子のセルレイア
ウト寸法をもついくつかの実施例においては、側壁によ
つて与えられた集光面積が増加するので単位面積当りの
感度が増大する。さらに、トレンチ内における光の多重
反射がセルの量子効率を増大させる。
【００１１】本発明の側壁電荷結合素子は、電荷結合素
子セルが形成されるシリコン基板内に電荷蓄積及び光感
知領域を拡張する３次元電荷結合素子セルを用いること
によつて電荷容量の大きい電荷結合素子を提供する。従
来のエツチング技術及び再充填技術によつて本発明のア
イソレーシヨントレンチを形成できるので、本発明の電
荷結合素子は容易に製造できる。
子セルが形成されるシリコン基板内に電荷蓄積及び光感
知領域を拡張する３次元電荷結合素子セルを用いること
によつて電荷容量の大きい電荷結合素子を提供する。従
来のエツチング技術及び再充填技術によつて本発明のア
イソレーシヨントレンチを形成できるので、本発明の電
荷結合素子は容易に製造できる。
【００１２】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１３】本発明は、セルのレイアウト面積を小さく
保ちながら、ＣＣＤ撮像素子内に極く効果的な感知及び
蓄積領域を実現する３次元ＣＣＤセル及び分離トレンチ
の構造を有する電荷結合素子を提案する。
保ちながら、ＣＣＤ撮像素子内に極く効果的な感知及び
蓄積領域を実現する３次元ＣＣＤセル及び分離トレンチ
の構造を有する電荷結合素子を提案する。
【００１４】図１はアイソレーシヨントレンチを有する
側壁ＣＣＤ（ＳＷＣＣＤ）に関する本発明の第１実施例
の頂面（これをレイアウトと呼ぶ）の構成を示す。図２
は図１の線Ａ−Ａ′に沿つて破断して示す第１実施例の
概略的な断面斜視図であり、３次元構造の詳細を示すた
めに１つを残して他のポリシリコン電極をすべて取り除
いてある。
側壁ＣＣＤ（ＳＷＣＣＤ）に関する本発明の第１実施例
の頂面（これをレイアウトと呼ぶ）の構成を示す。図２
は図１の線Ａ−Ａ′に沿つて破断して示す第１実施例の
概略的な断面斜視図であり、３次元構造の詳細を示すた
めに１つを残して他のポリシリコン電極をすべて取り除
いてある。
【００１５】ＣＣＤセルの各列は、２つの隣接する平行
なアイソレーシヨントレンチ１０間に形成され、アイソ
レーシヨントレンチ１０にはポリシリコンが再充填され
ている。ＣＣＤセルは深いアイソレーシヨントレンチ１
０によつて隣り合うＣＣＤセルから完全にアイソレーシ
ヨンされており、これにより（入射光子によつて）１つ
のＣＣＤセル内に生じた電荷キヤリアの隣り合うＣＣＤ
セルへの拡散をなくしている。アイソレーシヨントレン
チ１０はシリコンリツジ１２の列に沿うように配設さ
れ、このシリコンリツジ１２上にＣＣＤセルが形成され
ることによりＣＣＤ素子列が形成されている。シリコン
リツジ１２のうち図３の深さＳまでの側壁部分は、各Ｃ
ＣＤチヤネル内の電荷キヤリアとして利用される。かく
して、ＣＣＤセルの電荷容量は、ＣＣＤのレイアウトエ
リア（頂面の平らな領域）を増やさずに下方への３次元
において深さＳまで増加する。
なアイソレーシヨントレンチ１０間に形成され、アイソ
レーシヨントレンチ１０にはポリシリコンが再充填され
ている。ＣＣＤセルは深いアイソレーシヨントレンチ１
０によつて隣り合うＣＣＤセルから完全にアイソレーシ
ヨンされており、これにより（入射光子によつて）１つ
のＣＣＤセル内に生じた電荷キヤリアの隣り合うＣＣＤ
セルへの拡散をなくしている。アイソレーシヨントレン
チ１０はシリコンリツジ１２の列に沿うように配設さ
れ、このシリコンリツジ１２上にＣＣＤセルが形成され
ることによりＣＣＤ素子列が形成されている。シリコン
リツジ１２のうち図３の深さＳまでの側壁部分は、各Ｃ
ＣＤチヤネル内の電荷キヤリアとして利用される。かく
して、ＣＣＤセルの電荷容量は、ＣＣＤのレイアウトエ
リア（頂面の平らな領域）を増やさずに下方への３次元
において深さＳまで増加する。
【００１６】アイソレーシヨントレンチと直交するよう
に延長している電荷結合素子の表面上には複数の表面電
極が設けられ、当該電極は電荷結合素子のセルの各列内
の隣接するセル間に電荷を同期転送させる。表面電極は
図４に最も良く示されており、図４は図１の線Ｂ−Ｂ′
に沿つて破断したアイソレーシヨントレンチをもつ側壁
ＣＣＤセルの概略的な断面図を示す。電極は２つの形式
でなり、第１の形式のポリシリコンすなわちｎ＋ドープ
ゲート電極１６と、第２の形式のポリシリコンすなわち
ｎ＋ドープゲート電極１８とでなり、これらの電極は絶
縁性シリコン酸化物２０の層によつて互いにアイソレー
シヨンされている。図４に示すように、ＳＷＣＣＤセル
のレイアウトエリアは多相オーバラツピングＣＣＤセル
であり、このＣＣＤセルは位相１として第１表面電極１
６と、位相２としてその隣の第２表面電極１８と、位相
２の表面電極の隣の位相３として第３表面電極１６と、
第３表面電極の隣の位相４として第４表面電極１８とを
含んでいる。この側壁ＳＷＣＣＤセルは単相動作、２相
動作及び４相動作などのような従来のいかなるクロツク
方式にも適用することができる。隣接する表面電極１６
及び１８のこのパターンは図４に示すようにＣＣＤ素子
表面の全域に及ぶ。
に延長している電荷結合素子の表面上には複数の表面電
極が設けられ、当該電極は電荷結合素子のセルの各列内
の隣接するセル間に電荷を同期転送させる。表面電極は
図４に最も良く示されており、図４は図１の線Ｂ−Ｂ′
に沿つて破断したアイソレーシヨントレンチをもつ側壁
ＣＣＤセルの概略的な断面図を示す。電極は２つの形式
でなり、第１の形式のポリシリコンすなわちｎ＋ドープ
ゲート電極１６と、第２の形式のポリシリコンすなわち
ｎ＋ドープゲート電極１８とでなり、これらの電極は絶
縁性シリコン酸化物２０の層によつて互いにアイソレー
シヨンされている。図４に示すように、ＳＷＣＣＤセル
のレイアウトエリアは多相オーバラツピングＣＣＤセル
であり、このＣＣＤセルは位相１として第１表面電極１
６と、位相２としてその隣の第２表面電極１８と、位相
２の表面電極の隣の位相３として第３表面電極１６と、
第３表面電極の隣の位相４として第４表面電極１８とを
含んでいる。この側壁ＳＷＣＣＤセルは単相動作、２相
動作及び４相動作などのような従来のいかなるクロツク
方式にも適用することができる。隣接する表面電極１６
及び１８のこのパターンは図４に示すようにＣＣＤ素子
表面の全域に及ぶ。
【００１７】本発明の好適な実施例の１つは次のような
寸法を有する。図１において寸法Ｘは約６〜８〔μ
ｍ〕、また寸法Ｙは約６〜８〔μｍ〕、各アイソレーシ
ヨントレンチの幅Ｗは約１〔μｍ〕であり、図２におい
て高さｈは約１〔μｍ〕、高さｈ′は約４〔μｍ〕であ
る。
寸法を有する。図１において寸法Ｘは約６〜８〔μ
ｍ〕、また寸法Ｙは約６〜８〔μｍ〕、各アイソレーシ
ヨントレンチの幅Ｗは約１〔μｍ〕であり、図２におい
て高さｈは約１〔μｍ〕、高さｈ′は約４〔μｍ〕であ
る。
【００１８】図８はアイソレーシヨントレンチをもつ側
壁ＣＣＤセルの第２実施例を図１の線Ａ−Ａ′に沿つて
破断して示す概略的な断面図であり、この第２実施例は
各側壁ＣＣＤ内に設けられた深さＤの浅いトレンチ２２
を有する。当該浅いトレンチ２２を設けることにより浅
いトレンチの側壁領域が付加されて電荷転送表面領域が
増加するが、集光効率が損なわれる。図示のＳＷＣＣＤ
構造におけるセル幅ＣＷは一般的に９〔μｍ〕であるか
ら、 1.5〔μｍ〕の一般的な幅Ｗをそれぞれ有する浅い
トレンチ２２を２つ又は３つ組込むことができる。ゲー
ト電極によつて導かれた浅いトレンチ２２を介してゲー
ト電位が一段と強い電界を生じて電子を表面に保持する
ので、図８の実施例もまた優れたゲート制御を提供す
る。従つて当該基板の電位バイアス作用はより小さく、
当該基板を介してクロツクを結合することにより生ずる
ＳＷＣＣＤ素子内のポテンシヤルノイズ源を減少させ
る。これらの利益を考慮して、図８の実施例は多数の応
用例に対して好適な実施例になり得る。
壁ＣＣＤセルの第２実施例を図１の線Ａ−Ａ′に沿つて
破断して示す概略的な断面図であり、この第２実施例は
各側壁ＣＣＤ内に設けられた深さＤの浅いトレンチ２２
を有する。当該浅いトレンチ２２を設けることにより浅
いトレンチの側壁領域が付加されて電荷転送表面領域が
増加するが、集光効率が損なわれる。図示のＳＷＣＣＤ
構造におけるセル幅ＣＷは一般的に９〔μｍ〕であるか
ら、 1.5〔μｍ〕の一般的な幅Ｗをそれぞれ有する浅い
トレンチ２２を２つ又は３つ組込むことができる。ゲー
ト電極によつて導かれた浅いトレンチ２２を介してゲー
ト電位が一段と強い電界を生じて電子を表面に保持する
ので、図８の実施例もまた優れたゲート制御を提供す
る。従つて当該基板の電位バイアス作用はより小さく、
当該基板を介してクロツクを結合することにより生ずる
ＳＷＣＣＤ素子内のポテンシヤルノイズ源を減少させ
る。これらの利益を考慮して、図８の実施例は多数の応
用例に対して好適な実施例になり得る。
【００１９】本発明のトレンチアイソレーシヨンをもつ
ＳＷＣＣＤは４相クロツク方式、２相クロツク方式及び
単相クロツク方式により動作し得る。例えば表面電極下
のシリコンのドーピングを増やして電荷転送に方向性を
生じさせる電位障壁を形成することにより、従来のＣＣ
Ｄと同様の手法により４相クロツク方式から２相クロツ
ク方式に改造することができる。電荷転送に方向性をも
たせるための技術は従来のＣＣＤにおいて良く知られて
おり、トレンチアイソレーシヨンをもつＳＷＣＣＤにも
この技術をそのまま適用することができる。
ＳＷＣＣＤは４相クロツク方式、２相クロツク方式及び
単相クロツク方式により動作し得る。例えば表面電極下
のシリコンのドーピングを増やして電荷転送に方向性を
生じさせる電位障壁を形成することにより、従来のＣＣ
Ｄと同様の手法により４相クロツク方式から２相クロツ
ク方式に改造することができる。電荷転送に方向性をも
たせるための技術は従来のＣＣＤにおいて良く知られて
おり、トレンチアイソレーシヨンをもつＳＷＣＣＤにも
この技術をそのまま適用することができる。
【００２０】４相ＳＷＣＣＤのためのクロツク方式を図
９及び図１０に示す。期間Ｔ１の間に正の高電位ＶH が
位相１（φ１）、位相３（φ３）及び位相４（φ４）の
電極に与えられてこれらの電極の下にポテンシヤルウエ
ルが生成され、低電位ＶL （ＶH ＞ＶL ）が位相２（φ
２）の電極に与えられる。位相２（φ２）の電極には低
い電位があるので、その電極下には電位障壁がある。期
間Ｔ２においては位相１（φ１）及び位相４（φ４）の
電極の電位は不変であるが位相３（φ３）の電極の電位
はＶL に降下し、これにより位相３（φ３）の電極下の
ポテンシヤルウエルがつぶされ、それ以前に位相３（φ
３）、位相４（φ４）及び位相１（φ１）の電極の下に
蓄積されていた電荷が押されて位相４（φ４）及び位相
１（φ１）の電極の下だけに蓄えられる。位相２（φ
２）の電極の電位は期間Ｔ１における電位と同レベルの
電位のままである。期間Ｔ３において、位相１（φ１）
及び位相４（φ４）の電極の電位が高いレベルのままで
あると同時に位相２（φ２）の電位はＶH （高いレベ
ル）に持ち上げられ、これにより位相２（φ２）の電極
の下にポテンシヤルウエルを生じさせて位相４（φ４）
の電極及び位相１（φ１）の電極の下のポテンシヤルウ
エルから電荷を受け取る。位相３（φ３）の電極の電位
は低いレベルのままである。かくして、逐次的なクロツ
クパルスに基づいて電荷が１つの電極から次の電極に転
送される。期間Ｔ４においては、位相１（φ１）及び位
相２（φ２）の電極の電位は高電位であり位相３（φ
３）及び位相４（φ４）の電極の電位は低電位である。
この結果、位相１（φ１）及び位相２（φ２）の電極は
ポテンシヤルウエルを有し、位相３（φ３）及び位相４
（φ４）の電極は電位障壁を有することになる。このよ
うなプロセスが図９及び図１０に示すように期間Ｔ１′
まで続き、その後はこのプロセスが繰り返される。
９及び図１０に示す。期間Ｔ１の間に正の高電位ＶH が
位相１（φ１）、位相３（φ３）及び位相４（φ４）の
電極に与えられてこれらの電極の下にポテンシヤルウエ
ルが生成され、低電位ＶL （ＶH ＞ＶL ）が位相２（φ
２）の電極に与えられる。位相２（φ２）の電極には低
い電位があるので、その電極下には電位障壁がある。期
間Ｔ２においては位相１（φ１）及び位相４（φ４）の
電極の電位は不変であるが位相３（φ３）の電極の電位
はＶL に降下し、これにより位相３（φ３）の電極下の
ポテンシヤルウエルがつぶされ、それ以前に位相３（φ
３）、位相４（φ４）及び位相１（φ１）の電極の下に
蓄積されていた電荷が押されて位相４（φ４）及び位相
１（φ１）の電極の下だけに蓄えられる。位相２（φ
２）の電極の電位は期間Ｔ１における電位と同レベルの
電位のままである。期間Ｔ３において、位相１（φ１）
及び位相４（φ４）の電極の電位が高いレベルのままで
あると同時に位相２（φ２）の電位はＶH （高いレベ
ル）に持ち上げられ、これにより位相２（φ２）の電極
の下にポテンシヤルウエルを生じさせて位相４（φ４）
の電極及び位相１（φ１）の電極の下のポテンシヤルウ
エルから電荷を受け取る。位相３（φ３）の電極の電位
は低いレベルのままである。かくして、逐次的なクロツ
クパルスに基づいて電荷が１つの電極から次の電極に転
送される。期間Ｔ４においては、位相１（φ１）及び位
相２（φ２）の電極の電位は高電位であり位相３（φ
３）及び位相４（φ４）の電極の電位は低電位である。
この結果、位相１（φ１）及び位相２（φ２）の電極は
ポテンシヤルウエルを有し、位相３（φ３）及び位相４
（φ４）の電極は電位障壁を有することになる。このよ
うなプロセスが図９及び図１０に示すように期間Ｔ１′
まで続き、その後はこのプロセスが繰り返される。
【００２１】本発明のアイソレーシヨントレンチをもつ
側壁ＣＣＤは以下に示す好適な一連のステツプにより製
造することができるが、製造プロセスとしては、これ以
外の種々の一連のステツプを用いることもできる。図５
は処理ステツプ４の後のアイソレーシヨントレンチを有
する側壁ＣＣＤセルを図１の線Ａ−Ａ′に沿つて破断し
て示す概略的な断面図であり、図６は処理ステツプ７の
後のアイソレーシヨントレンチを有する側壁ＣＣＤセル
を図１の線Ａ−Ａ′に沿つて破断して示す概略的な断面
図であり、図７は処理ステツプ１０におけるアイソレー
シヨントレンチを有する側壁ＣＣＤセルを図１の線Ａ−
Ａ′に沿つて破断して示す概略的な断面図である。
側壁ＣＣＤは以下に示す好適な一連のステツプにより製
造することができるが、製造プロセスとしては、これ以
外の種々の一連のステツプを用いることもできる。図５
は処理ステツプ４の後のアイソレーシヨントレンチを有
する側壁ＣＣＤセルを図１の線Ａ−Ａ′に沿つて破断し
て示す概略的な断面図であり、図６は処理ステツプ７の
後のアイソレーシヨントレンチを有する側壁ＣＣＤセル
を図１の線Ａ−Ａ′に沿つて破断して示す概略的な断面
図であり、図７は処理ステツプ１０におけるアイソレー
シヨントレンチを有する側壁ＣＣＤセルを図１の線Ａ−
Ａ′に沿つて破断して示す概略的な断面図である。
【００２２】好適な処理ステツプは以下の通りである。 １．ｐ／ｐ＋ウエハによりスタートし、必要な場合に
は、ゲツタリング及び従来のｐウエル形成及びｎウエル
形成を実行する。 ２．エツチングマスクとしてＳｉＯ2 ／Ｓｉ3 Ｎ4 ／熱
ＳｉＯ2 （図５参照）を用いて反応性イオンエツチング
をすることによりトレンチアイソレーシヨンを形成す
る。 ３．トレンチアイソレーシヨンの底部にｐ＋フイールド
／チヤネルストツパ（図５参照）を注入する。 ４．トレンチアイソレーシヨンのための酸化物ライナ
（図５参照）を成長、堆積させる。 ５．ポリシリコンを堆積することによりトレンチアイソ
レーシヨンを再充填する。トレンチ再充填物を平坦化及
びエツチバツクすることにより平坦面を得る（図６参
照）。 ６．（もし有れば）従来のＭＯＳＦＥＴ及び無側壁ＣＣ
Ｄ素子のエツチバツクを保護した後、上面のシリコンの
下方約１〔μｍ〕までポリシリコントレンチ再充填物を
エツチングする（図６参照）。 ７．トレンチのポリシリコン再充填物上にＳｉＯ2 ライ
ナを堆積してエツチバツクする（図６参照）。 ８．Ｓｉ3 Ｎ4 ／ＳｉＯ2 エツチングマスクを除去した
後、シリコンリツジの鋭角部分を丸めるために熱酸化さ
せ、丸めにより生じた不要な酸化物を剥がし、シリコン
リツジの上面及びシリコンリツジの側壁にゲート酸化物
を成長させる。 ９．スレシヨルド電圧制御イオンを注入し、埋込みチヤ
ネルを注入する。 10．側壁ＣＣＤ上に埋込まれたチヤネルが必要な場合に
は、大傾斜角注入をトレンチの各側面に１度づつすなわ
ち２度実行する（大傾斜角注入に関しては例えばＩＥＤ
Ｍ８９の「３．３〔Ｖ〕動作のための１／４〔μｍ〕Ｌ
ＡＴＩＤ（Large-Tilt-Angle-Implanted-Drain）技術」
を参照、図７参照）。 11．低圧化学蒸着によりゲート電極としてポリシリコン
を堆積する。ポリシリコンはシリコンリツジを等角に覆
わなければならない。ポリシリコンをｎ＋にドープす
る。 12．第１層ポリシリコンのパターンを描き、ゲート酸化
物を再成長させ、第２層ポリシリコンを堆積させ、第２
層ポリシリコンをｎ＋にドープし、ポリシリコンの第２
層のパターンを描く。 13．自己整合ソース／ドレイン形成、コンタクトバイア
ス、金属処理、平坦化及びボンドパツドなどの従来のプ
ロセスの後にプロセスを休止させる。この処理順序のバ
リエーシヨンは以下のステツプを含む。 １．一段と深いアイソレーシヨントレンチ間に浅いトレ
ンチ（深さＤ、ここでＤ＜Ｓである）をエツチングする
（図８参照）。側壁ＣＣＤのために埋込みチヤネルが形
成されるとき、Ｄ／Ｗは過大であつてはならない。当該
浅いトレンチをステツプ７の後にエツチングするように
しても良い。 ２．アイソレーシヨントレンチをｐ＋基板まで下方に拡
張する。このことは当該ＳＷＣＣＤ構造の特徴的な利益
を犠牲にすることなしにアイソレーシヨンを強化するか
ら好適である。
は、ゲツタリング及び従来のｐウエル形成及びｎウエル
形成を実行する。 ２．エツチングマスクとしてＳｉＯ2 ／Ｓｉ3 Ｎ4 ／熱
ＳｉＯ2 （図５参照）を用いて反応性イオンエツチング
をすることによりトレンチアイソレーシヨンを形成す
る。 ３．トレンチアイソレーシヨンの底部にｐ＋フイールド
／チヤネルストツパ（図５参照）を注入する。 ４．トレンチアイソレーシヨンのための酸化物ライナ
（図５参照）を成長、堆積させる。 ５．ポリシリコンを堆積することによりトレンチアイソ
レーシヨンを再充填する。トレンチ再充填物を平坦化及
びエツチバツクすることにより平坦面を得る（図６参
照）。 ６．（もし有れば）従来のＭＯＳＦＥＴ及び無側壁ＣＣ
Ｄ素子のエツチバツクを保護した後、上面のシリコンの
下方約１〔μｍ〕までポリシリコントレンチ再充填物を
エツチングする（図６参照）。 ７．トレンチのポリシリコン再充填物上にＳｉＯ2 ライ
ナを堆積してエツチバツクする（図６参照）。 ８．Ｓｉ3 Ｎ4 ／ＳｉＯ2 エツチングマスクを除去した
後、シリコンリツジの鋭角部分を丸めるために熱酸化さ
せ、丸めにより生じた不要な酸化物を剥がし、シリコン
リツジの上面及びシリコンリツジの側壁にゲート酸化物
を成長させる。 ９．スレシヨルド電圧制御イオンを注入し、埋込みチヤ
ネルを注入する。 10．側壁ＣＣＤ上に埋込まれたチヤネルが必要な場合に
は、大傾斜角注入をトレンチの各側面に１度づつすなわ
ち２度実行する（大傾斜角注入に関しては例えばＩＥＤ
Ｍ８９の「３．３〔Ｖ〕動作のための１／４〔μｍ〕Ｌ
ＡＴＩＤ（Large-Tilt-Angle-Implanted-Drain）技術」
を参照、図７参照）。 11．低圧化学蒸着によりゲート電極としてポリシリコン
を堆積する。ポリシリコンはシリコンリツジを等角に覆
わなければならない。ポリシリコンをｎ＋にドープす
る。 12．第１層ポリシリコンのパターンを描き、ゲート酸化
物を再成長させ、第２層ポリシリコンを堆積させ、第２
層ポリシリコンをｎ＋にドープし、ポリシリコンの第２
層のパターンを描く。 13．自己整合ソース／ドレイン形成、コンタクトバイア
ス、金属処理、平坦化及びボンドパツドなどの従来のプ
ロセスの後にプロセスを休止させる。この処理順序のバ
リエーシヨンは以下のステツプを含む。 １．一段と深いアイソレーシヨントレンチ間に浅いトレ
ンチ（深さＤ、ここでＤ＜Ｓである）をエツチングする
（図８参照）。側壁ＣＣＤのために埋込みチヤネルが形
成されるとき、Ｄ／Ｗは過大であつてはならない。当該
浅いトレンチをステツプ７の後にエツチングするように
しても良い。 ２．アイソレーシヨントレンチをｐ＋基板まで下方に拡
張する。このことは当該ＳＷＣＣＤ構造の特徴的な利益
を犠牲にすることなしにアイソレーシヨンを強化するか
ら好適である。
【００２３】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが本発明の精神及び範囲
から脱することなく形式及び詳細構成の双方について種
々の変更を加えても良い。
づいて特定的に図示、説明したが本発明の精神及び範囲
から脱することなく形式及び詳細構成の双方について種
々の変更を加えても良い。
【００２４】
【発明の効果】アイソレーシヨントレンチを有する側壁
ＣＣＤに関する本発明の効果は次の通りである。 １．トレンチアイソレーシヨンは光によつて生成された
キヤリアの１つのＣＣＤセルから隣接するＣＣＤセルへ
の拡散を抑制することによつてＭＴＦを改善する。ＭＴ
Ｆは特に長波長光（赤）について大幅に改善される。 ２．隣接するＣＣＤセルへのキヤリアの拡散はトレンチ
アイソレーシヨンをｐ＋基板まで下方に拡張することに
よつて完全になくすることができる。 ３．トレンチアイソレーシヨンは従来の窪ませた酸化物
（ＲＯＸ）技術や局所酸化（ＬＯＣＯＳ）技術よりも小
さなレイアウト面積を占める。 ４．トレンチアイソレーシヨンの側壁（深さＳ、図３参
照）を利用することによりレイアウト面積を増やさずに
各ＣＣＤセルの電荷容量を増加させる。当該電荷容量の
増加は側壁ゲートにより与えられるゲート面積の増加に
ほぼ比例する。側壁を使用しない場合と比較してフイル
フアクタ（ＣＣＤの光感知領域）のロスが生じない。電
荷は転送の間にトレンチから表面に移動することはない
ので、転送効率及び転送速度に関してポテンシヤル問題
は存在しない。しかしながら、出力ノードにおいて、側
壁に沿つて移動する電荷は表面浮遊ダイオードにおいて
収集されなければならない。 ５．側壁上にゲート電極を配置することによりチヤネル
に一段のゲート制御が与えられ、これによつてチヤネル
幅を効果的に減少させる「ナローチヤネル」作用が減少
する。 ６．図８の実施例のように画素内の浅いトレンチが使用
されるとき、フイルフアクタを変更することによつてＣ
ＣＤセルの電荷容量がさらに増加される。浅いトレンチ
構造の付加的な利益は、浅いトレンチの間隔が約１〔μ
ｍ〕以下である場合にゲート制御が全チヤネルに亘つて
増加し、これにより、チヤネルポテンシヤルへの基板バ
イアスの影響が減少することである。これは基板ポテン
シヤルの影響を減らすので、基板を介してクロツクを結
合することにより生ずるノイズを減少させる。
ＣＣＤに関する本発明の効果は次の通りである。 １．トレンチアイソレーシヨンは光によつて生成された
キヤリアの１つのＣＣＤセルから隣接するＣＣＤセルへ
の拡散を抑制することによつてＭＴＦを改善する。ＭＴ
Ｆは特に長波長光（赤）について大幅に改善される。 ２．隣接するＣＣＤセルへのキヤリアの拡散はトレンチ
アイソレーシヨンをｐ＋基板まで下方に拡張することに
よつて完全になくすることができる。 ３．トレンチアイソレーシヨンは従来の窪ませた酸化物
（ＲＯＸ）技術や局所酸化（ＬＯＣＯＳ）技術よりも小
さなレイアウト面積を占める。 ４．トレンチアイソレーシヨンの側壁（深さＳ、図３参
照）を利用することによりレイアウト面積を増やさずに
各ＣＣＤセルの電荷容量を増加させる。当該電荷容量の
増加は側壁ゲートにより与えられるゲート面積の増加に
ほぼ比例する。側壁を使用しない場合と比較してフイル
フアクタ（ＣＣＤの光感知領域）のロスが生じない。電
荷は転送の間にトレンチから表面に移動することはない
ので、転送効率及び転送速度に関してポテンシヤル問題
は存在しない。しかしながら、出力ノードにおいて、側
壁に沿つて移動する電荷は表面浮遊ダイオードにおいて
収集されなければならない。 ５．側壁上にゲート電極を配置することによりチヤネル
に一段のゲート制御が与えられ、これによつてチヤネル
幅を効果的に減少させる「ナローチヤネル」作用が減少
する。 ６．図８の実施例のように画素内の浅いトレンチが使用
されるとき、フイルフアクタを変更することによつてＣ
ＣＤセルの電荷容量がさらに増加される。浅いトレンチ
構造の付加的な利益は、浅いトレンチの間隔が約１〔μ
ｍ〕以下である場合にゲート制御が全チヤネルに亘つて
増加し、これにより、チヤネルポテンシヤルへの基板バ
イアスの影響が減少することである。これは基板ポテン
シヤルの影響を減らすので、基板を介してクロツクを結
合することにより生ずるノイズを減少させる。
【図１】図１はトレンチアイソレーシヨンを有する側壁
ＣＣＤ（ＳＷＣＣＤ）についての本発明の一実施例を示
す端面図（レイアウト図）である。
ＣＣＤ（ＳＷＣＣＤ）についての本発明の一実施例を示
す端面図（レイアウト図）である。
【図２】図２は図１の線Ａ−Ａ′に沿つて破断して示す
トレンチアイソレーシヨンを有する側壁ＣＣＤセルを示
す概略的な断面斜視図であり、３次元構造の詳細を示す
ために１つを残して他のポリシリコン電極のすべてを取
り除いてある。
トレンチアイソレーシヨンを有する側壁ＣＣＤセルを示
す概略的な断面斜視図であり、３次元構造の詳細を示す
ために１つを残して他のポリシリコン電極のすべてを取
り除いてある。
【図３】図３は図１の線Ａ−Ａ′に沿つて破断して示す
トレンチアイソレーシヨンを有する側壁ＣＣＤセルを示
す概略的な断面図である。
トレンチアイソレーシヨンを有する側壁ＣＣＤセルを示
す概略的な断面図である。
【図４】図４は図１の線Ｂ−Ｂ′に沿つて破断して示す
トレンチアイソレーシヨンを有する側壁ＣＣＤセルを示
す概略的な断面図である。
トレンチアイソレーシヨンを有する側壁ＣＣＤセルを示
す概略的な断面図である。
【図５】図５は処理ステツプ４の後のトレンチアイソレ
ーシヨンを有する側壁ＣＣＤセルを図１の線Ａ−Ａ′に
沿つて破断して示す概略的な断面図である。
ーシヨンを有する側壁ＣＣＤセルを図１の線Ａ−Ａ′に
沿つて破断して示す概略的な断面図である。
【図６】図６は処理ステツプ７の後のトレンチアイソレ
ーシヨンを有する側壁ＣＣＤセルを図１の線Ａ−Ａ′に
沿つて破断して示す概略的な断面図である。
ーシヨンを有する側壁ＣＣＤセルを図１の線Ａ−Ａ′に
沿つて破断して示す概略的な断面図である。
【図７】図７は処理ステツプ１０におけるトレンチアイ
ソレーシヨンを有する側壁ＣＣＤセルを図１の線Ａ−
Ａ′に沿つて破断して示す概略的な断面図である。
ソレーシヨンを有する側壁ＣＣＤセルを図１の線Ａ−
Ａ′に沿つて破断して示す概略的な断面図である。
【図８】図８はトレンチアイソレーシヨンを有する側壁
ＣＣＤセルの第２実施例を図１の線Ａ−Ａ′に沿つて破
断して示す概略的な断面図であり、この第２実施例は各
側壁ＣＣＤ内に設けられた深さＤの浅いトレンチを有す
る。
ＣＣＤセルの第２実施例を図１の線Ａ−Ａ′に沿つて破
断して示す概略的な断面図であり、この第２実施例は各
側壁ＣＣＤ内に設けられた深さＤの浅いトレンチを有す
る。
【図９】図９は本発明のトレンチアイソレーシヨンを有
する側壁ＣＣＤによつて使用される４相クロツク方式の
ポテンシヤルウエルを示す略線図である。
する側壁ＣＣＤによつて使用される４相クロツク方式の
ポテンシヤルウエルを示す略線図である。
【図１０】図１０は本発明のトレンチアイソレーシヨン
を有する側壁ＣＣＤのための４相非重複クロツク方式の
動作を示すタイミングチヤートである。
を有する側壁ＣＣＤのための４相非重複クロツク方式の
動作を示すタイミングチヤートである。
１０……アイソレーシヨントレンチ、１２……シリコン
リツジ、１６、１８……ｎ＋ドープのゲート電極、２０
……絶縁性シリコン酸化物、２２……浅いトレンチ。
リツジ、１６、１８……ｎ＋ドープのゲート電極、２０
……絶縁性シリコン酸化物、２２……浅いトレンチ。
Claims (6)
- 【請求項１】トレンチアイソレーシヨンを有する側壁電
荷結合撮像素子において、 隣接する電荷結合素子セル列をアイソレーシヨンする複
数のアイソレーシヨントレンチを表面に有し、上記電荷
結合素子セルを上記アイソレーシヨントレンチ間に形成
した基板リツジ上に形成し、これにより上記電荷結合素
子セルの３次元的表面積を大きくし、かつ上記電荷結合
素子セルの側壁に沿う方向に電荷を転送し易いように構
成した基板と、上記基板の表面に絶縁層を形成し、該基板表面の絶縁層
の表面上 に交互に配置され、上記複数のアイソレーシヨ
ントレンチに対してほぼ直交する方向に延長することに
より、上記各電荷結合素子セル列内のセルからセルにク
ロツク制御された電荷を転送させる複数の第１形式及び
第２形式の表面電極とを有し、 上記複数のアイソレーシヨントレンチは、上記基板の表
面にエッチングにより形成し、かつ上記電荷結合素子セ
ルに蓄積された電荷の拡散を防止する低導電率の充填材
を上記基板表面から上方部分を残して下方部分に充填す
ることにより上記上方部分によって電荷転送側壁を形成
する構成を有し、上記アイソレーショントレンチの幅が
隣接する上記アイソレーショントレンチ間の間隔よりも
小さいことを特徴とする側壁電荷結合撮像素子。 - 【請求項２】上記低導電率の充填材が、ドープされてい
ないポリシリコン半導体材料であることを特徴とする請
求項１に記載の側壁電荷結合撮像素子。 - 【請求項３】隣接する上記アイソレーシヨントレンチ間
に形成した各上記電荷結合素子セル列が、上記アイソレ
ーシヨントレンチよりも浅いトレンチを有することによ
り電荷転送表面領域を増大させることを特徴とする請求
項１に記載の側壁電荷結合撮像素子。 - 【請求項４】半導体材料の基板を用意するステップと、 上記基板内に複数のトレンチを、該トレンチの幅が隣接
する上記トレンチ間の間隔よりも小さいようにエッチン
グすることにより、複数のアイソレーシヨントレンチを
形成するステップと、 上記アイソレーシヨントレンチに、上記電荷結合素子セ
ルに蓄積された電荷の拡散を防止する低導電率の充填材
を上記基板表面から上方部分を残して下方部分に充填す
ることにより、上記上方部分によって電荷転送側壁を形
成するステップと、上記基板の表面に絶縁層を形成し、 上記アイソレーシヨ
ントレンチに対してほぼ直交する方向に延長する複数の
第１形式及び第２形式の表面電極を上記基板表面の絶縁
層の表面上に順次交互に配置して、隣接する上記アイソ
レーショントレンチ間に電荷結合素子セル列を形成する
ステップと、を備えることを特徴とする側壁電荷結合撮
像素子の製造方法。 - 【請求項５】上記電荷転送側壁を形成するステップにお
いて、上記低導電率の充填材がドープされていない半導
体材料であることを特徴とする請求項４に記載の側壁電
荷結合撮像素子の製造方法。 - 【請求項６】さらに、 上記隣接するアイソレーシヨントレンチ間に形成される
各上記電荷結合素子セル列の上記表面電極の下に、電荷
転送表面領域を増大させるために、上記アイソレーショ
ントレンチよりも浅いトレンチを配置するステツプを備
えることを特徴とする請求項４に記載の側壁電荷結合撮
像素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US65295991A | 1991-02-08 | 1991-02-08 | |
| US07/652959 | 1991-02-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04304673A JPH04304673A (ja) | 1992-10-28 |
| JP2825004B2 true JP2825004B2 (ja) | 1998-11-18 |
Family
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Family Applications (1)
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-
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