JPS639968A - 静電誘導トランジスタイメ−ジセンサの素子分離法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、静電誘導トランジスタ（ＳＩＴ）を光電変
換素子として構成されるイメージセンサの素子分離法に
関する。

〔従来の技術〕

近年、撮像デバイスの固体化は急速に進みつつあり、例
えばＣＣＤ型、ＭＯ３型固体撮像素子を用いたビデオカ
メラが市場に出回っている。固体撮像素子の応用分野は
ホームビデオカメラに限らず、視覚センサとして工業用
ロボット防犯カメラ、天文観測、スチルカメラ等の多方
面に広がっている。かかる固体撮像素子に対する要求項
目の一つに高感度化がある。スチルカメラの実用化。

映像の高品質化、ビデオカメラの超小型化に対する強い
ニーズに応えるためには、撮像素子の高感度化が必須の
要件になっている。

ＳＩＴを光電変喚素子として用いるラインセンサや固体
撮像素子は、光電荷を素子内部で増幅できるため、高感
度イメージセンサとしての期待が持たれている。第６図
はＳＩＴイメージセンサが高感度であることに着目して
、１つのセル寸法を縮小し、微細なセルで構成したＳＩ
Ｔイメージセンサのセルの断面を示す図であり、ｎ４基
板１をドレインとし、その上に成長させたｎ−エピタキ
シャル層２内にトレンチ分離部３で分離されたＳＩＴセ
ルｒ、ｎ、ｍがアレイ状に配置されている状態を示して
いる。１つのセルはｐゝ拡散層４で形成されるゲート、
浅いｎ゛拡散層５で形成されるソース、及びゲート容量
を形成するための薄いゲート酸化膜６及び該酸化膜６上
に形成されたポリシリコン７、並びにソースを形成する
ｎ゛拡散層５からコンタクトを取るためのポリシリコン
８からなっている。そしてゲート酸化膜６．ソース拡散
層５以外のシリコン表面は厚い酸化膜９で覆われている
。

このように構成されているＳＩＴセルにおける光電変換
は、ｐ°アゲート散層４．ｎ−エピタキシャル層２．ｎ
′″　ドレイン基板１からなるｐｉｎホトダイオードで
行われる。光蓄積期間に、このホトダイオードは逆バイ
アスされ、光入射によって発生する電子はｎ°ソース拡
散層５かｎ゛　ドレイン基板１へ逃げ、ホールはｐ“浮
遊ゲート拡散層４に蓄積され、ゲート電位を上昇する。

そして光電荷によるゲート電位の増加分が、光信号読み
出し期間中に、ポリシリコン７、ゲート酸化膜６゜ｐ９
９ゲート拡散４からなるゲート容量を介して、ｐ２２ゲ
ート拡散４に加えられるゲートバイアス電圧に加真され
るため、ソース拡散層５とドレイン基板１との間には光
電荷の蓄積量に対応する大きな出力電流が流れ、光信号
が読み出される。

ＳＩＴイメージセンサのセル構成は、光電変換と増幅作
用とが１つのＳＩＴ内で行われるため、１つのセル当た
り１個のトランジスタでよく、微細化には適している。

ＳＩＴイメージセンサの微細化を行うには、素子分離領
域の縮小化が問題であり、この点を解決する手段として
、第５図に示すようにトレンチ分離法がとられている。

トレンチ分離部３は分離領域に異方性エツチングにより
溝を掘り、溝表面を熱酸化膜等の絶縁膜１０で絶縁した
後、通常ノンドープポリシリコン１１で埋め戻し平坦化
して形成される。この時の分離幅はシリコン異方性エツ
チングのマスク幅で決まり、１μｍ程度の分Ｎ幅は容易
に達成できる。

第６図のＳＩＴセル■は、ｎ゛基板１まで到達する深い
トレンチ分離部３によってＳＩＴセル■。

■から絶縁される。トレンチ分離部３はボロン拡散に対
するストッパとしても働（ので、トレンチ分離部３を形
成してからｐ０ゲート拡散を行えば、ｐ°アゲート散層
４はトレンチ分離部３のところで止まる。すなわちトレ
ンチ分離部３とｐ１１ゲート拡散４とを直接接触させる
ことができるので、トレンチ分離法はＳＩＴ微細化セル
の分離法として適しているものである。

〔発明が解決しようとする問題点〕

トレンチ分離法をＳＩＴセル分離に用いる時に、注意す
べき点は、アレイ動作において隣接ｐ゛ゲート異なる電
圧が加わった時に、両ｐ゛ゲート間に寄生チャネルがで
きる可能性があることである６例えば第７図へに示すよ
うに、トレンチ分離部１５が浅くトレンチ底部１６の不
純物濃度が低い場合には、隣接ゲートＧ、、ａｔに異な
る電圧、例えばゲートＧｔに電圧Ｖｌｉｌｉが加わって
いると、トレンチ側面１７及び底部１６のＮ型シリコン
表面が反転しＰ型チャネル１８を形成し、両ゲー）Ｇ＋
、Ｇ＊が導通してしまう可能性がある。

第７図への等価回路を第７図田）に示す、ＳＩＴのドレ
イン基板ｌには、アレイ動作中一定の正電圧Ｖ＋が加え
られており、分離部１５内のポリシリコン１９にはゲー
トＧよの電圧Ｖ。が寄生容量Ｃ１とＣ２とに分割されて
加わるので、トレンチ内ポリシリコン１９の電圧■、。

、は次式で与えられる。

ＣＩ＋Ｇ□　　　　　　２ トレンチ内ポリシリコン１９は通常ノンドープなので非
常に大きな抵抗２０を持っており、ポリシリコン１９の
電圧はゲート電圧ｖ０の変化に瞬時に追随して上式の値
になることはないが、隣接ゲートＧ、、ａｘ間に寄生容
量Ｃ＋、Ｃｚと寄生抵抗２０でバイアスされる浮遊寄生
ＭＯ３）ランジスタ２１が存在することになり、これは
正常なアレイ動作を阻害することになりかねない。

上記第６図と第７図＾には、それぞれ極端な例として、
トレンチ分離部の底部がｎ゛基板ｌまで達している場合
と、トレンチ分離部の底部がエピタキシャル層２内にあ
り該トレンチ底部１６の不純物濃度が十分低い場合を示
した。実際のＳＩＴイメージセンサのエピタキシャル層
の不純物濃度の深さ方向のプロファイルｂは、第８図に
示すようにプロセス中の熱処理の影響を受けて、ｎ°基
板からｓｂがエピタキシャル層表面に向かって拡散する
ため、エピタキシャル層形成時の不純物濃度プロファイ
ルａとは大きく異なり、徐々に変化している。

このようなエピタキシャル層不純物濃度のプロファイル
と動作中のデバイス各部の電圧を考慮して、隣接ｐ°ア
ゲート間寄生チャネルが形成されるのを防ぐのに十分な
トレンチ深さを決める必要がある。しかし、トレンチ下
のＳｉ表面を反転させるための闇値電圧は、トレンチ下
のＳ　ｉ　Ｏｔ　／　Ｓ　ｉ界面準位密度等に依存して
不安定であることも考えられ、したがうて寄生チャネル
の形成を完全に防ぐためには、十分余裕をもって深いト
レンチを掘ることで対処せざるを得ない。

ところが深いトレンチを形成するには異方性エツチング
のだめの厚いマスクが必要であり、更に異方性エツチン
グ処理にも長時間を要するため、プロセスの負担が増す
のみならず、異方性エツチングによる損傷がデバイス特
性に悪影響を与えることも考えられる。

以上のように、ＳＩＴイメージセンサのセル間分離を行
うためトレンチ分離方式を用いた場合、隣接するセルの
ｐ゛ゲート間電位差が生ずると、両ｐ０ゲートをソース
・ドレインとし、トレンチ分離部を浮遊ゲートとする寄
生ＭＯ３Ｉ−ランジスタがＯＮすることにより、隣接す
るセルのｐ０ゲート間が導通し、セル分離が阻害される
おそれがある。この寄生ＭｏＳトランジスタがＯＮする
闇値はトレンチ深さくトレンチ底部での不純物濃度）、
トレンチ下の５ｉ０２／Ｓｉ界面での界面準位密度等に
依存し、トレンチ深さを深くすれば闇値を高くすること
ができるが、トレンチ深さを深く形成する場合には、前
記の如く種々の問題点が生ずる。

本発明は、従来のＳＩＴイメージセンサの素子分離にト
レンチ分離方式を用いた場合における上記問題点を解決
するためになされたもので、ＳＩＴを光電変換素子とし
て構成されるラインセンサあるいは固体逼像装置等のイ
メージセンサにおいて、デバイスの動作中のどのような
バイアス条件下においても、トレンチ底部のＳｉ表面が
反転して寄生チャネルが形成されることのないトレンチ
分離による素子分離法を提供することを目的とする。

〔問題点を解決するための手段及び作用〕上記問題点を
解決するため、本願第１発明は、静電誘導トランジスタ
を光電変換素子として溝底されるイメージセンサの第１
不純物を含む第１半導体基板に溝を掘り、抜溝の内面に
絶縁膜を被着しポリシリコンで溝を埋め戻して素子を分
離する方法において、前記溝に接する第１半導体基板の
第１不純物１度を高めて素子を分離するものであり、ま
た第２発明は、静電誘導トランジスタを光電変換素子と
して構成されるイメージセンサにおいて、第１不純物を
含む第１半導体基板に溝を掘り、該溝の側面にのみ絶縁
膜を被着し、ポリシリコンで溝を埋め戻して素子を分離
するものである。

素子分離法を上記第１発明のように構成することにより
、寄生ＭＯＳトランジスタの閾値を上げることができる
ので、イメージセンサの動作中のどのようなバイアス条
件下においても、隣接素子のゲート間のチャネルを常時
オフにしておくことができ、良好な素子分離を行うこと
ができる。また上記第２発明のように構成することによ
り、寄生ＭＯ３）ランジスタを除去して隣接素子のゲー
ト間に寄生チャネルの形成を阻止することができ、良好
な素子分離を計ることができる。

〔実施例〕

以下実施例について説明する。

先に第７図（Ａ）、ｔＢ）において示した、隣接セルの
ｐ゛ゲーＧ、、Ｇ、とトレンチ分離部１５で構成される
寄生ＭＯＳトランジスタのチャネル１８を常時オフにし
ておくには、ＳＩＴアレイ動作中にトレンチ内ポリシリ
コン１９に容量ＣＩ＋　　Ｃｔを介して加わる負電圧よ
りも、寄生ＭｏＳトランジスタの闇値を負側に設定して
おけばよい、そしてこの寄生ＭＯ３）ランジスクはＰチ
ャネルなので、寄生Ｍ○Ｓトランジスタの閾値を上げる
には、トレンチ直下のＮ型不純物濃度を上げればよいこ
とになる。

第１図は、トレンチ側面及び底部のＳｔ表面付近のＮ型
不純物濃度を上げた本願第１発明の実施例を示す図であ
り、第２図は、トレンチ底部のＳ＋表面濃度を上げた、
他の実施例を示す図である。第１図に示した構成のトレ
ンチ分離構造を作成するには、まず酸化膜等をマスクに
して、エピタキシャル層２を形成したＳｉ基板にトレン
チを掘り込み、トレンチ以外のＳｉ表面をマスクしたま
ま、ＰＯＣｌ２、リンドープＳＩＯ！ｌ　　ヒ素ドープ
ＳｉＯ□等を用いてトレンチ内側のＳｉにＮ型不純物を
ドープする。

第１図において、２５はこのドーピングによってＮ型濃
度を上げた部分である。ドーピングの際に形成されたＰ
ＳＧ、Ａｓ５Ｇを除去し、薄い熱酸化膜２６でトレンチ
内Ｓｉを絶縁した後、ノンドープポリシリコン２７でト
レンチを埋め込む、その後、トレンチ内ポリシリコン２
７及びＳｉ基板表面を酸化して厚い酸化膜２８を形成し
、次いで以後のプロセスに進み、ｐ０ゲート２９を形成
する。

一方、第２図に示したトレンチ分離構造を作成するには
、厚い酸化膜等をマスクにしてＳｉ基板にトレンチを掘
り込み、トレンチ内Ｓｉを薄い熱酸化膜等３１で絶縁し
た後、リンやヒ素の垂直イオン注入でトレンチ底部のＳ
ｉにのみ選択的にＮ型不純物を導入する。この時導入し
たＮ型不純物によってトレンチ底部にＮ型層３２が形成
される。トレンチはノンドープポリシリコン３３によっ
て埋め戻され、トレンチ内ポリシリコン３３とＳｉ表面
とを厚い酸化膜３４で覆い、以後のプロセスに進み、ｐ
゛ゲート３５を形成する。この構成例ではトレンチ底部
にのみ選択的にＮ型層３２が形成されるので、このＮ型
Ｎ３２とｐ”ゲート３５とは直接には接触しない。

したがって寄生ＭＯ３）ランジスタの闇値を大きくとる
ためにＮ型層３２の４度を十分高く選んでも、ｐ゛ゲー
ト３５の耐圧は高くできる。なお、第１図に示した実施
例では、Ｎ型層２５とｐ°アゲート９とが直接接触して
いるため、Ｎ型層２５の濃度を高くするのには限界があ
る。

先に述べたように、隣接セルのｐ°ゲート間に寄生ＭＯ
３）ランジスタが形成されることによって、両ｐ゛ゲー
ト間にチャネルができるものであるから、このチャネル
の発生を阻止するには寄生ＭＯ３）ランジスタを除去し
てやればよい、第３図＾は、このように構成した本願第
２発明の実施例を示す図である。トレンチ側面４）は薄
い熱酸化膜等の絶縁膜４２で絶縁し、トレンチ底部４３
は基板のＳｉが露出した状態でトレンチ内にノンドープ
ポリシリコン４４を埋め込む。このトレンチ分離構造の
等価回路を第３図■）に示す０両ｐ゛ゲー１ｃ；ｌ。

Ｇ２が容ＩＪｃ、、Ｃ２を介してノンドープポリシリコ
ン４４に接続される。ノンドープポリシリコン４４は極
めて大きな抵抗Ｒをもつ導体とみなされるので、この抵
抗Ｒを通してドレイン電圧■。に接続される。

この実施例では、トレンチ底部４３は、隣接セルのｐ゛
ゲート間極めて大きな電位差が存在し、ｐ′″ゲート４
５とｎ−エピタキシャル層２の間の空乏層がトレンチ底
部に達することがない限りＮ型のままであり、したがっ
て、チャネルは生しない。

この時、トレンチ底部４３のＳｉ電位は■。である。

第３図田）において４６で示した部分がトレンチ底部４
３のＳｉに相当する。

ところで、この構成においてトレンチが浅かったり、エ
ピタキシャル層２の不純物濃度が低く容易に空乏化する
場合には、ｐ゛ゲート４５エピタキシャル層２の間にで
きる空乏層がトレンチ底部４３にまで達することがあり
うる。この時、Ｓｉ基板２とポリシリコン４４の界面付
近に存在する準位で発生する過剰な電荷により、大きな
暗出力を発生するおそれがあると同時に、この空乏層が
隣のセル内に侵入するとスミアの原因になり、極端な場
合には隣接セルのｐ０ゲート間にバルクチャネルを形成
する可能性も出てくる。

第４図に示す実施例が、この欠点を解決したものである
。この実施例は厚い酸化膜をマスクにしてＳｉ基板にト
レンチを掘り込み、トレンチ表面を酸化した後、トレン
チ底部の酸化膜のみ異方性エツチングで除去し、トレン
チ底部にＮ型不純物をイオン注入してから、ノンドープ
ポリシリコン５１で埋め込むものである。この構造では
トレンチ側面は絶縁１１１５２で保護され、隣接セルの
ｐ°ゲート５３、５４が接触することはないし、トレン
チ底部５６にはＮ型層５５が形成され、ｐ゛ゲート５３
るいは５４とｎ−エピタキシャル層２の間にできる空乏
層が、トレンチ底部５６を空乏化することはない。また
この時のＮ型層の濃度は十分高く選ぶことができるので
、確実に素子分離ができると同時に、ｐ。

ゲー）５３．５４とＮ型層５５とが直接接触することが
ないので、両者の接合耐圧は十分高くとることができる
。

更に、プロセス中の熱工程を通してＮ型層５５からノン
ドープポリシリコン５１へＮ型不純物が拡散することに
より、ポリシリコン５１がドーピングされ、ポリシリコ
ン全体がｎ″基板１と同じ正電位にバイアスされる。

このバイアスによりトレンチ側面の５ｉ５７は、ｐ。

ゲート５３．５４の電位にあまり影響されずに蓄積層に
しておくことができる。これはトレンチ側面のＳｉＯ２
絶縁膜５２と５ｉ５７の界面に存在する界面準位を常に
電子で埋めておくことができるので、界面準位からの過
剰な！荷発生を防ぐことができ、したがって暗出力を小
さく抑えるのに有効である。

第４図に示した第２実施例の効果、すなわち、トレンチ
底部を常にＮ型に保つことによって確実に素子分離がで
き、またトレンチ内ポリシリコンがｎ°基板と同じ正電
位になる′のでトレンチ側面のＳｉを蓄積層とすること
ができ、更にｐ°ゲートとトレンチ底部のｎ゛拡散石と
の耐圧を高くすることができるという効果を、より確実
に引き出すことができるようにした他の実施例を第５図
に示す。

この実施例は第５図に示すように、ドープトポリシリコ
ンロ１からの拡散によりトレンチ底部にｎ゛拡散層６２
を形成するものであり、トレンチの埋め込みにドープト
ポリシリコンを使う以外は、第３図に示した第１実施例
と同様の方法で製作される。

ドープトポリシリコンロ１は、ＣＶＤ時にリン等のＮ型
不純物を含む膜として堆積されてもよいし、最初にノン
ドープポリシリコンとして堆積してから、ｐｏｃｌｚ等
でＮ型にドープしてもよい。このようにドープトポリシ
リコンロ１でトレンチを埋め戻すことにより、ポリシリ
コンを低抵抗導体とみなすことができると同時に、高濃
度Ｎ型不純物拡散源として扱うことができる。なお６３
はｐ゛ゲートある。

また第４図に示した第２実施例のイオン注入によってト
レンチ底部にｎ゛層を形成する方法では、トレンチ形状
やイオンの入射角度等によってトレンチ側面にもＮ型不
純物が導入されるおそれがあるので、ｐ０ゲート５３．
５４とＮ型層５５、すなわちドレイン基板１との耐圧低
下を招く危険性がある。

しかし、この第５図に示した第３の実施例では、このよ
うな不都合は生じない。

〔発明の効果〕

以上実施例に基づいて説明したように、本願各発明によ
れば、高密度ＳＩＴイメージセンサの素子分離を１μｍ
程度の平面寸法で行える溝分離方式において、溝の底部
あるいは底部と側面の半導体基板の表面が、イメージセ
ンサ動作中のいずれのバイアス条件下でも導電型を反転
させることがないように構成したので、隣接素子のゲー
ト間に寄生チャネルが形成されることがなくなり、良好
な素子分離が得られる。

【図面の簡単な説明】

第１図は、本願第１発明の一実施例による３１Ｔイメー
ジセンサの概略断面を示す図、第２図は、第１発明の第
２実施例によるＳＩＴイメージセンサの概略断面を示す
図、第３図＾は、本願第２発明の一実施例によるＳＩＴ
イメージセンサの概略断面を示す図、第３図ＦＢ＋は、
その等価回路を示す図、第４図は、第２発明の第２実施
例によるＳ■Ｔイメージセンサの概略断面を示す図、第
５図は、第２発明の第３実施例によるＳＩＴイメージセ
ンサの概略断面を示す図、第６図は、従来のトレンチ分
離方式により形成したＳＩＴイメージセンサの概略断面
図、第７図＾は、第６図に示したＳ！Ｔイメージセンサ
における寄生チャネルの形成状態を示す説明図、第７図
（Ｂｌは、その等価回路を示す図、第８図は、ＳＩＴイ
メージセンサのエピタキシャル層の不純物濃度の深さ方
向のプロファイルを示す図である。 図において、１はｎ９基板、２はｎ−エピタキシャル層
、２５はＮ型層、２６は熱酸化膜、２７はポリシリコン
、２８は酸化膜、２９はｐ１ゲート、３１は熱酸化膜、
３２はＮ型層、３３はポリシリコン、３４は酸化膜、３
５はｐ゛ゲート４）はトレンチ側面、４２は絶縁膜、４
３はトレンチ底部、４４はノンドープポリシリコン、４
５はｐ′″ゲート、５１はノンドープポリシリコン、５
２は絶縁膜、５３．５４はｐ゛ゲート５５はＮ型層、５
６はトレンチ底部、６１はドープトポリシリコン、６２
はｎ゛拡散層、６３はｐ°ゲートを示す。 特許出願人　オリンパス光学工業株式会社第１図 第２図 （Ａ）　　　　　第３図 ↓ 第６図

Claims (6)

【特許請求の範囲】
1. （１）静電誘導トランジスタを光電変換素子として構成
   されるイメージセンサの第１不純物を含む第１半導体基
   板に溝を掘り、該溝の内面に絶縁膜を被着しポリシリコ
   ンで溝を埋め戻して素子を分離する方法において、前記
   溝に接する第１半導体基板の第１不純物濃度を高めるこ
   とを特徴とする静電誘導トランジスタイメージセンサの
   素子分離法。
2. （２）前記溝の底部に接する第１半導体基板の第１不純
   物濃度を選択的に高めることを特徴とする特許請求の範
   囲第１項記載の静電誘導トランジスタイメージセンサの
   素子分離法。
3. （３）静電誘導トランジスタを光電変換素子として構成
   されるイメージセンサにおいて、第１不純物を含む第１
   半導体基板に溝を掘り、該溝の側面にのみ絶縁膜を被着
   し、ポリシリコンで溝を埋め戻すことを特徴とする静電
   誘導トランジスタイメージセンサの素子分離法。
4. （４）前記ポリシリコンは、ノンドープポリシリコンで
   あることを特徴とする特許請求の範囲第３項記載の静電
   誘導トランジスタイメージセンサの素子分離法。
5. （５）前記ポリシリコンは、第１不純物を含むポリシリ
   コンであることを特徴とする特許請求の範囲第３項記載
   の静電誘導トランジスタイメージセンサの素子分離法。
6. （６）前記溝の側面にのみ絶縁膜を被着し、該溝の底部
   の第１半導体基板の第１不純物濃度を高めた後、ノンド
   ープポリシリコンで埋め戻すことを特徴とする特許請求
   の範囲第３項記載の静電誘導トランジスタイメージセン
   サの素子分離法。