KR100535285B1 - Ｍｏｓ형 고체 촬상 장치 및 그 제조 방법 - Google Patents

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Abstract

MOS형 고체 촬상 장치에 관한 것으로, MOS 소자가 미세화되어도 전하 전송 능력 향상과 펀치 스루 방지를 동시에 실현한다.
p+형 펀치 스루 방지 영역(6)은 포토다이오드의 n-형 신호 축적 영역(2) 바로 아래에는 형성되지 않다. n-형 신호 축적 영역(2)은 p형 반도체 기판(1) 내에 형성된다. p+형 펀치 스루 방지 영역(6)은 포토다이오드 및 판독 게이트가 형성되는 소자 영역 A 이외의 소자 영역 B에는 그 소자 영역 B의 전체에 형성된다. 또한, p+형 펀치 스루 방지 영역(6)은 소자 사이의 펀치 스루 방지를 위해 절연 분리층(10)의 바로 아래에도 형성된다. n형 제1 반도체 영역(4) 바로 아래에는 p+형 펀치 스루 스토퍼(5)를 형성해도 좋다.

Description

ＭＯＳ형 고체 촬상 장치 및 그 제조 방법{A MOS-TYPE SOLID-STATE IMAGE PICKUP DEVICE AND A MANUFACTURING METHOD OF THE SAME}
본 발명은 MOS형 고체 촬상 장치의 디바이스(device) 구조에 관한 것으로, 특히 게이트 길이(채널 길이)가 짧고 게이트 산화막이 얇기 때문에 펀치 스루가 문제가 되는 MOS 트랜지스터를 갖는 MOS형 고체 촬상 장치에 사용된다.
도 10은 MOS형 고체 촬상 장치의 1 화소분의 회로 구성을 나타내고 있다.
화소는 광 신호를 전기 신호(전하)로 변환하기 위한 포토다이오드(photo-diode; 21), 포토다이오드(21)의 전하를 검출부[검출 노드(node)] D로 전송하기 위한 판독 게이트(22), 검출부 D의 전하(전위)를 리세트(reset)하기 위한 리세트 게이트(reset gate; 23), 검출부 D의 전위를 증폭시키는 증폭 게이트(24) 및 선택된 화소의 전위를 출력하기 위한 선택 게이트(25)로 구성된다.
그리고, 일정 기간에 포토다이오드(21)에 있어서 광전 변환되며, 또한 신호 축적 영역에 축적된 전하는 판독 게이트(22)를 경유하여 검출부 D로 전송된다. 포토다이오드(21)로부터 검출부 D로 전송된 전하는 검출부 D의 전위를 변화시킨다. 증폭 게이트(24)는 이 검출부 D의 전위 변화를 증폭하기 위해, 증폭된 신호 전위가 화소로부터 출력된다.
여기서, MOS형 고체 촬상 장치에서는 포토다이오드(광전 변환부; 21)의 신호 축적 영역에 축적된 모든 전하를 검출부 D로 완전하게 전송하는 것, 또한 전 화소 내의 포토다이오드(21)의 특성을 안정시키는 것 등을 목적으로 하여, 반도체 기판[또는 웰(well) 영역]의 불순물 농도는 가능한 한 얇게 하는 것이 요구되고 있다.
그러나, 반도체 기판 (또는 웰 영역)의 불순물 농도의 값이 낮은 경우에 있어서, 화소 용량의 증대 (화소의 고밀도화)를 위해 MOS 트랜지스터가 미세화되며, 그 결과 MOS 트랜지스터의 게이트 길이(채널 길이)가 짧아지며, 또한 그 게이트 산화막이 얇아지면 게이트 제어에 관계없이 MOS 트랜지스터의 소스로부터 드레인에 전하가 흐르는 펀치 스루가 발생한다.
이 펀치 스루가 발생하면, 불필요한 신호(전하)가 MOS 트랜지스터를 흐르게 되어 고체 촬상 장치의 정상 동작을 확보할 수 없게 된다.
그래서, 펀치 스루를 방지할 필요가 있다. 종래, 논리(logic) 제품에 있어서는 이 펀치 스루를 방지하기 위해 반도체 기판의 내부 (표면으로부터 충분히 깊은 위치)에 펀치 스루 방지 영역이 설치되어 있다.
펀치 스루 방지 영역은 MOS 트랜지스터의 소스와 드레인 사이의 누설(leak)을 방지하기 위한 것이므로 통상 반도체 기판이 p형, MOS 트랜지스터의 소스 및 드레인이 n형인 경우에는 펀치 스루 방지 영역은 p형이 된다. 그리고, 이러한 펀치 스루 방지 영역은 논리 제품에 대해서는 펀치 스루의 방지에 매우 효과적인 수단으로 되어 있다.
그러나, MOS형 고체 촬상 장치에서는 반도체 기판의 내부 (표면으로부터 충분히 깊은 위치)에 포토다이오드를 형성할 필요가 있다. 포토다이오드는, 예를 들면 p형 반도체 기판과 n형 신호 축적 영역(불순물 영역)으로 구성되기 때문에, 이 신호 축적 영역을 반도체 기판의 내부 (표면으로부터 충분히 깊은 위치)에 형성해야 한다.
이 경우, 반도체 기판 내에 펀치 스루 방지 영역을 형성하려고 하면, 포토다이오드의 신호 축적 영역을 구성하는 불순물 [예를 들면, 인(phosphorous)]의 도전형(예를 들면, n형)과, 펀치 스루 방지 영역을 구성하는 불순물 [예를 들면, 붕소(boron)]의 도전형(예를 들면, p형)은 상호 반대가 된다. 또한, 상술된 바와 같이 이들 신호 축적 영역과 펀치 스루 방지 영역은 반도체 기판 내부의 거의 동일한 위치 (표면으로부터 충분히 깊은 위치)에 형성된다.
따라서, MOS형 고체 촬상 장치에 펀치 스루 방지 영역을 적용하려고 하면, 통상 펀치 스루 방지 영역을 형성한 후에 펀치 스루 방지 영역 내에 신호 축적 영역을 형성하게 되기 때문에, 신호 축적 영역을 형성할 때에는 펀치 스루 방지 영역의 도전형(예를 들면, p형)을 반전시키는데 충분한 량의 불순물(예를 들면, n형 불순물)을 주입해야 한다.
그런데, 광전 변환에 의해 포토다이오드의 신호 축적 영역에 축적된 모든 전하를 완전하게 판독하기 위해서는, 포토다이오드의 공핍화 전위를 가능한 한 작게 하는 것이 중요하다. 포토다이오드의 공핍화 전위를 작게 하기 위해서는 포토다이오드의 신호 축적 영역을 가능한 한 낮은 불순물 농도로 안정적으로 형성하는 것이 효과적이다.
그러나, 상술된 바와 같이 포토다이오드의 신호 축적 영역을 펀치 스루 방지 영역 내에 형성하는 경우에는 펀치 스루 방지 영역의 도전형(예를 들면, p형)을 반전시키기에 충분한 양의 불순물(예를 들면, n형 불순물)을 반도체 기판 내에 도입해야한다. 단순히 어림잡아도 펀치 스루 방지 영역의 p형 불순물 농도보다도 높은 불순물 농도의 n형 불순물을 반도체 기판 내에 주입할 필요가 있다.
이 경우, p형 불순물에 의한 영향과 n형 불순물에 의한 영향이 상호 상쇄된다는 점을 고려하면, 포토다이오드의 신호 축적 영역의 불순물 농도는 대강 이온 주입에 의해 반도체 기판 내에 주입되는 n형 불순물량 dn으로부터 펀치 스루 방지 영역을 구성하는 p형 불순물의 불순물 농도 dp를 뺀 값(dn-dp)과 동일해진다.
그러나, 이온 주입에 의해 반도체 기판 내에 주입되는 n형 불순물량 dn 및 펀치 스루 방지 영역을 구성하는 p형 불순물의 불순물 농도 dp는 모두 비교적 큰 수치가 된다. 즉, 큰 수치로부터 큰 수치를 빼서 작은 수치를 얻고자 하는 경우에는 큰 수치의 작은 변동이 작은 수치의 큰 변동이 되기 때문에 MOS형 고체 촬상 장치에 펀치 스루 방지 영역을 적용한 경우에는 포토다이오드의 신호 축적 영역의 불순물 농도를, 엷고 안정적으로 얻는 것이 매우 어려워진다.
결국, 이온 주입에 의해 반도체 기판 내에 주입하는 n형 불순물의 불순물 농도의 작은 변동이 포토다이오드의 신호 축적 영역의 불순물 농도의 큰 변동이 되며, 이에 따라 포토다이오드의 공핍화 전위도 크게 변동하여, 안정적으로 신호 축적 영역의 전하를 판독할 수 없게 된다.
이와 같이, MOS형 고체 촬상 장치에서는 화소 용량의 증대(화소의 고밀도화)에 기인하여 MOS 트랜지스터의 게이트 길이가 짧고, 게이트 산화막의 두께가 얇아져, 펀치 스루가 문제가 된다. 한편, 이미 논리 제품등에 있어서 실용화되어 있는 펀치 스루 방지 영역을 단순히 MOS형 고체 촬상 장치에 적용하는 것은 포토다이오드의 신호 축적 영역의 존재에 의해 매우 어렵게 되어 있다.
왜냐하면, 전하의 전송을 확실하게 행하기 위해서는 포토다이오드의 신호 축적 영역의 불순물 농도를 엷게 하여 안정시키고, 포토다이오드의 공핍화 전위를 낮게 하여 안정시키는 것이 바람직하다. 그러나, 펀치 스루 방지 영역을 설치하면, 이 펀치 스루 방지 영역의 도전형을 반전시켜 신호 축적 영역을 형성해야 하기 때문에, 신호 축적 영역을 저 불순물 농도로, 또한 안정적으로 형성할 수 없게 되기 때문이다.
즉, 종래의 MOS형 고체 촬상 장치에서는, MOS 트랜지스터가 미세화되어 펀치 스루가 문제가 된 경우에 펀치 스루 방지를 위한 펀치 스루 방지 영역을 설치하면, 포토다이오드의 공핍화 전위를 낮게 하고, 또 안정시키는 것이 곤란하므로, 균일한 전하 전송 능력을 갖는 MOS형 고체 촬상 장치를 안정적으로 제조할 수 없었다.
본 발명은 상기 문제점을 해결하기 위해 실현된 것으로, 그 목적은 포토다이오드의 신호 축적 영역을 저불순물 농도로, 또 안정적으로 형성할 수 있음과 함께 MOS 트랜지스터가 미세화되어도 펀치 스루를 방지할 수 있는 MOS형 고체 촬상 장치 및 그 제조 방법을 제안하는 데에 있다.
(1) 본 발명의 MOS형 고체 촬상 장치는 제1 도전형의 반도체 기판 내에 형성되는 광전 변환 소자와, 상기 반도체 기판의 제1 소자 영역 내에 형성되며, 상기 광전 변환 소자에 의해 생성되는 전하를 판독하기 위한 제2 도전형의 제1 MOS 트랜지스터와, 상기 반도체 기판의 제2 소자 영역 내에 형성되는 제2 도전형의 제2 MOS 트랜지스터를 포함하며, 상기 제2 소자 영역 전체에 펀치 스루를 방지하기 위한 제1 도전형의 펀치 스루 방지 영역이 설치되어 있다.
본 발명의 MOS형 고체 촬상 장치는 또한 상기 제1 및 제2 소자 영역을 둘러싼 절연 분리층을 포함하고, 상기 펀치 스루 방지 영역은 상기 절연 분리층의 바로 아래에도 설치되어 있다.
상기 펀치 스루 방지 영역은 상기 제1 소자 영역의 주변부에 상기 절연 분리층을 따라 설치되어 있다.
상기 절연 분리층에서부터 상기 제1 소자 영역 내의 상기 펀치 스루 방지 영역의 끝까지의 폭은 상기 펀치 스루 방지 영역을 형성할 때에 사용하는 마스크재의 맞춤 편차 이상으로 확보되어 있다. 상기 폭은 예를 들면 0.2㎛ 이상으로 설정된다.
상기 제2 소자 영역에서의 상기 펀치 스루 방지 영역의 위치는 상기 절연 분리층 바로 아래에서의 상기 펀치 스루 방지 영역의 위치보다도 깊다.
본 발명의 MOS형 고체 촬상 장치는 복수의 화소를 포함하고, 각 화소는 상기 광전 변환 소자, 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터를 포함하고 있다.
상기 광전 변환 소자는 상기 제1 소자 영역 내에 형성되며, 상기 제1 MOS 트랜지스터의 소스가 상기 광전 변환 소자의 제2 도전형의 신호 축적 영역이 된다.
본 발명의 MOS형 고체 촬상 장치는 또한 상기 제1 MOS 트랜지스터의 드레인 바로 아래에 형성되는 제1 도전형의 펀치 스루 스토퍼를 포함한다.
상기 펀치 스루 방지 영역은 상기 제1 MOS 트랜지스터의 드레인의 바로 아래에 설치되어 있다. 또한, 상기 펀치 스루 방지 영역은 상기 제1 MOS 트랜지스터의 드레인 및 채널의 일부를 피복하고 있다.
상기 광전 변환 소자는 상기 반도체 기판과 상기 신호 축적 영역으로 구성되며, 상기 신호 축적 영역의 바로 아래에는 상기 펀치 스루 방지 영역이 설치되지 않는다.
상기 펀치 스루 방지 영역은 상기 신호 축적 영역에 인접하고 있다.
상기 제2 소자 영역에서의 상기 펀치 스루 방지 영역의 깊이는 예를 들면 0.2㎛ 이상 0.4㎛ 이하로 설정된다.
상기 제1 및 제2 MOS 트랜지스터의 게이트 길이는 예를 들면 0.4㎛ 이하로 설정되며, 게이트 산화막의 두께는 예를 들면 10㎚이하로 설정된다.
(2) 본 발명의 MOS형 고체 촬상 장치의 제조 방법은 제1 도전형의 반도체 기판 상에 절연 분리층을 형성하고 상기 절연 분리층에 둘러싸인 제1 및 제2 소자 영역을 형성하는 공정과, 이온 주입법에 따라 상기 반도체 기판 내에 제1 도전형의 불순물을 주입하고 적어도 상기 절연 분리층의 바로 아래 및 상기 제2 소자 영역 내의 전체에 펀치 스루를 방지하기 위한 제1 도전형의 펀치 스루 방지 영역을 형성하는 공정과, 상기 제1 소자 영역 내에 광전 변환 소자 및 상기 광전 변환 소자에 의해 생성된 전하를 판독하기 위한 제1 MOS 트랜지스터를 형성함과 함께 상기 제2 소자 영역 내에 제2 MOS 트랜지스터를 형성하는 공정을 포함한다.
상기 불순물은 상기 절연 분리층을 관통하는 가속 에너지 및 도우즈량으로 상기 반도체 기판 내에 주입된다.
상기 불순물은 상기 제2 MOS 트랜지스터의 임계치를 결정하는 채널 이온 주입 시의 마스크를 그대로 사용하여 상기 반도체 기판 내에 주입된다.
상기 불순물은 상기 제1 소자 영역 상의 일부를 피복하는 레지스트층을 마스크로 하여 상기 반도체 기판 내에 주입된다.
상기 레지스트층은 적어도 상기 절연 분리층으로부터 일정 폭만큼 상기 제1 소자 영역으로 들어간 위치보다도 내측의 영역으로서, 상기 광전 변환 소자의 제2 도전형의 신호 축적 영역 상에 형성된다.
상기 불순물은 상기 제1 소자 영역 내의 일부에도 주입된다.
[발명의 실시예]
이하, 도면을 참조하면서, 본 발명의 MOS형 고체 촬상 장치 및 그 제조 방법에 대하여 상세히 설명한다.
[제1 실시예]
도 1은 본 발명의 제1 실시예에 따른 MOS형 고체 촬상 장치의 디바이스 구조를 나타내고 있다.
p형 반도체 기판(1)은 낮은 불순물 농도, 예를 들면, 1×1015atoms/㎤를 갖고 있다. 반도체 기판(1)은 포토다이오드의 애노드(anode)가 되는데, 예를 들면 반도체 기판(1)은 접지 전위로 설정되어 있다. 단, 반도체 기판(1) 내에 p형 웰 영역을 형성하고, 이 p형 웰 영역을 포토다이오드의 애노드로 해도 좋다. 이 경우, p형 웰 영역의 불순물 농도는 예를 들면 1×1015atoms/㎤로 설정된다.
반도체 기판(1) 상에는 소자들간을 전기적으로 분리하는 절연 분리층(10)이 배치된다. 본 예에서는 절연 분리층(10)은 예를 들면 LOCOS(Local Oxidation of Silicon)법에 따라 형성되는 필드(field) 산화막으로 되어 있지만, 이것을 대신하여 예를 들면 STI(Shallow Trench Isolation)법에 따라 형성되는 산화막을 이용해도 좋다.
절연 분리층(10)에 의해 둘러싸인 소자 영역 A는 예를 들면 도 10에 도시되는 포토다이오드(21)와 판독 게이트(22)가 형성되는 영역으로 되어 있다. 또한, 절연 분리층(10)에 의해 둘러싸인 소자 영역 B는 예를 들면 도 10에 나타내는 리세트 게이트(23), 증폭 게이트(24), 선택 게이트(25) 등의 소자 [포토다이오드(21) 및 판독 게이트(22) 외의 소자]가 형성되는 영역으로 되어 있다.
소자 영역 A에서 반도체 기판(1)의 내부 (표면으로부터 충분히 깊은 위치)에는 n-형 신호 축적 영역(2)이 배치된다. 또한, 본 예에서는 n-형 신호 축적 영역(2)은 p+형 펀치 스루 방지 영역(6) 내에 형성되지 않고, 반도체 기판(1) 내에 직접 형성된다. n-형 신호 축적 영역(2) 내에는 p+형 표면 실드층(3)이 배치된다.
또한, 소자 영역 A에서 반도체 기판(1)의 내부 (표면으로부터 충분히 깊은 위치)에 있어서, n-형 신호 축적 영역(2)이 배치되는 부분과는 다른 부분에 p+형 펀치 스루 스토퍼(5)가 배치된다. p+형 펀치 스루 스토퍼(5) 내에는 n형 제1 반도체 영역(4)이 배치된다.
n-형 신호 축적 영역(2)과 n형 제1 반도체 영역(4)의 사이의 p형 판독 채널 영역(9) 상에는 예를 들면 SiO2로 구성되는 게이트 산화막(7)을 경유하여 판독 게이트 전극(8)이 배치된다. 판독 게이트 전극(8)은 예를 들면 n형 불순물을 포함한 도전성 폴리실리콘(polysilicon)막으로 구성된다. 판독 게이트 전극(8)은 도 10의 판독 게이트(22)의 게이트 전극이다.
소자 영역 B에서 반도체 기판(1)의 내부 (표면으로부터 충분히 깊은 위치)에는 펀치 스루를 방지하기 위한 p+형 펀치 스루 방지 영역(6)이 배치된다. p+형 펀치 스루 방지 영역(6)은 소자 영역 B의 전체에 배치되어 있다. p+형 펀치 스루 방지 영역(6) 내에는 n형 제2 반도체 영역(11) 및 n형 제3 반도체 영역(12)이 배치된다.
n형 제2 반도체 영역(11)과 n형 제3 반도체 영역(12) 사이의 p형 채널 영역(13) 상에는 예를 들면 SiO2로 구성되는 게이트 산화막(7)을 경유하여, 게이트 전극(14)이 배치된다. 게이트 전극(14)은 예를 들면 n형 불순물을 포함한 도전성 폴리실리콘막으로 구성된다. 게이트 전극(14)은 예를 들면 도 10의 리세트 게이트(23), 증폭 게이트(24), 선택 게이트(25) 등의 MOS 트랜지스터의 게이트 전극이 된다.
상술된 MOS형 고체 촬상 장치의 디바이스 구조의 특징은 첫째 p+형 펀치 스루 방지 영역(6)이 n-형 신호 축적 영역(2) 바로 아래에 형성되어 있지 않다는 점에 있다. 즉, 본 발명에서 n-형 신호 축적 영역(2)은 반도체 기판(1) 내에 직접 형성되며, p+형 펀치 스루 방지 영역(6) 내에 형성되지 않기 때문에, n-형 신호 축적 영역(2)을 낮은 불순물 농도로, 또 안정적으로 형성할 수 있다.
구체적으로는 반도체 기판(1)의 불순물 농도(예를 들면, 붕소 농도)는 상술된 바와 같이 예를 들면 1×1015atoms/㎤로 설정되며, p+형 펀치 스루 방지 영역(6)의 불순물 농도(예를 들면, 붕소 농도)는 예를 들면 1×1017atoms/㎤로 설정된다.
즉, 본 발명에서는 p+형 펀치 스루 방지 영역(6)의 불순물 농도보다도 2자릿수나 작은 불순물 농도를 갖는 반도체 기판(1) 내에 n-형 신호 축적 영역(2)을 형성하게 되기 때문에, n형 불순물의 이온 주입에 의한 도우즈량을 낮게 설정할 수 있고, 결과적으로 n-형 신호 축적 영역(2)을 낮은 불순물 농도이면서 안정적으로 형성할 수 있게 된다.
둘째, p+형 펀치 스루 방지 영역(6)은 절연 분리층(10) 바로 아래 및 소자 영역 B 전체에 형성되지만, 소자 영역 A에서는 n형 제1 반도체 영역(4)의 바로 아래에만 p+형 펀치 스루 스토퍼(5)가 형성된다. 즉, n형 제1 반도체 영역(4)은 도 10에 나타내는 검출부(검출 노드) D가 되는 것이고, n-형 신호 축적 영역(2)과 같이 그 불순물 농도를 낮게 설정할 필요가 없다.
따라서, n형 제1 반도체 영역(4)의 바로 아래에는 p+형 펀치 스루 스토퍼(5)를 형성하고, 예를 들면 n형 제1 반도체 영역(4)과 다른 n형 반도체 영역 사이에서 생기는 펀치 스루를 방지할 필요가 있다.
또, p+형 펀치 스루 방지 영역(6)은 절연 분리층(10) 바로 아래에 확실하게 형성되어 있을 필요가 있다. 절연 분리층(10)을 사이에 두는 두개의 n형 반도체 영역들 간의 펀치 스루를 유효하게 방지하기 위해서이다.
이 때문에, 예를 들면 p+형 펀치 스루 방지 영역(6)은 절연 분리층(10)을 형성한 후, 게이트 전극(8, 14)을 형성하기 전에 소정의 가속 에너지 및 소정의 도우즈량의 이온 주입법에 따라 형성된다. 이 때의 이온 주입의 조건을 불순물 [예를 들면, 붕소(boron)]이 절연 분리층(10)을 관통하는 조건으로 설정하면, 도 1에 도시된 바와 같이 절연 분리층(10)이 존재하지 않은 소자 영역 B에서는 불순물은 반도체 기판(1)의 깊은 위치까지 도달하며, p+형 펀치 스루 방지 영역(6)은 반도체 기판(1) 표면으로부터 충분히 깊은 위치에 형성된다.
또, 도 1에서 게이트 산화막(7)의 두께는 예를 들면 8㎚ 정도로 설정되고, 게이트 전극(14)의 게이트 길이(채널 길이)는 예를 들면 0.4㎛ 정도로 설정된다. 또한, p++형 표면 실드층(3)의 불순물 농도는 예를 들면 1×1018atoms/㎤ 정도로 설정되며, p+형 펀치 스루 스토퍼(punch-through stopper; 5) 및 p+형 펀치 스루 방지 영역(6)의 불순물 농도는 예를 들면 모두 1×1017atoms/㎤ 정도로 설정된다.
이상, 설명한 바와 같이 본 발명의 제1 실시예에 따른 MOS형 고체 촬상 장치에 따르면, 포토다이오드의 신호 축적 영역을 저불순물 농도이면서 안정적으로 형성 가능함과 함께 MOS 트랜지스터가 미세화되어도 펀치 스루를 방지할 수 있다.
[제2 실시예]
본 실시예에 따른 MOS형 고체 촬상 장치는 p+형 펀치 스루 방지 영역(6)에 특징을 갖는다.
상술된 제1 실시예에 따른 MOS형 고체 촬상 장치에서는 판독 게이트(소자 영역 A의 MOS 트랜지스터)의 소스측에 포토다이오드를 형성하고, 그 드레인측에 검출부(검출 노드) D로서의 n형 제1 반도체 영역(4)이 배치된다. 그리고, 이 n형 제1 반도체 영역(4) 바로 아래에 p+형 펀치 스루 스토퍼(5)가 p+형 펀치 스루 방지 영역(6)과는 별도로 형성된다.
그러나, p+형 펀치 스루 스토퍼(5)와 p+형 펀치 스루 방지 영역(6)은 상호 동일한 목적(펀치 스루 방지)으로, 또한 상호 동일한 불순물 농도로 형성된다. 따라서, n형 제1 반도체 영역(4) 바로 아래에는 p+형 펀치 스루 스토퍼(5)가 아니라, p+형 펀치 스루 방지 영역(6)을 형성해도 된다.
그래서, 본 실시예에서는 n형 제1 반도체 영역(4) 바로 아래에도, p+형 펀치 스루 방지 영역(6)을 형성한다. 그 결과, 본 실시예에서는 p+형 펀치 스루 스토퍼(5)가 불필요하게 되며, 그 만큼 제조 공정이 간략화되는 효과를 얻을 수 있다.
이하, 본 실시예에 따른 MOS형 고체 촬상 장치에 대하여 설명한다.
도 2는 본 발명의 제2 실시예에 따른 MOS형 고체 촬상 장치의 디바이스 구조를 나타내고 있다.
p형 반도체 기판(1)은 낮은 불순물 농도, 예를 들면 1×1015atoms/㎤를 갖고 있다. 반도체 기판(1)은 포토다이오드의 애노드가 되며, 예를 들면 반도체 기판(1)은 접지 전위로 설정되어 있다. 단, 반도체 기판(1) 내에 p형 웰 영역을 형성하고, 이 p형 웰 영역을 포토다이오드의 애노드로 해도 좋다. 이 경우, p형 웰 영역의 불순물 농도는 예를 들면 1×1015atoms/㎤로 설정된다.
반도체 기판(1) 상에는 소자들끼리 전기적으로 분리하는 절연 분리층(10)이 배치된다. 본 예에서는 절연 분리층(10)은 예를 들면 LOCOS(Local Oxidation of Silicon)법에 의해 형성되는 필드 산화막으로 되어 있지만, 이것을 대신하여 예를 들면 STI(Shallow Trench Isolation)법에 따라 형성되는 산화막을 이용해도 좋다.
절연 분리층(10)에 의해 둘러싸인 소자 영역 A는 예를 들면 도 10에 나타내는 포토다이오드(21)와 판독 게이트(22)가 형성되는 영역으로 이루어져 있다. 또한, 절연 분리층(10)에 의해 둘러싸인 소자 영역 B는 예를 들면 도 10에 도시된 리세트 게이트(23), 증폭 게이트(24), 선택 게이트(25) 등의 소자 [포토다이오드(21) 및 판독 게이트(22) 외의 소자]가 형성되는 영역으로 되어 있다.
소자 영역 A에서 반도체 기판(1)의 내부(표면으로부터 충분히 깊은 위치)에는 n-형 신호 축적 영역(2)이 배치된다. 또한, 본 예에서는 n-형 신호 축적 영역(2)은 p+형 펀치 스루 방지 영역(6) 내에 형성되지 않고, 반도체 기판(1) 내에 직접 형성된다. n-형 신호 축적 영역(2) 내에는 p++형 표면 실드층(3)이 배치된다.
또한, 소자 영역 A에서, 반도체 기판(1)의 내부(표면으로부터 충분히 깊은 위치)에서 n-형 신호 축적 영역(2)이 배치되는 부분과는 다른 부분에, p+형 펀치 스루 방지 영역(6)이 배치된다. p+형 펀치 스루 방지 영역(6) 내에는 n형 제1 반도체 영역(4)이 배치된다.
n-형 신호 축적 영역(2)과 n형 제1 반도체 영역(4)사이의 p형 판독 채널 영역(9) 상에는 예를 들면 SiO2로 구성되는 게이트 산화막(7)을 경유하여, 판독 게이트 전극(8)이 배치된다. 판독 게이트 전극(8)은 예를 들면 n형 불순물을 포함한 도전성 폴리실리콘막으로 구성된다. 판독 게이트 전극(8)은 도 10의 판독 게이트(22)의 게이트 전극이다.
소자 영역 B에서 반도체 기판(1)의 내부(표면으로부터 충분히 깊은 위치)에는 펀치 스루를 방지하기 위한 p+형 펀치 스루 방지 영역(6)이 배치된다. p+형 펀치 스루 방지 영역(6)은 소자 영역 B의 전체에 배치되어 있다. p+형 펀치 스루 방지 영역(6) 내에는 n형 제2 반도체 영역(11) 및 n형 제3 반도체 영역(12)이 배치된다.
n형 제2 반도체 영역(11)과 n형 제3 반도체 영역(12)사이의 p형 채널 영역(13) 상에는 예를 들면 SiO2로 구성되는 게이트 산화막(7)을 경유하여, 게이트 전극(14)이 배치된다. 게이트 전극(14)은 예를 들면 n형 불순물을 포함한 도전성 폴리실리콘막으로 구성된다. 게이트 전극(14)은 예를 들면 도 10의 리세트 게이트(23), 증폭 게이트(24), 선택 게이트(25) 등의 MOS 트랜지스터의 게이트 전극이 된다.
상술된 MOS형 고체 촬상 장치의 디바이스 구조에서도 상술된 제1 실시예에 따른 MOS형 고체 촬상 장치와 마찬가지로, p+형 펀치 스루 방지 영역(6)이 n-형 신호 축적 영역(2)의 바로 아래에 형성되지 않는다. 즉, 본 발명에서는 n-형 신호 축적 영역(2)은 반도체 기판(1) 내에 직접 형성되며, p+형 펀치 스루 방지 영역(6) 내에 형성되지 않기 때문에, n-형 신호 축적 영역(2)을 낮은 불순물 농도로, 또 안정적으로 형성할 수 있다.
구체적으로는 반도체 기판(1)의 불순물 농도(예를 들면, 붕소 농도)는 상술된 바와 같이 예를 들면 1×1015atoms/㎤로 설정되며, p+형 펀치 스루 방지 영역(6)의 불순물 농도(예를 들면, 붕소 농도)는 예를 들면 1×1017atoms/㎤로 설정된다.
즉, 본 발명에서는 p+형 펀치 스루 방지 영역(6)의 불순물 농도보다도 2자릿수나 작은 불순물 농도를 갖는 반도체 기판(1) 내에 n-형 신호 축적 영역(2)을 형성하게 되기 때문에, n형 불순물의 이온 주입에 의한 도우즈량을 낮게 설정할 수 있으며, 결과적으로 n-형 신호 축적 영역(2)을 낮은 불순물 농도로, 또 안정적으로 형성할 수 있게 된다.
또, p+형 펀치 스루 방지 영역(6)은 절연 분리층(10) 바로 아래에 확실하게 형성되는 것이 필요하다. 절연 분리층(10)을 사이에 두는 두개의 n형 반도체 영역들 사이의 펀치 스루를 효과적으로 방지하기 위해서이다.
이 때문에, 예를 들면 p+형 펀치 스루 방지 영역(6)은 절연 분리층(10)을 형성한 후, 게이트 전극(8, 14)을 형성하기 전에 소정의 가속 에너지 및 소정의 도우즈량의 이온 주입법에 따라 형성된다. 이 때의 이온 주입의 조건을 불순물(예를 들면, 붕소)이 절연 분리층(10)을 관통하는 조건으로 설정하면, 도 2에 도시된 바와 같이 절연 분리층(10)이 존재하지 않은 소자 영역에서는 불순물은 반도체 기판(1)의 깊은 위치까지 도달하고, p+형 펀치 스루 방지 영역(6)은 반도체 기판(1) 표면으로부터 충분히 깊은 위치에 형성된다.
또, 도 2에서 게이트 산화막(7)의 두께는 예를 들면 8㎚정도로 설정되고, 게이트 전극(14)의 게이트 길이(채널 길이)는 예를 들면 0.4㎛ 정도로 설정된다. 또한, p++형 표면 실드층(3)의 불순물 농도는 예를 들면 1×1018atoms/㎤정도로 설정되며, p+형 펀치 스루 스토퍼(5) 및 p+형 펀치 스루 방지 영역(6)의 불순물 농도는 예를 들면 모두 1×1017atoms/㎤정도로 설정된다.
이상, 설명한 바와 같이 본 발명의 제2 실시예에 따른 MOS형 고체 촬상 장치에 따르면, 포토다이오드의 신호 축적 영역을 저불순물 농도이면서, 안정적으로 형성 가능함과 함께 MOS 트랜지스터가 미세화되어도 펀치 스루를 방지할 수도 있다.
[제3 실시예]
본 실시예에 따른 MOS형 고체 촬상 장치도 p+형 펀치 스루 방지 영역(6)에 특징을 갖는다.
상술된 제2 실시예에 따른 MOS형 고체 촬상 장치에서는 판독 게이트(소자 영역 A의 MOS 트랜지스터)의 드레인측의 n형 제1 반도체 영역(4) 바로 아래에도 p+형 펀치 스루 방지 영역(6)이 형성된다.
이에 대해, 본 실시예에서는 p+형 펀치 스루 방지 영역(6)은 소자 영역 A에서 n형 제1 반도체 영역(4) 바로 아래뿐만 아니라 판독 게이트(MOS 트랜지스터)의 판독 게이트 전극(8) 바로 아래의 채널의 일부를 피복하도록 형성된다.
이와 같이, p+형 펀치 스루 방지 영역(6)을 n형 제1 반도체 영역(4)의 바로 아래 및 판독 게이트 채널의 일부에 형성하는 것은 이온 주입 시의 마스크 패턴(mask pattern)을 변형하는 것만으로 용이하게 실현할 수 있다.
이하, 본 실시예에 따른 MOS형 고체 촬상 장치에 대해 설명한다.
도 3은 본 발명의 제3 실시예에 따른 MOS형 고체 촬상 장치의 디바이스 구조를 나타내고 있다.
p형 반도체 기판(1)은 낮은 불순물 농도, 예를 들면 1×1015atoms/㎤를 갖고 있다. 반도체 기판(1)은 포토다이오드의 애노드가 되는데, 예를 들면 반도체 기판(1)은 접지 전위로 설정되어 있다. 단, 반도체 기판(1) 내에 p형 웰 영역을 형성하고, 이 p형 웰 영역을 포토다이오드의 애노드로 해도 좋다. 이 경우, p형 웰 영역의 불순물 농도는 예를 들면 1×1015atoms/㎤로 설정된다.
반도체 기판(1) 상에는 소자끼리 전기적으로 분리하는 절연 분리층(10)이 배치된다. 본 예에서는 절연 분리층(10)은 예를 들면 LOCOS(Local Oxidation of Silicon)법에 따라 형성되는 필드 산화막으로 되어 있지만, 이것을 대신하여 예를 들면 STI(Shallow Trench Isolation)법에 따라 형성되는 산화막을 이용해도 좋다.
절연 분리층(10)에 의해 둘러싸인 소자 영역 A는 예를 들면 도 10에 도시된 포토다이오드(21)와 판독 게이트(22)가 형성되는 영역으로 되어 있다. 또한, 절연 분리층(10)에 의해 둘러싸인 소자 영역 B는 예를 들면 도 10에 도시된 리세트 게이트(23), 증폭 게이트(24), 선택 게이트(25) 등의 소자 [포토다이오드(21) 및 판독 게이트(22) 이외의 소자]가 형성되는 영역으로 되어 있다.
소자 영역 A에서 반도체 기판(1)의 내부(표면으로부터 충분히 깊은 위치)에는 n-형 신호 축적 영역(2)이 배치된다. 또한, 본 예에서는 n-형 신호 축적 영역(2)은 p+형 펀치 스루 방지 영역(6) 내에 형성되지 않고, 반도체 기판(1) 내에 직접 형성된다. n-형 신호 축적 영역(2) 내에는 p++형 표면 실드층(3)이 배치된다.
또한, 소자 영역 A에서 반도체 기판(1)의 내부(표면으로부터 충분히 깊은 위치)로서, n-형 신호 축적 영역(2)이 배치되는 부분과는 다른 부분(판독 게이트의 판독 채널 영역(9)의 일부를 포함함)에 p+형 펀치 스루 방지 영역(6)이 배치된다. p+형 펀치 스루 방지 영역(6) 내에는 n형 제1 반도체 영역(4)이 배치된다.
n-형 신호 축적 영역(2)과 n형 제1 반도체 영역(4)사이의 p형 판독 채널 영역(9) 상에는 예를 들면 SiO2로 구성되는 게이트 산화막(7)을 경유하여, 판독 게이트 전극(8)이 배치된다. 판독 게이트 전극(8)은 예를 들면 n형 불순물을 포함한 도전성 폴리실리콘막으로 구성된다. 판독 게이트 전극(8)은 도 10의 판독 게이트(22)의 게이트 전극이다.
소자 영역 B에서 반도체 기판(1)의 내부(표면으로부터 충분히 깊은 위치)에는 펀치 스루를 방지하기 위한 p+형 펀치 스루 방지 영역(6)이 배치된다. p+형 펀치 스루 방지 영역(6)은 소자 영역 B의 전체에 배치되어 있다. p+형 펀치 스루 방지 영역(6) 내에는 n형 제2 반도체 영역(11) 및 n형 제3 반도체 영역(12)이 배치된다.
n형 제2 반도체 영역(11)과 n형 제3 반도체 영역(12)사이의 p형 채널 영역(13) 상에는 예를 들면 SiO2로 구성되는 게이트 산화막(7)을 경유하여, 게이트 전극(14)이 배치된다. 게이트 전극(14)은 예를 들면 n형 불순물을 포함한 도전성 폴리실리콘막으로 구성된다. 게이트 전극(14)은 예를 들면 도 10의 리세트 게이트(23), 증폭 게이트(24), 선택 게이트(25) 등의 MOS 트랜지스터의 게이트 전극이 된다.
상술된 MOS형 고체 촬상 장치의 디바이스 구조에서도 상술된 제1 및 제2 실시예에 따른 MOS형 고체 촬상 장치와 마찬가지로, p+형 펀치 스루 방지 영역(6)이 n-형 신호 축적 영역(2) 바로 아래에 형성되지 않는다. 즉, 본 발명에서는 n-형 신호 축적 영역(2)은 반도체 기판(1) 내에 직접 형성되며, p+형 펀치 스루 방지 영역(6) 내에 형성되지 않기 때문에, n-형 신호 축적 영역(2)을 낮은 불순물 농도이면서 안정적으로 형성할 수 있다.
구체적으로는 반도체 기판(1)의 불순물 농도(예를 들면, 붕소 농도)는 상술된 바와 같이 예를 들면 1×1015atoms/㎤로 설정되며, p+형 펀치 스루 방지 영역(6)의 불순물 농도(예를 들면, 붕소 농도)는 예를 들면 1×1017atoms/㎤로 설정된다.
즉, 본 발명에서는 p+형 펀치 스루 방지 영역(6)의 불순물 농도보다도 2자릿수나 작은 불순물 농도를 갖는 반도체 기판(1) 내에 n-형 신호 축적 영역(2)을 형성하게 되기 때문에, n형 불순물의 이온 주입에 의한 도우즈량을 낮게 설정할 수 있고, 결과적으로 n-형 신호 축적 영역(2)을 낮은 불순물 농도이면서 안정적으로 형성할 수 있게 된다.
또, p+형 펀치 스루 방지 영역(6)은 절연 분리층(10) 바로 아래에 확실하게 형성되는 것이 필요하다. 절연 분리층(10)을 사이에 둔 두개의 n형 반도체 영역 사이의 펀치 스루를 유효하게 방지하기 위해서이다.
이 때문에, 예를 들면 p+형 펀치 스루 방지 영역(6)은 절연 분리층(10)을 형성한 후, 게이트 전극(8, 14)을 형성하기 전에 소정의 가속 에너지 및 소정의 도우즈량의 이온 주입법에 따라 형성된다. 이 때의 이온 주입의 조건을 불순물(예를 들면, 붕소)이 절연 분리층(10)을 관통하는 조건으로 설정하면, 도 3에 도시된 바와 같이 절연 분리층(10)이 존재하지 않은 소자 영역에서는 불순물은 반도체 기판(1)의 깊은 위치까지 도달하며, p+형 펀치 스루 방지 영역(6)은 반도체 기판(1) 표면으로부터 충분히 깊은 위치에 형성된다.
또, 도 3에서 게이트 산화막(7)의 두께는 예를 들면 8㎚ 정도로 설정되고, 게이트 전극(14)의 게이트 길이(채널 길이)는 예를 들면 0.4㎛ 정도로 설정된다. 또한, p++형 표면 실드층(3)의 불순물 농도는 예를 들면 1×1018atoms/㎤ 정도로 설정되며, p+형 펀치 스루 스토퍼(5) 및 p+형 펀치 스루 방지 영역(6)의 불순물 농도는 예를 들면 모두 1×1017atoms/㎤ 정도로 설정된다.
이상, 설명한 바와 같이 본 발명의 제3 실시예에 따른 MOS형 고체 촬상 장치에 따르면, 포토다이오드의 신호 축적 영역을 저불순물 농도이면서, 안정적으로 형성 가능함과 함께 MOS 트랜지스터가 미세화되어도 펀치 스루를 방지할 수도 있다.
[제조 방법의 설명]
이어서, 본 발명의 MOS형 고체 촬상 장치의 제조 방법에 대해 설명한다.
또, 이하의 설명은 상술된 제1 내지 제3 실시예에 따른 MOS형 고체 촬상 장치의 모든 제조 방법에 적용 가능한 것이다. 각 실시예에 독자의 스텝(step)에 대해서는 그 때마다 설명하기로 한다.
우선, 도 4에 도시된 바와 같이 LOCOS 법에 따라 p형 반도체 기판(1) 상에 절연 분리층(10)을 형성한다. 이 후, 열 산화에 따라 절연 분리층(10)에 둘러싸인 소자 영역 A, B 상에 버퍼(buffbr) 산화막(15)을 형성한다.
이어서, 도 5에 도시된 바와 같이 소자 영역 A에 대해 MOS 트랜지스터의 임계치를 결정하기 위한 소위 채널 이온 주입을 행하고, p형 판독 채널 영역(9)을 형성한다. 마찬가지로, 소자 영역 B에 대해 MOS 트랜지스터의 임계치를 결정하기 위한 소위 채널 이온 주입을 행하고, p형 채널 영역(13)을 형성한다.
본 예에서는 양 채널 영역(9, 13)은 2회의 이온 주입 공정에 의해 형성된다. 이 경우, 양 채널 영역(9, 13)을 형성하기 위해 2회의 PEP(Photo Engraving Process)가 필요하게 된다. 그러나, 소자 영역 A, B에 형성되는 MOS 트랜지스터의 임계치를 상호 동일하게 설정하는 경우에는 양채널 영역(9, 13)은 1회의 이온 주입 공정에 의해 형성할 수 있다. 이 경우, 양 채널 영역(9, 13)을 형성하기 위한 PEP는 1회라도 좋다.
이 후, 레지스트층(16)을 형성하고, PEP에 의해 소자 영역 A 상에 마스크로서의 레지스트 패턴(resist pattern)(레지스트층 : 16)을 잔존시킨다.
또한, 이 시점에서 레지스트층(16)을 소자 영역 A의 전체를 피복하도록 하면, 상술된 제1 실시예에 따른 디바이스의 제조 방법이 된다. 또한, 소자 영역 A 상의 일부에 레지스트층(16)이 배치되지 않도록 하면, 상술된 제2 및 제3 실시예에 따른 디바이스의 제조 방법이 된다.
그리고, 이온 주입법에 따라 레지스트층(16)을 마스크로 하여, p형 불순물(예를 들면, 붕소)을 이온 주입하면, 반도체 기판(1) 내부에는 p+형 펀치 스루 방지 영역(6)이 형성된다.
이 때, p+형 펀치 스루 방지 영역(6)이 예를 들면 반도체 기판(1) 표면으로부터 0.2∼0.4㎛의 위치에 형성되도록, 이온 주입 시의 가속 에너지가 설정된다. 단, 이 조건은 당연히 절연 분리층(10) 바로 아래에도 p+형 펀치 스루 방지 영역(6)이 형성되도록 한 것이어야 한다.
또한, p+형 펀치 스루 방지 영역(6)의 불순물 농도가 예를 들면 1×1017atoms/㎤ 정도가 되도록, 이온 주입 시의 도우즈량이 설정된다. 본 예에서는 p+형 펀치 스루 방지 영역(6)을 형성하기 위한 이온 주입은 1회인 것을 전제로 하고 있지만, 2회 이상의 이온 주입에 의해 p+형 펀치 스루 방지 영역(6)을 형성하도록 해도 좋다.
여기서, 실제 제품에 대응할 수 있는 미묘한 조건에 대해 설명한다.
즉, p+형 펀치 스루 방지 영역(6)을 형성하는데 실제는 레지스트층(16)은 소자 영역 A의 사이즈보다도 훨씬 작은 사이즈로 설정된다. 그 이유는 p+형 펀치 스루 방지 영역(6)이 소자 영역 A의 주변에서 소자 영역 A에 조금만 들어가도록 하면, 절연 분리층(10)에 형성되는 손상에 포토다이오드의 공핍층이 달하는 것을 방지할 수 있기 때문이다.
또, p+형 펀치 스루 방지 영역(6)이 소자 영역 A으로 들어가는 폭 X는 마스크 [레지스트층(16)]의 맞춤 편차를 고려하여, 그 맞춤 편차 이상으로 설정하는 것이 바람직하다. 예를 들면, 그 폭 X는 0.2 ㎛ 정도 또는 그 이상의 값으로 설정된다.
이 후, 소자 영역 B 상의 버퍼 산화막(15)을 제거하고, 또한 열 산화법에 따라 소자 영역 B 상에 10㎚ 이하의 두께, 예를 들면 8㎚ 정도의 게이트 산화막(7)을 형성한다. 이 후, 소자 영역 A 상의 레지스트층(16)을 제거하거나, 소자 영역 A 상의 버퍼 산화막(15)을 제거한다.
이어서, 도 6에 도시된 바와 같이 열 산화법에 따라 소자 영역 A 상에 10㎚ 이하의 두께, 예를 들면 8㎚ 정도의 게이트 산화막(7)을 형성한다.
또, 본 예에서는 소자 영역 A의 게이트 산화막(7)과 소자 영역 B의 게이트 산화막(7)을 다른 스텝에 의해 형성했지만, 당연히 동일한 스텝에 의해 형성해도 좋다. 이 경우, 도 5의 레지스트층(16)을 제거한 후, 소자 영역 A, B 상의 버퍼 산화막(15)이 동시에 제거되거나, 또 소자 영역 A, B 상에 동시에 게이트 산화막(7)이 형성된다.
이 후, 불순물을 포함한 도전성 폴리실리콘막의 형성, 레지스트층의 형성, PEP, RIE라는 스텝을 경유하면, 소자 영역 A의 게이트 산화막(7) 상에는 판독 게이트 전극(8)이 형성되며, 소자 영역 B의 게이트 산화막(7) 상에는 게이트 전극(14)이 형성된다.
또한, 산화막 (또는 질화막)의 형성, RIE라는 스텝을 경유하면, 게이트 전극(8, 14)의 측벽에는 소위 측벽(side wal1) [스페이서(spacer)]이 형성된다.
이 후, 상술된 제1 실시예에 따른 디바이스의 제조 방법에 관해서는 도 6에 도시된 바와 같이 레지스트층의 도포 및 PEP에 의해 소자 영역 A 상 일부에 개구를 갖는 레지스트 패턴(레지스트층; 17)을 형성한다. 그리고, 이온 주입법에 따라 레지스트층(17)을 마스크로 하여, 반도체 기판(1) 내에 p형 불순물(예를 들면, 붕소)을 주입하고, p+형 펀치 스루 스토퍼(5)를 형성한다.
이 후, 레지스트층(17)은 제거된다.
또, 상술된 제2 및 제3 실시예에 따른 디바이스의 제조 방법에 대해서는 당연히 p+형 펀치 스루 스토퍼(5)를 형성하는 스텝에 대해서는 불필요하다.
이어서, 도 7에 도시된 바와 같이 레지스트층의 도포 및 PEP에 의해 소자 영역 A 상의 포토다이오드를 형성하는 영역에 개구를 갖는 레지스트 패턴[레지스트층(18)]을 형성한다. 그리고, 이온 주입법에 따라 레지스트층(18) 및 측벽을 마스크로 하여, 반도체 기판(1) 내에 p형 불순물(예를 들면, BF2)을 주입하고, p++형 표면 실드층(3)을 형성한다.
이 후, 레지스트층(18)을 제거한다.
이어서, 도 8에 도시된 바와 같이 게이트 전극(8, 14)의 측벽에 존재하는 측벽을 제거한다. 그리고, 다시 레지스트층의 도포 및 PEP에 의해 소자 영역 A 상의포토다이오드를 형성하는 영역에 개구를 갖는 레지스트 패턴[레지스트층(18')]을 형성한다. 이 후, 이온 주입법에 따라 레지스트층(18')을 마스크로 하여 반도체 기판(1) 내에 n형 불순물(예를 들면, 인)을 주입하고, n-형 신호 축적 영역(2)을 형성한다.
이 후, 레지스트층(18')은 제거된다.
마지막으로, 도 9에 도시된 바와 같이 레지스트층의 도포 및 PEP에 의해 소자 영역 A 상의 일부 및 소자 영역 B 상에 개구를 갖는 레지스트 패턴 [레지스트층(19)]을 형성한다. 이 후, 이온 주입법에 따라 레지스트층(19) 및 게이트 전극(9, 14)을 마스크로 하여, 반도체 기판(1) 내에 n형 불순물(예를 들면, 인)을 주입하고, n형 제1 내지 제3 반도체 영역(4, 11, 12)을 형성한다.
이 후, 레지스트층(19)은 제거된다.
또, 이 후 배선 공정이나 패시베이션(passivation) 공정 등이 행해지지만, 그것에 대해서는 생략한다.
이상에 의해 본 발명에 따른 MOS형 고체 촬상 장치가 완성된다.
[기타]
상술된 제1 실시예에 따른 MOS형 고체 촬상 장치에 있어서 p+형 펀치 스루 스토퍼(5)는 생략해도 상관없다. 이 경우, p+형 펀치 스루 스토퍼(5)를 형성하는 스텝(제조 방법의 설명을 참조)이 생략되고, 제조 비용의 저감에 공헌할 수 있다. 또한, 제2 및 제3 실시예에 따른 MOS형 고체 촬상 장치에 상관없이 p+형 펀치 스루 방지 영역(6)을 소자 영역 A으로 일정 폭 X만큼 들어가면(도 5 참조), 소자 영역 A의 MOS 트랜지스터에서도 펀치 스루 방지의 효과는 충분히 얻을 수 있다.
상술된 제1 내지 제3 실시예에 따른 MOS형 고체 촬상 장치에서 p+형 펀치 스루 방지 영역(6)은 MOS 트랜지스터의 임계치를 결정하기 위한 이온 주입 시에 이용하는 마스크를 그대로 이용하여, p형 불순물의 이온 주입에 의해 형성해도 좋다. 이 변형예는 소자 영역 A 내의 판독 게이트(MOS 트랜지스터)의 채널부에 대해 채널 이온 주입을 행하지 않은 경우에 적용되는 것이다.
상술된 제1 내지 제3 실시예에 따른 MOS형 고체 촬상 장치에서는 p형 반도체 기판 내에 n 채널 MOS 트랜지스터를 형성한 예였지만, 예를 들면 본 발명은 n형 반도체 기판 내에 p 채널 MOS 트랜지스터를 형성하는 경우에도 적용 가능하다.
이상, 설명한 바와 같이 본 발명의 MOS형 고체 촬상 장치 및 그 제조 방법에 따르면, 포토다이오드의 신호 축적 영역 바로 아래에는 p+형 펀치 스루 방지 영역이 형성되지 않는다. 한편, p+형 펀치 스루 방지 영역은 소스가 포토다이오드의 신호 축적 영역이 되는 판독 게이트(MOS 트랜지스터)가 형성되는 소자 영역으로 적어도 일정 폭만큼 들어가고, 또한 그 소자 영역 이외의 소자 영역의 전체에 형성된다.
따라서, MOS 트랜지스터의 게이트 길이가 짧아지고 그 게이트 산화막의 두께가 얇아진 경우에도 MOS 트랜지스터의 펀치 스루와 소자 사이(절연 분리층을 사이에 둔 두개의 소자들 사이)의 펀치 스루를 모두 방지하는 것이 가능해진다. 또, 포토다이오드의 신호 축적 영역을 p+형 펀치 스루 방지 영역의 도전형을 반전시켜 형성할 필요가 없기 때문에 단일 화소에 형성되는 포토다이오드의 공핍화 전위를 낮게 하고, 또 안정시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 MOS형 고체 촬상 장치를 나타내는 단면도.
도 2는 본 발명의 제2 실시예에 따른 MOS형 고체 촬상 장치를 나타내는 단면도.
도 3은 본 발명의 제3 실시예에 따른 MOS형 고체 촬상 장치를 나타내는 단면도.
도 4는 본 발명에 따른 MOS형 고체 촬상 장치의 제조 방법의 일공정을 나타내는 단면도.
도 5는 본 발명에 따른 MOS형 고체 촬상 장치의 제조 방법의 일공정을 나타내는 단면도.
도 6은 본 발명에 따른 MOS형 고체 촬상 장치의 제조 방법의 일공정을 나타내는 단면도.
도 7은 본 발명에 따른 MOS형 고체 촬상 장치의 제조 방법의 일공정을 나타내는 단면도.
도 8은 본 발명에 따른 MOS형 고체 촬상 장치의 제조 방법의 일공정을 나타내는 단면도.
도 9는 본 발명에 따른 MOS형 고체 촬상 장치의 제조 방법의 일공정을 나타내는 단면도.
도 10은 MOS형 고체 촬상 장치의 화소를 나타내는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : p형 반도체 기판,
2 : n-형 신호 축적 영역
3 : p++형 표면 실드층
4 : n형 제1 반도체 영역
5 : p+형 펀치 스루 스토퍼
6 : p+형 펀치 스루 방지 영역
7 : 게이트 산화막
8 : 판독 게이트 전극
9 : p형 판독 채널 영역
10 : 절연 분리층
11 : n형 제2 반도체 영역
12 : n형 제3 반도체 영역
13 : p형 채널 영역
14 : 게이트 전극
15 : 버퍼 산화막
16, 17, 18, 18', 19 : 레지스트층
21 : 포토다이오드
22 : 판독 게이트
23 : 리세트 게이트
24 : 증폭 게이트
25 : 선택 게이트
26 : 수직 주사 회로
27 : 수평 주사 회로
28 : 부하 게이트

Claims (22)

  1. MOS형 고체 촬상(撮像) 장치에 있어서,
    제1 도전형의 반도체 기판 내에 형성되는 광전 변환 소자;
    상기 반도체 기판의 제1 소자 영역 내에 형성되며, 상기 광전 변환 소자에 의해 생성되는 전하를 판독하기 위한 제2 도전형의 제1 MOS 트랜지스터;
    상기 반도체 기판의 제2 소자 영역 내에 형성되는 제2 도전형의 제2 MOS 트랜지스터;
    상기 제1 및 제2 소자 영역을 각각 둘러싸는 절연 분리층; 및
    펀치 스루를 방지하기 위해, 상기 제2 소자 영역의 표면 영역(surface area)에 형성되고 상기 절연 분리층 바로 아래에 형성되는 제1 도전형의 펀치 스루 방지 영역
    을 포함하며,
    상기 제2 소자 영역의 상기 펀치 스루 방지 영역의 바닥면(bottom surface)은 상기 절연 분리층 바로 아래 형성되는 상기 펀치 스루 방지 영역의 바닥면보다 깊고,
    상기 광전 변환 소자는 상기 제1 소자 영역 내에 형성되며, 상기 제1 MOS 트랜지스터의 소스(source)가 상기 광전 변환 소자의 제2 도전형의 신호 축적 영역이 되고,
    상기 광전 변환 소자는 상기 반도체 기판과 상기 신호 축적 영역으로 구성되며, 상기 신호 축적 영역 바로 아래에는 상기 펀치 스루 방지 영역이 설치되지 않은 MOS형 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 펀치 스루 방지 영역은 상기 절연 분리층 바로 아래에도 형성되어 있는 MOS형 고체 촬상 장치.
  3. 제2항에 있어서,
    상기 펀치 스루 방지 영역은 상기 제1 소자 영역의 주변부에 상기 절연 분리층을 따라 형성되는 MOS형 고체 촬상 장치.
  4. 제3항에 있어서,
    상기 절연 분리층에서부터 상기 제1 소자 영역 내의 상기 펀치 스루 방지 영역의 끝까지의 폭은 상기 펀치 스루 방지 영역을 형성할 때에 사용하는 마스크재의 맞춤 편차에 기초하여 결정되는 MOS형 고체 촬상 장치.
  5. 제4항에 있어서,
    상기 폭은 0.2㎛ 이상인 MOS형 고체 촬상 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 MOS형 고체 촬상 장치는 복수의 화소를 포함하고, 각 화소는 상기 광전 변환 소자, 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터를 포함하는 MOS형 고체 촬상 장치.
  8. 삭제
  9. 제1항에 있어서,
    상기 제1 MOS 트랜지스터의 드레인(drain) 바로 아래에 형성되는 제1 도전형의 펀치 스루 스토퍼를 더 포함하는 MOS형 고체 촬상 장치.
  10. 제8항에 있어서,
    상기 펀치 스루 방지 영역은 상기 제1 MOS 트랜지스터의 드레인 바로 아래에 형성되는 MOS형 고체 촬상 장치.
  11. 제8항에 있어서,
    상기 펀치 스루 방지 영역은 상기 제1 MOS 트랜지스터의 드레인 및 채널(channel)의 일부를 피복하고 있는 MOS형 고체 촬상 장치.
  12. 삭제
  13. 제12항에 있어서,
    상기 펀치 스루 방지 영역은 상기 신호 축적 영역에 인접하고 있는 것을 특징으로 하는 MOS형 고체 촬상 장치.
  14. 제1항에 있어서,
    상기 제2 소자 영역에서의 상기 펀치 스루 방지 영역의 깊이는 0.2㎛ 이상 0.4㎛ 이하로 설정되어 있는 MOS형 고체 촬상 장치.
  15. 제1항에 있어서,
    상기 제1 및 제2 MOS 트랜지스터의 게이트(gate) 길이는 0.4㎛ 이하로 설정되며, 게이트 산화막의 두께는 10㎛ 이하로 설정되어 있는 MOS형 고체 촬상 장치.
  16. MOS형 고체 촬상 장치의 제조 방법에 있어서,
    제1 도전형의 반도체 기판 상에 절연 분리층을 형성하고, 상기 절연 분리층에 둘러싸인 제1 및 제2 소자 영역을 형성하는 단계;
    이온(ion) 주입법에 의해 상기 반도체 기판 내에 제1 도전형의 불순물을 주입하고, 적어도 상기 절연 분리층 바로 아래 및 상기 제2 소자 영역 전체에 펀치 스루를 방지하기 위한 제1 도전형의 펀치 스루 방지 영역을 형성하는 단계; 및
    상기 제1 소자 영역 내에 광전 변환 소자 및 상기 광전 변환 소자에 의해 생성된 전하를 판독하기 위한 제1 MOS 트랜지스터를 형성함과 동시에, 상기 제2 소자 영역 내에 제2 MOS 트랜지스터를 형성하는 단계
    를 포함하며,
    상기 불순물은 상기 제1 소자 영역의 일부를 피복하는 레지스트(resist)층을 마스크로 하여, 상기 반도체 기판 내에 주입되고,
    상기 레지스트층은, 상기 절연 분리층으로부터 적어도 소정의 폭만큼 상기 제1 소자 영역으로 들어간 위치의 내측에 위치하고, 상기 광전 변환 소자의 제2 도전형의 신호 축적 영역 상에 형성되는 MOS형 고체 촬상 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 불순물은 상기 절연 분리층을 관통하는 가속 에너지 및 도우즈(dose)량으로 상기 반도체 기판 내에 주입되는 MOS형 고체 촬상 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 불순물은, 상기 제2 MOS 트랜지스터의 임계치를 결정하는 채널 이온(channel ion) 주입 시에 사용되는 마스크와 동일한 마스크를 사용하여, 상기 반도체 기판 내에 주입되는 MOS형 고체 촬상 장치의 제조 방법.
  19. 삭제
  20. 삭제
  21. 제16항에 있어서,
    상기 불순물은 상기 제1 소자 영역 내의 일부에도 주입되는 MOS형 고체 촬상 장치의 제조 방법.
  22. MOS형 고체 촬상 장치에 있어서,
    제1 도전형의 반도체 기판 내에 형성되는 광전 변환 소자;
    상기 반도체 기판의 제1 소자 영역 내에 형성되며, 상기 광전 변환 소자에 의해 생성되는 전하를 판독하기 위한 제2 도전형의 제1 MOS 트랜지스터;
    상기 반도체 기판의 제2 소자 영역 내에 형성되는 제2 도전형의 제2 MOS 트랜지스터; 및
    펀치 스루를 방지하기 위해 상기 제2 소자 영역의 표면 영역 내에 형성되는 상기 제1 도전형의 펀치 스루 방지 영역
    을 포함하며,
    상기 제2 소자 영역의 상기 펀치 스루 방지 영역의 깊이는 0.2㎛ 이상 0.4㎛ 이하로 설정되고,
    상기 광전 변환 소자는 상기 제1 소자 영역 내에 형성되며, 상기 제1 MOS 트랜지스터의 소스(source)가 상기 광전 변환 소자의 제2 도전형의 신호 축적 영역이 되고,
    상기 광전 변환 소자는 상기 반도체 기판과 상기 신호 축적 영역으로 구성되며, 상기 신호 축적 영역 바로 아래에는 상기 펀치 스루 방지 영역이 설치되지 않은 MOS형 고체 촬상 장치.
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