JPH0714799A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0714799A JPH0714799A JP5143565A JP14356593A JPH0714799A JP H0714799 A JPH0714799 A JP H0714799A JP 5143565 A JP5143565 A JP 5143565A JP 14356593 A JP14356593 A JP 14356593A JP H0714799 A JPH0714799 A JP H0714799A
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Abstract
(57)【要約】
【目的】 より高性能な半導体装置の製造方法を提供す
る。 【構成】 シリコン基板１にチャネルストッパ層５を形
成し、ＬＯＣＯＳ酸化膜６およびゲート酸化膜７を形成
する。次にＳｉ+ あるいはＧｅ+ のイオン注入によりシ
リコン基板１の結晶性を改質させる。その際、改質はイ
オン注入のチャネリング条件を変えることにより、自由
に設定できる。そして、基板表面から深い位置に高損傷
領域１３ｂを形成し、浅い位置に低損傷領域１３ａを形
成する。次に、高損傷領域１３ｂに損傷領域にＢ+ をイ
オン注入してパンチスルーストッパ層１４を形成する。
次に、ゲート電極８を形成し、その後、低損傷領域１３
ａにソース／ドレイン領域９，電界緩和層１５を形成す
る。その後、絶縁膜層１０を形成し、ソース／ドレイン
の配線層１２を形成し、パッシベーション膜を形成して
Ｎ−ＭＯＳトランジスタとなる。
る。 【構成】 シリコン基板１にチャネルストッパ層５を形
成し、ＬＯＣＯＳ酸化膜６およびゲート酸化膜７を形成
する。次にＳｉ+ あるいはＧｅ+ のイオン注入によりシ
リコン基板１の結晶性を改質させる。その際、改質はイ
オン注入のチャネリング条件を変えることにより、自由
に設定できる。そして、基板表面から深い位置に高損傷
領域１３ｂを形成し、浅い位置に低損傷領域１３ａを形
成する。次に、高損傷領域１３ｂに損傷領域にＢ+ をイ
オン注入してパンチスルーストッパ層１４を形成する。
次に、ゲート電極８を形成し、その後、低損傷領域１３
ａにソース／ドレイン領域９，電界緩和層１５を形成す
る。その後、絶縁膜層１０を形成し、ソース／ドレイン
の配線層１２を形成し、パッシベーション膜を形成して
Ｎ−ＭＯＳトランジスタとなる。
Description
【０００１】
【産業上の利用分野】この発明は、基板中の不純物分布
形成の微細化および複雑化に関するものであり、特にＶ
ＬＳＩなどの非常に微細かつ複雑なパターンを有する素
子の製造工程において好適なものである。
形成の微細化および複雑化に関するものであり、特にＶ
ＬＳＩなどの非常に微細かつ複雑なパターンを有する素
子の製造工程において好適なものである。
【０００２】
【従来の技術】最近、半導体装置の微細化に伴いレトロ
グレードウェルなどに見られるように、基板中不純物分
布の縮小化、複雑化が進められている。従来の対処方法
としては縮小化については、基板は単結晶でイオン入射
条件を適切に調整することで、チャネリングによる注入
分布の広がりを極力抑制する方法（例えばシリコン基板
表面に対する法線に対し７度以上ずらし、また基板中心
周りにオリエンテーションフラット部を２０度程度回
転。以降「角度調整法」と呼ぶ）や、シリコン基板表面
を一旦完全非晶質化した後不純物イオンを注入する方法
（以降「非晶質化法」と呼ぶ。）が用いられている（例
えば月刊Semiconductor World 1990.8，p.56）。また複
雑化については注入エネルギーや注入ドーズ量を種々変
化させて対処している。またこの場合イオンの注入条件
としては、故意にチャネリング現象が生じにくくなる角
度条件を選択している。
グレードウェルなどに見られるように、基板中不純物分
布の縮小化、複雑化が進められている。従来の対処方法
としては縮小化については、基板は単結晶でイオン入射
条件を適切に調整することで、チャネリングによる注入
分布の広がりを極力抑制する方法（例えばシリコン基板
表面に対する法線に対し７度以上ずらし、また基板中心
周りにオリエンテーションフラット部を２０度程度回
転。以降「角度調整法」と呼ぶ）や、シリコン基板表面
を一旦完全非晶質化した後不純物イオンを注入する方法
（以降「非晶質化法」と呼ぶ。）が用いられている（例
えば月刊Semiconductor World 1990.8，p.56）。また複
雑化については注入エネルギーや注入ドーズ量を種々変
化させて対処している。またこの場合イオンの注入条件
としては、故意にチャネリング現象が生じにくくなる角
度条件を選択している。
【０００３】
【発明が解決しようとする課題】今後更に微細化が進む
将来を鑑みると、これらの方法では不純物分布の形成の
自由度が少ないため、一層複雑な不純物分布を形成する
際に制限を受ける可能性があるという問題点がある。例
えば図１６、図１７に示す様に従来方法では、角度調整
法または非晶質化法それぞれでの入射イオンに対し、注
入分布の半値幅（以降図２０で定義する分布半値幅と呼
ぶ。）やピーク深さは一義的に決まってしまい独立制御
は不可能である。
将来を鑑みると、これらの方法では不純物分布の形成の
自由度が少ないため、一層複雑な不純物分布を形成する
際に制限を受ける可能性があるという問題点がある。例
えば図１６、図１７に示す様に従来方法では、角度調整
法または非晶質化法それぞれでの入射イオンに対し、注
入分布の半値幅（以降図２０で定義する分布半値幅と呼
ぶ。）やピーク深さは一義的に決まってしまい独立制御
は不可能である。
【０００４】この発明は上記問題点に鑑み、同一の入射
イオンエネルギーに対しても注入分布やピーク深さを可
変させることができるという、さらなる大きな自由度を
持った不純物分布形成を実現し、その手法に基づいた高
性能な半導体装置の製造方法を提供することを目的とす
る。
イオンエネルギーに対しても注入分布やピーク深さを可
変させることができるという、さらなる大きな自由度を
持った不純物分布形成を実現し、その手法に基づいた高
性能な半導体装置の製造方法を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】この発明は、イオン注入
法を用いて半導体基板中に不純物を導入する工程を含む
半導体装置の製造方法において、該半導体基板表面より
深い領域に適当な厚さと欠陥量とを有する損傷層を形成
する工程と、前記半導体基板に対しチャネリングが生じ
る角度条件で不純物イオンを注入する工程と、注入分布
微調整用の該不純物イオンの入射角度を変化させる工程
とを含むことを特徴とする。
法を用いて半導体基板中に不純物を導入する工程を含む
半導体装置の製造方法において、該半導体基板表面より
深い領域に適当な厚さと欠陥量とを有する損傷層を形成
する工程と、前記半導体基板に対しチャネリングが生じ
る角度条件で不純物イオンを注入する工程と、注入分布
微調整用の該不純物イオンの入射角度を変化させる工程
とを含むことを特徴とする。
【０００６】
【作用】この発明によると、不純物のイオン注入におい
て、半導体基板表面より深い領域に適当な厚さと欠陥量
とを有する損傷層を形成する工程と、前記半導体基板に
対しチャネリングが生じる角度条件で不純物イオンを注
入する工程と、注入分布微調整用の該不純物イオンの入
射角度を変化させる工程とを行うようにしているため、
任意の特定の場所にのみ集中的に不純物層を形成するこ
とが可能となり、またその注入分布幅及び注入深さを独
立に制御することが可能となる。
て、半導体基板表面より深い領域に適当な厚さと欠陥量
とを有する損傷層を形成する工程と、前記半導体基板に
対しチャネリングが生じる角度条件で不純物イオンを注
入する工程と、注入分布微調整用の該不純物イオンの入
射角度を変化させる工程とを行うようにしているため、
任意の特定の場所にのみ集中的に不純物層を形成するこ
とが可能となり、またその注入分布幅及び注入深さを独
立に制御することが可能となる。
【０００７】
【実施例】（第１実施例）以下、この発明を具体化した
一実施例を図面に従って説明する。図１〜図１１は、本
実施例におけるＮ−ＭＯＳトランジスタの各製造工程途
中における断面図を示すものである。
一実施例を図面に従って説明する。図１〜図１１は、本
実施例におけるＮ−ＭＯＳトランジスタの各製造工程途
中における断面図を示すものである。
【０００８】まず図１に示すように、一般の製造工程に
従い、Ｐ型シリコン基板１を熱酸化により熱酸化膜２
を、またＬＰＣＶＤ法などにより窒化膜３を形成する。
その後、図２に示す様にレジスト等のマスク層４をパタ
ーニングし、ドライエッチング法により上記酸化膜２及
び窒化膜３をパターニングする。そして、イオン注入
（例えばＢ+ ）をし、チャネルストッパ層５を形成す
る。
従い、Ｐ型シリコン基板１を熱酸化により熱酸化膜２
を、またＬＰＣＶＤ法などにより窒化膜３を形成する。
その後、図２に示す様にレジスト等のマスク層４をパタ
ーニングし、ドライエッチング法により上記酸化膜２及
び窒化膜３をパターニングする。そして、イオン注入
（例えばＢ+ ）をし、チャネルストッパ層５を形成す
る。
【０００９】次に、図３に示すようにマスク層４を除去
し、そしてフィールド酸化を行ないＬＯＣＯＳ領域６を
形成する。そして上記窒化膜３を除去後、酸化膜２を希
弗酸水溶液でゲ−ト領域からエッチング除去する。引き
続き、ゲ−ト酸化膜７を熱酸化法で形成する。さらに、
図４に示すように、しきい値電圧調整及びパンチスルー
ストッパ形成用のイオン注入に先立ち、シリコン基板中
に結晶構造の乱れた領域１３を局所的に形成するために
損傷領域形成用イオン（例えばＳｉ+ やＧｅ+ ）のイオ
ン注入を行ない、結晶を乱し損傷層領域１３ａ，１３ｂ
を形成する。
し、そしてフィールド酸化を行ないＬＯＣＯＳ領域６を
形成する。そして上記窒化膜３を除去後、酸化膜２を希
弗酸水溶液でゲ−ト領域からエッチング除去する。引き
続き、ゲ−ト酸化膜７を熱酸化法で形成する。さらに、
図４に示すように、しきい値電圧調整及びパンチスルー
ストッパ形成用のイオン注入に先立ち、シリコン基板中
に結晶構造の乱れた領域１３を局所的に形成するために
損傷領域形成用イオン（例えばＳｉ+ やＧｅ+ ）のイオ
ン注入を行ない、結晶を乱し損傷層領域１３ａ，１３ｂ
を形成する。
【００１０】例えばその結晶構造の乱し方としては、図
１２に示すようにする。この図はシリコン基板の将来チ
ャネル領域となる場所の断面構造を示したものである。
表面には比較的損傷量を抑えた領域１３ａ（もしくは単
結晶領域）を形成し、そしてパンチスルーストッパを形
成すべき深さの所において比較的損傷量を増大させた領
域１３ｂを形成する。その際、ソース／ドレインとパン
チスルーストッパの界面となるべき所に低損傷領域１３
ａ（もしくは単結晶領域）と高損傷領域１３ｂとの界面
が来るように設定するのが良い。具体例を挙げれば、表
面の低損傷領域１３ａの厚さを0.16μｍ、パンチスルー
ストッパを形成すべき高損傷領域１３ｂの厚さを0.14μ
ｍに設定する。これらの条件は損傷形成用イオン１７の
エネルギーやドーズ量を適宜調整する事により高損傷領
域１３ｂの損傷具合や損傷幅は調整可能である。
１２に示すようにする。この図はシリコン基板の将来チ
ャネル領域となる場所の断面構造を示したものである。
表面には比較的損傷量を抑えた領域１３ａ（もしくは単
結晶領域）を形成し、そしてパンチスルーストッパを形
成すべき深さの所において比較的損傷量を増大させた領
域１３ｂを形成する。その際、ソース／ドレインとパン
チスルーストッパの界面となるべき所に低損傷領域１３
ａ（もしくは単結晶領域）と高損傷領域１３ｂとの界面
が来るように設定するのが良い。具体例を挙げれば、表
面の低損傷領域１３ａの厚さを0.16μｍ、パンチスルー
ストッパを形成すべき高損傷領域１３ｂの厚さを0.14μ
ｍに設定する。これらの条件は損傷形成用イオン１７の
エネルギーやドーズ量を適宜調整する事により高損傷領
域１３ｂの損傷具合や損傷幅は調整可能である。
【００１１】そして、図５に示すように，しきい値電圧
調整及びパンチスルーストッパ領域を一括形成するため
に、パンチスルーストッパ形成用不純物イオンのイオン
注入を、例えば２０ｋｅＶ，Ｂ+ イオンで行う。この場
合イオンの入射角度はシリコン基板のチャネリング軸
（例えば＜１００＞、＜１１０＞、＜１１１＞等）に平
行もしくは適度にずらし、またその角度を精度良く設定
し、エネルギーは各チャネリング軸に対し適切な値に設
定する。
調整及びパンチスルーストッパ領域を一括形成するため
に、パンチスルーストッパ形成用不純物イオンのイオン
注入を、例えば２０ｋｅＶ，Ｂ+ イオンで行う。この場
合イオンの入射角度はシリコン基板のチャネリング軸
（例えば＜１００＞、＜１１０＞、＜１１１＞等）に平
行もしくは適度にずらし、またその角度を精度良く設定
し、エネルギーは各チャネリング軸に対し適切な値に設
定する。
【００１２】次に、図６に示すように、多結晶シリコン
膜等を形成し、所定の寸法にドライエッチング法により
パターニングしてゲ−ト電極８を形成する。次に、図７
に示すように、ソース／ドレイン形成用不純物イオン１
８のイオン注入（例えばＰ+ やＡｓ+ ）を行ない、ソー
ス／ドレイン領域９を形成する。この場合は先ほどのし
きい値電圧調整及びパンチスルーストッパ領域を形成す
るためのイオン注入時に用いた角度条件とは異なり、チ
ャネリング条件から故意にずらす（例えば基板垂線に対
しイオンの入射角度を７度以上傾斜させる）ことによ
り、またはイオン注入（Ｓｉ+ またはＧｅ+ 等）により
基板表面を非晶質化してから不純物イオンを注入するこ
とにより、ソース／ドレインの接合深さをできる限り浅
くすることが好ましい。
膜等を形成し、所定の寸法にドライエッチング法により
パターニングしてゲ−ト電極８を形成する。次に、図７
に示すように、ソース／ドレイン形成用不純物イオン１
８のイオン注入（例えばＰ+ やＡｓ+ ）を行ない、ソー
ス／ドレイン領域９を形成する。この場合は先ほどのし
きい値電圧調整及びパンチスルーストッパ領域を形成す
るためのイオン注入時に用いた角度条件とは異なり、チ
ャネリング条件から故意にずらす（例えば基板垂線に対
しイオンの入射角度を７度以上傾斜させる）ことによ
り、またはイオン注入（Ｓｉ+ またはＧｅ+ 等）により
基板表面を非晶質化してから不純物イオンを注入するこ
とにより、ソース／ドレインの接合深さをできる限り浅
くすることが好ましい。
【００１３】そして、図８に示すように、電界緩和層形
成用不純物イオン１９の斜めイオン注入（例えばＰ+ や
Ａｓ+ ）を行ない、電界緩和層１５形成を形成する。次
に、図９に示すように、ＢＰＳＧ等の絶縁膜層１０をプ
ラズマＣＶＤ法などで形成した後、リフローする。次
に、図１０に示すように、ドライエッチング法等により
コンタクトホール１１を形成する。
成用不純物イオン１９の斜めイオン注入（例えばＰ+ や
Ａｓ+ ）を行ない、電界緩和層１５形成を形成する。次
に、図９に示すように、ＢＰＳＧ等の絶縁膜層１０をプ
ラズマＣＶＤ法などで形成した後、リフローする。次
に、図１０に示すように、ドライエッチング法等により
コンタクトホール１１を形成する。
【００１４】次に、図１１に示すように、Ａｌ−Ｓｉ−
Ｃｕ合金等を例えばスパッタ法等により成膜した後パタ
ーニングして配線１２を形成する。この後、パッシベー
ション膜を形成してＮ−ＭＯＳトランジスタが完成す
る。以上のように、本実施例では、シリコン基板等にお
いて、ある一定の深さで、ある幅を持たせて結晶構造を
故意に適切なイオンを用いたイオン注入法等で局所的に
乱し、その状態で基板に導入すべき不純物を上述の３つ
の工程を適宜組み合わせてイオン注入し、注入した全不
純物量の比較的大部分を含有する領域を局所的に形成す
るようにしている。その際、損傷形成用イオンのエネル
ギーを変化させることにより、高濃度領域の設定深さを
自由に変えることができ、また損傷幅を変化させること
により自由に高濃度領域幅を制御して形成することがで
きる。例えば図１８に示す様に２０ｋｅＶ，Ｂ+ イオン
を（１００）シリコン基板に注入した場合、分布半値幅
は角度調整法では0.085 μｍ、非晶質化法では0.066 μ
ｍと一義的に決まってしまうが、本発明を用いることに
より0.038 μｍから0.206 μｍまで連続的に変化させる
ことができるようになる。
Ｃｕ合金等を例えばスパッタ法等により成膜した後パタ
ーニングして配線１２を形成する。この後、パッシベー
ション膜を形成してＮ−ＭＯＳトランジスタが完成す
る。以上のように、本実施例では、シリコン基板等にお
いて、ある一定の深さで、ある幅を持たせて結晶構造を
故意に適切なイオンを用いたイオン注入法等で局所的に
乱し、その状態で基板に導入すべき不純物を上述の３つ
の工程を適宜組み合わせてイオン注入し、注入した全不
純物量の比較的大部分を含有する領域を局所的に形成す
るようにしている。その際、損傷形成用イオンのエネル
ギーを変化させることにより、高濃度領域の設定深さを
自由に変えることができ、また損傷幅を変化させること
により自由に高濃度領域幅を制御して形成することがで
きる。例えば図１８に示す様に２０ｋｅＶ，Ｂ+ イオン
を（１００）シリコン基板に注入した場合、分布半値幅
は角度調整法では0.085 μｍ、非晶質化法では0.066 μ
ｍと一義的に決まってしまうが、本発明を用いることに
より0.038 μｍから0.206 μｍまで連続的に変化させる
ことができるようになる。
【００１５】また図１９に示す様に注入分布のピーク深
さは、特性Ｘに示す角度調整法では0.08μｍ、特性Ｙに
示す非晶質化法では0.08μｍと一義的に決まってしまう
が、特性Ｚ1 からＺ2 に示す本実施例の方法を用いるこ
とにより0.08μｍから0.22μｍまで連続的に変化させる
ことができる。これは他の入射イオンのエネルギーにつ
いても同様のことが当てはまる。
さは、特性Ｘに示す角度調整法では0.08μｍ、特性Ｙに
示す非晶質化法では0.08μｍと一義的に決まってしまう
が、特性Ｚ1 からＺ2 に示す本実施例の方法を用いるこ
とにより0.08μｍから0.22μｍまで連続的に変化させる
ことができる。これは他の入射イオンのエネルギーにつ
いても同様のことが当てはまる。
【００１６】また、図１３にパンチスルーストッパとな
るＢ+ イオンの注入分布のシリコン基板の結晶性の違い
による変化を示す。ただし、注入エネルギーは２０ｋｅ
Ｖとする。基板が完全な単結晶の場合、＜１００＞軸チ
ャネリング時には、特性Ａとして点線で示すように深さ
方向に対しほぼ台形状の比較的幅広い分布を持つ。他
方、入射角度を適当にずらしチャネリング現象を極力抑
制した場合には、特性Ｂとして二点鎖線で示すように、
ピーク深さが浅い方にシフトし注入分布幅は狭くなる
が、まだテール領域の勾配はやや緩やかである。またシ
リコン基板が完全に非晶質化した場合には、特性Ｃとし
て一点鎖線で示すようにその分布のテール領域の濃度勾
配はさらに大きくなる。そして図１２に示すような結晶
性の分布を持たせた場合には、特性Ｄとして実線で示す
ように高損傷領域に高不純物濃度の領域を局所的に形成
することができる。
るＢ+ イオンの注入分布のシリコン基板の結晶性の違い
による変化を示す。ただし、注入エネルギーは２０ｋｅ
Ｖとする。基板が完全な単結晶の場合、＜１００＞軸チ
ャネリング時には、特性Ａとして点線で示すように深さ
方向に対しほぼ台形状の比較的幅広い分布を持つ。他
方、入射角度を適当にずらしチャネリング現象を極力抑
制した場合には、特性Ｂとして二点鎖線で示すように、
ピーク深さが浅い方にシフトし注入分布幅は狭くなる
が、まだテール領域の勾配はやや緩やかである。またシ
リコン基板が完全に非晶質化した場合には、特性Ｃとし
て一点鎖線で示すようにその分布のテール領域の濃度勾
配はさらに大きくなる。そして図１２に示すような結晶
性の分布を持たせた場合には、特性Ｄとして実線で示す
ように高損傷領域に高不純物濃度の領域を局所的に形成
することができる。
【００１７】なお本実施例においてはゲ−ト酸化膜７を
先に形成したが、損傷領域を形成した後に行ってもよ
い。以上詳述したように本実施例では、微細化に伴って
複雑化、縮小化することによって生ずる不純物分布形成
の自由度の問題を、チャネリング現象の積極的な利
用、チャネリング軸に対する適切な角度調整、及び
半導体基板への局所的な損傷領域の形成という３つの工
程を適宜ミックスした手法をイオン注入工程に導入する
ことにより、高不純物濃度領域を任意の深さ及び幅で形
成することができるため、上記問題点を解決することが
可能となると共に、イオン注入技術の応用領域を従来よ
りもさらに発展させることができる。
先に形成したが、損傷領域を形成した後に行ってもよ
い。以上詳述したように本実施例では、微細化に伴って
複雑化、縮小化することによって生ずる不純物分布形成
の自由度の問題を、チャネリング現象の積極的な利
用、チャネリング軸に対する適切な角度調整、及び
半導体基板への局所的な損傷領域の形成という３つの工
程を適宜ミックスした手法をイオン注入工程に導入する
ことにより、高不純物濃度領域を任意の深さ及び幅で形
成することができるため、上記問題点を解決することが
可能となると共に、イオン注入技術の応用領域を従来よ
りもさらに発展させることができる。
【００１８】また、しきい値電圧調整及びパンチスルー
ストッパ領域を一括して形成するために形成工程をも簡
略化することができ、またパンチスルーストッパの形成
深さ、幅をも自由にかつ独立に制御することができ、最
適なデバイス構造を実現することが可能となる。 （第２実施例）第１実施例においては、損傷領域の設定
をイオン注入のみで実施したが、その場合、基板表面を
著しく損傷させないために、ある程度イオン注入のエネ
ルギーおよびドーズ量が限定されてしまい、それによ
り、損傷領域の設定が限定されてしまう。そこで、損傷
領域の設定後、レーザビーム等基板表面を局所的に加熱
する方法を用い、基板表面の結晶性を回復させるように
する。これにより、更に損傷領域の設定条件に対する形
成自由度を大きくすることができる。詳細は以下の通り
である。
ストッパ領域を一括して形成するために形成工程をも簡
略化することができ、またパンチスルーストッパの形成
深さ、幅をも自由にかつ独立に制御することができ、最
適なデバイス構造を実現することが可能となる。 （第２実施例）第１実施例においては、損傷領域の設定
をイオン注入のみで実施したが、その場合、基板表面を
著しく損傷させないために、ある程度イオン注入のエネ
ルギーおよびドーズ量が限定されてしまい、それによ
り、損傷領域の設定が限定されてしまう。そこで、損傷
領域の設定後、レーザビーム等基板表面を局所的に加熱
する方法を用い、基板表面の結晶性を回復させるように
する。これにより、更に損傷領域の設定条件に対する形
成自由度を大きくすることができる。詳細は以下の通り
である。
【００１９】第１実施例におけるゲ−ト酸化膜形成工程
までは同一の工程を踏襲する（図１〜図３）。次に、図
１４に示すように、損傷領域形成用イオン１７（例えば
Ｓｉ+ やＧｅ + 等）を注入し損傷領域１３を形成する。
その際、第１実施例の場合と異なり、表面近傍の低損傷
領域の保存には特にこだわる必要はない。
までは同一の工程を踏襲する（図１〜図３）。次に、図
１４に示すように、損傷領域形成用イオン１７（例えば
Ｓｉ+ やＧｅ + 等）を注入し損傷領域１３を形成する。
その際、第１実施例の場合と異なり、表面近傍の低損傷
領域の保存には特にこだわる必要はない。
【００２０】次に、図１５に示すようにレーザ照射を行
ない、所望とする深さの損傷領域を再結晶化層２１にす
る。その際、再結晶化深さを調整するためには、レーザ
の波長やパワーを調整すれば良い。この結果、表面領域
に結晶性が回復しチャネリング現象を生じさせることが
でき、またその下地に損傷領域を残存させることができ
る。これ以降の工程については実施例１の不純物イオン
注入工程（図５に相当）以降を踏襲する。
ない、所望とする深さの損傷領域を再結晶化層２１にす
る。その際、再結晶化深さを調整するためには、レーザ
の波長やパワーを調整すれば良い。この結果、表面領域
に結晶性が回復しチャネリング現象を生じさせることが
でき、またその下地に損傷領域を残存させることができ
る。これ以降の工程については実施例１の不純物イオン
注入工程（図５に相当）以降を踏襲する。
【００２１】このように本実施例では、イオン注入によ
り所望の損傷領域を設定した後、基板表面をレーザビー
ム等により基板表面を加熱し、結晶性を回復するように
しているため、損傷領域の設定を基板表面の損傷を考慮
することなく実施できる。
り所望の損傷領域を設定した後、基板表面をレーザビー
ム等により基板表面を加熱し、結晶性を回復するように
しているため、損傷領域の設定を基板表面の損傷を考慮
することなく実施できる。
【００２２】
【発明の効果】以上詳述したように、本発明では、任意
の特定の場所にのみ集中的に不純物層を形成することが
可能となり、またその注入分布幅及び注入深さを独立に
制御することが可能となるため、不純物のイオン注入に
おいて、より微細化，複雑化が可能となり、より高性能
な半導体装置の製造方法を提供することができる。
の特定の場所にのみ集中的に不純物層を形成することが
可能となり、またその注入分布幅及び注入深さを独立に
制御することが可能となるため、不純物のイオン注入に
おいて、より微細化，複雑化が可能となり、より高性能
な半導体装置の製造方法を提供することができる。
【図１】第１実施例のＮ−ＭＯＳトランジスタの製造工
程を説明するための断面図である。
程を説明するための断面図である。
【図２】第１実施例のＮ−ＭＯＳトランジスタの製造工
程を説明するための断面図である。
程を説明するための断面図である。
【図３】第１実施例のＮ−ＭＯＳトランジスタの製造工
程を説明するための断面図である。
程を説明するための断面図である。
【図４】第１実施例のＮ−ＭＯＳトランジスタの製造工
程を説明するための断面図である。
程を説明するための断面図である。
【図５】第１実施例のＮ−ＭＯＳトランジスタの製造工
程を説明するための断面図である。
程を説明するための断面図である。
【図６】第１実施例のＮ−ＭＯＳトランジスタの製造工
程を説明するための断面図である。
程を説明するための断面図である。
【図７】第１実施例のＮ−ＭＯＳトランジスタの製造工
程を説明するための断面図である。
程を説明するための断面図である。
【図８】第１実施例のＮ−ＭＯＳトランジスタの製造工
程を説明するための断面図である。
程を説明するための断面図である。
【図９】第１実施例のＮ−ＭＯＳトランジスタの製造工
程を説明するための断面図である。
程を説明するための断面図である。
【図１０】第１実施例のＮ−ＭＯＳトランジスタの製造
工程を説明するための断面図である。
工程を説明するための断面図である。
【図１１】第１実施例のＮ−ＭＯＳトランジスタの製造
工程を説明するための断面図である。
工程を説明するための断面図である。
【図１２】しきい値電圧調整及びパンチスルーストッパ
一括形成のための基板における結晶性の深さ分布であ
る。
一括形成のための基板における結晶性の深さ分布であ
る。
【図１３】２０ｋｅＶ Ｂ+ のシリコン基板への注入分
布の、基板結晶性分布依存性である。
布の、基板結晶性分布依存性である。
【図１４】第２実施例のＮ−ＭＯＳトランジスタの製造
工程を説明するための断面図である。
工程を説明するための断面図である。
【図１５】第２実施例のＮ−ＭＯＳトランジスタの製造
工程を説明するための断面図である。
工程を説明するための断面図である。
【図１６】分布半値幅の入射イオンエネルギー依存性を
示す図である。
示す図である。
【図１７】ピーク深さの入射イオンエネルギー依存性を
示す図である。
示す図である。
【図１８】分布半値幅の入射イオンエネルギー依存性を
示す図である。
示す図である。
【図１９】ピーク深さの入射イオンエネルギー依存性を
示す図である。
示す図である。
【図２０】分布半値幅を定義するための不純物濃度深さ
分布図を示す図である。
分布図を示す図である。
１ Ｐ型シリコン基板 ２ 熱酸化膜 ３ 窒化膜 ４ マスク層 ５ チャネルストッパ ６ ＬＯＣＯＳ領域 ７ ゲ−ト酸化膜 ８ ゲ−ト電極 ９ ソース／ドレイン領域 １０ 絶縁膜層 １１ コンタクトホール １２ 配線 １３ａ 低損傷領域 １３ｂ 高損傷領域 １４ パンチスルーストッパ １５ 電界緩和層 １６ チャネルストッパ形成用不純物イオン １７ 損傷領域形成用イオン １８ ソース／ドレイン形成用不純物イオン １９ 電界緩和層形成用不純物イオン ２０ レーザビーム ２１ 再結晶化層
Claims (4)
- 【請求項１】 イオン注入法を用いて半導体基板中に不
純物を導入する工程を含む半導体装置の製造方法におい
て、 該半導体基板表面より深い領域に損傷層を形成する工程
と、 前記半導体基板に対しチャネリングが生じる角度条件で
不純物イオンを注入する工程と、 注入分布微調整用の該不純物イオンの入射角度を変化さ
せる工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記損傷層はＳｉ+ やＧｅ+ 等のイオン
ビームなどによって形成されることを特徴とする請求項
１記載の半導体装置製造方法。 - 【請求項３】 Ｓｉ+ やＧｅ+ 等のイオンビームなどに
よって前記損傷層を形成した後、レーザビーム等により
一部表面領域の結晶性を回復させることを特徴とする請
求項１記載の半導体装置製造方法。 - 【請求項４】 前記不純物イオン注入条件は、＜１００
＞軸，＜１１０＞軸，＜１１１＞軸に対しチャネリング
現象を生じる条件もしくは各軸より適当な角度をずらし
た条件であることを特徴とする請求項１記載の半導体装
置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14356593A JP3385650B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14356593A JP3385650B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0714799A true JPH0714799A (ja) | 1995-01-17 |
| JP3385650B2 JP3385650B2 (ja) | 2003-03-10 |
Family
ID=15341713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14356593A Expired - Fee Related JP3385650B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3385650B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661045B2 (en) | 2000-06-28 | 2003-12-09 | Kabushiki Kaisha Toshiba | MOS type solid-state imager and manufacturing method thereof |
-
1993
- 1993-06-15 JP JP14356593A patent/JP3385650B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661045B2 (en) | 2000-06-28 | 2003-12-09 | Kabushiki Kaisha Toshiba | MOS type solid-state imager and manufacturing method thereof |
| KR100535285B1 (ko) * | 2000-06-28 | 2005-12-09 | 가부시끼가이샤 도시바 | Ｍｏｓ형 고체 촬상 장치 및 그 제조 방법 |
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| Publication number | Publication date |
|---|---|
| JP3385650B2 (ja) | 2003-03-10 |
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