KR20040057936A - 포토다이오드 및 이미지 센서 - Google Patents

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KR20040057936A
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에가와유이찌
이께다슈지
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토레센티 테크노로지즈 가부시키가이샤
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Abstract

포토다이오드의 pn 접합부에서의 과대한 누설 전류를 방지할 수 있는 기술을 제공한다. 포토다이오드 D1의 n형 영역(4a)을 소자 분리부(2)로부터 이격시키고, 또한 n형 영역(4a)에 접하여 상대적으로 고농도의 p형 영역(5)을 형성하는 것에 의해, 포토다이오드 D1의 n형 영역(4a)과 p형 영역(5)과의 경계에 생기는 공핍층에 미치게 하는 반도체 기판(1)과 소자 분리부(2)와의 계면 준위 또는 반도체 기판(1)을 구성하는 실리콘 단결정의 결정 부정합에 기인한 응력 등의 영향을 작게 하여, 포토다이오드 D1의 pn 접합에서의 누설 전류를 저감시킨다.

Description

포토다이오드 및 이미지 센서{PHOTODIODE AND IMAGE SENSOR}
본 발명은, 포토다이오드 및 그 제조 기술에 관한 것으로, 특히 CMOS 이미지 센서에 구비되는 포토다이오드에 적용하기에 유효한 기술에 관한 것이다.
현재, 화상을 전기 신호로 변환하는 촬상 디바이스로서, 촬상관이나 광전자증배관 대신에 이미지 센서(고체 촬상 디바이스)가 이용되고 있다. 이미지 센서는 포토다이오드 등의 광전 변환 소자를 2차원으로 다수 배열시키고, 각 광전 변환 소자에 의해 얻어진 신호 전하를 스위칭 또는 전송에 의해 출력 단자까지 순차적으로 주사하고, 거기에서 신호 전하를 판독하는 것이다. 이미지 센서로서, MOS(Metal Oxide Semiconductor), CCD(Charge Couples Device), CPD(Charge Priming Device), CSD(Charge Sweep Device) 등의 각종 타입이 개발되고 있지만, 고속화가 요구되는 분야에서는 CMOS(Complementary MOS) 타입이 주류로 되어 있다.
CMOS 이미지 센서에도 몇개의 종류가 있지만, 일반적으로는 포토다이오드와 1개의 전계 효과 트랜지스터(Metal Insulator Semiconductor Field Effect Transistor : 이하 MISFET라고 기재함)와의 조합으로 수광부의 화소가 형성된다. 각 화소는 어레이 형상으로 배열되어 수직, 수평 시프트 레지스터에 접속되어 있고, 각 화소에 입사된 광을 포토다이오드로 광전 변환하고, 수직, 수평 시프트 레지스터에 의해 각 화소를 순차적으로 주사하는 것에 의해, 전체 레이어의 신호가 출력 단자에 판독된다(예를 들면, 비특허 문헌1 및 2 참조).
또, 수광부 영역과 스위치부 영역으로 이루어지는 화소로, 수광부 영역과 스위치부 영역이 인접되도록 배치하고, 각 화소의 수광부 영역은 소정의 1차원 방향에서 인접하는 화소의 수광부 영역과 인접되도록 배치한 구성이 개시되어 있다(예를 들면, 특허 문헌1 참조).
또한, 포토다이오드 등의 광전 변환부의 기판 표면으로부터의 n형 영역의 깊이를, 광전 변환부의 기판 표면으로부터의 소자 분리 절연층의 깊이보다도 깊게 형성하여, 누설 전류에 의한 재생 화상의 현저한 열화를 방지하는 방법이 개시되어 있다(예를 들면, 특허 문헌2 참조).
또한, 홈 분리 영역을 구비하는 포토다이오드에서, 홈 분리 영역과 pn 접합을 구성하는 확산 영역과의 사이에 버퍼를 설치하는 것에 의해, 누설 전류를 저감시키는 방법이 개시되어 있다(예를 들면, 특허 문헌3 참조).
[비특허 문헌1]
竹村裕夫 저술 「CCD 카메라 기술 입문」 코로나사 출판, 1997년 12월 15일 P 37-41
[비특허 문헌2]
Kevin Ng, “Technology Review of Charge-Coupled Device and CMOS Based Electronic Imagers" 2001년 11월 21일[2002년 10월 10일 검색], 인터넷<URL : http://www.eecg.toronto.edu/~kphang/ece1352f/papers/ng_CCD.pdf>
[특허 문헌1]
일본 특개평10-326341호 공보
[특허 문헌2]
일본 특개평10-308507호 공보
[특허 문헌3]
미국 특허 제US6215165B1호 명세서
CMOS 이미지 센서의 수광부의 1 화소는, 예를 들면 n+-p 접합 포토다이오드와 n 채널 MISFET로 구성된다. 기판에 n형 불순물이 도입되어 이루어지는 n+형 영역과 p형 불순물이 도입되어 이루어지는 p형 영역에 의해 포토다이오드가 형성되지만, n+형 영역은 n 채널 MISFET의 소스·드레인을 구성하는 n형 영역과 동일 공정으로 형성되고, p형 영역은 p웰과 동일 공정으로 형성된다. 또한 인접하는 포토다이오드의 사이에는 소자 분리부에 의해 전기적으로 분리된다.
그런데, 포토다이오드에 역바이어스를 인가(n+형 영역에, p형 영역에 인가하는 전압보다도 높은 양의 전압을 인가)한 경우, 미소한 전류, 소위 누설 전류가 흐른다. 미소하다고는 해도 누설 전류가 흐르면, 화상의 노이즈 레벨이 상승하는, 대기 전류가 커져 소비 전력이 증가하는 등의 문제가 발생한다. 이 때문에, 누설 전류의 저감은 포토다이오드에서 중요한 과제이다.
그러나, 본 발명자가 검토한 결과, 포토다이오드의 n+형 영역이 소자 분리부에 직접 접촉되면, 계면 준위 또는 기판의 결정 부정합 등의 영향에 의해 누설 전류가 커지는 것이 분명해졌다. 또한, 비록 포토다이오드의 n+형 영역과 소자 분리부가 이격되어 있었다고 해도, p형 영역의 불순물 농도가 불충분하면 공핍층이 크게 확대되어, 결과적으로 누설 전류가 커지는 것이 분명하게 되었다.
본 발명의 목적은 포토다이오드의 pn 접합부에서의 과대한 누설 전류를 방지할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 분명해질 것이다.
도 1은 본 제1 실시예인 이미지 센서의 수광부를 구성하는 1 화소의 등가 회로도.
도 2는 본 제1 실시예인 이미지 센서의 수광부를 구성하는 1 화소의 평면 레이아웃도.
도 3은 도 2의 A-A'선에서의 반도체 기판의 주요부 단면도.
도 4는 본 제1 실시예인 포토다이오드의 pn 접합의 전류-전압 특성 및 본 발명자가 검토한 포토다이오드의 pn 접합의 전류-전압 특성을 도시하는 그래프도.
도 5는 본 제1 실시예인 이미지 센서의 수광부를 구성하는 화소의 제조 방법의 일례를 도시하는 반도체 기판의 주요부 단면도.
도 6은 본 제1 실시예인 이미지 센서의 수광부를 구성하는 화소의 제조 방법의 일례를 도시하는 반도체 기판의 주요부 단면도.
도 7은 본 제1 실시예인 이미지 센서의 수광부를 구성하는 화소의 제조 방법의 일례를 도시하는 반도체 기판의 주요부 단면도.
도 8은 본 제1 실시예인 이미지 센서의 수광부를 구성하는 화소의 제조 방법의 일례를 도시하는 반도체 기판의 주요부 단면도.
도 9는 본 제1 실시예인 이미지 센서의 수광부를 구성하는 화소의 제조 방법의 일례를 도시하는 반도체 기판의 주요부 단면도.
도 10은 본 제1 실시예인 이미지 센서의 수광부를 구성하는 화소의 제조 방법의 일례를 도시하는 반도체 기판의 주요부 단면도.
도 11은 본 제2 실시예인 이미지 센서의 수광부를 구성하는 1 화소의 평면 레이아웃도.
도 12는 도 11의 B-B'선에서의 반도체 기판의 주요부 단면도.
도 13은 본 제3 실시예인 이미지 센서의 수광부를 구성하는 1 화소를 도시하는 반도체 기판의 주요부 단면도.
도 14는 본 제4 실시예인 이미지 센서의 수광부를 구성하는 1 화소를 도시하는 반도체 기판의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 소자 분리부
2a : 소자 분리 홈
2b, 6a, 13, 17 : 산화 실리콘막
3 : p웰
4a, 4b : n형 영역
4b1: n형 확장 영역
4b2: n형 확산 영역
5, 15, 16 : p형 영역
6 : 게이트 절연막
7 : 게이트 전극
8 : 측벽 스페이서
9 : 절연막
10 : 컨택트홀
11 : 플러그
12 : 배선
14：질화 실리콘막
AC ：활성 영역
D0, D1, D2, D3, D4: 포토다이오드
Tr : MISFET
RP1, RP2: 레지스트 패턴
본원에서 개시되는 발명 중, 대표적이지만 개요를 간단히 설명하면, 다음과 같다.
본 발명은, p형의 실리콘 단결정으로 이루어지는 반도체 기판의 주면에 인접하여 소자 분리부를 형성하고, 이 소자 분리부로 둘러싸인 활성 영역에 상대적으로 저농도의 p웰과, 소자 분리부로부터 이격하여, p웰로 둘러싸인 n형 영역과, 반도체 기판의 주면 및 n형 영역에 접하는 상대적으로 고농도의 p형 영역으로 이루어지는 포토다이오드를 구성하는 것이다.
본 발명은, p형의 실리콘 단결정으로 이루어지는 반도체 기판의 주면에 인접하여 소자 분리부를 형성하고, 이 소자 분리부로 둘러싸인 활성 영역에 상대적으로 저농도의 p웰과, 소자 분리부로부터 이격되어, p웰로 둘러싸인 n형 영역과, 반도체 기판의 주면 및 n형 영역에 접하는 상대적으로 고농도의 p형 영역으로 이루어지는 포토다이오드를 구성하고, 또한 이 포토다이오드와, 그 한쪽이 포토다이오드의 n형 영역에 연결되어, 소스·드레인을 구성하는 n형 영역을 구비한 전계 효과 트랜지스터에 의해 이미지 센서를 구성하는 것이다.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복되는 설명은 생략한다.
(제1 실시예)
도 1은 본 제1 실시예인 이미지 센서의 수광부를 구성하는 1 화소의 등가 회로이다.
이미지 센서의 수광부를 구성하는 각 화소는 포토다이오드 D1과, 포토다이오드 D1에 축적된 신호 전하를 화소 밖으로 전달할 때에 스위치로서 기능하는 MISFETTr을 갖고 있다. 각 화소는 화소 선택선을 통하여 MISFETTr의 게이트에 인가되는 펄스에 의해 스위칭되고, 포토다이오드 D1에 축적된 신호 전하가 데이터선을 통하여 출력으로 추출된다. 광이 각 화소에 입사되면 포토다이오드 D1에 의해 광전 변환되어, 광의 강약에 따른 신호 전하가 시간과 함께 축적된다.
도 2는 본 제1 실시예인 이미지 센서의 수광부를 구성하는 1 화소의 평면 레이아웃도이고, 도 3은 도 2의 A-A'선에서의 반도체 기판의 주요부 단면도이다.
p형의 실리콘 다결정막으로 이루어지는 반도체 기판(1)의 주면에는 소자 분리부(2)로 둘러싸인 활성 영역 AC가 형성되고, 활성 영역 AC에는 p형 불순물, 예를 들면 붕소가 도입되어 이루어지는 상대적으로 저농도의 p웰(3)이 형성되어 있다. 이 반도체 기판(1)의 주면에는 n형 불순물, 예를 들면 인 또는 비소가 도입되어 이루어지는 포토다이오드 D1의 n형 영역(4a)이 형성되어 있고, p웰(3)과 n형 영역(4a) 과의 사이에서 포토다이오드 D1의 pn 접합을 구성한다.
또한, 반도체 기판(1)의 주면에는 n형 불순물이 도입되어 이루어지는 MISFETTr의 소스·드레인을 구성하는 한쌍의 n형 영역(4b)이 형성되어 있다. n형 영역(4b)은 상대적으로 저농도의 n형 확장 영역(4b1)과 상대적으로 고농도의 n형 확산 영역(4b2)으로 구성되고, 포토다이오드 D1의 n형 영역(4a)과 MISFETTr의 소스·드레인의 한쪽을 구성하는 n형 영역(4b)과는 연결되어 있으며, 상호 전기적으로 접속되어 있다. n형 영역(4a) 및 n형 확산 영역(4b2)의 불순물 농도는, 예를 들면 1020∼1022㎝-3정도이다. 또, 포토다이오드 D1의 n형 영역(4a)의 일부가 MISFETTr의 소스·드레인의 한쪽을 구성하는 n형 확장 영역(4b2)과 중첩되어도 된다.
포토다이오드 D1의 n형 영역(4a)의 반도체 기판(1)의 주면과는 반대측의 면(n형 영역(4a)이 p웰(3)과 접하는 면으로서 반도체 기판(1)의 주면과 평행한 면)을 따라 p형 불순물, 예를 들면 붕소가 도입되어 이루어지는 p형 영역(5)이 연장되어 있고, n형 영역(4a)의 주위는 p형 영역(5)에 의해 실질적으로 둘러싸여 있다. p형 영역(5)의 불순물 농도는 p웰(3)의 불순물 농도에 비하여 상대적으로 높으며, 예를 들면 1017∼1019㎝-3정도이다. p형 영역(5)은 적어도 p형 영역(5)의 확산 길이만큼의 거리를 MISFETTr의 게이트 전극(7)으로부터 이격되어 형성되어 있고, 게이트 전극(7)으로부터 p형 영역(5)까지의 거리는 예를 들면 1∼2㎛ 정도이다.
또한, 포토다이오드 D1의 n형 영역(4a)과 p형 활성 영역(5)과의 경계에 생기는 공핍층이 반도체 기판(1)과 소자 분리부(2)와의 계면 근방에 생기는 계면 준위 또는 반도체 기판(1)을 구성하는 실리콘 단결정의 결정 부정합에 기인한 응력 등의 영향을 받지 않도록, n형 영역(4a)은 소자 분리부(2)로부터, 예를 들면 0.5∼2.0㎛ 정도 이격하여 형성되어 있다. 또한 n형 영역(4a)과 소자 분리부(2)와의 사이에는 소자 분리부(2)에 접하여 p형 영역(5)이 형성되어 있다.
MISFETTr의 소스·드레인을 구성하는 한쌍의 n형 영역(4b)의 사이에는 도시하지는 않았지만, 임계값 전압 제어층이 형성되어 있다. 이 임계값 전압 제어층 위에는 산화 실리콘막(6a)으로 이루어지는 게이트 절연막(6)이 형성되어 있다. 이 산화 실리콘막(6a)은 열 산화법 또는 CVD법에 의해 형성되고, MISFETTr 형성 영역 이외의 반도체 기판(1)의 표면에도 형성된다. 또한 그 위에는 실리콘 다결정막으로 이루어지는 게이트 전극(7)이 구성되어 있다. 이 게이트 전극(7)은 화소 선택선으로서도 기능한다. 또, 게이트 전극(7)은 실리콘 다결정막 및 실리사이드막이 하층으로부터 순서대로 퇴적된 적층막, 또는 실리콘 다결정막 및 금속막이 하층으로부터 순서대로 퇴적된 적층막 등으로 구성해도 된다.
MISFETTr의 게이트 전극(7)의 측벽에는 측벽 스페이서(8)가 형성되고, 또한 게이트 전극(7)의 상층에는, 예를 들면 산화 실리콘막으로 이루어지는 절연막(9)이 형성되어 있다. 이 절연막(9)에는 포토다이오드 D1의 n형 영역(4a)에 연결되지 않는 다른 쪽의 n형 영역(4b)에 달하는 컨택트홀(10)이 형성되어 있다. 컨택트홀(10)의 내부에는 배리어막, 예를 들면 질화 티탄막 및 금속막, 예를 들면텅스텐막이 매립되어 플러그(11)가 형성되어 있으며, 이 플러그(10)를 통하여, 배선(데이터선 : 12)이 포토다이오드 D1의 n형 영역(4a)에 연결되지 않는 다른 쪽의 n형 영역(4b)에 접속되어 있다.
도 4는 본 제1 실시예인 포토다이오드의 pn 접합의 전류-전압 특성 및 본 발명자가 검토한 포토다이오드의 pn 접합의 전류-전압 특성을 나타내는 그래프도이다. 본 발명자가 검토한 포토다이오드는 p웰과 소자 분리부에 접한 n형 영역으로 이루어지는 pn 접합 구조를 갖고 있다.
전압이 0V에서, 본 제1 실시예인 포토다이오드 D1의 누설 전류가 본 발명이 검토한 포토다이오드 D0의 누설 전류와 비교하여 약 1/2로 저감되는 것을 알 수 있다.
이어서, 본 제1 실시예인 이미지 센서의 수광부를 구성하는 화소의 제조 방법의 일례를 도 5∼도 10에 도시하는 반도체 기판의 주요부 단면도를 이용하여 공정순으로 도시한다.
우선, 도 5에 도시한 바와 같이, 예를 들면 p형의 실리콘 단결정으로 이루어지는 반도체 기판(원형의 얇은 판 형상으로 가공한 반도체 웨이퍼 : 1)을 준비한다. 이어서, 반도체 기판(1)을 열 산화하여 그 표면에 두께 0.01㎛ 정도의 얇은 산화실리콘막(13)을 형성하고, 이어서 그 상층에 CVD(Chemical Vapor Deposition)법에 의해 두께 0.1㎛ 정도의 질화 실리콘막(14)을 퇴적한다. 이 후, 레지스트 패턴을 마스크로 하여 질화 실리콘막(14), 산화 실리콘막(13) 및 반도체 기판(1)을순차적으로 에칭하는 것에 의해, 소자 분리 영역의 반도체 기판(1)에 깊이 0.35㎛ 정도의 소자 분리 홈(2a)을 형성한다.
이어서, 도 6에 도시한 바와 같이, 반도체 기판(1) 위에 산화 실리콘막(2b)을 퇴적시킨 후, 반도체 기판(1)을 약 1000℃로 어닐링하여, 산화 실리콘막(2b)을 소결시킨다. 이어서 산화 실리콘막(2b)을 에치백 또는 CMP(Chemical Mechanical Polishing)법에 의해 연마하여, 소자 분리 홈(2a)의 내부에 산화 실리콘막(2b)를 남기는 것에 의해 소자 분리부(2)를 형성한다. 그 후, 열 인산을 이용한 웨트 에칭으로 질화 실리콘막(14)을 제거한다.
또, 반도체 기판(1) 위에 산화 실리콘막(2b)을 퇴적하기 전에, 열산화법에 의해 산화 실리콘막을 성막하고, 이어서 이 산화 실리콘막을 불산계의 수용액으로 웨트 에칭하는 공정을 추가해도 된다. 이에 의해, 반도체 기판(1)과 산화 실리콘막(2b)과의 계면을 더 청정하게 할 수 있다. 또한 소자 분리부(2)의 형성에 LOCOS(Local Oxidation of Silicon)법을 이용해도 된다.
이어서, 반도체 기판(1)에 불순물을 이온 주입하고, p웰(3)을 형성한다. p웰(3)에는 p형의 도전형을 나타내는 불순물, 예를 들면 붕소를 이온 주입한다. p형 불순물로서 붕소를 이온 주입할 때의 주입 조건으로는 에너지 100keV, 도우즈량 5×1012㎝-2및 에너지 15keV, 도우즈량 5×1012㎝-2를 예시할 수 있다. 이 후, p웰(3)에 MISFETTr의 임계값을 제어하기 위한 불순물을 이온 주입해도 된다. 이어서 열 산화법 또는 CVD법에 의해, 반도체 기판(1)의 표면에 MISFETTr 형성 영역에서는 게이트 절연막(6)으로 되는 산화 실리콘막(6a)을 형성한다.
이어서, 도 7에 도시한 바와 같이 n형 불순물, 예를 들면 인이 도입된 200㎚ 정도 두께의 실리콘 다결정막을 CVD법에 의해 반도체 기판(1) 위에 퇴적한 후, 레지스트 패턴을 마스크로 하여 실리콘 다결정막을 에칭하고, 실리콘 다결정막으로 이루어지는 게이트 전극(7)을 형성한다. 이 후, 반도체 기판(1)에, 예를 들면 800℃ 정도의 드라이 산화 처리를 실시한다.
이어서, 반도체 기판(1)에 n형 불순물, 예를 들면 인 또는 비소를 이온 주입하여, 소스·드레인을 구성하는 n형 확장 영역(4b1)을 형성한다. n형 불순물로서 인을 이온 주입할 때의 주입 조건으로서는 에너지 60keV, 도우즈량 1013㎝-2를 예시할 수 있다.
이어서, 도 8에 도시한 바와 같이, 반도체 기판(1) 위에 두께 150㎚ 정도의 질화 실리콘막을 퇴적한 후, 이 질화 실리콘막을, 예를 들면 RIE(Reactive Ion Etching)법에 의해 이방성 에칭하여 게이트 전극(7)의 측벽에 측벽 스페이서(8)를 형성한다.
이어서, 레지스트 패턴 RP1을 마스크로 하여, 반도체 기판(1)에 n형 불순물, 예를 들면 인 또는 비소를 이온 주입하여, 포토다이오드 D1의 n형 영역(4a) 및 MISFETTr의 소스·드레인을 구성하는 n형 확산 영역(4b2)을 형성한다. 레지스트 패턴 RP1은 소자 분리부(2)로부터 0.5∼2㎛ 정도 이격된 활성 영역이 개공되어 있으며, n형 불순물로서 비소를 이온 주입할 때의 주입 조건으로는, 에너지 80keV, 도우즈량 1015㎝-2를 예시할 수 있다. 이에 의해, MISFETTr에서는 n형 확장 영역(4b1) 및 n형 확산 영역(4b2)에 의해 소스·드레인을 구성하는 n형 영역(4b)이 형성된다. 이 경우, n형 확장 영역(4b1)의 불순물 농도를 상대적으로 낮고, n형 확산 영역(4b2) 의 불순물 농도를 상대적으로 높게 하는 것에 의해, 게이트 전극(7) 단부의 전계를 완화시킬 수 있는 LDD(light1y Doped Drain) 구조의 소스·드레인이 형성된다.
이어서, 도 9에 도시한 바와 같이, 레지스트 패턴 RP1을 제거한 후, 반도체 기판(1)을, 예를 들면 1000℃, 10초로 어닐링한다. 이어서 레지스트 패턴 RP2를 마스크로 하여, 반도체 기판(1)에 p형 불순물, 예를 들면 붕소를 이온 주입하여 p형 영역(5)을 형성한다. 레지스트 패턴 RP2는, 포토다이오드 D1형성 영역의 n형 영역(4a)이 개공되어 있으며, 경사 이온 주입에 의해 p형 불순물이 주입된다. p형 불순물로서 붕소를 이온 주입할 때의 주입 조건으로는 경사 45°, 에너지 100keV, 도우즈량 1013㎝-2를 예시할 수 있다. 포토다이오드 D1형성 영역에만 p형 영역(5)을 형성하므로, MISFETTr의 여러 특성을 고려하지 않고, p형 영역(5)의 최적 농도를 설정할 수 있다.
이어서, 도 10에 도시한 바와 같이 반도체 기판(1) 위에, 예를 들면 산화 실리콘막으로 이루어지는 절연막(9)을 형성한 후, 이 절연막(9)을, 예를 들면 CMP법으로 연마하는 것에 의해 그 표면을 평탄화한다. 이어서 레지스트 패턴을 마스크로 하여 에칭에 의해 절연막(9)에 컨택트홀(10)을 형성한다. 이 컨택트홀(10)은 MISFETTr의 소스·드레인을 구성하는 다른 쪽의 n형 영역(4b) 위 등의 필요 부분에 형성한다.
또한 컨택트홀(10)의 내부를 포함하는 반도체 기판(1)의 전면에 티탄막과 질화 티탄막의 적층막을, 예를 들면 CVD법에 의해 형성하고, 또한 컨택트홀(10)을 매립하는 텅스텐막을, 예를 들면 CVD법에 의해 형성한다. 그 후, 컨택트홀(10) 이외의 영역의 질화 티탄막 및 텅스텐막을, 예를 들면 CMP 법에 의해 제거하여 컨택트홀(10)의 내부에 플러그(11)를 형성한다.
이어서, 반도체 기판(1) 위에, 예를 들면 알루미늄 합금막을 형성한 후, 레지스트 패턴을 마스크로 한 에칭에 의해 알루미늄 합금막을 가공하고, 상기 도 3에 도시하는 배선(12)을 형성한다. 알루미늄 합금막은, 예를 들면 스퍼터법에 의해 형성할 수 있다. 그 후, 패시베이션막으로 반도체 기판(1)의 전면을 피복하는 것에 의해, 포토다이오드 D1및 MISFETTr로 이루어지는 이미지 센서의 수광부가 대략 완성된다.
또, 본 제1 실시예에서는, 반도체 기판(1)의 표면에 형성되는 절연막은 게이트 절연막(6)과 동일층의 산화 실리콘막(6a)으로 했지만, 이것에 한정되는 것은 아니다. 예를 들면 측벽 스페이서를 형성한 후의 공정에서, 세정 처리에 의해 반도체 기판(1)의 표면을 노출시킨 후, 열 산화법 또는 CVD법에 의해 산화 실리콘막을 형성해도 된다.
이와 같이, 본 제1 실시예에 따르면, 포토다이오드 D1의 n형 영역(4a)을 소자 분리부(2)로부터 이격시키고, 또한 n형 영역(4a)을 실질적으로 둘러싸고 상대적으로 고농도의 p형 영역(5)을 형성하는 것에 의해, 포토다이오드 D1의 n형 영역(4a)과 p형 영역(5)과의 경계에 생기는 공핍층이 반도체 기판(1)과 소자 분리부(2)와의 계면 근방에 생기는 계면 준위 또는 반도체 기판(1)을 구성하는 실리콘 단결정의 결정 부정합에 기인하는 응력 등의 영향을 받기 어렵게 되므로, 포토다이오드 D1의 pn 접합에서의 누설 전류를 저감시킬 수 있다. 또 포토다이오드 D1형성 영역에만 n형 영역(4a)을 형성하므로, MISFETTr의 각종 특성을 고려하지 않고, p형 영역(5)의 최적 농도를 설정할 수 있다.
(제2 실시예)
도 11은 본 제2 실시예인 이미지 센서의 수광부를 구성하는 1 화소의 평면 레이아웃도이고, 도 12는 도 11의 B-B'선에서의 반도체 기판의 주요부 단면도이다.
상기 제1 실시예에서 예시한 이미지 센서의 수광부를 구성하는 화소와 마찬가지로, 반도체 기판(1)의 주면에 p형 웰(3) 및 n형 영역(4a)으로 이루어지는 pn 접합의 포토다이오드 D2와, 소스·드레인(n형 영역(4b)), 게이트 절연막(6) 및 게이트 전극(7)으로 이루어지는 MISFETTr이 형성되어 있으며, n형 영역(4a, 4b)은 소자분리부(2)로부터, 예를 들면 0.5∼2.0㎛ 정도 이격하여 형성되어 있다.
본 제2 실시예에서는, n형 영역(4a, 4b)과 소자 분리부(2)와의 사이에 p형 영역(5)이 형성되고, 또한 포토다이오드 D2의 n형 영역(4a) 및 이것과 연결되는 MISFETTr의 소스·드레인을 구성하는 n형 영역(4b)이 p형 영역(15)에 의해 모두 둘러싸여 있다. 이 p형 영역(15)은, 경사 이온 주입으로 활성 영역 AC에 p형 불순물을 이온 주입하는 것에 의해, n형 영역(4a, 4b)을 감싸도록 형성된다. p형 불순물로서 붕소를 이온 주입할 때의 주입 조건으로는 경사 45°, 에너지 100keV, 도우즈량 1013㎝-2를 예시할 수 있다.
이와 같이, 본 제2 실시예에 의하면, 포토다이오드 D2의 n형 영역(4a) 및 이것과 연결되는 MISFETTr의 소스·드레인을 구성하는 n형 영역(4b)을 모두 p형 영역(15)으로 둘러싸는 것에 의해, 포토다이오드 D2의 pn 접합에서의 누설 전류를 저감시킬 수 있다.
(제3 실시예)
도 13은 본 제3 실시예인 이미지 센서의 수광부를 구성하는 1 화소를 도시하는 반도체 기판의 주요부 단면도이다.
상기 제1 실시예에서 예시한 이미지 센서의 수광부를 구성하는 화소와 마찬가지로, 반도체 기판(1)의 주면에 p형 웰(3) 및 n형 영역(4a)으로 이루어지는 pn 접합의 포토다이오드 D3과, 소스·드레인(n형 영역(4b)), 게이트 절연막(6) 및 게이트 전극(7)으로 이루어지는 MISFETTr이 형성되어 있고, n형 영역(4a, 4b)은 소자 분리부(2)로부터, 예를 들면 0.5∼2.0㎛ 정도 이격하여 형성되어 있다.
본 제3 실시예에서는, 상대적으로 고농도의 p형 영역(16)이 포토다이오드 D3의 반도체 기판(1)의 표면에 가까운 n형 영역(4a)의 측면을 둘러싸여 형성되어 있고, 반도체 기판(1)의 표면에 가까운 n형 영역(4a)의 측면과 소자 분리부(2)의 사이에 p형 영역(16)이 형성되어 있다. 이 p형 영역(16)은 포토다이오드 D3형성 영역의 n형 영역(4a)이 개공된 레지스트 패턴을 이용하여, 상대적으로 저에너지의 경사 이온 주입에 의해 p형 불순물을 이온 주입하는 것에 의해 형성된다.
이와 같이, 본 제3 실시예에 따르면, 포토다이오드 D3의 반도체 기판(1)의 표면에 가까운 n형 영역(4a)의 측면을 둘러싸고 p형 영역(16)을 형성하는 것에 의해, 포토다이오드 D3의 pn 접합에서의 누설 전류를 저감시킬 수 있다. 또한 p형 영역(16)을 형성하는 p형 불순물의 이온 주입시, 에너지를 낮출 수 있으므로, 반도체 기판(1)에 주는 손상을 저감시킬 수 있다.
(실시예4)
도 14는 본 제4 실시예인 이미지 센서의 수광부를 구성하는 1 화소를 도시하는 반도체 기판의 주요부 단면도이다.
상기 제1 실시예에서 예시한 이미지 센서의 수광부를 구성하는 화소와 마찬가지로, 반도체 기판(1)의 주면에 p형 웰(3) 및 n형 영역(4a)으로 이루어지는 pn접합의 포토다이오드 D4와, 소스·드레인(n형 영역(4b)), 게이트 절연막(6) 및 게이트 전극(7)으로 이루어지는 MISFETTr이 형성되어 있고, n형 영역(4a, 4b)은 소자 분리부(2)로부터, 예를 들면 0.5∼2.0㎛ 정도 이격하여 형성되어 있다.
포토다이오드 D4형성 영역의 반도체 기판(1)의 표면에 형성되는 절연막은, 반도체 기판(1)을 열 산화하여 형성된 절연막, 예를 들면 산화 실리콘막(17)으로 이루어지며, 반도체 기판(1)의 표면에서의 포토다이오드 D4의 n형 영역(4a)과 p웰(3)과의 계면이 반드시 이 산화 실리콘막(17)으로 피복되어 있다. 산화 실리콘막(17)은, MISFETTr의 게이트 절연막(6)과 동일층의 산화 실리콘막으로 구성해도 되며, 또는 MISFETTr의 게이트 전극(7)의 측벽에 측벽 스페이서(8)를 형성한 후에, 반도체 기판(1)의 표면을 불산계의 수용액으로 세정하고, 이어서 열 산화법에 의해 형성한 산화 실리콘막으로 구성해도 된다.
본 제4 실시예에서는, 포토다이오드 D4의 n형 영역(4a)을 둘러싼 p형 영역을 형성하고 있지 않지만, 예를 들면 상기 제1 실시예∼제3 실시예에 예시한 p형 영역(5, 15, 16)과 동일한 p형 영역을 형성해도 된다. 이에 의해, p형 영역을 형성하지 않는 경우와 비교하여, 누설 전류를 더 저감시킬 수 있다.
이와 같이, 본 제4 실시예에 의하면, 열 산화법으로 형성된 산화 실리콘막(17)에 의해 반도체 기판(1)의 표면에서의 포토다이오드 D4의 n형 영역(4a)과 p웰(3)과의 계면을 피복하는 것에 의해, CVD법으로 형성된 절연막, 예를 들면산화 실리콘막 또는 질화 실리콘막으로 상기 계면을 피복하는 경우와 비교하여, 포토다이오드 D4의 pn 접합의 누설 전류를 저감시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 상기 실시예에서는, CMOS 이미지 센서에 적용한 경우에 대하여 설명했지만, 다른 촬상 디바이스, 예를 들면 CCD의 화소에도 본 발명은 적용 가능하다.
또한, 상기 실시예에서는, n형 영역과 p웰으로 구성되는 pn 접합에서, 상대적으로 고농도의 p형 영역으로 n형 영역을 둘러싼 구조로 되어 있지만, p형 영역과 n 웰로 구성되는 pn 접합에서, 상대적으로 고농도의 n형 영역으로 p형 영역을 둘러싼 구조라도 마찬가지의 효과를 얻을 수 있다.
본원에서 개시되는 발명 중, 대표적인 것에 따라 얻어지는 효과를 간단히 설명하면 이하와 같다.
n형 영역과 p웰로 이루어지는 포토다이오드에서, n형 영역을 소자 분리부로부터 이격시키고, 또한 적어도 반도체 기판의 표면에 가까운 n형 영역을 둘러싸도록 상대적으로 고농도의 p형 영역을 형성한다. 이에 의해, 포토다이오드의 n형 영역과 p형 영역과의 경계에 생기는 공핍층이 계면 준위 또는 응력 등의 영향을 주기어렵게 되어, 포토다이오드의 pn 접합에서의 누설 전류를 저감시킬 수 있다.

Claims (18)

  1. 반도체 기판의 주면에 인접하여 형성된 소자 분리부로 둘러싸인 활성 영역에, 상기 주면으로부터 내부로 연장되는 제1 도전형의 제1 영역과, 상기 소자 분리부로부터 이격하여, 상기 주면으로부터 상기 제1 영역 내로 연장되고, 상기 제1 도전형과는 상이한 제2 도전형의 제2 영역과, 상기 주면 및 상기 제2 영역에 접하여 상기 제1 영역 내로 연장되며, 상기 제1 영역보다 높은 불순물 농도를 갖는 상기 제1 도전형의 제3 영역을 구비하는 것을 특징으로 하는 포토다이오드.
  2. 제1항에 있어서,
    상기 제3 영역이 상기 제2 영역의 주위를 실질적으로 둘러싸는 것을 특징으로 하는 포토다이오드.
  3. 제1항에 있어서,
    상기 반도체 기판에 있어서의 상기 제2 영역과 상기 제3 영역과의 계면이, 열 산화법에 의해 형성된 절연막으로 피복되어 있는 것을 특징으로 하는 포토다이오드.
  4. 제1항에 있어서,
    상기 제2 영역으로부터 상기 소자 분리부까지의 거리는, 상기 제2 영역과 상기 제3 영역과의 계면으로부터 상기 소자 분리부 방향으로 확대되는 공핍층의 폭보다도 큰 것을 특징으로 하는 포토다이오드.
  5. 제1항에 있어서,
    상기 제3 영역이, 상기 제2 영역의 상기 주면과는 반대측의 면을 따라 연장되어 있는 것을 특징으로 하는 포토다이오드.
  6. 제1항에 있어서,
    상기 제3 영역이 상기 소자 분리부와 접하고 있는 것을 특징으로 하는 포토다이오드.
  7. 반도체 기판의 주면에 인접하여 형성된 소자 분리부로 둘러싸인 활성 영역에, 상기 주면으로부터 내부로 연장되는 제1 도전형의 제1 영역과, 상기 소자 분리부로부터 이격하여, 상기 주면으로부터 상기 제1 영역 내로 연장하며, 상기 제1 도전형과는 상이한 제2 도전형의 제2 영역과, 상기 주면 및 상기 제2 영역에 접하여 상기 제1 영역 내로 연장되며, 상기 제1 영역보다 높은 불순물 농도를 갖는 상기 제1 도전형의 제3 영역을 구비하는 포토다이오드와,
    상기 활성 영역에, 그 한쪽이 상기 포토다이오드의 상기 제2 영역에 연결되고, 소스·드레인을 구성하는 상기 제2 도전형의 제4 영역을 구비하는 전계 효과 트랜지스터로 수광부의 일 화소가 형성되는 것을 특징으로 하는 이미지 센서.
  8. 제7항에 있어서,
    상기 제2 영역의 일부가 상기 제4 영역을 겸하는 것을 특징으로 하는 이미지 센서.
  9. 제7항에 있어서,
    상기 제3 영역이 상기 제2 영역의 주위를 실질적으로 둘러싸는 것을 특징으로 하는 이미지 센서.
  10. 제7항에 있어서,
    상기 제3 영역은, 상기 전계 효과 트랜지스터의 게이트 전극으로부터 적어도 상기 제3 영역의 확산 길이만큼의 거리를 이격하여 배치되어 있는 것을 특징으로 하는 이미지 센서.
  11. 제7항에 있어서,
    상기 제3 영역이 상기 제2 영역 및 제4 영역의 주위를 둘러싸는 것을 특징으로 하는 이미지 센서.
  12. 제7항에 있어서,
    상기 반도체 기판에 있어서의 상기 제2 영역과 상기 제3 영역과의 계면이 열산화법에 의해 형성된 절연막으로 피복되어 있는 것을 특징으로 하는 이미지 센서.
  13. 제12항에 있어서,
    상기 절연막은, 상기 전계 효과 트랜지스터의 게이트 절연막과 동일층인 것을 특징으로 하는 이미지 센서.
  14. 제7항에 있어서,
    상기 제2 영역으로부터 상기 소자 분리부까지의 거리는, 상기 제2 영역과 상기 제3 영역과의 계면으로부터 상기 소자 분리부 방향으로 확대되는 공핍층의 폭보다도 큰 것을 특징으로 하는 이미지 센서.
  15. 제7항에 있어서,
    상기 제3 영역이, 상기 제2 영역의 상기 주면과는 반대측의 면을 따라 연장되어 있는 것을 특징으로 하는 이미지 센서.
  16. 제7항에 있어서,
    상기 제2 영역과 상기 제4 영역은 동일 공정으로 형성되는 것을 특징으로 하는 이미지 센서.
  17. 반도체 기판의 주면에 인접하여 형성된 소자 분리부로 둘러싸인 활성 영역에, 상기 주면에 노출되는 제1 도전형의 제1 영역과, 상기 소자 분리부로부터 이격하고, 상기 주면에 노출되어 상기 제1 영역 내에 형성되고 상기 제1 영역보다 불순물 농도가 높은 제2 영역과, 상기 소자 분리부와 상기 제2 영역이 접근하고 있는 개소에 위치하며, 상기 주면, 상기 소자 분리부, 상기 제1 영역 및 상기 제2 영역에 접하는 상기 제1 영역보다 불순물 농도가 높은 제1 도전형의 제3 영역을 구비하는 것을 특징으로 하는 포토다이오드.
  18. 반도체 기판의 주면에 인접하여 형성된 소자 분리부로 둘러싸인 활성 영역에, 상기 주면에 노출되는 제1 도전형의 제1 영역과, 상기 소자 분리부로부터 이격하여, 상기 주면에 노출되어 상기 제1 영역 내에 형성되고 상기 제1 영역보다 불순물 농도가 높은 제2 영역과, 상기 소자 분리부와 상기 제2 영역이 접근하고 있는 개소에 위치하며, 상기 주면, 상기 소자 분리부, 상기 제1 영역 및 상기 제2 영역에 접하는 상기 제1 영역보다 불순물 농도가 높은 제1 도전형의 제3 영역을 구비하는 포토다이오드와,
    상기 활성 영역에, 그 한쪽이 상기 포토다이오드의 상기 제2 영역과 연결되고, 소스·드레인을 구성하는 상기 제2 도전형의 제4 영역을 갖는 전계 효과 트랜지스터로 수광부의 일 화소가 형성되어 있는 것을 특징으로 하는 이미지 센서.
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