FR2888404A1 - Procede de fabrication d'un circuit integre comprenant une photodiode et circuit integre correspondant - Google Patents
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Abstract
Circuit intégré comprenant au moins une photodiode (PD) associée à un transistor de transfert (TG), ladite photodiode (PD) comportant une jonction PN supérieure et le transistor (TG) comportant un espaceur (ESP1) latéral situé du côté de la photodiode (PD). La couche supérieure (3) de la jonction PN supérieure comporte une extension surfacique latérale et s'étendant sous l'espaceur (ESP1).
Description
Procédé de fabrication d'un circuit intégré comprenant une photodiode et
circuit intégré correspondant.
L'invention concerne la microélectronique, notamment les circuits intégrés comportant des photodiodes.
Les capteurs d'image à base de composants semi-conducteurs tirent profit du principe de la conversion des photons en paires électrons/trous dans le silicium. Plus précisément, les charges créées dans les zones photosensibles sont stockées dans la photodiode et sont ensuite lues grâce à un système électronique. Ce système électronique qui commande la photodiode, comporte notamment un transistor de transfert autorisant le transfert des charges stockées dans la photodiode.
Les technologies imageurs sont sensibles aux courants parasites de la photodiode, générés lors de la transformation de l'information optique en information électrique. Il existe en particulier un courant parasite appelé courant d'obscurité, qui est transféré par les transistors de lecture lorsque les photodiodes ne sont pas éclairées. Celui-ci est caractéristique des sensibilités aux faibles luminances des capteurs optiques basés sur la technologie CMOS.
Cependant, pour améliorer la résolution de l'image captée, le courant d'obscurité doit être le plus faible possible.
L'invention vise à apporter une solution à ce problème.
Cette solution résulte tout d'abord de l'identification d'une cause importante des courants d'obscurité. Plus précisément, il a été observé qu'une part importante du courant d'obscurité est générée en surface, au niveau de la zone de contact du diélectrique et de la zone de charge d'espace de la photodiode sous l'espaceur du transistor de transfert. Dans ces conditions, l'invention résout le problème en supprimant la zone de contact de la zone de charge d'espace de la photodiode et du diélectrique en surface au niveau de l'espaceur.
Selon un aspect de l'invention, il est proposé un circuit intégré comprenant au moins une photodiode associée à un transistor de transfert, ladite photodiode comportant une jonction PN supérieure et le transistor comportant un espaceur latéral situé du côté de la photodiode.
Selon une caractéristique générale de cet aspect de l'invention, la jonction PN supérieure comporte une extension surfacique latérale s'étendant sous l'espaceur.
En d'autres termes, la photodiode selon l'invention comprend une couche surfacique se prolongeant sous l'espaceur, contrairement aux photodiodes déjà existantes où ladite couche s'arrête à l'implantation de l'espaceur.
Actuellement, le procédé de fabrication des imageurs est basé sur une photodiode PNP accumulant les électrons photo-générés qui sont ensuite transférés dans le circuit de lecture et le traitement du signal par un transistor NMOS qui est passant lors de la lecture de l'information optoélectronique.
Cependant, lors du procédé de fabrication des imageurs, des défauts physiques, tels que des défauts cristallins ou des contaminations, peuvent être créés dans la zone de charge d'espace de la photodiode PNP. Ces défauts peuvent être électriquement actifs s'ils modifient les courants de génération-recombinaison de porteurs dans la zone de charge d'espace stockant en régime normal les charges photo-générées dans le silicium.
La zone de charge d'espace délimitée par les procédés d'implantation de la photodiode, se distribue spatialement dans l'architecture CMOS. Ainsi, tout contact de la zone de charge d'espace de la photodiode sur des interfaces diélectriques, par exemple à partir de silicium, SiO2, SiON, ou Si3N4, est également susceptible de modifier l'état de charge de la photodiode et par conséquent la valeur du courant d'obscurité.
L'architecture de photodiode proposée permet ainsi de s'affranchir des problèmes d'interface liés au contact oxyde/silicium sous l'espaceur sans modifier significativement les caractéristiques de la photodiode, par exemple le potentiel de diode, et les caractéristiques électriques du transistor de transfert.
Selon un mode de réalisation, l'épaisseur de l'extension surfacique est inférieure à 20 nm.
Selon un mode de réalisation, la couche supérieure comprend une partie plus épaisse que l'extension surfacique et située à l'extérieur de l'espaceur.
L'invention propose également un capteur d'image pouvant comprendre au moins un circuit intégré, tel que défini ci-dessus.
Selon un autre aspect de l'invention, il est également proposé un procédé de fabrication d'un circuit intégré, comprenant dans un substrat semiconducteur une photodiode possédant une jonction PN supérieure et un transistor de transfert associé à la photodiode.
Selon une caractéristique générale de cet autre aspect de l'invention, on réalise sur le substrat semiconducteur la grille isolée du transistor de transfert, puis on forme dans le substrat d'un côté du transistor, une zone semi-conductrice initiale ayant un premier type de conductivité, on réalise au sein de cette zone semi-conductrice initiale une couche surfacique ayant un deuxième type de conductivité opposé au premier avant de réaliser les espaceurs latéraux de la grille isolée, cette couche surfacique appartenant à la couche supérieure de la jonction PN supérieure.
L'épaisseur de la couche surfacique est avantageusement inférieure à 20 nm.
En outre, selon un mode de mise en oeuvre, la réalisation de la couche surfacique se fait par implantation à l'aide d'un procédé de dopage par plasma.
L'utilisation d'un procédé de dopage par plasma a pour avantage de pouvoir réaliser une couche surfacique très fine, ce qui permet de ne pas altérer les caractéristiques de la photodiode.
Selon un mode de mise en oeuvre, on réalise dans la zone-semi-conductrice initiale par une deuxième implantation à travers la partie découverte de la couche surfacique, une partie plus épaisse de la couche supérieure de la jonction PN supérieure.
D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés, sur lesquels: la figure 1 représente un mode de réalisation d'un circuit intégré selon l'invention, - les figures 2 à 5 illustrent schématiquement les principales étapes d'un mode de mise en oeuvre du procédé de fabrication selon l'invention.
Sur la figure 1, est représenté un circuit intégré CI. La référence SB désigne un substrat semi-conducteur en silicium dopé ici P. Ce substrat SB peut être une plaque semi-conductrice P elle-même ou bien un caisson dopé P et situé au sein d'une plaque semi-conductrice N. Le transistor de transfert TG est un transistor MOS dont la source S dopée N, forme pour la photodiode PD une couche intermédiaire 2 qui s'étend au-dessus de la partie 1 du substrat SB.
Deux espaceurs ESP1 et ESP2 sont adossés sur chaque flanc de la grille G du transistor TG.
Par ailleurs, le transistor TG est isolé du substrat SB par une couche d'oxyde OX.
Au-dessus de cette couche intermédiaire 2, est réalisée une couche supérieure 3, dopée P+. Par ailleurs, la partie 1 du substrat SB vient au contact de la couche supérieure 3, dopée P+. Cette couche 3 comprend une partie plus épaisse 3b. Elle comprend en outre une extension surfacique latérale 3a s'étendant sous l'espaceur ESP1.
La photodiode PD est donc ici formée de ces trois couches, qui définissent deux jonctions PN (diodes), à savoir une jonction supérieure formée des couches 2 et 3, et une jonction inférieure formée de la couche 2 et de la partie sous-jacente du substrat 1.
On se réfère à présent plus particulièrement aux figures 2 à 5, qui décrivent les principales étapes d'un mode de mise en oeuvre du procédé selon l'invention.
On réalise (figure 2) de façon classique et connue en soi, la grille G du transistor de transfert TG reposant sur la surface supérieure du substrat SB par l'intermédiaire d'une couche d'oxyde de grille OX.
Puis, on réalise une région de source et de drain par implantation selon une technique bien connue de l'homme du métier.
Comme illustré sur la figure 3, après avoir masqué les zones de grille G et de drain D, on procède à une première implantation de dopant IMPI, de façon à réaliser une couche surfacique 3a dopée P+.
Cette couche surfacique peut être réalisée par implantation à l'aide d'un procédé de dopage par plasma. Cette technique bien connue de l'homme du métier est décrite par exemple dans les brevets US 6, 632,482 et US 6,380, 012.
En effet, l'utilisation du dopage plasma se caractérise par rapport à l'implantation ionique standard par un profil de dopage très fin et surfacique, par exemple 200 À, impossible à reproduire en implantation ionique standard de par les très faibles énergies d'accélération mises en jeu (par exemple inférieures à 1 keV) et de par les forts budgets thermiques utilisés.
À titre indicatif, pour un dopage au bore, le gaz précurseur utilisé est alors le triflorure de bore BF3 et les tensions appliquées sont inférieures à 1kV. Les doses implantées sont alors inférieures à 1015/cm2. Plus généralement, le procédé de dopage par plasma peut utiliser tout gaz dopant électriquement actif de type P ou de type N comme précurseur selon l'architecture imageur développée.
De plus, étant donné que le procédé de dopage par plasma est auto-aligné sur la grille, l'enchaînement des procédés permettant de réaliser un circuit intégré selon l'invention est standard.
Puis, comme on peut le voir sur la figure 4, on réalise de façon classique et connue en soi les espaceurs ESP1 et ESP2 du transistor TG au- dessus du substrat 1, sur les flancs de la grille G. En outre, l'espaceur ESP1 est réalisé au-dessus de la couche surfacique 3a, qui a été réalisée lors de l'étape précédente.
Ensuite, comme illustré sur la figure 5, on procède à une seconde implantation de dopants IMP2, de façon à réaliser la couche 3b dopée P+.
Contrairement à la couche surfacique 3a, la couche 3b s'arrête à l'implantation de l'espaceur ESP1.
Bien que cette deuxième implantation IMP2 ne soit pas théoriquement nécessaire pour résoudre le problème de courant d'obscurité, elle est néanmoins avantageuse. En effet, elle permet de renforcer la couche surfacique 3a réalisée par un procédé de dopage par plasma et qui est par conséquent très fine. Cette seconde implantation IMP2 permet également de parer à l'endommagement éventuel de la couche surfacique 3a lors de la réalisation des espaceurs ESP1 et ESP2.
Claims (8)
1. Circuit intégré comprenant au moins une photodiode (PD) associée à un transistor de transfert (TG), ladite photodiode (PD) comportant une jonction PN supérieure et le transistor (TG) comportant un espaceur (ESP1) latéral situé du côté de la photodiode (PD), caractérisé par le fait que la couche supérieure (3) de la jonction PN supérieure comporte une extension surfacique latérale et s'étendant sous l'espaceur (ESP1).
2. Circuit intégré selon la revendication 1, caractérisé par le fait que l'épaisseur de l'extension surfacique est inférieure à 20 nm.
3. Circuit intégré selon l'une quelconque des revendications précédentes, caractérisé par le fait que la couche supérieure (3) comprend une partie (3b) plus épaisse que l'extension surfacique et située à l'extérieur de l'espaceur (ESP1).
4. Capteur d'image caractérisé par le fait qu'il comprend au moins un circuit intégré (CI) selon l'une quelconque des
revendications 1 à 3.
5. Procédé de fabrication d'un circuit intégré comprenant dans un substrat semiconducteur (SB) une photodiode (PD) possédant une jonction PN supérieure et un transistor de transfert (TG) associé à la photodiode (PD), caractérisé par le fait que l'on réalise sur le substrat semiconducteur (SB) la grille (G) isolée du transistor de transfert (TG), puis on forme dans le substrat (SB) d'un côté du transistor (TG), une zone semi-conductrice (2) initiale ayant un premier type de conductivité, on réalise au sein de cette zone semi-conductrice initiale (2) une couche surfacique (3a) ayant un deuxième type de conductivité opposé au premier avant de réaliser les espaceurs latéraux (ESP1, ESP2) de la grille isolée (G), cette couche surfacique (3a) appartenant à la couche supérieure de la jonction PN supérieure.
6. Procédé selon la revendication 5, caractérisé par le fait que l'épaisseur de la couche surfacique (3a) est inférieure à 20 nm.
7. Procédé selon la revendication 5 ou 6, caractérisé par le fait que la réalisation de la couche surfacique (3a) se fait par implantation à l'aide d'un procédé de dopage par plasma.
8. Procédé selon l'une quelconque des revendications 5 à 7, caractérisé par le fait qu'on réalise dans la zone-semi-conductrice initiale (2) par une deuxième implantation (IMP2) à travers la partie découverte de la couche surfacique (3a) , une partie (3b) plus épaisse de la couche supérieure (3) de la jonction PN supérieure.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20070330 |