JP2002124657A - Ｃｍｏｓイメージセンサ - Google Patents
ＣｍｏｓイメージセンサInfo
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- JP2002124657A JP2002124657A JP2000316687A JP2000316687A JP2002124657A JP 2002124657 A JP2002124657 A JP 2002124657A JP 2000316687 A JP2000316687 A JP 2000316687A JP 2000316687 A JP2000316687 A JP 2000316687A JP 2002124657 A JP2002124657 A JP 2002124657A
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- Thin Film Transistor (AREA)
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Abstract
(57)【要約】
【課題】 フォトダイオードのリーク電流を防止して感
度を向上した、且つ接合容量を低減して動作速度を向上
したＣＭＯＳイメージセンサを提供する。 【解決手段】 第１の導電型である半導体基板１４上に
形成されたフォトダイオード１７と前記フォトダイオー
ド１７において光電変換により生成された電荷を増幅す
る増幅用トランジスタとからなる画素を複数個有するＣ
ＭＯＳイメージセンサにおいて、前記半導体基板１４中
に、領域について選択的に形成した埋め込み酸化層２３
と、前記埋め込み酸化層２３上で前記埋め込み酸化層２
３に達して形成した、前記第１の導電型であり、前記フ
ォトダイオード１７を素子分離する素子分離領域１９
と、前記埋め込み酸化層２３上に形成した前記増幅用ト
ランジスタと、前記埋め込み酸化層２３の形成されてい
ない領域に形成した、前記第１の導電型とは逆の第２の
導電型である前記フォトダイオード１７とから構成し
た。
度を向上した、且つ接合容量を低減して動作速度を向上
したＣＭＯＳイメージセンサを提供する。 【解決手段】 第１の導電型である半導体基板１４上に
形成されたフォトダイオード１７と前記フォトダイオー
ド１７において光電変換により生成された電荷を増幅す
る増幅用トランジスタとからなる画素を複数個有するＣ
ＭＯＳイメージセンサにおいて、前記半導体基板１４中
に、領域について選択的に形成した埋め込み酸化層２３
と、前記埋め込み酸化層２３上で前記埋め込み酸化層２
３に達して形成した、前記第１の導電型であり、前記フ
ォトダイオード１７を素子分離する素子分離領域１９
と、前記埋め込み酸化層２３上に形成した前記増幅用ト
ランジスタと、前記埋め込み酸化層２３の形成されてい
ない領域に形成した、前記第１の導電型とは逆の第２の
導電型である前記フォトダイオード１７とから構成し
た。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳイメージ
センサに係り、特に、単位セル内の光電変換部を形成す
るフォトダイオードのリーク電流を良好に抑制するとと
もに、制御用トランジスタの接合容量を低減し動作速度
を向上させるのに好適な素子構造に関するものである。
センサに係り、特に、単位セル内の光電変換部を形成す
るフォトダイオードのリーク電流を良好に抑制するとと
もに、制御用トランジスタの接合容量を低減し動作速度
を向上させるのに好適な素子構造に関するものである。
【０００２】
【従来の技術】近年、固体撮像装置の１つとして、ＣＭ
ＯＳイメージセンサが提案されている。このＣＭＯＳイ
メージセンサは、光電変換蓄積部で検出した光信号を、
光電変換蓄積部のごく近傍に配置された増幅用トランジ
スタで増幅するという特徴を有している。
ＯＳイメージセンサが提案されている。このＣＭＯＳイ
メージセンサは、光電変換蓄積部で検出した光信号を、
光電変換蓄積部のごく近傍に配置された増幅用トランジ
スタで増幅するという特徴を有している。
【０００３】図１は、従来例のＣＭＯＳイメージセンサ
の基本構成を示す図である。図１に示されるように、Ｃ
ＭＯＳイメージセンサは、複数個のアレー状に配列した
単位画素を有しており、単位画素あるいは単位セル内
に、少なくともフォトダイオード１と、このフォトタイ
オ-ド１にシリコン基板内で光電変換され蓄積された信
号電荷を増幅する増幅用トランジスタ２を有している。
の基本構成を示す図である。図１に示されるように、Ｃ
ＭＯＳイメージセンサは、複数個のアレー状に配列した
単位画素を有しており、単位画素あるいは単位セル内
に、少なくともフォトダイオード１と、このフォトタイ
オ-ド１にシリコン基板内で光電変換され蓄積された信
号電荷を増幅する増幅用トランジスタ２を有している。
【０００４】図２は、従来例のＣＭＯＳイメージセンサ
の単位セル内のフォトダイオードを含む部分を示す断面
構成図である。図２に示されるように、シリコン基板
（ｐ型領域)３と共にフォトダイオード１を構成するｎ
型領域４は、素子分離領域６を形成する酸化膜層に自己
整合的に作られている。そして、ｐ＋層５上の素子分離
領域６は、シリコン基板３の一部を酸化して形成された
シリコン酸化膜である。このシリコン基板１上に部分的
に形成された酸化膜は、一般的にＬＯＣＯＳ（ＬＯＣａ
ｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏｎ）と称さ
れている。
の単位セル内のフォトダイオードを含む部分を示す断面
構成図である。図２に示されるように、シリコン基板
（ｐ型領域)３と共にフォトダイオード１を構成するｎ
型領域４は、素子分離領域６を形成する酸化膜層に自己
整合的に作られている。そして、ｐ＋層５上の素子分離
領域６は、シリコン基板３の一部を酸化して形成された
シリコン酸化膜である。このシリコン基板１上に部分的
に形成された酸化膜は、一般的にＬＯＣＯＳ（ＬＯＣａ
ｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏｎ）と称さ
れている。
【０００５】ここで、７はＮ型拡散領域、８はこのＮ型
拡散領域７に接続された配線層、９はフォトダイオード
で発生した電荷を転送する転送用トランジスタのゲート
電極、１０は平坦化層をそれぞれ示す。
拡散領域７に接続された配線層、９はフォトダイオード
で発生した電荷を転送する転送用トランジスタのゲート
電極、１０は平坦化層をそれぞれ示す。
【０００６】
【発明が解決しようとする課題】ところで、素子分離領
域（ＬＯＣＯＳ領域）６の端部のシリコン基板３内に
は、シリコン基板３の酸化時にストレスを受けるために
欠陥が生じる。この欠陥で生成される電流がフォトダイ
オード１のリーク電流となるという問題があった。
域（ＬＯＣＯＳ領域）６の端部のシリコン基板３内に
は、シリコン基板３の酸化時にストレスを受けるために
欠陥が生じる。この欠陥で生成される電流がフォトダイ
オード１のリーク電流となるという問題があった。
【０００７】以下、この問題について、図３を参照して
説明する。図３は、図２中に示される、フォトダーオー
ドとＬＯＣＯＳの境界部を示す拡大断面構成図である。
図３に示されるように、ｎ型領域４の周囲には空乏領域
１１が形成されている。また、ＬＯＣＯＳ領域６の下部
で上記ｎ型領域４と接触する部分に、欠陥が多い領域
（多欠陥領域）１２が空乏化されている。したがって、
この多欠陥により発生したバンドギャップ内の欠陥準位
を介して、熱的に電子・正孔対が多く生成されてしま
う。すると、この電子がフォトダイオードに流れ込み、
フォトダイオードのリーク電流となる。
説明する。図３は、図２中に示される、フォトダーオー
ドとＬＯＣＯＳの境界部を示す拡大断面構成図である。
図３に示されるように、ｎ型領域４の周囲には空乏領域
１１が形成されている。また、ＬＯＣＯＳ領域６の下部
で上記ｎ型領域４と接触する部分に、欠陥が多い領域
（多欠陥領域）１２が空乏化されている。したがって、
この多欠陥により発生したバンドギャップ内の欠陥準位
を介して、熱的に電子・正孔対が多く生成されてしま
う。すると、この電子がフォトダイオードに流れ込み、
フォトダイオードのリーク電流となる。
【０００８】そして、このリーク電流が生じるために、
ＣＭＯＳイメージセンサの感度、すなわち Ｓ／Ｎ比が
低下するという課題があった。また、セルの周辺部に形
成される制御用トランジスタにおいて、接合容量により
動作速度が制約されるという課題があった。
ＣＭＯＳイメージセンサの感度、すなわち Ｓ／Ｎ比が
低下するという課題があった。また、セルの周辺部に形
成される制御用トランジスタにおいて、接合容量により
動作速度が制約されるという課題があった。
【０００９】このように、従来のＣＭＯＳイメージセン
サにおいては、ＬＯＣＯＳ領域と自己整合的にフォトダ
イオードを形成していたため、ＬＯＣＯＳ領域端部の欠
陥で生成される電流がフォトダイオードのリーク電流に
なるという課題及び動作速度が速く行えないと言う課題
を有していた。
サにおいては、ＬＯＣＯＳ領域と自己整合的にフォトダ
イオードを形成していたため、ＬＯＣＯＳ領域端部の欠
陥で生成される電流がフォトダイオードのリーク電流に
なるという課題及び動作速度が速く行えないと言う課題
を有していた。
【００１０】そこで本発明は、上記課題を解決し、フォ
トダイオードのリーク電流を防止して感度を向上した、
且つ接合容量を低減して動作速度を向上したＣＭＯＳイ
メージセンサを提供することを目的とする。
トダイオードのリーク電流を防止して感度を向上した、
且つ接合容量を低減して動作速度を向上したＣＭＯＳイ
メージセンサを提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の手段として、第１の発明は、第１の導電型である半導
体基板上に形成されたフォトダイオードと前記フォトダ
イオードにおいて光電変換により生成された電荷を増幅
する増幅用トランジスタとからなる画素を複数個有する
ＣＭＯＳイメージセンサにおいて、前記半導体基板中
に、領域について選択的に形成した埋め込み酸化層と、
前記埋め込み酸化層上で前記埋め込み酸化層に達して形
成した、前記第１の導電型であり、前記フォトダイオー
ドを素子分離する素子分離領域と、前記埋め込み酸化層
上に形成した前記増幅用トランジスタと、前記埋め込み
酸化層の形成されていない領域に形成した、前記第１の
導電型とは逆の第２の導電型である前記フォトダイオー
ドとから構成したことを特徴とするＣＭＯＳイメージセ
ンサである。
の手段として、第１の発明は、第１の導電型である半導
体基板上に形成されたフォトダイオードと前記フォトダ
イオードにおいて光電変換により生成された電荷を増幅
する増幅用トランジスタとからなる画素を複数個有する
ＣＭＯＳイメージセンサにおいて、前記半導体基板中
に、領域について選択的に形成した埋め込み酸化層と、
前記埋め込み酸化層上で前記埋め込み酸化層に達して形
成した、前記第１の導電型であり、前記フォトダイオー
ドを素子分離する素子分離領域と、前記埋め込み酸化層
上に形成した前記増幅用トランジスタと、前記埋め込み
酸化層の形成されていない領域に形成した、前記第１の
導電型とは逆の第２の導電型である前記フォトダイオー
ドとから構成したことを特徴とするＣＭＯＳイメージセ
ンサである。
【００１２】また、第２の発明は、第１の導電型である
半導体基板上に形成されたフォトダイオードと前記フォ
トダイオードにおいて光電変換により生成された電荷を
増幅する増幅用トランジスタとからなる画素を複数個有
するＣＭＯＳイメージセンサにおいて、前記半導体基板
中に、領域について選択的に形成した埋め込み酸化層
と、前記埋め込み酸化層上で前記埋め込み酸化層に達し
て形成した、前記第１の導電型であり、前記フォトダイ
オードを素子分離する素子分離領域と、前記埋め込み酸
化層上に形成した前記増幅用トランジスタと、前記埋め
込み酸化層の形成されていない領域に形成した、前記第
１の導電型とは逆の第２の導電型であるウエルと、前記
ウエル上に形成した前記第１の導電型である前記フォト
ダイオードとから構成したことを特徴とするＣＭＯＳイ
メージセンサである。
半導体基板上に形成されたフォトダイオードと前記フォ
トダイオードにおいて光電変換により生成された電荷を
増幅する増幅用トランジスタとからなる画素を複数個有
するＣＭＯＳイメージセンサにおいて、前記半導体基板
中に、領域について選択的に形成した埋め込み酸化層
と、前記埋め込み酸化層上で前記埋め込み酸化層に達し
て形成した、前記第１の導電型であり、前記フォトダイ
オードを素子分離する素子分離領域と、前記埋め込み酸
化層上に形成した前記増幅用トランジスタと、前記埋め
込み酸化層の形成されていない領域に形成した、前記第
１の導電型とは逆の第２の導電型であるウエルと、前記
ウエル上に形成した前記第１の導電型である前記フォト
ダイオードとから構成したことを特徴とするＣＭＯＳイ
メージセンサである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につ
き、好ましい実施例により、図面を参照して説明する。 ＜第１実施例＞まず、選択的埋め込み酸化膜について説
明する。なお、これについては、特許番号第２６１２７
２２号公報に例示されている。
き、好ましい実施例により、図面を参照して説明する。 ＜第１実施例＞まず、選択的埋め込み酸化膜について説
明する。なお、これについては、特許番号第２６１２７
２２号公報に例示されている。
【００１４】図４は、第１実施例における選択的埋め込
み酸化基板を示す断面構成図である。ＣＭＯＳイメージ
センサの形成される、例えばＰ型シリコン基板１４上の
フォトダイオードに相当する領域をレジスト２５でマス
クし、酸素イオン（Ｏ2）３３を、加速エネルギー１８
０ｋｅＶ、注入量４×１０17で選択的に注入し、その後
レジスト２５を剥離し、イオン注入部のシリコンを再結
晶化のために熱処理を行うと、シリコン基板１４の表面
には厚さ０．３μｍの単結晶シリコン２４が形成され、
その下に厚さ０．１μｍの埋め込み酸化層（ＳｉＯ2）
２３が得られる。このようにして得られた選択的に埋め
込み酸化層２３の形成されたシリコン基板１４に、図５
に示すように、所定の素子を形成し、ＣＭＯＳイメージ
センサを形成する。
み酸化基板を示す断面構成図である。ＣＭＯＳイメージ
センサの形成される、例えばＰ型シリコン基板１４上の
フォトダイオードに相当する領域をレジスト２５でマス
クし、酸素イオン（Ｏ2）３３を、加速エネルギー１８
０ｋｅＶ、注入量４×１０17で選択的に注入し、その後
レジスト２５を剥離し、イオン注入部のシリコンを再結
晶化のために熱処理を行うと、シリコン基板１４の表面
には厚さ０．３μｍの単結晶シリコン２４が形成され、
その下に厚さ０．１μｍの埋め込み酸化層（ＳｉＯ2）
２３が得られる。このようにして得られた選択的に埋め
込み酸化層２３の形成されたシリコン基板１４に、図５
に示すように、所定の素子を形成し、ＣＭＯＳイメージ
センサを形成する。
【００１５】図５は、本発明のＣＭＯＳイメージセンサ
の第１実施例を示す断面構成図である。図５に示すよう
に、フォトダイオードに相当する領域以外に選択的に形
成された、所定の深さと厚さを有する酸化層２３を有す
るＰ型シリコン基板１４に、フォトダイオードに相当す
る領域に深さ０．４μｍのフォトダイオードのＮ型領域
１７を形成する。さらに、埋め込み酸化層２３の形成さ
れている領域に、埋め込み酸化層２３に達する、厚さ
０．３μｍのＰ＋＋型領域１９及びＮ型拡散領域２０を
形成する。
の第１実施例を示す断面構成図である。図５に示すよう
に、フォトダイオードに相当する領域以外に選択的に形
成された、所定の深さと厚さを有する酸化層２３を有す
るＰ型シリコン基板１４に、フォトダイオードに相当す
る領域に深さ０．４μｍのフォトダイオードのＮ型領域
１７を形成する。さらに、埋め込み酸化層２３の形成さ
れている領域に、埋め込み酸化層２３に達する、厚さ
０．３μｍのＰ＋＋型領域１９及びＮ型拡散領域２０を
形成する。
【００１６】さらに、所定のゲート電極２１、配線層２
２を形成し、所定のフォトトランジスタ、増幅用トラン
ジスタ、選択用トランジスタ及びスイッチ用トランジス
タを形成し、画素またはセルを構成する。図示しない
が、画素またはセルを選択し、その電気信号を取り出し
処理制御する、例えば垂直シフトレジスタなどの制御用
の回路を構成するトランジスタは、すべて埋め込み酸化
層２３上に形成されており、埋め込み酸化層上に形成さ
れたＰ＋＋型領域１９、または図示されていないＮ＋＋
領域によって分離されている。
２を形成し、所定のフォトトランジスタ、増幅用トラン
ジスタ、選択用トランジスタ及びスイッチ用トランジス
タを形成し、画素またはセルを構成する。図示しない
が、画素またはセルを選択し、その電気信号を取り出し
処理制御する、例えば垂直シフトレジスタなどの制御用
の回路を構成するトランジスタは、すべて埋め込み酸化
層２３上に形成されており、埋め込み酸化層上に形成さ
れたＰ＋＋型領域１９、または図示されていないＮ＋＋
領域によって分離されている。
【００１７】本第１実施例では、上述の選択的に埋め込
み酸化層を有する基板すなわちＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使用し、素子分離
領域をＰ＋＋領域１９と埋め込み酸化膜層２３で形成
し、ソースまたはドレインのコンタクト領域２０を埋め
込み酸化層２３上に形成し、フォトダイオードの電荷蓄
積領域となるＮ型領域１７を十分に光電子を蓄積できる
深さに有するように埋め込み酸化層のないところに形成
している。
み酸化層を有する基板すなわちＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使用し、素子分離
領域をＰ＋＋領域１９と埋め込み酸化膜層２３で形成
し、ソースまたはドレインのコンタクト領域２０を埋め
込み酸化層２３上に形成し、フォトダイオードの電荷蓄
積領域となるＮ型領域１７を十分に光電子を蓄積できる
深さに有するように埋め込み酸化層のないところに形成
している。
【００１８】従って、フォトダイオードの特性を確保す
るとともに、Ｐ＋＋領域から構成される素子分離領域に
おいては、従来例のＬＯＣＯＳにおいて発生していた多
欠陥領域が発生することがない。従って、フォトダイオ
ードのリーク電流を十分抑制することができる。
るとともに、Ｐ＋＋領域から構成される素子分離領域に
おいては、従来例のＬＯＣＯＳにおいて発生していた多
欠陥領域が発生することがない。従って、フォトダイオ
ードのリーク電流を十分抑制することができる。
【００１９】また、画素またはセルと同様に、同一のシ
リコン基板上に形成される、制御処理回路を構成するト
ランジスタを、埋め込み酸化層上に形成しているので、
コンタクトのＮ型領域と基板のＰ型領域との接合容量
を、埋め込み酸化層を介することによって、低減するこ
とができるので、動作速度を向上することができる。
リコン基板上に形成される、制御処理回路を構成するト
ランジスタを、埋め込み酸化層上に形成しているので、
コンタクトのＮ型領域と基板のＰ型領域との接合容量
を、埋め込み酸化層を介することによって、低減するこ
とができるので、動作速度を向上することができる。
【００２０】＜第２実施例＞図６は、第２実施例におけ
る選択的埋め込み酸化基板を示す断面構成図である。Ｃ
ＭＯＳイメージセンサの形成される、例えばＮ型シリコ
ン基板１３上のフォトダイオードに相当する領域をレジ
ストでマスクし、酸素イオン（Ｏ2）を、加速エネルギ
ー１８０ｋｅＶ、注入量４×１０17で選択的に注入し、
その後レジストを剥離する（図示せず）。
る選択的埋め込み酸化基板を示す断面構成図である。Ｃ
ＭＯＳイメージセンサの形成される、例えばＮ型シリコ
ン基板１３上のフォトダイオードに相当する領域をレジ
ストでマスクし、酸素イオン（Ｏ2）を、加速エネルギ
ー１８０ｋｅＶ、注入量４×１０17で選択的に注入し、
その後レジストを剥離する（図示せず）。
【００２１】次にフォトダイオードに相当する領域以外
の領域をレジスト２６でマスクし、ボロンイオン３４を
加速エネルギー２００ｋｅＶ、注入量５×１０16で選択
的にフォトダイオードに相当する領域に注入して、表面
から２μｍにピーク濃度をもつＰ型領域３６を形成し、
次に、レジスト２６を剥離し、酸素注入部のシリコンを
再結晶化するためとボロン注入部の結晶性を回復するた
めの熱処理を行うと、シリコン基板１３のフォトダイオ
ードに相当する領域以外の領域の表面には厚さ０．３μ
ｍの単結晶シリコン２８が形成され、その下に厚さ０．
１μｍの埋め込み酸化層（ＳｉＯ2）２７が得られ、フ
ォトダイオードに相当する領域には、表面から２μｍに
ピーク濃度をもつＰ型領域１６が得られる。
の領域をレジスト２６でマスクし、ボロンイオン３４を
加速エネルギー２００ｋｅＶ、注入量５×１０16で選択
的にフォトダイオードに相当する領域に注入して、表面
から２μｍにピーク濃度をもつＰ型領域３６を形成し、
次に、レジスト２６を剥離し、酸素注入部のシリコンを
再結晶化するためとボロン注入部の結晶性を回復するた
めの熱処理を行うと、シリコン基板１３のフォトダイオ
ードに相当する領域以外の領域の表面には厚さ０．３μ
ｍの単結晶シリコン２８が形成され、その下に厚さ０．
１μｍの埋め込み酸化層（ＳｉＯ2）２７が得られ、フ
ォトダイオードに相当する領域には、表面から２μｍに
ピーク濃度をもつＰ型領域１６が得られる。
【００２２】このようにして得られた選択的に埋め込み
酸化層２７の形成されたシリコン基板１３に、図７に示
すように、所定の素子を形成し、ＣＭＯＳイメージセン
サを形成する。
酸化層２７の形成されたシリコン基板１３に、図７に示
すように、所定の素子を形成し、ＣＭＯＳイメージセン
サを形成する。
【００２３】図７は、本発明のＣＭＯＳイメージセンサ
の第２実施例を示す断面構成図である。図７に示すよう
に、フォトダイオードに相当する領域以外に選択的に形
成された、所定の深さと厚さを有する酸化層２７を有す
るＮ型シリコン基板１３に、フォトダイオードに相当す
る領域に深さ０．４μｍのフォトダイオードのＮ型領域
３７を形成する。さらに、埋め込み酸化層２７の形成さ
れている領域に、埋め込み酸化層２７に達する、厚さ
０．３μｍのＰ＋＋型領域２９及びＮ型拡散領域４０を
形成する。
の第２実施例を示す断面構成図である。図７に示すよう
に、フォトダイオードに相当する領域以外に選択的に形
成された、所定の深さと厚さを有する酸化層２７を有す
るＮ型シリコン基板１３に、フォトダイオードに相当す
る領域に深さ０．４μｍのフォトダイオードのＮ型領域
３７を形成する。さらに、埋め込み酸化層２７の形成さ
れている領域に、埋め込み酸化層２７に達する、厚さ
０．３μｍのＰ＋＋型領域２９及びＮ型拡散領域４０を
形成する。
【００２４】さらに、所定のゲート電極２１、配線層２
２を形成し、所定のフォトトランジスタ、増幅用トラン
ジスタ、選択用トランジスタ、スイッチ用トランジスタ
を形成し、画素またはセルを構成する。
２を形成し、所定のフォトトランジスタ、増幅用トラン
ジスタ、選択用トランジスタ、スイッチ用トランジスタ
を形成し、画素またはセルを構成する。
【００２５】図示しないが、画素またはセルを選択し、
その電気信号を取り出し処理制御する、例えば垂直シフ
トレジスタなどの制御用の回路を構成するトランジスタ
は、すべて埋め込み酸化層２７上に形成されており、埋
め込み酸化層上に形成されたＰ＋＋型領域２９、または
図示されていないＮ＋＋領域によって分離されている。
その電気信号を取り出し処理制御する、例えば垂直シフ
トレジスタなどの制御用の回路を構成するトランジスタ
は、すべて埋め込み酸化層２７上に形成されており、埋
め込み酸化層上に形成されたＰ＋＋型領域２９、または
図示されていないＮ＋＋領域によって分離されている。
【００２６】本第２実施例では、上述の選択的に埋め込
み酸化層を有する基板すなわちＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使用し、素子分離
領域をＰ＋＋領域２９と埋め込み酸化膜層２７で形成
し、ソースまたはドレインのコンタクト領域４０を埋め
込み酸化層２７上に形成し、一方、フォトダイオードの
電荷蓄積領域となるＮ型領域３７を十分に光電子を蓄積
できる深さを有するように埋め込み酸化層のないところ
に形成している。
み酸化層を有する基板すなわちＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使用し、素子分離
領域をＰ＋＋領域２９と埋め込み酸化膜層２７で形成
し、ソースまたはドレインのコンタクト領域４０を埋め
込み酸化層２７上に形成し、一方、フォトダイオードの
電荷蓄積領域となるＮ型領域３７を十分に光電子を蓄積
できる深さを有するように埋め込み酸化層のないところ
に形成している。
【００２７】従って、フォトダイオードの特性を確保す
るとともに、Ｐ＋＋領域から構成される素子分離領域に
おいては、従来例のＬＯＣＯＳにおいて発生していた多
欠陥領域が発生することがない。従って、フォトダイオ
ードのリーク電流を十分抑制することができる。
るとともに、Ｐ＋＋領域から構成される素子分離領域に
おいては、従来例のＬＯＣＯＳにおいて発生していた多
欠陥領域が発生することがない。従って、フォトダイオ
ードのリーク電流を十分抑制することができる。
【００２８】フォトダイオードを構成するＰ型領域３６
は、電気的に浮いているので、不純物濃度を制御するこ
とによって、基板１３に対する障壁ポテンシャルの高さ
を自由に設定できるので、電荷蓄積量を制御でき、従っ
て、転送残りによる残像などの問題を低減することがで
きる。さらに、従来、Ｎ型領域３７に光量に応じて発生
した光電荷の横方向に排出されて発生するクロストーク
も、Ｐ＋＋型領域２９の高いポテンシャル障壁と埋め込
み酸化層２７により阻止される。
は、電気的に浮いているので、不純物濃度を制御するこ
とによって、基板１３に対する障壁ポテンシャルの高さ
を自由に設定できるので、電荷蓄積量を制御でき、従っ
て、転送残りによる残像などの問題を低減することがで
きる。さらに、従来、Ｎ型領域３７に光量に応じて発生
した光電荷の横方向に排出されて発生するクロストーク
も、Ｐ＋＋型領域２９の高いポテンシャル障壁と埋め込
み酸化層２７により阻止される。
【００２９】また、画素またはセルと同様に、同一のシ
リコン基板上に形成される、制御処理回路を構成するト
ランジスタを、埋め込み酸化層上に形成しているので、
コンタクトのＮ型領域と基板のＰ型領域との接合容量
を、埋め込み酸化層を介することによって、低減するこ
とができるので、動作速度を向上することができる。
リコン基板上に形成される、制御処理回路を構成するト
ランジスタを、埋め込み酸化層上に形成しているので、
コンタクトのＮ型領域と基板のＰ型領域との接合容量
を、埋め込み酸化層を介することによって、低減するこ
とができるので、動作速度を向上することができる。
【００３０】
【発明の効果】以上説明した本発明のＣＭＯＳイメージ
センサは、請求項１記載によれば、第１の導電型である
半導体基板中に、領域について選択的に形成した埋め込
み酸化層と、前記埋め込み酸化層上で前記埋め込み酸化
層に達して形成した、前記第１の導電型であり、フォト
ダイオードを素子分離する素子分離領域と、前記埋め込
み酸化層上に形成した増幅用トランジスタと、前記埋め
込み酸化層の形成されていない領域に形成した、前記第
１の導電型とは逆の第２の導電型である前記フォトダイ
オードとから構成したことにより、フォトダイオードの
リーク電流を防止して感度を向上した、且つ接合容量を
低減して動作速度を向上したＣＭＯＳイメージセンサを
提供することができるという効果がある。
センサは、請求項１記載によれば、第１の導電型である
半導体基板中に、領域について選択的に形成した埋め込
み酸化層と、前記埋め込み酸化層上で前記埋め込み酸化
層に達して形成した、前記第１の導電型であり、フォト
ダイオードを素子分離する素子分離領域と、前記埋め込
み酸化層上に形成した増幅用トランジスタと、前記埋め
込み酸化層の形成されていない領域に形成した、前記第
１の導電型とは逆の第２の導電型である前記フォトダイ
オードとから構成したことにより、フォトダイオードの
リーク電流を防止して感度を向上した、且つ接合容量を
低減して動作速度を向上したＣＭＯＳイメージセンサを
提供することができるという効果がある。
【００３１】また、請求項２記載によれば、第１の導電
型である半導体基板中に、領域について選択的に形成し
た埋め込み酸化層と、前記埋め込み酸化層上で前記埋め
込み酸化層に達して形成した、前記第１の導電型であ
り、フォトダイオードを素子分離する素子分離領域と、
前記埋め込み酸化層上に形成した増幅用トランジスタ
と、前記埋め込み酸化層の形成されていない領域に形成
した、前記第１の導電型とは逆の第２の導電型であるウ
エルと、前記ウエル上に形成した前記第１の導電型であ
る前記フォトダイオードとから構成したことにより、フ
ォトダイオードのリーク電流を防止して感度を向上し
た、且つ接合容量を低減して動作速度を向上した、しか
もフォトダイオードにおける電荷の横方向の漏れによる
クロストークがなく、更に転送残りによる残像等の問題
を低減したＣＭＯＳイメージセンサを提供することがで
きるという効果がある。
型である半導体基板中に、領域について選択的に形成し
た埋め込み酸化層と、前記埋め込み酸化層上で前記埋め
込み酸化層に達して形成した、前記第１の導電型であ
り、フォトダイオードを素子分離する素子分離領域と、
前記埋め込み酸化層上に形成した増幅用トランジスタ
と、前記埋め込み酸化層の形成されていない領域に形成
した、前記第１の導電型とは逆の第２の導電型であるウ
エルと、前記ウエル上に形成した前記第１の導電型であ
る前記フォトダイオードとから構成したことにより、フ
ォトダイオードのリーク電流を防止して感度を向上し
た、且つ接合容量を低減して動作速度を向上した、しか
もフォトダイオードにおける電荷の横方向の漏れによる
クロストークがなく、更に転送残りによる残像等の問題
を低減したＣＭＯＳイメージセンサを提供することがで
きるという効果がある。
【図１】従来例のＣＭＯＳイメージセンサの基本構成を
示す図である。
示す図である。
【図２】従来例のＣＭＯＳイメージセンサの単位セル内
のフォトダイオードを含む部分を示す断面構成図であ
る。
のフォトダイオードを含む部分を示す断面構成図であ
る。
【図３】図２中に示される、フォトダーオードとＬＯＣ
ＯＳの境界部を示す拡大断面構成図である。
ＯＳの境界部を示す拡大断面構成図である。
【図４】本発明のＣＭＯＳイメージセンサの第１実施例
における選択的埋め込み酸化基板を示す断面構成図であ
る。
における選択的埋め込み酸化基板を示す断面構成図であ
る。
【図５】本発明のＣＭＯＳイメージセンサの第１実施例
を示す断面構成図である。
を示す断面構成図である。
【図６】本発明のＣＭＯＳイメージセンサの第２実施例
における選択的埋め込み酸化基板を示す断面構成図であ
る。
における選択的埋め込み酸化基板を示す断面構成図であ
る。
【図７】本発明のＣＭＯＳイメージセンサの第２実施例
を示す断面構成図である。
を示す断面構成図である。
【符号の説明】 １…フォトダイオード、２…増幅用トランジスター、３
…Ｐ型シリコン基板、４…フォトダイオードのＮ型拡散
領域、５…Ｐ型拡散領域、６…素子分離領域（ＬＯＣＯ
Ｓ）、７…Ｎ型拡散領域、８…配線層、９…ゲート電
極、１０…平坦化層、１１…空乏領域、１２…多欠陥領
域、１３…Ｎ型シリコン基板、１４…Ｐ型シリコン基
板、１６…Ｐ型領域、１７…Ｎ型領域、１９…Ｐ＋＋領
域、２０…Ｎ型拡散領域、２１…ゲート電極、２２…配
線層、２３埋め込み酸化層、２４…単結晶シリコン、２
５…レジスト、２６…レジスト、２７…埋め込み酸化
層、２８…単結晶シリコン、２９…Ｐ＋＋型領域、３０
…リセット用トランジスタ、３１…スイッチ用トランジ
スタ、３３…酸素イオン、３４…ボロンイオン、３６…
Ｐ型領域、３７…Ｎ型領域、４０…Ｎ型拡散領域。
…Ｐ型シリコン基板、４…フォトダイオードのＮ型拡散
領域、５…Ｐ型拡散領域、６…素子分離領域（ＬＯＣＯ
Ｓ）、７…Ｎ型拡散領域、８…配線層、９…ゲート電
極、１０…平坦化層、１１…空乏領域、１２…多欠陥領
域、１３…Ｎ型シリコン基板、１４…Ｐ型シリコン基
板、１６…Ｐ型領域、１７…Ｎ型領域、１９…Ｐ＋＋領
域、２０…Ｎ型拡散領域、２１…ゲート電極、２２…配
線層、２３埋め込み酸化層、２４…単結晶シリコン、２
５…レジスト、２６…レジスト、２７…埋め込み酸化
層、２８…単結晶シリコン、２９…Ｐ＋＋型領域、３０
…リセット用トランジスタ、３１…スイッチ用トランジ
スタ、３３…酸素イオン、３４…ボロンイオン、３６…
Ｐ型領域、３７…Ｎ型領域、４０…Ｎ型拡散領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 31/10 Ｈ０１Ｌ 29/78 ６１３Ｚ Ｈ０４Ｎ 5/335 31/10 Ａ Ｇ Ｆターム(参考） 4M118 AA01 AA05 AA10 BA14 CA03 CA18 DA03 EA01 FA06 FA26 FA28 FA33 5C024 CX41 GX03 GY31 5F048 AB10 AC03 AC10 BA09 BA16 BC03 BH02 5F049 MA01 NA01 NA05 NA15 NB03 RA03 RA06 SS02 5F110 BB10 CC02 DD05 DD13 GG24 NN61 NN71
Claims (2)
- 【請求項１】第１の導電型である半導体基板上に形成さ
れたフォトダイオードと前記フォトダイオードにおいて
光電変換により生成された電荷を増幅する増幅用トラン
ジスタとからなる画素を複数個有するＣＭＯＳイメージ
センサにおいて、 前記半導体基板中に、領域について選択的に形成した埋
め込み酸化層と、 前記埋め込み酸化層上で前記埋め込み酸化層に達して形
成した、前記第１の導電型であり、前記フォトダイオー
ドを素子分離する素子分離領域と、 前記埋め込み酸化層上に形成した前記増幅用トランジス
タと、 前記埋め込み酸化層の形成されていない領域に形成し
た、前記第１の導電型とは逆の第２の導電型である前記
フォトダイオードとから構成したことを特徴とするＣＭ
ＯＳイメージセンサ。 - 【請求項２】第１の導電型である半導体基板上に形成さ
れたフォトダイオードと前記フォトダイオードにおいて
光電変換により生成された電荷を増幅する増幅用トラン
ジスタとからなる画素を複数個有するＣＭＯＳイメージ
センサにおいて、 前記半導体基板中に、領域について選択的に形成した埋
め込み酸化層と、 前記埋め込み酸化層上で前記埋め込み酸化層に達して形
成した、前記第１の導電型であり、前記フォトダイオー
ドを素子分離する素子分離領域と、 前記埋め込み酸化層上に形成した前記増幅用トランジス
タと、 前記埋め込み酸化層の形成されていない領域に形成し
た、前記第１の導電型とは逆の第２の導電型であるウエ
ルと、 前記ウエル上に形成した前記第１の導電型である前記フ
ォトダイオードとから構成したことを特徴とするＣＭＯ
Ｓイメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000316687A JP2002124657A (ja) | 2000-10-17 | 2000-10-17 | Ｃｍｏｓイメージセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000316687A JP2002124657A (ja) | 2000-10-17 | 2000-10-17 | Ｃｍｏｓイメージセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002124657A true JP2002124657A (ja) | 2002-04-26 |
Family
ID=18795601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000316687A Pending JP2002124657A (ja) | 2000-10-17 | 2000-10-17 | Ｃｍｏｓイメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002124657A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100531236B1 (ko) * | 2003-12-03 | 2005-11-28 | 전자부품연구원 | 고감도 이미지 센서 및 그 제조방법 |
| KR100531237B1 (ko) * | 2003-12-03 | 2005-11-28 | 전자부품연구원 | 고감도 이미지 센서 및 그 제조방법 |
| JP2006024787A (ja) * | 2004-07-08 | 2006-01-26 | Sony Corp | 固体撮像装置及びその製造方法 |
| JP2010073808A (ja) * | 2008-09-17 | 2010-04-02 | Oki Semiconductor Co Ltd | 照度センサおよびその製造方法 |
| US8928101B2 (en) | 2010-10-06 | 2015-01-06 | Lapis Semiconductor Co., Ltd. | Semiconductor device |
| US8963246B2 (en) | 2010-03-09 | 2015-02-24 | Inter-University Research Institute Corporation High Energy Accelerator Research Organization | Semiconductor device and method for manufacturing semiconductor device |
| US9461080B2 (en) | 2013-08-02 | 2016-10-04 | Sharp Kabushiki Kaisha | Semiconductor device for radiation detection |
| CN110544667A (zh) * | 2019-08-28 | 2019-12-06 | 上海集成电路研发中心有限公司 | 一种深耗尽的图像传感器像素单元结构及制作方法 |
| CN110690236A (zh) * | 2019-09-16 | 2020-01-14 | 上海微阱电子科技有限公司 | 一种防漏电的深耗尽图像传感器像素单元结构及制作方法 |
-
2000
- 2000-10-17 JP JP2000316687A patent/JP2002124657A/ja active Pending
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| US9318391B2 (en) | 2010-03-09 | 2016-04-19 | Lapis Semiconductor Co., Ltd. | Method for manufacturing semiconductor device including a MOS-type transistor |
| US9899448B2 (en) | 2010-03-09 | 2018-02-20 | Lapis Semiconductor Co., Ltd. | Semiconductor device having SOI substrate |
| US10622263B2 (en) | 2010-03-09 | 2020-04-14 | Lapis Semiconductor Co., Ltd. | Semiconductor device having SOI substrate and first and second diffusion layer |
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| US9461080B2 (en) | 2013-08-02 | 2016-10-04 | Sharp Kabushiki Kaisha | Semiconductor device for radiation detection |
| CN110544667A (zh) * | 2019-08-28 | 2019-12-06 | 上海集成电路研发中心有限公司 | 一种深耗尽的图像传感器像素单元结构及制作方法 |
| CN110690236A (zh) * | 2019-09-16 | 2020-01-14 | 上海微阱电子科技有限公司 | 一种防漏电的深耗尽图像传感器像素单元结构及制作方法 |
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