JPH03225868A - 固体撮像素子とそれを用いた撮像装置 - Google Patents
固体撮像素子とそれを用いた撮像装置Info
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- JPH03225868A JPH03225868A JP2020142A JP2014290A JPH03225868A JP H03225868 A JPH03225868 A JP H03225868A JP 2020142 A JP2020142 A JP 2020142A JP 2014290 A JP2014290 A JP 2014290A JP H03225868 A JPH03225868 A JP H03225868A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/68—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to defects
- H04N25/69—SSIS comprising testing or correcting structures for circuits other than pixel cells
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/73—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors using interline transfer [IT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12043—Photo diode
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
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- Facsimile Scanning Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、固体撮像素子とそれを用いた撮像装置に関
し、例えば固体撮像素子の欠陥救済技術に利用して有効
な技術に関するものである。
し、例えば固体撮像素子の欠陥救済技術に利用して有効
な技術に関するものである。
固体撮像素子の欠陥救済技術に関しては、例えば特開昭
６０−５１３７８号公報がある。この欠陥救済技術の概
略は、上記公報に記載の通り信号出力により外部記憶装
置に画像欠陥信号のレベルデータを蓄えておき、そのデ
ータを元に外部で信号補正を行うようにするものである
。
６０−５１３７８号公報がある。この欠陥救済技術の概
略は、上記公報に記載の通り信号出力により外部記憶装
置に画像欠陥信号のレベルデータを蓄えておき、そのデ
ータを元に外部で信号補正を行うようにするものである
。
上記の欠陥救済技術では、外部記憶装置やその書き込み
／読み出し制御を行うメモリ制御回路が必要となり部品
点数が増大するため、固体撮像装置の小型軽量化を妨げ
ることの他、コスト高は免れない。また、この欠陥救済
技術の下では、固体撮像素子の１つ１つに対して一対一
に対応した情報を書き込んだ外部記憶装置をペアにして
出荷する等する必要があり、出荷時のチエツク及び顧客
の受け入れ検査時のチエツクが極めて煩わしいものとな
るばかりでなく、撮像装置の組立工程での管理も煩雑に
なり欠陥救済の現実的な解決策には成り得ない。
／読み出し制御を行うメモリ制御回路が必要となり部品
点数が増大するため、固体撮像装置の小型軽量化を妨げ
ることの他、コスト高は免れない。また、この欠陥救済
技術の下では、固体撮像素子の１つ１つに対して一対一
に対応した情報を書き込んだ外部記憶装置をペアにして
出荷する等する必要があり、出荷時のチエツク及び顧客
の受け入れ検査時のチエツクが極めて煩わしいものとな
るばかりでなく、撮像装置の組立工程での管理も煩雑に
なり欠陥救済の現実的な解決策には成り得ない。
この発明の目的は、チップサイズの大型化を抑えつつ、
欠陥救済機能を含む特定のマーク機能を持つ固体撮像素
子を提供することにある。
欠陥救済機能を含む特定のマーク機能を持つ固体撮像素
子を提供することにある。
この発明の他の目的は、簡単な構成により高品質の欠陥
救済を実現した撮像装置を提供することにある。
救済を実現した撮像装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、欠陥画素セル又は特定のアドレスに対応した
画素セルのフォトダイオードに対してレーザー光線等の
高エネルギービームを照射させてＰＮ接合部を破壊させ
て、通常の読み出し信号とは異なるレベルの信号を出力
させる。これにより、出力信号に現れる欠陥画素情報又
は特定アドレス情報を利用して欠陥救済を行ったり、特
定の表示位置を表すマークとして利用する。
画素セルのフォトダイオードに対してレーザー光線等の
高エネルギービームを照射させてＰＮ接合部を破壊させ
て、通常の読み出し信号とは異なるレベルの信号を出力
させる。これにより、出力信号に現れる欠陥画素情報又
は特定アドレス情報を利用して欠陥救済を行ったり、特
定の表示位置を表すマークとして利用する。
上記した手段によれば、固体撮像素子の外部に電圧検出
回路と、１つ前又は１行前の画素信号等を形成する回路
等からなる簡単な回路を設けることにより欠陥画素の救
済が可能になり、マークとして利用すると特殊表示回路
が簡単となる。
回路と、１つ前又は１行前の画素信号等を形成する回路
等からなる簡単な回路を設けることにより欠陥画素の救
済が可能になり、マークとして利用すると特殊表示回路
が簡単となる。
第１図には、この発明に係る固体撮像素子とそれを用い
た撮像装置の一実施例のブロック図が示されている。
た撮像装置の一実施例のブロック図が示されている。
この実施例における固体撮像素子は、インターラインＣ
ＣＤ型固体撮像素子に向けられており、撮像アレイがフ
ォトダイオードと垂直ＣＣＤ （電荷位相素子）から構
成される。ここで、蓄積・転送された信号電荷は、水平
転送シフトレジスタとして作用する水平ＣＯＤを通して
シリアルに出力される。この信号電荷は、いったん内部
の出力キャパシタにより電圧信号に変換されプリアンプ
により増幅されて出力端子から出力される。このような
インターラインＣＣＤ型固体撮像素子の内部構成の詳細
については、公知のものと同じであるからその説明を省
略する。
ＣＤ型固体撮像素子に向けられており、撮像アレイがフ
ォトダイオードと垂直ＣＣＤ （電荷位相素子）から構
成される。ここで、蓄積・転送された信号電荷は、水平
転送シフトレジスタとして作用する水平ＣＯＤを通して
シリアルに出力される。この信号電荷は、いったん内部
の出力キャパシタにより電圧信号に変換されプリアンプ
により増幅されて出力端子から出力される。このような
インターラインＣＣＤ型固体撮像素子の内部構成の詳細
については、公知のものと同じであるからその説明を省
略する。
上記ＣＣＤ型固体撮像素子の出力信号は、アンプＡＭＰ
により増幅され、後述するような欠陥画素信号の検出の
ためにコンパレータ■Ｃの非反転入力（＋）に供給され
る。コンパレータ■Ｃの反転入力（−）には、正常な画
素信号の信号レベルに対して、低くされた一定の基準電
圧ＶＲが供給される。
により増幅され、後述するような欠陥画素信号の検出の
ためにコンパレータ■Ｃの非反転入力（＋）に供給され
る。コンパレータ■Ｃの反転入力（−）には、正常な画
素信号の信号レベルに対して、低くされた一定の基準電
圧ＶＲが供給される。
上記ＣＣＤ型固体撮像素子の出力信号は、欠陥信号の救
済のために、直列形態にされた２つのサンプル＆ホール
ド回路Ｓ＆Ｈ１とＳ＆Ｈ２を通して出力される。上記２
つのサンプル＆ホールド回路Ｓ＆ＨｌとＳ＆Ｈ２は、ド
ライバから供給されるクロックパルスによりサンプリン
グ動作が制御される。前段のサンプル及ホール１回路Ｓ
＆Ｈ１は、コンパレータ■Ｃの出力信号によりスイッチ
制御されるスイッチ素子（例えば、絶縁ゲート型電界効
果トランジスタ）Ｑを介して上記クロックパルスが選択
的に与えられる。
済のために、直列形態にされた２つのサンプル＆ホール
ド回路Ｓ＆Ｈ１とＳ＆Ｈ２を通して出力される。上記２
つのサンプル＆ホールド回路Ｓ＆ＨｌとＳ＆Ｈ２は、ド
ライバから供給されるクロックパルスによりサンプリン
グ動作が制御される。前段のサンプル及ホール１回路Ｓ
＆Ｈ１は、コンパレータ■Ｃの出力信号によりスイッチ
制御されるスイッチ素子（例えば、絶縁ゲート型電界効
果トランジスタ）Ｑを介して上記クロックパルスが選択
的に与えられる。
上記後段のサンプル及ホール１回路Ｓ＆Ｈ２から出力信
号が出力され、撮像装置を構成する図示しない各種信号
処理回路や補正回路に伝えられ、ＮＴＳＣ方式等に従っ
た複合映像信号が形成される。また、撮像装置には、上
記ＣＣＤ型固体撮像素子の動作に必要なりロックパルス
やフィールドシフトパルス等の各種パルス信号のタイミ
ングを発生させる駆動回路も設けられることはいうまで
もない。
号が出力され、撮像装置を構成する図示しない各種信号
処理回路や補正回路に伝えられ、ＮＴＳＣ方式等に従っ
た複合映像信号が形成される。また、撮像装置には、上
記ＣＣＤ型固体撮像素子の動作に必要なりロックパルス
やフィールドシフトパルス等の各種パルス信号のタイミ
ングを発生させる駆動回路も設けられることはいうまで
もない。
このようなインターラインＣＣＤ型固体撮像素子に対し
て、次のような欠陥救済用の処理が行われる。
て、次のような欠陥救済用の処理が行われる。
第２図（Ａ）には、上記第１図に示したＣＣＤ型固体撮
像素子における画素セルの一実施例の概略素子構造断面
図が示され、同図（Ｂ）にはそのポテンシャル分布図が
示されている。
像素子における画素セルの一実施例の概略素子構造断面
図が示され、同図（Ｂ）にはそのポテンシャル分布図が
示されている。
ＣＣＤ型固体撮像素子は、特に制限されないが、Ｎ型シ
リコン基板上において形成される。Ｎ型基板上には、Ｐ
型のウェル領域が形成される。このＰ型ウェル領域と、
その表面に形成されたＮ−層とによりフォトダイオード
ＰＤが形成される。上記フォトダイオードＰＤとＣＣＤ
転送路との間の第１層目のポリシリコン層からなるＰＤ
転送ゲー１−ＦＧの下には、図示しないゲート絶縁膜を
介してＰ層が形成される。また、特に制限されないが、
フォトダイオードＰＤの表面には全表面にＰ”層が形成
される。
リコン基板上において形成される。Ｎ型基板上には、Ｐ
型のウェル領域が形成される。このＰ型ウェル領域と、
その表面に形成されたＮ−層とによりフォトダイオード
ＰＤが形成される。上記フォトダイオードＰＤとＣＣＤ
転送路との間の第１層目のポリシリコン層からなるＰＤ
転送ゲー１−ＦＧの下には、図示しないゲート絶縁膜を
介してＰ層が形成される。また、特に制限されないが、
フォトダイオードＰＤの表面には全表面にＰ”層が形成
される。
ＣＣＤ転送路は、上記Ｐ型ウェル領域の表面にＰ層層が
形成され、そのＰ層層の表面にＣＣＤ転送チャンネルを
構成するＮ−層が形成される。ＣＣＤ転送路の右側には
、チャンネルストッパーとしてのＰ層が形成される。
形成され、そのＰ層層の表面にＣＣＤ転送チャンネルを
構成するＮ−層が形成される。ＣＣＤ転送路の右側には
、チャンネルストッパーとしてのＰ層が形成される。
上記ＣＣＤ転送路を構成する半導体基板の表面には、ゲ
ート絶縁膜を介して、第３層目ポリシリコン層からなる
ＣＣＤ転送ゲー１−、ＴＧ及び図示しない第２層目ポリ
シリコン層からなるＣＣＤＣＤ転送ケトが形成される。
ート絶縁膜を介して、第３層目ポリシリコン層からなる
ＣＣＤ転送ゲー１−、ＴＧ及び図示しない第２層目ポリ
シリコン層からなるＣＣＤＣＤ転送ケトが形成される。
上記チャンネルストッパーとしてのＰ層の表面には、チ
ャンネルストップゲートＣ３Ｇが設けられる。
ャンネルストップゲートＣ３Ｇが設けられる。
第２図（Ｂ）において、上記ＰＤ転送ゲー）ＦＧに正の
電圧を供給すると、そのゲート下のＰ層がＮ反転するた
め、フォトダイオードＰＤを構成するＮ−層よりも電子
のポテンシャルレベルｅψ（ｅ ＝−１，６Ｘ １０−
”クーロン）が低くされ、上記フォトダイオードＰＤＯ
光電変摸作用により形成された信号電荷は、最も電子の
ポテンシャルレベルが低いＣＣＤ転送路に読み出される
。
電圧を供給すると、そのゲート下のＰ層がＮ反転するた
め、フォトダイオードＰＤを構成するＮ−層よりも電子
のポテンシャルレベルｅψ（ｅ ＝−１，６Ｘ １０−
”クーロン）が低くされ、上記フォトダイオードＰＤＯ
光電変摸作用により形成された信号電荷は、最も電子の
ポテンシャルレベルが低いＣＣＤ転送路に読み出される
。
この実施例では、欠陥が存在する画素セルに対しては、
そのフォトダイオードＰＤにレーザー光線等の高エネル
ギービームを照射させて、その接合部（Ｎ−、Ｐ）を破
壊する。これにより、欠陥が存在するフォトダイオード
’ Ｐ Ｄは、同図（Ｂ）のボモンン島ル分布図に点線
で示すように、Ｐ型ウェル領域の電位と等しい電位に固
定される。
そのフォトダイオードＰＤにレーザー光線等の高エネル
ギービームを照射させて、その接合部（Ｎ−、Ｐ）を破
壊する。これにより、欠陥が存在するフォトダイオード
’ Ｐ Ｄは、同図（Ｂ）のボモンン島ル分布図に点線
で示すように、Ｐ型ウェル領域の電位と等しい電位に固
定される。
したがって、ＣＣＤ型固体撮像素子の出力端子からは、
上記接合破壊が行われたフォトダイオードからの読み出
し信号は、正常の画素信号とは大きく異なるレベル（以
下、欠陥画素レベルという）の信号が出力される。
上記接合破壊が行われたフォトダイオードからの読み出
し信号は、正常の画素信号とは大きく異なるレベル（以
下、欠陥画素レベルという）の信号が出力される。
第１図の実施例において、コンパレータＶＣは、上記欠
陥画素レベルを検出すると、その出力信号をロウレベル
にする。これにより、スイッチ素子Ｑがオフ状態となり
、第１のサンプル及ホール１回路Ｓ＆Ｈ１には入力信号
を取り込むサンプリングクロックが供給されない。この
ため、第１のサンプル及ホール１回路Ｓ＆Ｈ１は、１つ
前に取り込んだ画素をそのまま保持するため、第２のサ
ンプル及ホール１回路Ｓ＆Ｈ２は、１つ前の同じ信号を
再び取り込むこととなり、上記欠陥画素信号に代えて１
つ前の画素信号が出力される。
陥画素レベルを検出すると、その出力信号をロウレベル
にする。これにより、スイッチ素子Ｑがオフ状態となり
、第１のサンプル及ホール１回路Ｓ＆Ｈ１には入力信号
を取り込むサンプリングクロックが供給されない。この
ため、第１のサンプル及ホール１回路Ｓ＆Ｈ１は、１つ
前に取り込んだ画素をそのまま保持するため、第２のサ
ンプル及ホール１回路Ｓ＆Ｈ２は、１つ前の同じ信号を
再び取り込むこととなり、上記欠陥画素信号に代えて１
つ前の画素信号が出力される。
この欠陥救済回路では、固体撮像素子自体に上記のよう
な欠陥画素信号を記録し、それを出力させる構成を採る
ため、外部にはコンパレータと欠陥画素信号を置き換え
るサンプル＆ホールド回路等の簡単な回路を付加するだ
けで高品質の欠陥救済が可能になる。そして、上記のよ
うに固体撮像素子自体に欠陥画素情報が記録されるから
、従来の欠陥救済のように固体撮像素子の１つ１つに対
して一対一に対応した情報を書き込んだ外部記憶装置を
ペアにして出荷したり、撮像装置の組立工程での面倒な
管理も不要にできる。また、固体撮像素子の出荷時検査
や顧客側での受け入れ検査も簡単となる。
な欠陥画素信号を記録し、それを出力させる構成を採る
ため、外部にはコンパレータと欠陥画素信号を置き換え
るサンプル＆ホールド回路等の簡単な回路を付加するだ
けで高品質の欠陥救済が可能になる。そして、上記のよ
うに固体撮像素子自体に欠陥画素情報が記録されるから
、従来の欠陥救済のように固体撮像素子の１つ１つに対
して一対一に対応した情報を書き込んだ外部記憶装置を
ペアにして出荷したり、撮像装置の組立工程での面倒な
管理も不要にできる。また、固体撮像素子の出荷時検査
や顧客側での受け入れ検査も簡単となる。
第３図には、この発明に係る固体撮像素子を用いた撮像
装置の他の一実施例のブロック図が示されている。
装置の他の一実施例のブロック図が示されている。
この実施例では、欠陥画素信号として１行前の画素信号
を利用する。すなわち、前記と同様なＣＣＤ型固体撮像
素子からの出力信号を受けるアンプＡＭＰの出力に、１
Ｈ遅延線を設けて１Ｈ（１水平走査期間）遅延した信号
を形成する。上記アンプＡＭＰの出力信号と１Ｈ遅延線
の出力信号とは前記のようなＭＯＳＦＥＴ等からなるア
ナログスイッチ素子ＱｌとＱ２を介して選択的に出力さ
せる。上記スイッチ素子Ｑ１の制御端子（ゲート）には
前記と同様なコンパレータ■Ｃの出力信号が供給され、
上記スイッチ素子Ｑ２の制御端子には、上記コンパレー
タＶＣの出力信号がインバータ回路ＩＮＶを通して反転
されて供給される。
を利用する。すなわち、前記と同様なＣＣＤ型固体撮像
素子からの出力信号を受けるアンプＡＭＰの出力に、１
Ｈ遅延線を設けて１Ｈ（１水平走査期間）遅延した信号
を形成する。上記アンプＡＭＰの出力信号と１Ｈ遅延線
の出力信号とは前記のようなＭＯＳＦＥＴ等からなるア
ナログスイッチ素子ＱｌとＱ２を介して選択的に出力さ
せる。上記スイッチ素子Ｑ１の制御端子（ゲート）には
前記と同様なコンパレータ■Ｃの出力信号が供給され、
上記スイッチ素子Ｑ２の制御端子には、上記コンパレー
タＶＣの出力信号がインバータ回路ＩＮＶを通して反転
されて供給される。
この構成では、前記同様にレーザー光線等にフォトダイ
オード部のＰＮ接合が破壊された欠陥画素からの読み出
し信号が出力されると、コンパレータ■Ｃの出力信号は
ロウレベルになる。これにより、スイッチ素子Ｑ１がオ
フ状態になり、アンプＡＭＰを通して出力される欠陥画
素信号の出力を禁止する。そして、上記コンパレータＶ
Ｃの出力信号のロウレベルに応してインバータ回路ＩＮ
■の出力信号がハイレベルに変化し、スイッチ素子Ｑ２
をオン状態にする。これにより、出力には１Ｈ遅延線を
通して出力される１行前の画素信号が欠陥画素信号に代
えて出力される。
オード部のＰＮ接合が破壊された欠陥画素からの読み出
し信号が出力されると、コンパレータ■Ｃの出力信号は
ロウレベルになる。これにより、スイッチ素子Ｑ１がオ
フ状態になり、アンプＡＭＰを通して出力される欠陥画
素信号の出力を禁止する。そして、上記コンパレータＶ
Ｃの出力信号のロウレベルに応してインバータ回路ＩＮ
■の出力信号がハイレベルに変化し、スイッチ素子Ｑ２
をオン状態にする。これにより、出力には１Ｈ遅延線を
通して出力される１行前の画素信号が欠陥画素信号に代
えて出力される。
第４図には、上記固体描像素子の特定のアドレスにマー
クを記録させる際の利用方法を説明するための画面構成
図が示されている。
クを記録させる際の利用方法を説明するための画面構成
図が示されている。
カメラ一体型のＶＴＲ等では、撮影日時を画面に記録さ
せる機能が付加される。例えば、第４図に示すように画
面の右下部に数字により撮影年月日を記録させようとす
るときには、固体撮像素子に供給されるクロックパルス
を計数して、文字を挿入するアドレス信号を形成するこ
とができる。
せる機能が付加される。例えば、第４図に示すように画
面の右下部に数字により撮影年月日を記録させようとす
るときには、固体撮像素子に供給されるクロックパルス
を計数して、文字を挿入するアドレス信号を形成するこ
とができる。
しかし、このようにすると上記クロックパルスを計数す
るカウンタ回路やデコーダ回路が必要になる。
るカウンタ回路やデコーダ回路が必要になる。
この実施例では、文字を挿入する先頭アドレスに対し、
同図に×を付したようにフォトダイオードのＰＮ接合を
破壊させる。そして、前記のようなコンパレ−タにより
その読み出し信号を検出して、１画素前又は１行前の画
素に切り換えて出力させるとともに、その出力タイミン
グを基準にして文字を挿入させる。この構成では、文字
を構成する垂直方向のドツトの位置を検出するための複
数ライン分のカウンタが４ビット程度の、簡単な構成と
することができる。上記マークを文字を挿入する縦１列
に並べて挿入すると、文字の水平位置の起点を探し出す
ためのカウンタ回路を省略することができる。
同図に×を付したようにフォトダイオードのＰＮ接合を
破壊させる。そして、前記のようなコンパレ−タにより
その読み出し信号を検出して、１画素前又は１行前の画
素に切り換えて出力させるとともに、その出力タイミン
グを基準にして文字を挿入させる。この構成では、文字
を構成する垂直方向のドツトの位置を検出するための複
数ライン分のカウンタが４ビット程度の、簡単な構成と
することができる。上記マークを文字を挿入する縦１列
に並べて挿入すると、文字の水平位置の起点を探し出す
ためのカウンタ回路を省略することができる。
上記のような文字挿入個所は、文字挿入のために画像信
号が破壊されるから前記１行又は１つ前の画素信号を出
力させることに代え、黒しベル又は目立たない一定レベ
ルの信号に置き換えるものとしてもよい。
号が破壊されるから前記１行又は１つ前の画素信号を出
力させることに代え、黒しベル又は目立たない一定レベ
ルの信号に置き換えるものとしてもよい。
上記マークは、文字挿入の他、特殊撮影のためのタイミ
ング信号を形成するために利用してもよい。このように
、フォトダイオードの接合部分を意図的に破壊して形成
した信号は、欠陥救済の他各種の固定マークとしても利
用できる。また、同一固体撮像素子内で欠陥画素信号と
マークとを区別するためにマークは複数画素セルを破壊
させることにより構成してもよい。
ング信号を形成するために利用してもよい。このように
、フォトダイオードの接合部分を意図的に破壊して形成
した信号は、欠陥救済の他各種の固定マークとしても利
用できる。また、同一固体撮像素子内で欠陥画素信号と
マークとを区別するためにマークは複数画素セルを破壊
させることにより構成してもよい。
第５図には、この発明に係る固体撮像素子の他の一実施
例の要部回路図が示されている。この実施例における固
体撮像素子は、ＭＯ３型固体描像素子に向けられており
、同図では、３行、２列分の回路が代表として例示的に
示されている。同図のスイッチＭＯ５ＦＥＴに付した回
路記号と、前記第１図又は第３図の実施例のスイッチ素
子に付した回路記号とが一部重複しているが、それぞれ
は別個のものと理解されたい。
例の要部回路図が示されている。この実施例における固
体撮像素子は、ＭＯ３型固体描像素子に向けられており
、同図では、３行、２列分の回路が代表として例示的に
示されている。同図のスイッチＭＯ５ＦＥＴに付した回
路記号と、前記第１図又は第３図の実施例のスイッチ素
子に付した回路記号とが一部重複しているが、それぞれ
は別個のものと理解されたい。
１つの画素セルは、フォトダイオードＤ１と垂直走査線
にそのゲートが結合されたスイッチＭＯ５ＦＥＴＱＩと
、水平走査線にそのゲートが結合されたスイッチＭＯ５
ＦＥＴＱ２の直列回路から構成される。上記フォトダイ
オードＤ１及びスイッチＭＯ３ＦＥＴＱ１．Ｑ２からな
る画素セルと同し行（水平方向）に配置される他の同様
な画素セル（Ｄ２．Ｑ３．Ｑ４）等の出力ノードは、同
図において横方向に延長される信号線Ｈ３Ｉに結合され
る。他の行についても上記同様な画素セルが同様に結合
される。上記信号ｖＡＨＳ １等には、それに対応した
垂直走査線ｖ１が平行して配置される。この垂直走査ｉ
Ｖ１には、それに対応した画素セルのスイッチＭＯ３Ｆ
ＥＴＱＩ、Ｑ３等が結合される。このことは、例示的に
示されている他の行の垂直走査線■２及び■３において
も同様である。
にそのゲートが結合されたスイッチＭＯ５ＦＥＴＱＩと
、水平走査線にそのゲートが結合されたスイッチＭＯ５
ＦＥＴＱ２の直列回路から構成される。上記フォトダイ
オードＤ１及びスイッチＭＯ３ＦＥＴＱ１．Ｑ２からな
る画素セルと同し行（水平方向）に配置される他の同様
な画素セル（Ｄ２．Ｑ３．Ｑ４）等の出力ノードは、同
図において横方向に延長される信号線Ｈ３Ｉに結合され
る。他の行についても上記同様な画素セルが同様に結合
される。上記信号ｖＡＨＳ １等には、それに対応した
垂直走査線ｖ１が平行して配置される。この垂直走査ｉ
Ｖ１には、それに対応した画素セルのスイッチＭＯ３Ｆ
ＥＴＱＩ、Ｑ３等が結合される。このことは、例示的に
示されている他の行の垂直走査線■２及び■３において
も同様である。
水平走査線は、同図において縦方向に延長され、同じ列
に配置される画素セルのスイッチＭＯＳＦＥＴＱ２．Ｑ
６．及びＱＩＯのゲートは、共通の水平走査線Ｈ１に結
合される。他の列に配置される画素セルも上記同様に対
応する水平走査線Ｈ２等に結合される。以上の各回路素
子及び配線から画素アレイが構成される。
に配置される画素セルのスイッチＭＯＳＦＥＴＱ２．Ｑ
６．及びＱＩＯのゲートは、共通の水平走査線Ｈ１に結
合される。他の列に配置される画素セルも上記同様に対
応する水平走査線Ｈ２等に結合される。以上の各回路素
子及び配線から画素アレイが構成される。
上記垂直走査線Ｖ１、Ｖ２及び■３は、上記信号線Ｈ５
ＩないしＨ３３を縦（垂直）方向に延長される出力線Ｖ
Ｓに結合させる読み出し用のスイッチＭＯ３ＦＥＴＱ１
３ないしＱ１５のゲートにも結合される。この出力線■
Ｓとバイアス電圧ＶＢとの間には、読み出し用の負荷抵
抗Ｒが設けられる。この負荷抵抗Ｒを通して、画素セル
が選択されたとき、フォトダイオードに蓄積された光信
号に対応した電流が流れることによって、その画素セル
からの読み出し動作と、次の読み出し動作のためのリセ
ツト（プリチャージ）動作とが同時に行われる。上記負
荷抵抗Ｒにより得られた電圧信号は、センスアンプＳＡ
によって増幅され、図示しない出力回路を通して出力さ
れる。
ＩないしＨ３３を縦（垂直）方向に延長される出力線Ｖ
Ｓに結合させる読み出し用のスイッチＭＯ３ＦＥＴＱ１
３ないしＱ１５のゲートにも結合される。この出力線■
Ｓとバイアス電圧ＶＢとの間には、読み出し用の負荷抵
抗Ｒが設けられる。この負荷抵抗Ｒを通して、画素セル
が選択されたとき、フォトダイオードに蓄積された光信
号に対応した電流が流れることによって、その画素セル
からの読み出し動作と、次の読み出し動作のためのリセ
ツト（プリチャージ）動作とが同時に行われる。上記負
荷抵抗Ｒにより得られた電圧信号は、センスアンプＳＡ
によって増幅され、図示しない出力回路を通して出力さ
れる。
上記画素アレイにおいては、上記信号ｖＡＨ３Ｉないし
Ｈ５３に結合されるスイッチＭＯ３ＦＥＴのトレイン等
の半導体領域も感光性を持つことがあり、これら寄生フ
ォトダイオード等により形成される偽信号（スミア、ブ
ルーミング）が、非選択時にフローティング状態にされ
る信号線に蓄積されてしまう。
Ｈ５３に結合されるスイッチＭＯ３ＦＥＴのトレイン等
の半導体領域も感光性を持つことがあり、これら寄生フ
ォトダイオード等により形成される偽信号（スミア、ブ
ルーミング）が、非選択時にフローティング状態にされ
る信号線に蓄積されてしまう。
この実施例では、上記スミア、ブルーミング等の偽信号
を除去するために、特に制限されないが、上記各行の信
号線Ｈ３ＩないしＨ３３には、リセ・７ト用ＭＯ３ＦＥ
ＴＱ２０ないしＱ ２２が設けられる。これらのＭＯ３
ＦＥＴＱ２０ないしＱ２２は、水平帰線期間内に発生す
るリセット信号Ｒ３によりオン状態にされ、各信号線Ｈ
３１ないしＨ８３等にバイアス電圧ＶＢを供給するもの
である。
を除去するために、特に制限されないが、上記各行の信
号線Ｈ３ＩないしＨ３３には、リセ・７ト用ＭＯ３ＦＥ
ＴＱ２０ないしＱ ２２が設けられる。これらのＭＯ３
ＦＥＴＱ２０ないしＱ２２は、水平帰線期間内に発生す
るリセット信号Ｒ３によりオン状態にされ、各信号線Ｈ
３１ないしＨ８３等にバイアス電圧ＶＢを供給するもの
である。
また、上記偽信号の影響を低減させるために、上記画素
子レイは、１つのウェル領域Ｐ−ＷＥ Ｌ Ｌｌに形成
される。このウェル領域Ｐ−ＷＥＬＬＩには、特に制限
されないが、基板バイアス電圧発生回路ＶＧにより形成
される約０．８Ｖ程度の正のバイアス電圧が供給される
。
子レイは、１つのウェル領域Ｐ−ＷＥ Ｌ Ｌｌに形成
される。このウェル領域Ｐ−ＷＥＬＬＩには、特に制限
されないが、基板バイアス電圧発生回路ＶＧにより形成
される約０．８Ｖ程度の正のバイアス電圧が供給される
。
また、ランダム雑音を低減させるために、言い換えるな
らば、上記信号線及び出力信号線の寄生容量を低減させ
るために、特に制限されないが、上記画素アレイの信号
線を出力信号線に接続させるスイッチＭＯ３ＦＥＴＱＩ
３ないしＱ１５は、独立した別のウェル領域に形成さ
れる。これらスイッチＭＯＳ Ｆ ＥＴが形成されるウ
ェル領域には、基板バイアス発生回路ＶＧから供給され
る約−４ないし６Ｖのような比較的大きい負のハソクハ
イアス電圧が供給される。
らば、上記信号線及び出力信号線の寄生容量を低減させ
るために、特に制限されないが、上記画素アレイの信号
線を出力信号線に接続させるスイッチＭＯ３ＦＥＴＱＩ
３ないしＱ１５は、独立した別のウェル領域に形成さ
れる。これらスイッチＭＯＳ Ｆ ＥＴが形成されるウ
ェル領域には、基板バイアス発生回路ＶＧから供給され
る約−４ないし６Ｖのような比較的大きい負のハソクハ
イアス電圧が供給される。
水平シフトレジスタＨ３Ｒは、画素アレイの水平走査ｖ
ＡＨ１、Ｈ２等の選択信号を形成する。また、垂直シフ
トレジスタＶＳＲは、上記画素アレイの垂直走査線■１
ないしｖ３等の選択信号を形成する。
ＡＨ１、Ｈ２等の選択信号を形成する。また、垂直シフ
トレジスタＶＳＲは、上記画素アレイの垂直走査線■１
ないしｖ３等の選択信号を形成する。
第６図には、上記１つの画素セルの一実施例を示す概略
素子断面図が示されている。
素子断面図が示されている。
Ｎ型半導体基板Ｎ−３ＵＢの表面に、Ｐ型のウェル領域
Ｐ−ＷＥＬＬＩが形成される。上記Ｎ型半導体基板Ｎ−
３ＵＢには、電源電圧Ｖｃｃが供給される。上記ウェル
領域Ｐ−ＷＥＬＬＩには、上記正のバイアス電圧が供給
されることによって、ウェル領域ＰＷＥＬＬＩに発生す
る前記偽信号を吸収するようにされる。上記ウェル領域
Ｐ −ＷＥＬＬＩには、スイッチＭＯ５ＦＥＴＱＩ及び
Ｑ２並びにフォトダイオードＤｉを構成するＮ゛型の半
導体領域が形成される。そして、スイッチＭＯ８ＦＥＴ
Ｑ２を構成するＮ“領域は、信号線Ｈ３ｌを構成する配
線に接続される。また、特に制限されないが、スイッチ
ＭＯ５ＦＥＴＱＩを構成するゲート電極上には、絶縁膜
を介して垂直走査線ｖ１を構成する配線が形成される。
Ｐ−ＷＥＬＬＩが形成される。上記Ｎ型半導体基板Ｎ−
３ＵＢには、電源電圧Ｖｃｃが供給される。上記ウェル
領域Ｐ−ＷＥＬＬＩには、上記正のバイアス電圧が供給
されることによって、ウェル領域ＰＷＥＬＬＩに発生す
る前記偽信号を吸収するようにされる。上記ウェル領域
Ｐ −ＷＥＬＬＩには、スイッチＭＯ５ＦＥＴＱＩ及び
Ｑ２並びにフォトダイオードＤｉを構成するＮ゛型の半
導体領域が形成される。そして、スイッチＭＯ８ＦＥＴ
Ｑ２を構成するＮ“領域は、信号線Ｈ３ｌを構成する配
線に接続される。また、特に制限されないが、スイッチ
ＭＯ５ＦＥＴＱＩを構成するゲート電極上には、絶縁膜
を介して垂直走査線ｖ１を構成する配線が形成される。
そして、欠陥画素に対応したフォトダイオード又は前記
のような識別信号を記録するフォトダイオードにはレー
ザー光線を代表とするような靜ユ不ルギービームを照射
させて、前記同様にＰＮ接合部を破壊する。
のような識別信号を記録するフォトダイオードにはレー
ザー光線を代表とするような靜ユ不ルギービームを照射
させて、前記同様にＰＮ接合部を破壊する。
このようなフォトダイオードの読み出しのときには、セ
ンスアンプを通して約０．８■程度の正のバイアス電圧
が出力されることによって、正常な画素信号の読み出し
と区別される。なお、上記画素アレイが形成されるウェ
ル領域に回路の接地電位（０■）が与えられたときには
、その０■のような信号が欠陥画素信号又はマーク信号
として読み出される。したがって、第１図に示したよう
なコンパレータ及びサンプル＆ホールト回路や第３図に
示し１Ｈ遅延線とスイッチ素子を用いて欠陥画素信号又
はマーク信号を１つ前又は１行前の画素信号に置き換え
る回路を設ける。
ンスアンプを通して約０．８■程度の正のバイアス電圧
が出力されることによって、正常な画素信号の読み出し
と区別される。なお、上記画素アレイが形成されるウェ
ル領域に回路の接地電位（０■）が与えられたときには
、その０■のような信号が欠陥画素信号又はマーク信号
として読み出される。したがって、第１図に示したよう
なコンパレータ及びサンプル＆ホールト回路や第３図に
示し１Ｈ遅延線とスイッチ素子を用いて欠陥画素信号又
はマーク信号を１つ前又は１行前の画素信号に置き換え
る回路を設ける。
上記ＰＮ接合部の破壊したフォトダイオードの信号をマ
ーク信号として記録させたときには、それに応じたアド
レス信号を発生させるカウンタ回路やデコーダ回路を設
けるものである。
ーク信号として記録させたときには、それに応じたアド
レス信号を発生させるカウンタ回路やデコーダ回路を設
けるものである。
また、欠陥救済のための信号は、前記のように１つ前の
画素信号や１ｊテ前の画素信号に代え、目立たない中間
レベル又は黒レベルに固定するものであってもよい。こ
のことは、第１図又は第３図の撮像装置においても同様
である。
画素信号や１ｊテ前の画素信号に代え、目立たない中間
レベル又は黒レベルに固定するものであってもよい。こ
のことは、第１図又は第３図の撮像装置においても同様
である。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）欠陥画素セルのフォトダイオードに対してレーザ
ー光線等の高エネルギービームを照射させてＰＮ接合部
を破壊させて、通常の読み出し信号とは異なるレベルの
信号を出力させる。これにより、出力信号に現れる欠陥
画素情報を電圧検出回路により検出し、１つ前又は１行
前の画素信号等を形成する回路を用いて欠陥画素の救済
が可能になるという効果が得られる。
る。すなわち、 （１）欠陥画素セルのフォトダイオードに対してレーザ
ー光線等の高エネルギービームを照射させてＰＮ接合部
を破壊させて、通常の読み出し信号とは異なるレベルの
信号を出力させる。これにより、出力信号に現れる欠陥
画素情報を電圧検出回路により検出し、１つ前又は１行
前の画素信号等を形成する回路を用いて欠陥画素の救済
が可能になるという効果が得られる。
（２）上記のように固体撮像素子自体に欠陥画素情報が
記録されるから、従来の欠陥救済のように固体撮像素子
の１つ１つに対して一対一に対応した情報を書き込んだ
外部記憶装置をペアにして出向したり、撮像装置の組立
工程での面倒な管理も不要にできるとともに、固体↑石
像素子の出荷時検査や顧客側での受け入れ検査も簡単に
なるという効果が得られる。
記録されるから、従来の欠陥救済のように固体撮像素子
の１つ１つに対して一対一に対応した情報を書き込んだ
外部記憶装置をペアにして出向したり、撮像装置の組立
工程での面倒な管理も不要にできるとともに、固体↑石
像素子の出荷時検査や顧客側での受け入れ検査も簡単に
なるという効果が得られる。
（３）特定のアドレスに対応した画素セルのフォトダイ
オードに対してレーザー光線等の高エネルギービームを
照射させてＰＮ接合部を破壊させて、通常の読み出し信
号とは異なるレベルの信号を出力させる。これにより、
出力信号に現れる特定アドレス情報を利用して、文字の
挿入等が簡単に行えるという効果が得られる。
オードに対してレーザー光線等の高エネルギービームを
照射させてＰＮ接合部を破壊させて、通常の読み出し信
号とは異なるレベルの信号を出力させる。これにより、
出力信号に現れる特定アドレス情報を利用して、文字の
挿入等が簡単に行えるという効果が得られる。
以上本願発明者によりなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、ＣＣＤ型固体撮
像素子やＭＯ５型固体撮像素子の具体的構成は種々の実
施例形態を採ることができるものである。そして、不要
電荷を掃き出させる回路を付加して感度可変機能（電子
シャッター）等を付加するものであってもよい。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、ＣＣＤ型固体撮
像素子やＭＯ５型固体撮像素子の具体的構成は種々の実
施例形態を採ることができるものである。そして、不要
電荷を掃き出させる回路を付加して感度可変機能（電子
シャッター）等を付加するものであってもよい。
また、カラー化のためにフォトダイオードの表面に色フ
ィルタを設けたり、カラー信号を分離して出力させる回
路を内蔵させるものであってもよい。
ィルタを設けたり、カラー信号を分離して出力させる回
路を内蔵させるものであってもよい。
更に、固体撮像素子の内部に欠陥画素信号等を検出する
コンパレータを内蔵させるもの、あるいはこれに加えて
第１図や第３図のサンプル及ホールド回路や１Ｈ遅延回
路も固体撮像素子に内蔵させるものであってもよい。
コンパレータを内蔵させるもの、あるいはこれに加えて
第１図や第３図のサンプル及ホールド回路や１Ｈ遅延回
路も固体撮像素子に内蔵させるものであってもよい。
この発明は、固体撮像素子に広く利用できるものである
。
。
本順において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、欠陥画素セルのフォトダイオードに対して
レーザー光線等の高エネルギービームを照射させてＰＮ
接合部を破壊させて、通常の読み出し信号とは異なるレ
ベルの信号を出力させる。これにより、出力信号に現れ
る欠陥画素情報を電圧検出回路により検出し、１つ前又
は１行前の画素信号等を形成する回路を用いて欠陥画素
の救済が可能になる。また、上記欠陥画素信号を表示位
置を表す特定のマークとしても利用できる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、欠陥画素セルのフォトダイオードに対して
レーザー光線等の高エネルギービームを照射させてＰＮ
接合部を破壊させて、通常の読み出し信号とは異なるレ
ベルの信号を出力させる。これにより、出力信号に現れ
る欠陥画素情報を電圧検出回路により検出し、１つ前又
は１行前の画素信号等を形成する回路を用いて欠陥画素
の救済が可能になる。また、上記欠陥画素信号を表示位
置を表す特定のマークとしても利用できる。
第１図は、この発明に係るＣＣＤ型固体撮像素子とそれ
を用いた撮像装置の一実施例を示すブロック図、 第２図の（Ａ）は、その概略素子構造断面図、同図の（
Ｂ）は、それに対応したポテンシャル分布図、 第３図は、この発明に係るＣＣＤ型固体撮像素子とそれ
を用いた撮像装置の他の一実施例を示すブロック図、 第４図は、この発明に係るＣＣＤ型固体撮像素子の利用
方法の一実施例を説明するための画面構成図、 第５図は、この発明に係るＭＯ３型固体撮像素子の一実
施例を示す要部回路図、 第６図は、その画素セルの一実施例を示す概略素子断面
図である。 Ｓ＆Ｈ１，Ｓ＆Ｈ２・・サンプル及ホールド回路、ＶＣ
・・コンパレータ、ＡＭＰ・・アンプ、ＰＤ・・フォト
ダイオード、ＦＧ・・ＰＤ転送ゲート、ＴＧ・・ＣＯＤ
転送ゲート、ＣＣＤ・・ＣＣＤ転送路、Ｃ８Ｇ・・チャ
ンネルストップゲート ＶＳＲ・・垂直シフトレジスタ、Ｈ３Ｐ・・水平シフト
レジスタ、ＳＡ・・センスアンプ、ＰＷＥＬＬＩ・・Ｐ
型ウェル領域、Ｎ−３ｔＪＢＮ型半導体基板
を用いた撮像装置の一実施例を示すブロック図、 第２図の（Ａ）は、その概略素子構造断面図、同図の（
Ｂ）は、それに対応したポテンシャル分布図、 第３図は、この発明に係るＣＣＤ型固体撮像素子とそれ
を用いた撮像装置の他の一実施例を示すブロック図、 第４図は、この発明に係るＣＣＤ型固体撮像素子の利用
方法の一実施例を説明するための画面構成図、 第５図は、この発明に係るＭＯ３型固体撮像素子の一実
施例を示す要部回路図、 第６図は、その画素セルの一実施例を示す概略素子断面
図である。 Ｓ＆Ｈ１，Ｓ＆Ｈ２・・サンプル及ホールド回路、ＶＣ
・・コンパレータ、ＡＭＰ・・アンプ、ＰＤ・・フォト
ダイオード、ＦＧ・・ＰＤ転送ゲート、ＴＧ・・ＣＯＤ
転送ゲート、ＣＣＤ・・ＣＣＤ転送路、Ｃ８Ｇ・・チャ
ンネルストップゲート ＶＳＲ・・垂直シフトレジスタ、Ｈ３Ｐ・・水平シフト
レジスタ、ＳＡ・・センスアンプ、ＰＷＥＬＬＩ・・Ｐ
型ウェル領域、Ｎ−３ｔＪＢＮ型半導体基板
Claims (1)
- 【特許請求の範囲】 １、欠陥画素セル又は特定のアドレスに対応した画素セ
ルを構成するフォトダイオードのＰＮ接合部を高エネル
ギービームの照射により破壊させることを特徴とする固
体撮像素子。 ２、欠陥画素セル又は特定のアドレスに対応した画素セ
ルを構成するフォトダイオードのＰＮ接合部が高エネル
ギービームの照射により破壊させられた固体撮像素子と
、上記固体撮像素子からの読み出し信号を受け上記ＰＮ
接合が破壊させられたフォトダイオードからの読み出し
信号を検出する電圧検出回路と、上記固体撮像素子から
の読み出し信号を受ける第１のサンプル＆ホールド回路
と、その出力信号を受ける第２のサンプル＆ホールド回
路及び上記サンプル＆ホールド回路の動作を制御する制
御回路とを備え、上記電圧検出回路の出力信号によりＰ
Ｎ接合が破壊させられたフォトダイオードからの読み出
し信号を検出したときには、上記制御回路により上記第
１のサンプル＆ホールド回路の入力信号の取り込みを禁
止することより１つ前の画素信号を上記ＰＮ接合が破壊
させられたフォトダイオードからの読み出し信号に代え
て出力させることを特徴とする撮像装置。 ３、欠陥画素セル又は特定のアドレスに対応した画素セ
ルを構成するフォトダイオードのＰＮ接合部が高エネル
ギービームの照射により破壊させられた固体撮像素子と
、上記固体撮像素子からの読み出し信号を受け上記ＰＮ
接合が破壊させられたフォトダイオードからの読み出し
信号を検出する電圧検出回路と、上記固体撮像素子から
の読み出し信号を受ける１Ｈ遅延回路とを備え、上記電
圧検出回路の出力信号によりＰＮ接合が破壊させられた
フォトダイオードからの読み出し信号を検出したときに
は、上記１Ｈ遅延回路により遅延させられた１行前の画
素信号を、上記ＰＮ接合が破壊させられたフォトダイオ
ードからの読み出し信号に代えて出力させることを特徴
とする撮像装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020142A JPH03225868A (ja) | 1990-01-30 | 1990-01-30 | 固体撮像素子とそれを用いた撮像装置 |
| US07/646,381 US5168379A (en) | 1990-01-30 | 1991-01-28 | Solid state imaging device having a defect relief system |
| KR1019910001449A KR940008798B1 (ko) | 1990-01-30 | 1991-01-29 | 결함구제시스템을 가진 고체촬상소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020142A JPH03225868A (ja) | 1990-01-30 | 1990-01-30 | 固体撮像素子とそれを用いた撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225868A true JPH03225868A (ja) | 1991-10-04 |
Family
ID=12018895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020142A Pending JPH03225868A (ja) | 1990-01-30 | 1990-01-30 | 固体撮像素子とそれを用いた撮像装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5168379A (ja) |
| JP (1) | JPH03225868A (ja) |
| KR (1) | KR940008798B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2719381B1 (fr) * | 1994-04-29 | 1996-06-21 | Suisse Electronique Microtech | Capteur comprenant une pluralité de capteurs locaux, notamment des photodiodes. |
| US5619261A (en) * | 1994-07-25 | 1997-04-08 | Oec Medical Systems, Inc. | Pixel artifact/blemish filter for use in CCD video camera |
| US5499114A (en) * | 1994-10-31 | 1996-03-12 | Eastman Kodak Company | Digital image scanning apparatus with pixel data compensation for bad photosites |
| JPH08286642A (ja) * | 1995-04-11 | 1996-11-01 | Sony Corp | 表示装置 |
| US6618084B1 (en) * | 1997-11-05 | 2003-09-09 | Stmicroelectronics, Inc. | Pixel correction system and method for CMOS imagers |
| US6504572B2 (en) * | 1997-11-05 | 2003-01-07 | Stmicroelectronics, Inc. | Circuit for detecting leaky access switches in CMOS imager pixels |
| US6773953B1 (en) * | 1998-12-23 | 2004-08-10 | Intel Corporation | Camera sensor identifier via etched flaw |
| JP3688980B2 (ja) * | 2000-06-28 | 2005-08-31 | 株式会社東芝 | Ｍｏｓ型固体撮像装置及びその製造方法 |
| US7369167B2 (en) * | 2003-06-02 | 2008-05-06 | Micron Technology, Inc. | Photo diode ID for CMOS imagers |
| KR100630707B1 (ko) * | 2004-10-22 | 2006-10-02 | 삼성전자주식회사 | 온도 의존성을 갖는 결함을 보정할 수 있는 이미지 소자및 이를 이용한 결함 보정 방법 |
| KR100775058B1 (ko) | 2005-09-29 | 2007-11-08 | 삼성전자주식회사 | 픽셀 및 이를 이용한 이미지 센서, 그리고 상기 이미지센서를 포함하는 이미지 처리 시스템 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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