JP2625570B2 - 光電変換装置 - Google Patents
光電変換装置Info
- Publication number
- JP2625570B2 JP2625570B2 JP2273213A JP27321390A JP2625570B2 JP 2625570 B2 JP2625570 B2 JP 2625570B2 JP 2273213 A JP2273213 A JP 2273213A JP 27321390 A JP27321390 A JP 27321390A JP 2625570 B2 JP2625570 B2 JP 2625570B2
- Authority
- JP
- Japan
- Prior art keywords
- photoelectric conversion
- transistors
- reset
- pulse
- conversion device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は光電変換装置に係り、特に制御電極領域に光
キャリアを蓄積し、その光キャリアに対応する信号を主
電極領域から出力する複数のトランジスタと、 隣接するトランジスタの隣接する二つの制御電極領域
間の導通を制御する絶縁ゲート型トランジスタとを有す
る光電変換装置に関するものである。
キャリアを蓄積し、その光キャリアに対応する信号を主
電極領域から出力する複数のトランジスタと、 隣接するトランジスタの隣接する二つの制御電極領域
間の導通を制御する絶縁ゲート型トランジスタとを有す
る光電変換装置に関するものである。
［従来の技術］ 近年、光電変換素子の高精細化に伴って、光電変換信
号出力が低下すること等から、光電変換された信号を増
幅して出力することが可能な増幅型の光電変換素子が注
目されている。このような増幅型の光電変換素子の中
に、バイポーラトランシジスタと同様な構成を有し、制
御電極領域となるベース領域に光照射により生成された
電荷を蓄積し、主電極領域となるエミッタから増幅され
た信号を出力する光電変換素子（以下、バイポーラ型セ
ンサという。）がある。
号出力が低下すること等から、光電変換された信号を増
幅して出力することが可能な増幅型の光電変換素子が注
目されている。このような増幅型の光電変換素子の中
に、バイポーラトランシジスタと同様な構成を有し、制
御電極領域となるベース領域に光照射により生成された
電荷を蓄積し、主電極領域となるエミッタから増幅され
た信号を出力する光電変換素子（以下、バイポーラ型セ
ンサという。）がある。
以下、このバイポーラ型センサで画素を構成した光電
変換装置の説明を第５図を用いて行う。
変換装置の説明を第５図を用いて行う。
第５図は、上記バイポーラ型センサを用いた光電変換
装置の回路構成図である。
装置の回路構成図である。
同図において、１はバイポーラ型センサ（バイポーラ
トランジスタと等価）T,容量C,PMOSトランジスタＭで構
成される単位画素、２は水平駆動線、３は画素１のバイ
ポーラ型センサＴのエミッタと接続する垂直出力線、４
は垂直出力線３をリセットするためのMOSトランジス
タ、５は出力電圧を蓄積するための蓄積容量、６は垂直
出力線３と蓄積容量５とを接続するためのMOSトランジ
スタ、７は水平出力線、８は水平シフトレジスタの出力
をゲートに受けて蓄積容量５の出力電圧を水平出力線７
に転送するためのMOSトランジスタ、９はアンプ、10は
水平出力線７をリセットするためのMOSトランジスタ、1
1は垂直シフトレジスタの出力で選択されて、水平駆動
線２へパルスを印加するためのバッファMOSトランジス
タ、12はバッファMOSトランジスタ11に駆動パルスを加
えるための端子、13はMOSトランジスタ４のゲートにパ
ルスを印加するための端子、14はMOSトランジスタ６の
ゲートにパルスを印加するための端子、15はリセット用
のMOSトランジスタ10のゲートにパルスを印加するため
の端子、16はアンプ９からの出力端子である。
トランジスタと等価）T,容量C,PMOSトランジスタＭで構
成される単位画素、２は水平駆動線、３は画素１のバイ
ポーラ型センサＴのエミッタと接続する垂直出力線、４
は垂直出力線３をリセットするためのMOSトランジス
タ、５は出力電圧を蓄積するための蓄積容量、６は垂直
出力線３と蓄積容量５とを接続するためのMOSトランジ
スタ、７は水平出力線、８は水平シフトレジスタの出力
をゲートに受けて蓄積容量５の出力電圧を水平出力線７
に転送するためのMOSトランジスタ、９はアンプ、10は
水平出力線７をリセットするためのMOSトランジスタ、1
1は垂直シフトレジスタの出力で選択されて、水平駆動
線２へパルスを印加するためのバッファMOSトランジス
タ、12はバッファMOSトランジスタ11に駆動パルスを加
えるための端子、13はMOSトランジスタ４のゲートにパ
ルスを印加するための端子、14はMOSトランジスタ６の
ゲートにパルスを印加するための端子、15はリセット用
のMOSトランジスタ10のゲートにパルスを印加するため
の端子、16はアンプ９からの出力端子である。
なお、PMOSトランジスタＭのソース領域、ドレイン領
域は隣接するバイポーラ型センサＴのベース領域で構成
され、PMOSトランジスタＭはベース領域間の絶縁分離及
び導通制御を行っている。
域は隣接するバイポーラ型センサＴのベース領域で構成
され、PMOSトランジスタＭはベース領域間の絶縁分離及
び導通制御を行っている。
次に、第６図を用いて上記光電変換装置の動作につい
て説明する。
て説明する。
第６図は端子12,13,14に印加されるパルスの波形図で
ある。
ある。
同図において、端子12,13,14に印加されるパルスをそ
れぞれφ12,φ13,φ14とする。パルスφ12は正電圧、GN
D、負電圧の三つの電圧に変化するパルスである。
れぞれφ12,φ13,φ14とする。パルスφ12は正電圧、GN
D、負電圧の三つの電圧に変化するパルスである。
パルスφ13をロウレベル，パルスφ14をハイレベルと
して、MOSトランジスタ４をOFF状態、MOSトランジスタ
６をON状態とし、さらにパルスφ12を正電圧として画素
１に印加すると、容量Ｃを介してベース電位が上昇し、
バイポーラ型センサＴがON状態となって、エミッタに信
号が出力され、出力信号はMOSトランジスタ６を通して
蓄積容量５に蓄積される。
して、MOSトランジスタ４をOFF状態、MOSトランジスタ
６をON状態とし、さらにパルスφ12を正電圧として画素
１に印加すると、容量Ｃを介してベース電位が上昇し、
バイポーラ型センサＴがON状態となって、エミッタに信
号が出力され、出力信号はMOSトランジスタ６を通して
蓄積容量５に蓄積される。
次にパルスφ13をハイレベル，パルスφ14をロウレベ
ルとして、MOSトランジスタ４をON状態、MOSトランジス
タ６をOFF状態とし、さらにパルスφ12を、画素１のPMO
SトランジスタＭをON状態とする程十分な負電圧とする
と、選択された行のバイポーラ型センサＴのベースはGN
D電位にリセットされる。
ルとして、MOSトランジスタ４をON状態、MOSトランジス
タ６をOFF状態とし、さらにパルスφ12を、画素１のPMO
SトランジスタＭをON状態とする程十分な負電圧とする
と、選択された行のバイポーラ型センサＴのベースはGN
D電位にリセットされる。
次に、バイポーラ型センサＴのエミッタをMOSトラン
ジスタ４を通してGNDにし、パルスφ12を正電圧として
水平駆動線２に正電圧を印加して、バイポーラ型センサ
Ｔのベースのホールを消滅させてリセットを行い、パル
スφ12をGNDとして水平駆動線２の電位がGNDに戻った時
にバイポーラ型センサＴのエミッタ−ベース間が逆バイ
アスとなるようにして、蓄積動作を始める。
ジスタ４を通してGNDにし、パルスφ12を正電圧として
水平駆動線２に正電圧を印加して、バイポーラ型センサ
Ｔのベースのホールを消滅させてリセットを行い、パル
スφ12をGNDとして水平駆動線２の電位がGNDに戻った時
にバイポーラ型センサＴのエミッタ−ベース間が逆バイ
アスとなるようにして、蓄積動作を始める。
このように、信号読み出し動作、リセット動作、蓄積
動作が垂直シフトレジスタのよって順次選択された行の
各画素について行われる。
動作が垂直シフトレジスタのよって順次選択された行の
各画素について行われる。
また、上記光電変換装置に、リセット専用の垂直走査
回路を設けた、いわゆる電子シャッタ付きの光電変換装
置がある。
回路を設けた、いわゆる電子シャッタ付きの光電変換装
置がある。
この光電変換装置の概略的な回路構成を第７図に示
す。
す。
この様な光電変換装置では、読み出し専用の読み出し
垂直走査回路6Aの駆動タイミングtRとリセット専用のリ
セット垂直走査回路6Bの駆動タイミングtCとの期間を変
える事により露光期間（蓄積期間）を制御出来る。6Cは
水平走査回路、6Dは光電変換部、6Eは出力アンプであ
る。
垂直走査回路6Aの駆動タイミングtRとリセット専用のリ
セット垂直走査回路6Bの駆動タイミングtCとの期間を変
える事により露光期間（蓄積期間）を制御出来る。6Cは
水平走査回路、6Dは光電変換部、6Eは出力アンプであ
る。
［発明が解決しようとする課題］ しかしながら、上記第５図に示した光電変換装置で
は、１本の水平駆動線に、正のパルスを加えて画素を動
作させ、負のパルスを加えてPMOSトランジスタＭのゲー
トをON状態とする制御を行っていた。この場合、水平駆
動線の電位の振幅はデバイスの安定動作範囲で決まるた
め、負のパルスの振幅分だけ正のパルスの振幅が小さく
なり、画素の飽和出力がその分だけ小さくなるという課
題があった。また駆動パルスが正、GND、負の３電圧値
になるため、駆動パルスを供給する駆動系が複雑になる
という課題があった。
は、１本の水平駆動線に、正のパルスを加えて画素を動
作させ、負のパルスを加えてPMOSトランジスタＭのゲー
トをON状態とする制御を行っていた。この場合、水平駆
動線の電位の振幅はデバイスの安定動作範囲で決まるた
め、負のパルスの振幅分だけ正のパルスの振幅が小さく
なり、画素の飽和出力がその分だけ小さくなるという課
題があった。また駆動パルスが正、GND、負の３電圧値
になるため、駆動パルスを供給する駆動系が複雑になる
という課題があった。
さらに、上記課題に加えて、第７図に示した光電変換
装置では、スチル画撮影に利用すると次のような問題が
生ずる。すなわち、特に、動く物体像を撮影した時、垂
直走査回路によって順次行が選択されてリセット動作が
行われて、その後順次蓄積動作に移行するために、各画
素の蓄積時刻が行ごとに異なり、撮像した画像に像歪が
発生する。
装置では、スチル画撮影に利用すると次のような問題が
生ずる。すなわち、特に、動く物体像を撮影した時、垂
直走査回路によって順次行が選択されてリセット動作が
行われて、その後順次蓄積動作に移行するために、各画
素の蓄積時刻が行ごとに異なり、撮像した画像に像歪が
発生する。
像歪を発生させないようにするためには、メカニカル
シャッタを併用し、メカニカルシャッタの開状態とする
前に、画素のリセット動作を順次行って（各水平行の画
素は順次蓄積動作状態となっていく）全画素のリセット
動作を終了させて撮影の初期状態にセットし、メカニカ
ルシャッタの開閉動作により露光時間（蓄積時間）を制
御し、メカニカルシャッタを閉状態とした後に読み出し
動作を行えばよい。しかし、このようにメカニカルシャ
ッタを併用した時には、各画素を撮影の初期状態にセッ
トするために、画素信号の読み出し時間と同じ時間が必
要である。そのために暗電流が増加する課題があった。
シャッタを併用し、メカニカルシャッタの開状態とする
前に、画素のリセット動作を順次行って（各水平行の画
素は順次蓄積動作状態となっていく）全画素のリセット
動作を終了させて撮影の初期状態にセットし、メカニカ
ルシャッタの開閉動作により露光時間（蓄積時間）を制
御し、メカニカルシャッタを閉状態とした後に読み出し
動作を行えばよい。しかし、このようにメカニカルシャ
ッタを併用した時には、各画素を撮影の初期状態にセッ
トするために、画素信号の読み出し時間と同じ時間が必
要である。そのために暗電流が増加する課題があった。
［課題を解決するための手段］ 本発明の光電変換装置は、制御電極領域に光キャリア
を蓄積し、その光キャリアに対応する信号を主電極領域
から出力する複数のトランジスタと、 隣接するトランジスタの隣接する二つの制御電極領域
間の導通を制御する絶縁ゲート型トランジスタとを有す
る光電変換装置において、 隣接するトランジスタごとに設けられた前記絶縁ゲー
ト型トランジスタを一括して導通させて、前記複数のト
ランジスタを一括してリセットさせる第一リセット手段
と、 前記複数のトランジスタの制御電極領域が主電極領域
に対して順方向となるようにバイアス電圧を印加し、前
記複数のトランジスタを順次リセットさせる第二リセッ
ト手段と、 前記第二リセット手段によるリセット後、前記複数の
トランジスタを露光させるシャッタ手段と を有することを特徴とする。
を蓄積し、その光キャリアに対応する信号を主電極領域
から出力する複数のトランジスタと、 隣接するトランジスタの隣接する二つの制御電極領域
間の導通を制御する絶縁ゲート型トランジスタとを有す
る光電変換装置において、 隣接するトランジスタごとに設けられた前記絶縁ゲー
ト型トランジスタを一括して導通させて、前記複数のト
ランジスタを一括してリセットさせる第一リセット手段
と、 前記複数のトランジスタの制御電極領域が主電極領域
に対して順方向となるようにバイアス電圧を印加し、前
記複数のトランジスタを順次リセットさせる第二リセッ
ト手段と、 前記第二リセット手段によるリセット後、前記複数の
トランジスタを露光させるシャッタ手段と を有することを特徴とする。
［作 用］ 本発明は、光電変換装置のリセット動作を、隣接する
トランジスタごとに設けられた前記絶縁ゲート型トラン
ジスタを一括して導通させて、前記複数のトランジスタ
を一括してリセットさせる第一のリセット動作（以下、
一括完全リセットという）と、 前記複数のトランジスタの制御電極領域を主電極領域
に対して順方向にバイアス電圧を印加し、前記複数のト
ランジスタを順次リセットさせる第二リセット動作（以
下、順次過渡リセットという）とにより行うことによ
り、複数のトランジスタのリセットを行い、リセット時
間を短縮するものである。
トランジスタごとに設けられた前記絶縁ゲート型トラン
ジスタを一括して導通させて、前記複数のトランジスタ
を一括してリセットさせる第一のリセット動作（以下、
一括完全リセットという）と、 前記複数のトランジスタの制御電極領域を主電極領域
に対して順方向にバイアス電圧を印加し、前記複数のト
ランジスタを順次リセットさせる第二リセット動作（以
下、順次過渡リセットという）とにより行うことによ
り、複数のトランジスタのリセットを行い、リセット時
間を短縮するものである。
なお、複数のトランジスタの制御電極領域の電位は一
定電位（例えばGND）にしたまま、絶縁ゲート型トラン
ジスタのソース電位を変えることで、絶縁ゲート型トラ
ンジスタを一括して導通させて、前記複数のトランジス
タを一括して完全リセットを行えば、複数のトランジス
タの制御電極領域に加えるパルスの振幅を安定動作範囲
内の限度までとれるため、トランジスタの飽和出力が大
きくとれる。また駆動パルスが２値ですむため、パルス
の供給系が簡単になる。
定電位（例えばGND）にしたまま、絶縁ゲート型トラン
ジスタのソース電位を変えることで、絶縁ゲート型トラ
ンジスタを一括して導通させて、前記複数のトランジス
タを一括して完全リセットを行えば、複数のトランジス
タの制御電極領域に加えるパルスの振幅を安定動作範囲
内の限度までとれるため、トランジスタの飽和出力が大
きくとれる。また駆動パルスが２値ですむため、パルス
の供給系が簡単になる。
［実施例］ 以下、本発明の実施例について図面を用いて詳細に説
明する。
明する。
まず、本発明の実施例の説明に先だって、本実施例の
光電変換装置が用いられるカメラシステムの構成につい
て説明する。
光電変換装置が用いられるカメラシステムの構成につい
て説明する。
第４図にカメラシステムの概略図を示す。レンズ系10
0を通った被写体像光は、メカニカルシャッタ200を経て
センサ300ヘ照射される。このメカニカルシャッタの開
閉制御により、センサ300への被写体像光の入射が制御
される。センサ300で光電変換された信号は順次外部出
力され、信号処理系400で画像信号処理が行われ、記録
系500でメモリあるいはフロッピー等に記録される。上
記各構成要素はシステムコントローラ600により制御さ
れる。
0を通った被写体像光は、メカニカルシャッタ200を経て
センサ300ヘ照射される。このメカニカルシャッタの開
閉制御により、センサ300への被写体像光の入射が制御
される。センサ300で光電変換された信号は順次外部出
力され、信号処理系400で画像信号処理が行われ、記録
系500でメモリあるいはフロッピー等に記録される。上
記各構成要素はシステムコントローラ600により制御さ
れる。
第１図は本発明の光電変換装置の一実施例の回路構成
図である。
図である。
なお、第５図に示した光電変換装置と同一構成部材に
ついては、同一符号を付して説明を省略する。
ついては、同一符号を付して説明を省略する。
同図において、各水平行の端部のPMOSトランジスタ
Ｍ′のソースは共通に接続されて、第一リセット手段と
なるエミッタフォロワ回路18に接続され、他方の端部の
PMOSトランジスタＭのドレインも共通に接続されてエミ
ッタフォロワ回路18に接続される。各水平行の他のPMOS
トランジスタＭのソースも隣接するPMOSトランジスタＭ
がON状態となるとエミッタフォロワ回路18に電気的に接
続されることになる。４′は垂直出力線３を所定の電位
（−VVC）にリセットするためのMOSトランジスタ、13′
はMOSトランジスタ４′のゲートにパルスを印加するた
めの端子、20は画素１を一括リセットする時の水平駆動
線２の電位制御用のMOSトランジスタ、21はMOSトランジ
スタ20のゲートにパルスを印加する端子、50は水平駆動
線２をGNDあるいは正電位とするための端子である。端
子12,13,13′,19,21,50に印加されるパルスをそれぞれ
φ12,φ13,φ13′，φ19,φ21,φ50とする。φHS,φH1,
φH2は水平シフトレジスタを制御するパルス、φVS,φ
V1,φV2は垂直シフトレジスタを制御するパルスであ
る。
Ｍ′のソースは共通に接続されて、第一リセット手段と
なるエミッタフォロワ回路18に接続され、他方の端部の
PMOSトランジスタＭのドレインも共通に接続されてエミ
ッタフォロワ回路18に接続される。各水平行の他のPMOS
トランジスタＭのソースも隣接するPMOSトランジスタＭ
がON状態となるとエミッタフォロワ回路18に電気的に接
続されることになる。４′は垂直出力線３を所定の電位
（−VVC）にリセットするためのMOSトランジスタ、13′
はMOSトランジスタ４′のゲートにパルスを印加するた
めの端子、20は画素１を一括リセットする時の水平駆動
線２の電位制御用のMOSトランジスタ、21はMOSトランジ
スタ20のゲートにパルスを印加する端子、50は水平駆動
線２をGNDあるいは正電位とするための端子である。端
子12,13,13′,19,21,50に印加されるパルスをそれぞれ
φ12,φ13,φ13′，φ19,φ21,φ50とする。φHS,φH1,
φH2は水平シフトレジスタを制御するパルス、φVS,φ
V1,φV2は垂直シフトレジスタを制御するパルスであ
る。
端子21にハイレベルのパルスφ21を加え、端子50をGN
Dレベルとして、水平駆動線２をGNDに固定して、端子19
にハイレベルのパルスφ19を加え、端部のPMOSトランジ
スタＭ′のソースに正電位を印加する。ここで、この正
電位をPMOSトランジスタM,M′をON状態とするに十分に
高く設定することにより、全画素のバイポーラ型センサ
Ｔのベースを所定の正電位に一括完全リセットすること
が出来る。
Dレベルとして、水平駆動線２をGNDに固定して、端子19
にハイレベルのパルスφ19を加え、端部のPMOSトランジ
スタＭ′のソースに正電位を印加する。ここで、この正
電位をPMOSトランジスタM,M′をON状態とするに十分に
高く設定することにより、全画素のバイポーラ型センサ
Ｔのベースを所定の正電位に一括完全リセットすること
が出来る。
なお、このように水平駆動線２をGNDに固定した状態
で、バイポーラ型センサＴのベースを一括完全リセット
を行えば、水平駆動線２に入力する駆動パルスは従来の
３値から２値となり、読み出しパルスの振幅を大きくと
れる。このため、画素の飽和出力が大きくなってダイナ
ミックレンジが向上し、また駆動パルス供給系が簡略化
されるという効果がある。
で、バイポーラ型センサＴのベースを一括完全リセット
を行えば、水平駆動線２に入力する駆動パルスは従来の
３値から２値となり、読み出しパルスの振幅を大きくと
れる。このため、画素の飽和出力が大きくなってダイナ
ミックレンジが向上し、また駆動パルス供給系が簡略化
されるという効果がある。
以下、上記光電変換装置を第４図のセンサ300として
用いた場合の動作について、第２図を用いて説明する。
用いた場合の動作について、第２図を用いて説明する。
第２図は、上記光電変換装置の制御動作の一実施例を
示す概略的なタイミング図である。
示す概略的なタイミング図である。
T0期間には、端子13にハイレベルのパルスφ13が印加
され、画素のバイポーラ型センサＴのエミッタ、及び垂
直信号線３はMOSトランジスタ４によりGNDに固定されて
いる。従って画素の出力端子には不要な高電圧の信号は
ない。
され、画素のバイポーラ型センサＴのエミッタ、及び垂
直信号線３はMOSトランジスタ４によりGNDに固定されて
いる。従って画素の出力端子には不要な高電圧の信号は
ない。
次のT1期間において、端子21にハイレベルのパルスφ
21が印加され、水平駆動線２はGNDに固定される。ここ
で端子19にハイレベルのパルスφ19を印加すると、PMOS
トランジスタM,M′は導通状態となり、全画素バイポー
ラ型センサＴのベースは所定の正電位にリセットされ画
素の受光部であるベースの残留電荷は除去される（一括
完全リセット）。なお、この期間にベース電位は数Ｖで
あり、このままT3期間の順次過渡リセットを行うと、端
子12の駆動電圧VAにより、さらにベース電位が上昇す
る。ベース電圧を異常に高くして、過渡リセットを行う
と、瞬間的であるが大電流が流れてしまう。この大電流
をさけるためには、T1期間の一括完全リセット電圧を過
度に低電圧にするか、あるいは、T2期間に予備の一括過
渡リセットを行えばよい。
21が印加され、水平駆動線２はGNDに固定される。ここ
で端子19にハイレベルのパルスφ19を印加すると、PMOS
トランジスタM,M′は導通状態となり、全画素バイポー
ラ型センサＴのベースは所定の正電位にリセットされ画
素の受光部であるベースの残留電荷は除去される（一括
完全リセット）。なお、この期間にベース電位は数Ｖで
あり、このままT3期間の順次過渡リセットを行うと、端
子12の駆動電圧VAにより、さらにベース電位が上昇す
る。ベース電圧を異常に高くして、過渡リセットを行う
と、瞬間的であるが大電流が流れてしまう。この大電流
をさけるためには、T1期間の一括完全リセット電圧を過
度に低電圧にするか、あるいは、T2期間に予備の一括過
渡リセットを行えばよい。
T2期間に予備の一括過渡リセットを行うには、端子1
3′にハイレベルのパルスを加え、垂直信号線３を負電
位−VVCとして、画素のベース電位を負電位−VVCに向か
って収束させる。ベース電位がGNDに近い電位近辺でリ
セットを終了させ、T3期間の順次過渡リセットを行う。
3′にハイレベルのパルスを加え、垂直信号線３を負電
位−VVCとして、画素のベース電位を負電位−VVCに向か
って収束させる。ベース電位がGNDに近い電位近辺でリ
セットを終了させ、T3期間の順次過渡リセットを行う。
この時、全画素はベース電位がほぼGNDであるので、T
3期間の順次過渡リセットが行われない画素列のエミッ
タがGNDになっても、画素のリセット動作は行われない
（リーク電流は流れない）。
3期間の順次過渡リセットが行われない画素列のエミッ
タがGNDになっても、画素のリセット動作は行われない
（リーク電流は流れない）。
もし、T2期間の一括過渡リセット終了時、ベース電位
が0.2〜0.3V以上であれば、エミッタをGNDにした時にリ
セットが継続されリーク電流が流れ各画素列毎のベース
電位が異なる場合もある。
が0.2〜0.3V以上であれば、エミッタをGNDにした時にリ
セットが継続されリーク電流が流れ各画素列毎のベース
電位が異なる場合もある。
各画素列のベース電位を一定にするためには、T2期間
の一括過渡リセット時のエミッタ電位とT3期間の順次過
渡リセット時のエミッタ電位は変えた方がよい。
の一括過渡リセット時のエミッタ電位とT3期間の順次過
渡リセット時のエミッタ電位は変えた方がよい。
T3期間は各画素の水平行の順次過渡リセット期間であ
る。T3期間が長いと画素で暗電流が発生するため、高速
に過渡リセットを行う必要がある。図示のタイミングの
様に各行の画素は順次過渡リセット動作が行われる。
る。T3期間が長いと画素で暗電流が発生するため、高速
に過渡リセットを行う必要がある。図示のタイミングの
様に各行の画素は順次過渡リセット動作が行われる。
T3期間の順次過渡リセットが終了すると、T4期間にお
いて、メカニカルシャッタが“開”状態に制御され、露
光が開始される。図示のように露光期間中は、パルスφ
13はハイレベルに保持され、MOSトランジスタ４はON状
態に保持されるので、画素の出力端子であるエミッタは
基準電位に固定される。蓄積中、エミッタの基準電位を
順次過渡リセット電位と同じにした場合、強い光によっ
て画素が飽和すると、飽和電流は、基準電圧（源）に流
れてしまう。ここでメカニカルシャッタを閉じて、露光
を終了し、信号電荷を読み出すと上記飽和電流の残留分
が信号に加算され、わずかであるがブルーミングが発生
する。
いて、メカニカルシャッタが“開”状態に制御され、露
光が開始される。図示のように露光期間中は、パルスφ
13はハイレベルに保持され、MOSトランジスタ４はON状
態に保持されるので、画素の出力端子であるエミッタは
基準電位に固定される。蓄積中、エミッタの基準電位を
順次過渡リセット電位と同じにした場合、強い光によっ
て画素が飽和すると、飽和電流は、基準電圧（源）に流
れてしまう。ここでメカニカルシャッタを閉じて、露光
を終了し、信号電荷を読み出すと上記飽和電流の残留分
が信号に加算され、わずかであるがブルーミングが発生
する。
そこで蓄積期間中、エミッタの基準電位を順次過渡リ
セット電位よりも低く（例えばVAB(V)）に設定すると、
露光中の画素のkVAB(V)（ｋはエミッタ電位の変化に対
するベース電位の変化係数）に相当する分だけ早く飽和
してしまう。
セット電位よりも低く（例えばVAB(V)）に設定すると、
露光中の画素のkVAB(V)（ｋはエミッタ電位の変化に対
するベース電位の変化係数）に相当する分だけ早く飽和
してしまう。
しかし、メカニカルシャッタを閉じて、露光を終了
し、その後エミッタ電位を元に戻す（順次過渡リセット
電位）と、画素はkVAB(V)分だけ飽和余裕ができ、その
結果、飽和していた画素は飽和でなくなる。従って信号
を読み出しても飽和電流は流れないので、ブルーミング
は発生しない。
し、その後エミッタ電位を元に戻す（順次過渡リセット
電位）と、画素はkVAB(V)分だけ飽和余裕ができ、その
結果、飽和していた画素は飽和でなくなる。従って信号
を読み出しても飽和電流は流れないので、ブルーミング
は発生しない。
T5期間にはシャッタは“閉”状態に制御され、入射光
はなくなるので、ブルーミングを完全に除去出来る。
はなくなるので、ブルーミングを完全に除去出来る。
また本実施例においては、信号の読み出し期間中と画
素の一括完全リセット期間以外は、画素の出力端子を基
準電位に固定するので画素のリセットを正常に行うこと
が出来、リセット電流も小さくて良い。
素の一括完全リセット期間以外は、画素の出力端子を基
準電位に固定するので画素のリセットを正常に行うこと
が出来、リセット電流も小さくて良い。
T5期間は信号の読み出し期間である。T5期間を第３図
のタイミング図で説明する。
のタイミング図で説明する。
同図において、t0期間は垂直信号線３と蓄積容量５の
残留信号の除去期間である。
残留信号の除去期間である。
t1期間に垂直走査回路によって選択された行の水平駆
動線２に駆動パルスφ12が印加され、画素の信号が蓄積
容量に転送される。この時の駆動パルスφ12の印加電圧
VBをT3期間の順次過渡リセット時の印加電圧VAより大き
くすれば、画素は充分に順バイアスされ、画素のhFEが
大きくても高速読み出しが出来、読み出し期間が短かく
てよい。これは複数行の画素を駆動する時に有利であ
る。
動線２に駆動パルスφ12が印加され、画素の信号が蓄積
容量に転送される。この時の駆動パルスφ12の印加電圧
VBをT3期間の順次過渡リセット時の印加電圧VAより大き
くすれば、画素は充分に順バイアスされ、画素のhFEが
大きくても高速読み出しが出来、読み出し期間が短かく
てよい。これは複数行の画素を駆動する時に有利であ
る。
t2期間は蓄積容量５にある信号の外部への出力期間で
ある。
ある。
［発明の効果］ 以上説明したように、本発明の光電変換装置によれ
ば、 複数のトランジスタのリセットを高速に行う事が出来
るので、暗電流の発生を小さくすることが出来る。
ば、 複数のトランジスタのリセットを高速に行う事が出来
るので、暗電流の発生を小さくすることが出来る。
なお、複数のトランジスタの制御電極領域の電位を一
定電位にしたまま、絶縁ゲート型トランジスタのソース
電位を変えることで、絶縁ゲート型トランジスタを一括
して導通させて、前記複数のトランジスタを一括して完
全リセットを行えば、複数のトランジスタの制御電極領
域に加えるパルスの振幅を安定動作範囲内の限度までと
れるため、トランジスタの飽和出力が大きくとれる。ま
た駆動パルスが２値ですむため、パルスの供給系が簡単
になる効果がある。
定電位にしたまま、絶縁ゲート型トランジスタのソース
電位を変えることで、絶縁ゲート型トランジスタを一括
して導通させて、前記複数のトランジスタを一括して完
全リセットを行えば、複数のトランジスタの制御電極領
域に加えるパルスの振幅を安定動作範囲内の限度までと
れるため、トランジスタの飽和出力が大きくとれる。ま
た駆動パルスが２値ですむため、パルスの供給系が簡単
になる効果がある。
第１図は、本発明の光電変換装置の一実施例の回路構成
図である。 第２図は、上記光電変換装置の制御動作の一実施例を示
す概略的なタイミング図である。 第３図はT5期間のタイミング図である。 第４図はカメラシステムの概略図である。 第５図は、バイポーラ型センサを用いた光電変換装置の
回路構成図である。 第６図は端子12,13,14に印加されるパルスの波形図であ
る。 第７図は従来の電子シャッタの説明図である。 １……画素、２……水平駆動線、３……垂直出力線、4,
4′……MOSトランジスタ、５……蓄積容量、６……MOS
トランジスタ、７……水平出力線、８……MOSトランジ
スタ、９……アンプ、10……MOSトランジスタ、11……
バッファMOSトランジスタ、12……端子、13,13′……端
子、14……端子、15……端子、16……出力端子、18……
エミッタフォロワ回路、20……MOSトランジスタ、21…
…端子、50……端子。
図である。 第２図は、上記光電変換装置の制御動作の一実施例を示
す概略的なタイミング図である。 第３図はT5期間のタイミング図である。 第４図はカメラシステムの概略図である。 第５図は、バイポーラ型センサを用いた光電変換装置の
回路構成図である。 第６図は端子12,13,14に印加されるパルスの波形図であ
る。 第７図は従来の電子シャッタの説明図である。 １……画素、２……水平駆動線、３……垂直出力線、4,
4′……MOSトランジスタ、５……蓄積容量、６……MOS
トランジスタ、７……水平出力線、８……MOSトランジ
スタ、９……アンプ、10……MOSトランジスタ、11……
バッファMOSトランジスタ、12……端子、13,13′……端
子、14……端子、15……端子、16……出力端子、18……
エミッタフォロワ回路、20……MOSトランジスタ、21…
…端子、50……端子。
Claims (2)
- 【請求項１】制御電極領域に光キャリアを蓄積し、その
光キャリアに対応する信号を主電極領域から出力する複
数のトランジスタと、 隣接するトランジスタの隣接する二つの制御電極領域間
の導通を制御する絶縁ゲート型トランジスタとを有する
光電変換装置において、 隣接するトランジスタごとに設けられた前記絶縁ゲート
型トランジスタを一括して導通させて、前記複数のトラ
ンジスタを一括してリセットさせる第一リセット手段
と、 前記複数のトランジスタの制御電極領域が主電極領域に
対して順方向となるようにバイアス電圧を印加し、前記
複数のトランジスタを順次リセットさせる第二リセット
手段と、 前記第二リセット手段によるリセット後、前記複数のト
ランジスタを露光させるシャッタ手段と を有することを特徴とする光電変換装置。 - 【請求項２】絶縁ゲート型トランジスタのソース電位を
制御することにより、前記絶縁ゲート型トランジスタを
一括して導通させた請求項１記載の光電変換装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2273213A JP2625570B2 (ja) | 1990-10-15 | 1990-10-15 | 光電変換装置 |
| EP91307037A EP0473294B1 (en) | 1990-08-07 | 1991-07-31 | Photoconversion device |
| DE69133418T DE69133418T2 (de) | 1990-08-07 | 1991-07-31 | Photoumwandlerschaltung |
| CA002048467A CA2048467C (en) | 1990-08-07 | 1991-08-06 | Photoconversion device |
| US07/921,969 US5288988A (en) | 1990-08-07 | 1992-08-04 | Photoconversion device having reset control circuitry |
| US08/152,675 US5424529A (en) | 1990-08-07 | 1993-11-16 | Photoconversion device including reset means and biasing means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2273213A JP2625570B2 (ja) | 1990-10-15 | 1990-10-15 | 光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04150584A JPH04150584A (ja) | 1992-05-25 |
| JP2625570B2 true JP2625570B2 (ja) | 1997-07-02 |
Family
ID=17524678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2273213A Expired - Fee Related JP2625570B2 (ja) | 1990-08-07 | 1990-10-15 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2625570B2 (ja) |
-
1990
- 1990-10-15 JP JP2273213A patent/JP2625570B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04150584A (ja) | 1992-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100660193B1 (ko) | 자기-보상 상관 이중 샘플링 회로 | |
| US7113212B2 (en) | Solid state imaging device, signal processing method and driving method therefor and camera | |
| CA1333091C (en) | Photoelectric transducer apparatus | |
| JP3750502B2 (ja) | 固体撮像装置およびカメラシステム | |
| US7030922B2 (en) | Image pickup apparatus which reduces noise generated in an amplifier transistor | |
| JPH11112018A (ja) | 固体撮像装置と信号検出装置と信号蓄積装置 | |
| US20020085106A1 (en) | Mehtod and apparatus for increasing retention time in image sensors having an electronic shutter | |
| JP5630991B2 (ja) | 撮像装置 | |
| JP2001339643A (ja) | 固体撮像装置用黒レベル発生回路及び固体撮像装置 | |
| US6791613B2 (en) | Signal processing apparatus | |
| TW200400628A (en) | Solid state imager and camera system | |
| US6111242A (en) | Imaging system with gain and error correction circuitry | |
| JPH03225868A (ja) | 固体撮像素子とそれを用いた撮像装置 | |
| JP5106596B2 (ja) | 撮像装置 | |
| JP2008042673A (ja) | 光電変換装置及びその駆動方法 | |
| JP2005094093A (ja) | 単位信号補正方法および半導体装置、並びに半導体装置の駆動制御方法および駆動制御装置 | |
| JP2625570B2 (ja) | 光電変換装置 | |
| JP2678086B2 (ja) | 光電変換装置 | |
| JP2739692B2 (ja) | 光電変換装置 | |
| JP4708583B2 (ja) | 撮像装置 | |
| JP2003259228A (ja) | 固体撮像装置およびその信号処理方法 | |
| JP3624585B2 (ja) | 固体撮像装置およびその駆動方法 | |
| JP2004274229A (ja) | 撮像装置 | |
| US6798452B1 (en) | Amplifying solid-state imaging device, method for driving the same and physical quantity distribution sensing semiconductor device | |
| US7139026B2 (en) | Imaging device with suppressed inter-column variations |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090411 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090411 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100411 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |