JP2005094093A - 単位信号補正方法および半導体装置、並びに半導体装置の駆動制御方法および駆動制御装置 - Google Patents

単位信号補正方法および半導体装置、並びに半導体装置の駆動制御方法および駆動制御装置 Download PDF

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Abstract

【課題】固体撮像装置において、感度成分の固定パターンノイズ(FPN)を高精度に除去できるようにする。
【解決手段】オフセット成分のFPNを除去するカラム回路26aを有するCDS処理部26を、垂直信号線19ごとに設ける。単位画素3の電荷生成部および電荷蓄積部のうちの少なくとも一方に通常使用時とは異なる複数の基準電圧が与えられるようにリセットパルスφRをリセットトランジスタ36に供給し、パルスφCLP,φSHをカラム回路26aに供給する。カラム回路26aの容量CSHに記憶される第1信号VS1と第2信号VS2の差分ΔVをフレームメモリ212に保持する。補正処理部214は、出力アンプ28からの撮像信号S0に対してフレームメモリ212に記憶された差分ΔVを感度性のFPNを除去するための補正信号Scompとして使用し信号処理を行なうことで感度性のFPNが取り除かれた撮像信号S1を生成する。
【選択図】図1

Description

本発明は、複数の単位構成要素が配列されてなる半導体装置およびその駆動制御方法に関する。より詳細には、たとえば、光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素(たとえば単位画素)がマトリクス状に配列されてなり、単位構成要素によって電気信号に変換された物理量分布を電気信号として読み出す物理量分布検知半導体装置(たとえば固体撮像装置)とこの半導体装置における単位信号の補正方法、並びにその駆動制御方法および装置に関する。
特に、外部から入力された電磁波を電気信号として読み出す際の、電気信号の感度成分に起因するばらつき(ムラ)を抑制する技術や、飽和信号量のムラに起因する問題を改善する技術に関する。
光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素(たとえば画素)をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。たとえば、映像機器の分野では、物理量のうちの光を検知するCCD(Charge Coupled Device )型あるいはMOS(Metal Oxide Semiconductor )やCMOS(Complementary Metal-oxide Semiconductor )型の固体撮像装置が使われている。これらは、単位構成要素(固体撮像装置にあっては画素)によって電気信号に変換された物理量分布を電気信号として読み出す。
また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子(APS;Active Pixel Sensor /ゲインセルともいわれる)構成の画素を備えた増幅型固体撮像装置がある。たとえば、CMOS型固体撮像装置の多くはそのような構成をなしている。このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。
たとえば、単位画素がマトリクス状に配されたX−Yアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、MOS構造などの能動素子(MOSトランジスタ)を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷(光電子)を前記能動素子で増幅し、画像情報として読み出す。
この種のX−Yアドレス型固体撮像素子では、たとえば、画素トランジスタが2次元行列状に多数配列されて画素部が構成され、ライン(行)ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。
ここで、一般にCMOS型のセンサでは、CCDに比べノイズの低減を行なうため単位画素の構成が複雑化する傾向がある。たとえば、CMOSセンサとして汎用的なものとして、図15(A)に示すように、寄生容量を持った拡散層であるフローティングディフュージョン(FDA;Floating Diffusion Amp)を電荷蓄積部として利用する構成を採りつつ、単位画素に4つのトランジスタ(TRansistor)を有する4トランジスタ型画素構成(以下4TR構成という)のものがよく知られている。また、図15(B)に示すように、単位画素部分に3つのトランジスタを有し画素サイズを小さくできる3トランジスタ型画素構成(以下3TR構成という)のものも提案されている(たとえば特許文献1参照)。
特許第2708455号公報
4TR構成では、フローティングディフュージョン38は増幅用トランジスタ42のゲートに接続されているので、増幅用トランジスタ42はフローティングディフュージョン38の電位(以下FD電位という)に対応した信号を、画素線51を介して読出し信号線の一例である垂直信号線53に出力する。リセットトランジスタ36は、フローティングディフュージョン38をリセットする。読出選択用トランジスタ(転送トランジスタ)34は、電荷生成部32にて生成された信号電荷をフローティングディフュージョン38に転送する。垂直信号線53には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ40をオンする。すると選択画素のみが垂直信号線53と接続され、垂直信号線53には選択画素の信号が出力される。
一方、3TR構成の単位画素3には、4TR構成とは異なり、増幅用トランジスタ42と直列に接続される垂直選択用トランジスタ40が設けられていない。垂直信号線53には多数の画素が接続されているが、画素の選択は、選択トランジスタではなく、リセットトランジスタ36のドレインを増幅用トランジスタ42のドレインと共通に駆動するFD電位の制御により行なう。
従来の増幅型固体撮像装置においては、単位画素3には、4TR構成であるのか3TR構成であるのかに拘らず、画素ごとに信号電荷を増幅するための増幅用トランジスタ42を備えている。しかしながら、この増幅用トランジスタ42は、製造プロセスに起因して画素ごとに電気特性がばらついてしまい、増幅された信号電流を用いて画像を生成する場合には均質な画像を得にくく、それがそのまま画像として現れる問題がある。このばらつきは、画素それぞれで固定であるため、画像空間に固定した雑音成分として現れるので、一般に、固定パターンノイズ(FPN:Fixed Pattern Noise )と呼ばれている。
トランジスタにおける電気特性のばらつきには、たとえば、増幅トランジスタの閾値電圧のばらつきと増幅トランジスタのゲインのばらつきの2種類が存在する。
先ず、増幅トランジスタの閾値電圧のばらつきの原因としては、不純物インプラの不均一性などが考えられる。閾値電圧のばらつきは、増幅トランジスタ(たとえばFET;Field Effect Transistor )の閾値電圧Vtのばらつきに起因するオフセット成分と呼ばれる雑音成分(オフセット性のばらつき)であり、入力部に均一な光量が入射されたとしても出力信号の電流値がばらつくので、一様な入射光が入射されたときに画像むらとして現れる。
次に、増幅トランジスタのゲインのばらつきの原因としては、増幅トランジスタのゲート長のばらつきなどが考えられる。ゲインのばらつきは、信号電荷蓄積部の容量のばらつきや、駆動用トランジスタをソースフォロワとして用いる場合のゲインのばらつきに起因する動的な感度成分と呼ばれる雑音成分(感度性のばらつき)であり、入射される光量によって画像への現れ方が変わってくる。
図16は、上記の閾値電圧のばらつきとゲインのばらつきを説明するものである。図16(A)は、横軸(X軸)を画素に入射される入射光の光量とし、縦軸(Y軸)を画素ごとの出力値として表しており、直線L11は一方の画素の出力特性を表し、直線L12は他方の画素の出力特性を表している。また、図16(B)は、横軸(X軸)を増幅トランジスタのゲート電圧とし、縦軸(Y軸)を画素ごとの出力値として表しており、直線L21は一方の画素の出力特性を表し、直線L22は他方の画素の出力特性を表している。
図16(A)に示すように、Y切片の差ΔVoに相当する電圧差がFPNのオフセット成分であって、このオフセット成分は、図16(B)に示すように、増幅トランジスタのゲートに印加される駆動電圧が電源電圧と閾値電圧との差分により得られ、かつ、駆動トランジスタごとの閾値電圧Vth1,Vth2が異なることから生じる。
一方、FPNの感度成分は、特性直線ごとの比例係数であって、直線L11においては、出力/光量=b1/a0であり、直線L12においては、出力/光量=b2/a0である。この場合は、図からも明らかなように、直線L12における比例係数b2 /a0 の絶対値が、直線L11における比例係数b1 /a0 の絶対値よりも小さくなっている。
オフセット成分ΔVoに対して講じられる解決手段としては、既に特開平8−181920号公報にも開示されている。
オフセット性のばらつきを除去する方法は、既に幾つか提案されている(たとえば特許文献2参照)。最も一般的な方法としては、各画素から信号を取り出す際に、CDS(Correlated Double Sampling ;相関2重サンプリング)処理などの差分モードを持つ処理を利用することで、信号レベルとリセットレベルを取り出し、この2つの差分を出力することで取り除く手法がある。
特開平8−181920号公報
一方、感度性のばらつきに対しては、その対策の前例が少なく、加えて、提案されている手法では、この感度性のFPNを完全に除去することができないのが実情である。たとえば、特許文献3には、画素から信号を読み出す前あるいは後に、リセットゲートを介してVDDよりも小さい基準電圧を光電変換手段または増幅トランジスタに入れて基準信号を取り出し、元の信号を基準信号で除算することによって感度性のばらつきを補正する方法が提案されている。
特開平11−103419号公報
しかしながら、特許文献3に記載の技術では、オフセット成分を取り除く際に、元の信号からはリセットトランジスタのばらつきが除去されているが、基準信号にはリセットトランジスタのばらつきが残ってしまうため、FPNを完全に除去することはできない。
また、従来の増幅型固体撮像装置では、前述のようなFPNの問題だけでなく、信号電荷を生成する電荷生成部32の飽和電荷量にばらつきがあり、それが、単位画素3から出力される飽和信号量のばらつきとなって現れる問題も有する。電荷生成部の飽和電荷量のばらつきは、主に、製造プロセスに起因して画素ごとに飽和電荷量がばらつくことを原因とするもので、デバイスによってもその飽和電荷量は異なるものである。このため、飽和信号量を参照して所定の信号処理を行なう処理回路においては、この飽和信号量(つまり飽和電荷量)のばらつきによって、処理結果に悪影響を及ぼし、加えて、デバイスによって現れ方が異なるという問題を呈する。
しかしながら、この電荷生成部の飽和電荷量のばらつきに対して、それぞれのデバイスについて適切な対策を行なうことは難しく、高画質を追求するに連れて画質に与える影響度が益々大きくなると考えられる。
たとえば、飽和信号レベル以上の光が撮像部に入力されたときに出力信号レベルをクリップレベルで一定にする、いわゆるホワイトクリップ回路が知られているが、クリップレベルの設定が適切でなければ、入射光が十分大きいとき、飽和信号量のばらつきが飽和ムラとして画像に現れる。飽和電荷量のばらつきはデバイスごとに異なるので、実際には、全てのデバイスで飽和ムラが画像に現れないように、余裕を見てクリップレベルを設定せざるを得ないのが実情である。逆に言えば、それぞれのデバイスにとっては、必ずしも適切なクリップレベルが設定されているとは言えない。
なお、この飽和ムラは、各画素の飽和信号量のばらつきが原因で、それがそのまま画像として現れるものであるから、画素それぞれで固定であるため、画像空間に固定した雑音成分として現れるので、前述の固定パターンノイズ(FPN)の一態様として捉えることもできる。
本発明は、上記事情に鑑みてなされたものであり、従来とは異なる手法で、画素信号に対して処理を行なう際の参照信号を取得可能とすることを目的とする。そして、たとえば、特許文献3に記載の技術とは異なる手法で感度成分の固定パターンノイズを抑制することを目的とし、さらに好ましくは、特許文献3に記載の技術よりも、さらに十分に前記感度成分の固定パターンノイズを抑制することができるようにすることを目的とする。
また本発明は、電荷生成部の飽和信号量のばらつきに起因する問題、たとえば画像に現れる飽和ムラ、を抑制することを第2の目的とする。
本発明に係る単位信号補正方法においては、先ず、リセット部を介して単位構成要素の電荷生成部あるいは電荷蓄積部に、通常使用時とは異なる値の基準電圧を与え、この際に、単位信号生成部から出力される単位信号に基づいて、単位構成要素から出力される単位信号を補正するための参照信号を生成し、この生成した参照信号に基づいて、単位信号生成部から出力される単位信号を補正することとした。
補正の目的としては、単位構成要素の単位信号生成部におけるゲイン特性を補正する信号処理を行なうことや、電荷生成部の飽和信号量のばらつきに起因する問題を改善するための所定の信号処理を行なうことが考えられる。後者に関しては、たとえば画像に現れる飽和ムラを抑制する処理が典型例であるが、これに限らず、飽和信号量を参照した信号処理を行なう全ての処理回路において、各単位画素の飽和信号量のばらつきに起因する問題を改善するものである限り、どのような処理であってもよい。
電荷生成部や電荷蓄積部に与える通常使用時とは異なる値の基準電圧は、補正の目的に応じて切り替える。たとえば、感度性の固定ノイズを抑制することを目的とする場合には、それぞれ異なる複数の基準電圧を与える。そして、この際には、それぞれの基準電圧に応じて単位信号生成部から出力される単位信号に基づいて単位信号生成部におけるゲイン特性を補正するための補正信号を参照信号として生成する。
また、電荷生成部の飽和信号量のばらつきに起因する問題を改善することを目的とする場合には、飽和電荷に相当する電荷を電荷生成部に注入可能な基準電圧を与える。そして、この際には、基準電圧に応じて単位信号生成部から出力される単位信号に基づいて単位構成要素についての飽和電荷量に対応した飽和信号量を参照信号として生成する。
なお、単位信号生成部におけるオフセット性のノイズ成分を抑制する機能も備えるようにし、基準電圧が与えられた際には、当該オフセット性のノイズ成分が抑制された単位信号に基づいて参照信号を生成するようにするとよい。
本発明に係る半導体装置は、上記本発明の単位信号補正方法が適用される半導体装置であって、入射された電磁波に対応する信号電荷を生成する電荷生成部と、電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、電荷蓄積部に蓄積されている信号電荷に応じた単位信号を生成する単位信号生成部と、電荷蓄積部における前記信号電荷をリセットするリセット部とを、単位構成要素内に少なくとも含み、さらに、リセット部を介して単位構成要素の電荷生成部に通常使用時とは異なる値の基準電圧が与えられた際の、単位信号生成部から出力される単位信号に基づいて、単位構成要素から出力される単位信号を補正するための参照信号を生成する参照信号生成部を備えるものとした。
単位構成要素内には、さらに電荷生成部と電荷蓄積部との間に配設され電荷生成部により生成された信号電荷を電荷蓄積部に転送する転送ゲート部を含んでいてもよい。この場合、リセット部を介して単位構成要素の電荷生成部および電荷蓄積部のうちの少なくとも一方に通常使用時とは異なる値の基準電圧が与えられるものであればよい。
なお、単位構成要素は、リセット部の電源供給端子と単位信号生成部の電源供給端子とに共通の電源が供給されるように構成されているもの、あるいは、リセット部の電源供給端子と単位信号生成部の電源供給端子とが分離されており、それぞれに異なる電源が供給可能に構成されているものの何れであってもよい。共通の電源が供給されるように構成する場合、リセット部の電源供給端子と単位信号生成部の電源供給端子とを分離する必要がなく、共通に使用して(すなわち兼用して)1つの端子を設けるものであってもよい。これに対して、後者の場合には、それぞれに異なる電源が供給可能に構成するので、前述のように、各電源供給端子を分離する必要がある。
本発明に係る半導体装置の参照信号生成部は、単位信号生成部におけるオフセット性のノイズ成分を抑制する機能を備えているものとすると一層好ましい。この場合、参照信号生成部は、基準電圧が与えられた際に、オフセット性のノイズ成分が抑制された単位信号に基づいて参照信号を生成するものとする。
また、本発明に係る半導体装置においては、リセット部を介して単位構成要素の電荷生成部や電荷蓄積部に通常使用時とは異なる値の基準電圧が与えられるようにリセット部を制御するとともに、基準電圧が与えられた際に、参照信号を生成するように参照信号生成部を制御する駆動制御部を包含したものとしてもよい。
また、本発明に係る半導体装置においては、参照信号生成部により生成された参照信号に基づいて、単位構成要素の単位信号生成部におけるゲイン特性を補正することや、たとえば画像に現れる飽和ムラなど電荷生成部の飽和信号量のばらつきに起因する問題を改善するための補正を行なう補正処理部を備えるものとしてもよい。
複数個の単位画素について単位信号を1系統にして出力する出力部を備えている場合、補正処理部は、出力部から出力される単位信号に対して補正を行なう構成としてもよい。
また、単位構成要素を水平行および垂直列のそれぞれに2次元マトリクス状に備えている場合、補正処理部を垂直列ごとに設け、その垂直列の単位構成要素について、すなわち垂直列ごとに補正を行なう構成としてもよい。
この場合、参照信号生成部も垂直列ごとに設け、この垂直列の単位構成要素について、参照信号を生成するものとするとよい。このとき、補正処理部は、自身が属する垂直列の参照信号生成部で生成された参照信号に基づいて補正を行なう。
また本発明に係る半導体装置においては、電源投入後の所定のタイミングで(たとえば電源投入直後)参照信号生成部により生成された単位構成要素の参照信号を取り込んで記憶する記憶部を設け、補正処理部は、記憶部に記憶されている参照信号に基づいて補正を行なう構成としてもよい。
記憶部に記憶する参照信号は、適宜更新するとよい。この更新は、ユーザによる指示に基づいて行なってもよいし、タイマー回路を作動させて、所定の繰返しサイクルで自動的に更新するように構成してもよい。
本発明に係る半導体装置を駆動する駆動制御方法は、上記本発明の単位信号補正方法を実現するために半導体装置を駆動する方法であって、リセット部を介して単位構成要素の電荷生成部や電荷蓄積部に、通常使用時とは異なる値の基準電圧が与えられるようにリセット部を制御する工程と、このようにして基準電圧を与えた際に単位信号生成部から出力される単位信号に基づいて、単位構成要素から出力される単位信号を補正するための参照信号を生成するように参照信号生成部を制御する工程とを備えるものとした。
本発明に係る半導体装置を駆動する駆動制御装置は、本発明に係る駆動制御方法を実施するのに好適な装置、いわゆるタイミングジェネレータであって、リセット部を介して単位構成要素の電荷生成部や電荷蓄積部に、通常使用時とは異なる値の基準電圧が与えられるようにリセット部を制御するためのリセット駆動パルス(φR)と、このようにして基準電圧が与えられた際に、単位信号生成部から出力される単位信号に基づいて、単位構成要素から出力される単位信号を補正するための参照信号を生成するように参照信号生成部を制御するためのサンプリングパルスとを生成するパルス信号生成部を備えるものとした。このサンプリングパルスは、参照信号生成部の回路構成に応じて使用する数やタイミングが異なる。
本発明によれば、リセット部を介して単位構成要素の電荷生成部や電荷蓄積部に、通常使用時とは異なる値の基準電圧を与え、この際に、単位信号生成部から出力される単位信号に基づいて、単位構成要素から出力される単位信号を補正するための参照信号を生成し、この生成した参照信号に基づいて、単位信号生成部から出力される単位信号を補正することとした。これにより、従来とは異なる手法で、単位信号に対して処理を行なう際の参照信号を取得することができるようになった。
たとえば、それぞれ異なる複数の基準電圧を与え、この各基準電圧に応じて単位信号生成部から出力される単位信号に基づいて単位信号生成部におけるゲイン特性を補正するための補正信号を参照信号として生成し、この補正信号に基づいて単位信号生成部から出力される単位信号を補正すれば、単位信号生成部の電気特性のばらつきに起因する感度成分の固定パターンノイズを取り除くことができるようになる。
また、飽和電荷に相当する電荷を電荷生成部に注入可能な基準電圧を与え、この基準電圧に応じて単位信号生成部から出力される単位信号に基づいて単位構成要素についての飽和信号量を参照信号として生成することで、光を当てない状態でも各単位画素の飽和信号量を生成することができる。
飽和信号量を参照した所定の信号処理を行なう処理回路においては、デバイスごとに、各単位画素の飽和信号量を知ることができるから、生成された各単位画素の飽和信号量を参照して処理を行なうことで、デバイスごとに、飽和信号量のばらつきの影響を受けないように適切な処理を行なうことができる。たとえば、生成された各単位画素の飽和信号量を参照して、デバイスごとに最適なクリップレベルを簡単に決定することができ、これにより、デバイスごとに適切なクリップレベルでホワイトクリップを掛けることが可能になる。
加えて、単位信号生成部におけるオフセット性のノイズ成分を抑制する機能も備えるようにし、基準電圧が与えられた際には、このオフセット性のノイズ成分が抑制された単位信号に基づいて参照信号を生成するようにすれば、オフセット成分の影響を受けることなく、感度成分のFPNを取り除く、すなわちオフセット成分だけでなく感度成分のFPNも取り除くことができるので、従来よりも高画質な固体撮像装置を作ることができる。
このオフセット性のノイズ成分を抑制する機能も備える点は、飽和信号量を参照した所定の信号処理を行なう処理回路においても同様であり、これによって、オフセット成分の影響を受けることなく、飽和信号量を参照した所定の信号処理を、高精度に行なうことができるようになり、たとえば、デバイスごとに最適なクリップレベルでホワイトクリップを高精度に掛けることができ、従来よりも高画質な固体撮像装置を作ることができる。
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、X−Yアドレス型の固体撮像装置の一例である、CMOS撮像素子をデバイスとして使用した場合を例に説明する。また、CMOS撮像素子は、全ての画素がNMOSよりなるものであるとして説明する。ただしこれは一例であって、対象となるデバイスはMOS型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
<第1実施形態>
図1は、本発明の第1実施形態に係るCMOS固体撮像装置の概略構成図である。ここで、図1(A)は、第1実施形態の固体撮像装置1の全体構成を示し、図1(B)は、その一部の回路の詳細を示している。この固体撮像装置1は、カラー画像を撮像し得るデジタルスチルカメラとして適用されるようになっている。
先ず、この固体撮像装置1は、入射光量に応じた信号を出力する受光素子を含む画素が行および列の2次元マトリクス状に配列された撮像部を有し、各画素からの信号出力が電圧信号であって、CDS(Correlated Double Sampling ;相関2重サンプリング)処理機能部が列ごとに設けられたカラム型の構成を有している。
図1(A)に示すように、この固体撮像装置1は、複数の単位画素3が行および列に配列された画素部(撮像部)10と、画素部10の外側に設けられた駆動制御部7と、CDS処理部26と、出力アンプ28とを備えている。出力アンプ28は、撮像部10の略全画素分(実質的に有効な全て)について、画素信号を1系統にして撮像信号S0として外部に出力する出力部の機能を備えている。
駆動制御部7としては、たとえば、水平走査回路12と垂直走査回路14とを備える。水平走査回路12は、水平方向の読出列を規定する(後述するCDS処理部26内の個々のカラム回路26aを選択する)水平デコーダ12aと、水平デコーダ12aにて規定された読出アドレスに従って、CDS処理部26の各信号を水平信号線18に導く水平駆動回路(列選択シフトレジスタ)12bとを有する。
垂直走査回路14は、垂直方向の読出行を規定する(撮像部10の行を選択する)垂直デコーダ14aと、垂直デコーダ14aにて規定された読出アドレス上(行方向)の単位画素3に対する制御線にパルスを供給して駆動する垂直駆動回路(行選択シフトレジスタ)14bとを有する。垂直駆動回路14b内には、図15(A)に示したDRN駆動バッファ140、転送駆動バッファ150、リセット駆動バッファ152などが含まれる。
CDS処理部26と水平走査回路12との間の信号経路上には、図1(B)に示すように、各垂直信号線19に対してドレイン端子が接続された負荷MOSトランジスタ171を含む負荷トランジスタ部172が配され、各負荷MOSトランジスタ171を駆動制御する負荷制御部(負荷MOSコントローラ)174が設けられている。
増幅用トランジスタ42は各垂直信号線53に接続されており、また垂直信号線53は垂直列ごとに負荷MOSトランジスタ171のドレインに接続され、また各負荷MOSトランジスタ171のゲート端子には、負荷制御部174からの負荷制御信号CTldが共通に入力されており、信号読出し時には、各増幅用トランジスタ42に接続された負荷MOSトランジスタ171によって、予め決められた定電流を流し続けるようになっている。
図1では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の画素が配置される。
また、駆動制御部7の他の構成要素として、内部に所定タイミングの種々のパルス信号を生成するパルス信号生成部(図示せず)を含み、たとえば、水平走査回路12、垂直走査回路14、およびCDS処理部26に所定タイミングのパルス信号を供給するタイミングジェネレータ(駆動制御装置の一例)20が設けられている。たとえばこのタイミングジェネレータ20は、水平アドレス信号を水平デコーダ12aへ、また垂直アドレス信号を垂直デコーダ14aへ出力し、各デコーダ12a,14aは、それを受けて対応する行もしくは列を選択する。
これらの駆動制御部7の各要素は、画素部10ととともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子(撮像デバイス)として構成されるのがよい。画素部10の各単位画素3は、デバイス全体の基準電圧を規定するマスタ基準電圧としての接地(GND)に接続されている。
なお、このような構成に限らず、駆動制御装置の一例であるタイミングジェネレータ20を、撮像部10とは別の装置として構成して、撮像部10や周辺回路を含む撮像装置(いわゆる撮像デバイス)と、外部のタイミングジェネレータ20とで、固体撮像装置1を構成するようにしてもよい。すなわち、タイミングジェネレータ20は、画素部10や水平走査回路12など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、画素部10や水平走査回路12などから成る撮像デバイスとタイミングジェネレータ20とにより、固体撮像装置1が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。
単位画素3は、垂直列選択のための、垂直制御線15を介して垂直走査回路14と、垂直信号線19を介してCDS処理部26と、それぞれ接続されている。
なお、垂直制御線15は垂直走査回路14から画素に入る配線全般を示す。たとえば図15(A)の画素における、転送配線55とリセット配線56や、ドレイン線が垂直走査回路14から入る場合には、ドレイン線も含む。水平走査回路12や垂直走査回路14は、たとえばデコーダを含んで構成され、タイミングジェネレータ20から与えられる駆動パルスに応答してシフト動作(走査)を開始するようになっている。このため、垂直制御線15には、単位画素3を駆動するための種々のパルス信号(たとえば、リセットパルスRST、転送パルスTRG、DRN制御パルスSELなど)が含まれる。
画素部10にて得られる画素信号は、垂直信号線19を介して、また負荷トランジスタ部172を経由して、CDS処理部26に渡される。
CDS処理部26は、垂直列ごとに設けられており、1行分の画素の信号を受けて、その信号を処理する、いわゆるカラム回路構成となっている。たとえば、図1(B)に示すように、各カラム回路26aは、クランプ容量CCLPとサンプルホールド容量CSHと、クランプトランジスタTR1,サンプルホールドトランジスタTR2を含み、タイミングジェネレータ20から与えられる2つのサンプルパルスφSHおよびサンプルパルスφCLPがカラム回路26aに入力される。
クランプトランジスタTR1のソース端子とサンプルホールドトランジスタTR2のドレイン端子とが接続され、この接続点はクランプ容量CCLPを介して垂直信号線19と接続されている。サンプルホールドトランジスタTR2のソース端子と基準電位(接地)との間にサンプルホールド容量CSHが設けられ、その接続点が水平走査回路12の水平駆動回路12bの水平選択トランジスタTR3(ソース端子)に接続される。
クランプトランジスタTR1は、他のカラム回路26aと共通に、そのゲート端子にサンプルパルスφCLPが印加され、そのドレイン端子にはクランプ電位VCLPが印加される。またサンプルホールドトランジスタTR2は、他のカラム回路26aと共通に、そのゲート端子にはサンプルパルスφSHが印加される。
このような構成のカラム回路26aにおいては、入力される2つのパルスに基づいて、垂直信号線19を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル(ノイズレベル)と信号レベルとの差分をとる処理を行なう。これにより、固定パターンノイズ(FPN;Fixed Pattern Noise )やリセットノイズといわれるノイズ信号成分を取り除く。なお、CDS処理部26の後段には、必要に応じてAGC(Auto Gain Control) 回路やADC(Analog Digital Converter)回路などをCDS処理部26と同一の半導体領域に設けることも可能である。
また、第1実施形態のCDS処理部26は、本発明の参照信号生成部の機能を備えており、タイミングジェネレータ20による所定の駆動条件で制御されることにより、各単位画素3の画素信号生成部5(特に増幅用トランジスタ42)におけるゲイン特性を補正するための補正データを生成することができるようになっている。
前述のように、このCDS処理部26は、オフセット性の固定パターンノイズを抑制可能であるから、補正データを生成した際には、自動的に、オフセット性の固定パターンノイズも抑制されている補正データを得ることができる。この補正データを使うことで、画素信号生成部5(特に増幅用トランジスタ42)のゲインのばらつきに起因する感度性の固定パターンノイズを抑制することができるようになる。
なお、生成された補正データには、リセットトランジスタ36のばらつきが残らないので、特許文献3に記載の手法に比べて、感度成分の固定パターンノイズをより十分に抑制することができる。
CDS処理部26により処理された電圧信号は、水平デコーダ12aからの水平選択信号により駆動される水平選択トランジスタTR3を介して水平信号線18に伝達され、さらに出力アンプ28に入力され、この後、撮像信号S0として外部回路200に供給される。つまり、カラム型の固体撮像装置1においては、単位画素3からの出力信号(電圧信号)が、垂直信号線19→CDS処理部26→水平信号線18→出力アンプ28の順で出力される。その駆動は、1行分の画素出力信号は垂直信号線19を介してパラレルにCDS処理部26に送り、CDS処理後の信号は水平信号線18を介してシリアルに出力するようにする。垂直制御線15は、各行の選択を制御するものである。
なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素3に対して行方向および列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。
外部回路200は、本実施形態の構成における特徴部分であるFPN抑制処理部210を含んで構成されている。第1実施形態のFPN抑制処理部210は、補正信号を用いて出力信号を補正することでFPNを抑制する機能部分が、固体撮像装置1の出力段に1つだけ設けられている点に特徴を有する。
具体的には、第1実施形態のFPN抑制処理部210は、所定の駆動によりCDS処理部26にて得られる補正信号Scompを撮像部10の一面分(各単位画素3分)について記憶するフレームメモリ212と、フレームメモリ212からの補正信号Scompを使って、出力アンプ28からの撮像信号S0を補正してFPNが抑制された出力信号S1を得る補正処理部214とを有する。
なお、本実施形態では、FPN抑制処理部210を撮像部10とは別の外部回路200として設けているが、このFPN抑制処理部210の全体もしくは一部(特に補正処理部214)を、画素部10ととともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子(撮像デバイス)として構成してもよい。
フレームメモリ212には、電源オン時に所定のタイミングで自動的に補正信号Scompを取り込むための制御信号PWonと、ユーザの指示に基づいて補正信号Scompを取り込みフレームメモリ212に記憶するための制御信号CNT1とが入力されている。フレームメモリ212の記憶容量が1面分のみのときには、先に記憶してある補正データを今回取り込んだ補正データで更新するのがよい。その指示は、ユーザによるマニュアル指示であってもよいし、タイマー回路を用いて自動的に適宜更新する構成としてもよい。
なお、複数面分の容量を持たせておいて、適宜切り替えて使用するようにしてもよい。たとえば、工場出荷時に、デバイスもしくは装置ごとに、電源投入直後の補正データと、その他(好ましくはそれぞれ異なる複数)の環境条件のときの補正データを事前にフレームメモリ212に記憶させておくことができる。
こうすることで、装置側で自動的に環境条件の変動を検知し、使用すべき補正データを切り替えることで、ユーザの手を介在させることなく、ノイズ低減効果を自動的に環境に追従させることができ、使い勝手がよい。また、ユーザサイドで補正データを適宜更新すると、場合によっては不適切な補正データとなりFPNを適切に除去できないことも起こり得るが、装置側で用意したデータを常に使うようにすれば、このような問題を防ぐことができる。
図2は、第1実施形態の固体撮像装置1を構成する単位画素3の一構成例を示した図である。第1実施形態の単位画素3の構成としては、少なくとも、フローティングディフュージョン38と4つのトランジスタとを備えて構成されたものとする。すなわち、入射光を信号電荷に変換し蓄積する光電変換素子(フォトダイオード)を含んで構成された電荷生成部32、フローティングディフュージョン38、ドレインが実質的に第1電源VDD側に接続可能な増幅トランジスタ42、ドレインが実質的に第1電源VDDとは別の第2電源VRDに接続可能なリセットトランジスタ36、電荷生成部32で生成された信号電荷をフローティングディフュージョン38に転送する転送ゲート用の読出選択用トランジスタ34、および垂直列を選択する垂直選択用トランジスタ40を含むものとする。
図15(A)に示した4TR構成との違いは、増幅用トランジスタ42とリセットトランジスタ36の各ドレイン端子を分離して、リセットトランジスタ36と増幅用トランジスタ42の各ドレイン端子の電源配線を、それぞれ異なる電源を供給するように構成している点にある。
図3は、第1実施形態の単位画素3を備えた固体撮像装置1における通常読出時の駆動タイミングの一例を示すタイミングチャートである。このようなタイミングは、タイミングジェネレータ20の駆動制御の元で実行される。
ここで、図3では、特に読出期間中の転送ゲート配線(TRG)55、リセットゲート配線(RST)56、および垂直ドレイン線(DRN)57に対する駆動パルスの波形パターンを示している。何れも、ローレベル“L”のときはディセーブル(インアクティブ)で、ハイレベル“H”のときにイネーブル(アクティブ)であるものとする。このタイミングチャートによって、第1実施形態の固体撮像装置1におけるFPN抑制の動作が理解される。後述する他の実施形態でも同様である。
電源投入後、垂直選択パルスφSELをアクティブとすることで対応する単位画素3を選択した後(t10)、リセットパルスφRをアクティブにしてリセットトランジスタ36をオンさせるせることで(t1)、リセットトランジスタ36のドレインとフローティングディフュージョン38を導通させ、フローティングディフュージョン38をリセットトランジスタ36を通して第2電源VRDにリセットする。これにより、電荷生成部32から読出選択用トランジスタ34を経由してフローティングディフュージョン38に転送された不要電荷が第2電源VRDに掃き出される。
またこれと同時に(t1)、第2電源VRDを第1電源VDDよりも小さな第1電圧VRD1に変化させると、垂直信号線53に信号電圧VS1が現れる。そこで、サンプルパルスφCLPおよびサンプルパルスφSHをアクティブとしてクランプトランジスタTR1およびサンプルホールドトランジスタTR2をオンさせることで(t12〜t13)、このときの第1信号電圧VS1をクランプ容量CCLPに記憶させる。なお、サンプルパルスφSHについては、t13以降もオン状態を維持させておく。
次にリセットトランジスタ36をオン状態としたままで、第2電源VRDを第1電圧VRD1よりも小さい第2電圧VRD2に変化させると(t14)、垂直信号線53に第2信号電圧VS2が現れる。このとき、t14以降もサンプルパルスφSHについてはオン状態を維持させておくことで、クランプ容量CCLPを通して、サンプルホールド容量CSHに第1信号電圧VS1と第2信号電圧VS2の差分信号ΔVが現れるので、サンプルパルスφSHを立ち下げる(t15)。こうすることで、サンプルホールド容量CSHには、第1信号電圧VS1と第2信号電圧VS2の差分信号ΔVが記憶される。第1信号電圧VS1と第2信号電圧VS2の差分信号ΔVは、増幅用トランジスタ42のゲインに相当する信号である。
サンプルホールド容量CSHに差分信号ΔVが記憶された後には、リセットパルスφRをインアクティブとし(t16)、さらにこの後には垂直選択パルスφSELをインアクティブとする(t17)。
次に、水平駆動回路(列選択シフトレジスタ)12bでサンプルホールド容量CSHに記憶された差分信号ΔVを出力アンプ28側に送り、出力アンプ28の後段に配されたフレームメモリ212に記憶させる。
上記と同様のことを全ての単位画素3について行ない、各単位画素3の増幅用トランジスタ42のゲインに相当する撮像部10全体の補正信号Scompをフレームメモリ212に記憶させておく。
補正処理部214は、撮像部10から撮像信号を取り出す際に、フレームメモリ212に記憶された差分信号ΔVを、感度性のFPNを除去するための補正信号Scompとして使用して、出力アンプ28からの撮像信号S0に対して信号処理を行なうことにより、感度性のFPNが取り除かれた撮像信号S1を生成する。ここで、このような信号処理としては、たとえば撮像部10の各単位画素3からの撮像信号S0を補正信号Scompで除算するなどの方法が挙げられる。
このように、第1実施形態の固体撮像装置1に依れば、フローティングディフュージョン38と4つのトランジスタとを備えて構成された単位画素3において、リセットトランジスタ36を介して各単位画素3のフローティングディフュージョン38に外部から複数の基準電圧(本例では第1電圧VRD1と第2電圧VRD2)を与えて、その基準電圧に応じたCDS処理部26の構成要素により得られる複数の参照信号(本例では第1信号電圧VS1と第2信号電圧VS2)から単位画素3ごとの増幅用トランジスタ42のゲインを補正するための補正データ(本例では補正信号Scomp)を生成し、固体撮像装置1の出力段(本例においては出力アンプ28の後)において、生成した補正データに基づいて、増幅用トランジスタ42のゲインのばらつきに起因する感度性の固定パターンノイズを抑制するようにした。
リセットトランジスタ36を介してフローティングディフュージョン38に外部から複数の基準電圧を入れることで複数の参照信号を取得し、この複数の参照信号から補正データを生成することで、増幅用トランジスタ42の電気特性のばらつきに起因するFPNのうち、オフセット成分だけでなく感度成分も取り除くことができるので、従来よりも高画質な固体撮像装置を作ることができる。
なお、第1実施形態では、第1電圧VRD1>第2電圧VRD2としたが、第1電源VDDより小さな2つの異なる電圧であればよく、場合によっては大小関係が逆転(第1電圧VRD1<第2電圧VRD2)していてもよい。第1電圧VRD1と第2電圧VRD2は、撮像部10に実際に光が入射されたときの動作範囲で選ばれることが望ましい。
また、補正信号Scompを生成する際は、メカシャッタなどの方法で遮光することが望ましい。
さらに、この第1実施形態では、図1(B)に示すような構成のCDS処理部26を使って補正信号Scompを生成しているが、このような構成に限らず、たとえば、差分モードを持つ処理を利用することで、信号レベルとリセットレベルを取り出し、この2つの差分に基づいて補正信号Scompを取得するものなど、別の回路構成であってもよい。タイミングジェネレータ20は、このCDS処理部26の回路構成の変更に応じて、サンプリングパルスの数やタイミングを適宜変更する。
また、この第1実施形態では、第1電圧VRD1と第2電圧VRD2の2つの基準電圧に対応する信号を用いて補正信号Scompを生成したが、3つ以上の基準電圧から補正信号Scompを生成してもよい。
さらにこの第1実施形態では、補正信号Scompを制御信号PWonに基づいて電源投入直後に自動的に1度だけ補正信号Scompを生成しフレームメモリ212に取り込むことで、補正処理部214にて電源投入直後に自動的にFPNを補正することができるようにしているが、これに限らず、制御信号CNT1を用いて任意のタイミングで補正信号Scompを更新してもよい。
こうすることで、ユーザが希望する任意のタイミングでFPNを補正することができるようになる。たとえば、当初は室内にいて撮像していたが、電源をオンさせたまま環境条件(たとえば温度)の異なる室外に出て撮像を継続する場合、室内と室外での適切な補正量が変わり得る。このような場合、室外に出てからの任意のタイミングで制御信号CNT1をアクティブにすることで、室外でも、FPNの抑制効果を適切にすることができる。
<第2実施形態>
図4は、本発明の第2実施形態に係るCMOS固体撮像装置を構成する単位画素3の一構成例を示した図である。第2実施形態の固体撮像装置1そのものの構成は、図1に示した第1実施形態のものと同様である。
第2実施形態の単位画素3の構成としては、第1実施形態の単位画素3と同様に、少なくとも、フローティングディフュージョン38と4つのトランジスタとを備えて構成されたものとする。ただし、第1実施形態とは異なり、リセットトランジスタ36と増幅用トランジスタ42の各ドレイン端子に共通の第1電源VDD(=第2電源VRD)を供給する構成とする。つまり、単位画素3の構成としては、図15(A)に示した従来の4TR構成と同様である。
図2に示した第1実施形態の単位画素3の構成では、増幅用トランジスタ42とリセットトランジスタ36の各ドレイン端子を分離して、それぞれ異なる電源を供給するように構成されていたが、このようにすると2つのドレイン用の電源と配線が必要となり、それに伴い配線の引回しも複雑になるので、電荷生成部32(たとえばフォトダイオード)の開口面積を大きくすることが難しく、飽和や感度を増やすことが困難となる。
これに対して、図4に示した第2実施形態の単位画素3の構成では、増幅用トランジスタ42とリセットトランジスタ36の各ドレイン端子に共通に電源を供給することができるので、第1実施形態の単位画素3に比べて、配線の引回しが容易となり、電荷生成部32(たとえばフォトダイオード)の開口面積を大きくすることができる。これによって、第1実施形態の単位画素3よりも、飽和レベルや感度の大きな単位画素3を構成することができる。
図5は、第2実施形態の単位画素3を備えた固体撮像装置1における通常読出時の駆動タイミングの一例を示すタイミングチャートである。
電源投入後、垂直選択パルスφSELをアクティブとすることで対応する単位画素3を選択した後(t10)、リセットパルスφRをアクティブにしてリセットトランジスタ36をオンさせるせることで(t11)、リセットトランジスタ36のドレインとフローティングディフュージョン38を導通させ、フローティングディフュージョン38をリセットトランジスタ36を通して第2電源VRDにリセットする。これにより、電荷生成部32から読出選択用トランジスタ34を経由してフローティングディフュージョン38に転送された不要電荷が第2電源VRDに掃き出される。この処理は、信号電荷蓄積の完了前に完結していればよい。
またこれと同時に(t11)、第2電源VRD(=第1電源VDD)を初期電圧VDDよりも小さな電圧VRD1に変化させると、フローティングディフュージョン38もこの第1電圧VRD1と同じ電位になる。
次にリセットパルスφRをインアクティブとすることでリセットトランジスタ36をオフさせて(t12)、この後に第2電源VRD(=第1電源VDD)を初期電圧VDDに戻すと(t13)、垂直信号線53に第1信号電圧VS1が現れる。そこで、サンプルパルスφCLPおよびサンプルパルスφSHをアクティブとしてクランプトランジスタTR1およびサンプルホールドトランジスタTR2をオンさせることで(t14〜t15)、このときの第1信号電圧VS1をクランプ容量CCLPに記憶させる。なお、サンプルパルスφSHについては、t15以降もオン状態を維持させておく。
再びリセットパルスφRをアクティブにしてリセットトランジスタ36をオンさせるせることで第2電源VRD(=第1電源VDD)を第1電圧VRD1よりも小さい第2電圧VRD2に変化させると(t16)、フローティングディフュージョン38もこの第2電圧VRD2と同じ電位になる。
次にリセットパルスφRをインアクティブとすることでリセットトランジスタ36をオフさせて(t17)、この後に第2電源VRD(=第1電源VDD)を初期電圧VDDに戻すと(t18)、垂直信号線53に第2信号電圧VS2が現れる。このとき、t15以降もサンプルパルスφSHについてはオン状態を維持させておくことで、クランプ容量CCLPを通して、サンプルホールド容量CSHに第1信号電圧VS1と第2信号電圧VS2の差分信号ΔVが現れるので、サンプルパルスφSHを立ち下げる(t19)。こうすることで、サンプルホールド容量CSHには、差分信号ΔVが記憶される。第1信号電圧VS1と第2信号電圧VS2の差分信号ΔVは、増幅用トランジスタ42のゲインに相当する信号である。
サンプルホールド容量CSHに差分信号ΔVが記憶された後には、垂直選択パルスφSELをインアクティブとする(te)。
次に、水平駆動回路(列選択シフトレジスタ)12bでサンプルホールド容量CSHに記憶された差分信号ΔVを出力アンプ28側に送り、出力アンプ28の後段に配されたフレームメモリ212に記憶させる。補正処理部214は、フレームメモリ212に記憶させた差分信号ΔVを、感度性のFPNを除去するための補正信号Scompとして使用する。
上記と同様のことを全ての単位画素3について行ない、各単位画素3の増幅用トランジスタ42のゲインに相当する撮像部10全体の補正信号Scompをフレームメモリ212に記憶させておく。
補正処理部214は、第1実施形態と同様に、撮像部10から撮像信号を取り出す際に、フレームメモリ212に記憶された差分信号ΔVを、感度性のFPNを除去するための補正信号Scompとして使用して、出力アンプ28からの撮像信号S0に対して信号処理を行なうことにより、感度性のFPNを取り除く。
このように、第2実施形態の固体撮像装置1では、単位画素3の構成を第1実施形態と異なり、増幅用トランジスタ42とリセットトランジスタ36のドレインを共通としたことで、補正データを取得するには、手順が第1実施形態と異なるようになったが、問題なく補正データを取得することができる。
これにより、第2実施形態の固体撮像装置1においても、第1実施形態の固体撮像装置1と同様に、フローティングディフュージョン38と4つのトランジスタとを備えて構成された単位画素3において、リセットトランジスタ36を介して各単位画素3のフローティングディフュージョン38に外部から複数の基準電圧(本例では第1電圧VRD1と第2電圧VRD2)を与えて、その基準電圧に応じたCDS処理部26の構成要素により得られる複数の参照信号(本例では第1信号電圧VS1と第2信号電圧VS2)から単位画素3ごとの増幅用トランジスタ42のゲインを補正するための補正データ(本例では補正信号Scomp)を生成し、固体撮像装置1の出力段(本例においては出力アンプ28の後)において、生成した補正データに基づいて、増幅用トランジスタ42のゲインのばらつきに起因する感度性の固定パターンノイズを抑制することができる。
よって、第1実施形態の固体撮像装置1と同様に、増幅用トランジスタ42の電気特性のばらつきに起因するFPNのうち、オフセット成分だけでなく感度成分も取り除くことができるので、従来よりも高画質な固体撮像装置を作ることができる。
加えて、前述のように、電荷生成部32(たとえばフォトダイオード)の開口面積を第1実施形態の単位画素3よりも大きくすることができるので、第1実施形態の単位画素3よりも、飽和レベルや感度を大きくすることができる。
なお、第2実施形態においても、第1実施形態と同様の変形や補正信号Scompの生成を行なうことができる。たとえば、第1電圧VRD1<第2電圧VRD2としてもよいし、メカシャッタなどで遮光して補正信号Scompを生成するのがよい。また、CDS処理部26は、図1(B)に示す構成に限らない。また、3つ以上の基準電圧から補正信号Scompを生成してもよい。さらに、制御信号PWonに基づく電源投入直後の1回だけ補正信号Scompを生成することに限らず、制御信号CNT1を用いて任意のタイミングで補正信号Scompを更新してもよい。
<第3実施形態>
図6は、本発明の第3実施形態に係るCMOS固体撮像装置の概略構成図である。ここで、図6(A)は、第3実施形態の固体撮像装置1の全体構成を示し、図6(B)は、負荷トランジスタ部172以降の回路の詳細を示した図である。この撮像部10を構成する単位画素3並びにその駆動方法は、上述した第1実施形態あるいは第2実施形態の何れであってもよい。
この第3実施形態の固体撮像装置1は、図示するように、第3実施形態のFPN抑制処理部230の構成として、列ごとに設けられた個々のカラム回路26aに対して補正処理部234(それぞれを234aとする)を1つずつ設けている、つまり、補正信号を用いて出力信号を補正することでFPNを抑制する機能部分が、CDS処理部26ごとに設けられている点に特徴を有する。
第3実施形態の固体撮像装置1において、撮像部10から撮像信号を取り出す際に、各補正処理部234aは、フレームメモリ232に記憶された当該補正処理部234aが属するCDS処理部26aにて生成された差分信号ΔVを、感度性のFPNを除去するための補正信号Scompとして使用して、各カラム回路26aから出力される列ごとの画素信号S0aを補正してFPNが抑制された出力信号S1aを出力することで、感度性のFPNを取り除く。この結果、出力アンプ28からは、感度性のFPNが取り除かれた撮像信号S1が出力される。
このように、第3実施形態の固体撮像装置1に依れば、フローティングディフュージョン38と4つのトランジスタとを備えて構成された単位画素3において、リセットトランジスタ36を介して各単位画素3のフローティングディフュージョン38に外部から複数の基準電圧(本例では第1電圧VRD1と第2電圧VRD2)を与えて、その基準電圧に応じたCDS処理部26の構成要素により得られる複数の参照信号(本例では第1信号電圧VS1と第2信号電圧VS2)から単位画素3ごとの増幅用トランジスタ42のゲインを補正するための補正データ(本例では補正信号Scomp)を生成し、カラム回路26aごと、つまり垂直列ごとに、生成した補正データに基づいて、増幅用トランジスタ42のゲインのばらつきに起因する感度性の固定パターンノイズを抑制するようにした。
これにより、デバイスのチップ面積は大きくなるが、各補正処理部214は垂直列ごとに独立して補正を行なうことができ、その分だけ補正処理の周波数を下げることができるのでノイズの点で、第1および第2実施形態よりも有利となる。また逆に言えば、フレームレートを上げることも容易になる。
なお、第3実施形態においても、第1実施形態と同様の変形や補正信号Scompの生成を行なうことができる。たとえば、第1電圧VRD1<第2電圧VRD2としてもよいし、メカシャッタなどで遮光して補正信号Scompを生成するのがよい。また、CDS処理部26は、図1(B)に示す構成に限らない。また、3つ以上の基準電圧から補正信号Scompを生成してもよい。さらに、制御信号PWonに基づく電源投入直後の1回だけ補正信号Scompを生成することに限らず、制御信号CNT1を用いて任意のタイミングで補正信号Scompを更新してもよい。
<第4実施形態>
図7は、本発明の第4実施形態に係るCMOS固体撮像装置の概略構成図である。ここで、図7(A)は、第4実施形態の固体撮像装置1の全体構成を示し、図7(B)は、負荷トランジスタ部172以降の回路の詳細を示した図である。この撮像部10を構成する単位画素3は、上述した第1実施形態あるいは第2実施形態の何れであってもよい。なお、後述するように、その駆動方法は、上述した第1および第2実施形態とは異なる。
この第4実施形態の固体撮像装置1は、フローティングディフュージョン38と4つのトランジスタとを備えて構成された単位画素3において、リセットトランジスタ36と読出選択用トランジスタ34(すなわち転送ゲート)を介してフローティングディフュージョン38だけでなく電荷生成部32にも基準電圧を加えることで、増幅用トランジスタ42に関しての感度性のFPNを除去する点で、リセットトランジスタ36を介してフローティングディフュージョン38に基準電圧を加えることで増幅用トランジスタ42に関しての感度性のFPNを除去する第1〜第3実施形態と異なる。
図示するように、負荷トランジスタ部172やCDS処理部26などの出力アンプ28以前の回路構成は第1や第2実施形態と同様である。一方、出力アンプ28の後段に設けられた外部回路200には、減算処理部246を含む第4実施形態のFPN抑制処理部240が設けられている。この第4実施形態のFPN抑制処理部240は、CDS処理部26にて得られる補正信号Scompを撮像部10の一面分について記憶するフレームメモリ242と、フレームメモリ242からの補正信号Scompを使って、出力アンプ28からの撮像信号S0を補正してFPNが抑制された出力信号S1を得る補正処理部244と、フレームメモリ242に記憶された補正信号Scompと撮像信号S0の差分を取り、減算結果である差分信号ΔVをフレームメモリ242に記憶させる減算処理部246とを有する。
第4実施形態のFPN抑制処理部240は、補正信号を用いて出力信号を補正することでFPNを抑制する機能部分が、固体撮像装置1の出力段に1つだけ設けられている点では、第1や第2実施形態と共通する。この第4実施形態の構成においては、CDS処理部26と、フレームメモリ242および減算処理部246によって、本発明の参照信号生成部が構成される。
図8は、第4実施形態の固体撮像装置1における通常読出時の駆動タイミングの一例を示すタイミングチャートである。
電源投入後の任意のフレーム(第1フレームとする)にて、垂直選択パルスφSELをアクティブとすることで対応する単位画素3を選択した後(t10)、リセットパルスφRをアクティブにしてリセットトランジスタ36をオンさせるととともに転送パルスφTGをアクティブにして読出選択用トランジスタ34をオンさせて転送ゲートを開くことで(t1)、リセットトランジスタ36のドレインとフローティングディフュージョン38および電荷生成部32を導通させ、フローティングディフュージョン38および電荷生成部32をリセットトランジスタ36を通して第2電源VRDにリセットする。これにより、電荷生成部32や、電荷生成部32から読出選択用トランジスタ34を経由してフローティングディフュージョン38に転送された不要電荷が第2電源VRDに掃き出される。
またこれと同時に(t1)、第2電源VRDを第1電源VDDよりも小さな第1電圧VRD1に変化させると、電荷生成部32に第1電圧VRD1に対応する電荷が注入される。
次に転送パルスφTGをインアクティブにすることで読出選択用トランジスタ34をオフさせて転送ゲートを閉じ(t12)、この後第2電源VRDを初期電圧VDDに戻すことで(t13)、フローティングディフュージョン38を初期電圧VDDにリセットする。この後、リセットパルスφRをインアクティブにしてリセットトランジスタ36をオフさせると(t14)、垂直信号線53に第1リセットレベルVR1が現れる。
そこで、サンプルパルスφCLPおよびサンプルパルスφSHをアクティブとしてクランプトランジスタTR1およびサンプルホールドトランジスタTR2をオンさせることで(t15〜t16)、このときの第1リセットレベルVR1をクランプ容量CCLPに記憶させる。なお、サンプルパルスφSHについては、t16以降もオン状態を維持させておく。
次に、転送パルスφTGをアクティブにして読出選択用トランジスタ34をオンさせて転送ゲートを開いて先ほど電荷生成部32に注入した電荷をフローティングディフュージョン38に読み出すと(t17〜t18)、垂直信号線53に第1信号電圧VS1が現れる。このときクランプ容量CCLPを通して、サンプルホールド容量CSHに第1信号電圧VS1と第1リセットレベルVR1の差分である第1差分信号ΔVD1が現れるので、サンプルパルスφSHを立ち下げる(t19)。こうすることで、サンプルホールド容量CSHには、第1差分信号ΔVD1が記憶される。
次に、水平駆動回路12b(列選択シフトレジスタ)でサンプルホールド容量CSHに記憶された第1差分信号ΔVD1を出力アンプ28側に送り、出力アンプ28の後段に配されたフレームメモリ242に記憶させる。サンプルホールド容量CSHに第1差分信号ΔVD1が記憶された後には、垂直選択パルスφSELをインアクティブとする(te1)。
上記と同様のことを全ての単位画素3について行ない、基準電圧VRD1に対応した撮像部10全体の第1差分信号ΔVD1をフレームメモリ212に記憶させておく。
引き続き、次のフレーム(第2フレーム)で、第2電源VRDを第1電圧VRD1よりも小さい第2電圧VRD2に変化させて前述の同様の動作を行なうことで、第2差分信号ΔVD2をサンプルホールド容量CSHに記憶させる。すなわち、垂直選択パルスφSELをアクティブとすることで対応する単位画素3を選択した後(t20)、リセットパルスφRをアクティブにしてリセットトランジスタ36をオンさせるととともに転送パルスφTGをアクティブにして読出選択用トランジスタ34をオンさせて転送ゲートを開くことで(t21)、リセットトランジスタ36のドレインとフローティングディフュージョン38および電荷生成部32を導通させ、フローティングディフュージョン38および電荷生成部32をリセットトランジスタ36を通して第2電源VRDにリセットする。これにより、電荷生成部32や、電荷生成部32から読出選択用トランジスタ34を経由してフローティングディフュージョン38に転送された不要電荷が第2電源VRDに掃き出される。
またこれと同時に(t21)、第2電源VRDを第1電圧VRD1よりも小さい第2電圧VRD2に変化させると、電荷生成部32に第2電圧VRD2に対応する電荷が注入される。
次に転送パルスφTGをインアクティブにすることで読出選択用トランジスタ34をオフさせて転送ゲートを閉じ(t22)、この後第2電源VRDを初期電圧VDDに戻すことで(t23)、フローティングディフュージョン38を初期電圧VDDにリセットする。この後、リセットパルスφRをインアクティブにしてリセットトランジスタ36をオフさせると(t24)、垂直信号線53に第2リセットレベルVR2が現れる。
そこで、サンプルパルスφCLPおよびサンプルパルスφSHをアクティブとしてクランプトランジスタTR1およびサンプルホールドトランジスタTR2をオンさせることで(t25〜t26)、このときの第2リセットレベルVR2をクランプ容量CCLPに記憶させる。なお、サンプルパルスφSHについては、t126以降もオン状態を維持させておく。
次に、転送パルスφTGをアクティブにして読出選択用トランジスタ34をオンさせて転送ゲートを開いて先ほど電荷生成部32に注入した電荷をフローティングディフュージョン38に読み出すと(t27〜t28)、垂直信号線53に第2信号電圧VS2が現れる。このときクランプ容量CCLPを通して、サンプルホールド容量CSHに第2信号電圧VS2と第2リセットレベルVR2の差分である第2差分信号ΔVD2が現れるので、サンプルパルスφSHを立ち下げる(t29)。こうすることで、サンプルホールド容量CSHには、第2差分信号ΔVD2が記憶される。サンプルホールド容量CSHに第2差分信号ΔVD2が記憶された後には、垂直選択パルスφSELをインアクティブとする(te2)。
次に、水平駆動回路12b(列選択シフトレジスタ)でサンプルホールド容量CSHに記憶された第2差分信号ΔVD2を出力アンプ28側に送り、出力アンプ28の後段に配されたFPN抑制処理部240の減算処理部246に送る。
次に、FPN抑制処理部240の減算処理部246では、前フレーム(第1フレーム)でフレームメモリ242に記憶させた第1差分信号ΔVD1とサンプルホールド容量CSHに記憶されている対応する画素位置の第2差分信号ΔVD2との差分を取り、その減算結果である差分信号ΔVをフレームメモリ242に記憶させる。この差分信号ΔVは、増幅用トランジスタ42のゲインに相当する信号である。
上記と同様のことを全ての単位画素3について行なうことにより、各単位画素3の増幅用トランジスタ42のゲインに相当する補正信号Scompに対応した差分信号ΔVが生成され、フレームメモリ242に記憶される。
補正処理部244は、撮像部10から撮像信号を取り出す際に、第1実施形態などと同様に、フレームメモリ242に記憶された差分信号ΔVを、感度性のFPNを除去するための補正信号Scompとして使用して、出力アンプ28からの撮像信号S0に対して信号処理を行なうことにより、感度性のFPNを取り除く。
このように、第4実施形態の固体撮像装置1では、フローティングディフュージョン38と4つのトランジスタとを備えて構成された単位画素3において、リセットトランジスタ36と読出選択用トランジスタ34(すなわち転送ゲート)を介して電荷生成部32とフローティングディフュージョン38とに外部から複数の基準電圧(本例では第1電圧VRD1と第2電圧VRD2)を与えて、その基準電圧に応じたCDS処理部26の構成要素により得られる複数の参照信号(本例では第1差分信号ΔVD1と第2差分信号ΔVD2)から単位画素3ごとの増幅用トランジスタ42のゲインを補正するための補正データ(本例では補正信号Scomp)を生成し、固体撮像装置1の出力段(本例においては出力アンプ28の後)において、生成した補正データに基づいて、増幅用トランジスタ42のゲインのばらつきに起因する感度性の固定パターンノイズを抑制するようにした。
よって、第1実施形態の固体撮像装置1と同様に、増幅用トランジスタ42の電気特性のばらつきに起因するFPNのうち、オフセット成分だけでなく感度成分も取り除くことができるので、従来よりも高画質な固体撮像装置を作ることができる。
ここで、第4実施形態のFPN抑制処理部240では、補正信号Scompを生成するには2フレームが必要であり、その間のサンプリング回数は、第1や第2実施形態の2回に対して4回と2倍になるが、電荷生成部32の状況も反映された補正信号Scompを得ることができる。よって、電荷生成部32のばらつきを吸収しつつ、感度成分のFPNを取り除くことができる。
なお、第4実施形態においても、第1実施形態と同様の変形や補正信号Scompの生成を行なうことができる。たとえば、第1電圧VRD1<第2電圧VRD2としてもよいし、メカシャッタなどで遮光して補正信号Scompを生成するのがよい。また、CDS処理部26は、図1(B)に示す構成に限らない。また、3つ以上の基準電圧から補正信号Scompを生成してもよい。さらに、制御信号PWonに基づく電源投入直後の1回だけ補正信号Scompを生成することに限らず、制御信号CNT1を用いて任意のタイミングで補正信号Scompを更新してもよい。
<第5実施形態>
図9は、本発明の第5実施形態に係るCMOS固体撮像装置の概略構成図である。ここで、図9(A)は、第5実施形態の固体撮像装置1の全体構成を示し、図9(B)は、負荷トランジスタ部172以降の回路の詳細を示した図である。この撮像部10を構成する単位画素3並びにその駆動方法としては、上述した第4実施形態を用いる。
この第5実施形態の固体撮像装置1は、図示するように、第5実施形態のFPN抑制処理部250の構成として、列ごとに設けられた個々のカラム回路26aに対して補正処理部254(それぞれを254aとする)を1つずつ設けている、つまり、補正信号を用いて出力信号を補正することでFPNを抑制する機能部分が、CDS処理部26ごとに設けられている点で、第3実施形態と共通する。
第5実施形態の固体撮像装置1において、撮像部10から撮像信号を取り出す際に、各補正処理部254aは、フレームメモリ252に記憶された差分信号ΔVを、感度性のFPNを除去するための補正信号Scompとして使用して、各カラム回路26aから出力される列ごとの画素信号S0aに対して信号処理を行なうことにより、感度性のFPNを取り除く。この第5実施形態の構成においては、CDS処理部26と、フレームメモリ252および減算処理部256によって、本発明の参照信号生成部が構成される。
このように、第5実施形態の固体撮像装置1に依れば、フローティングディフュージョン38と4つのトランジスタとを備えて構成された単位画素3において、リセットトランジスタ36を介して各単位画素3のフローティングディフュージョン38に外部から複数の基準電圧(本例では第1電圧VRD1と第2電圧VRD2)を与えて、その基準電圧に応じたCDS処理部26の構成要素により得られる複数の参照信号(本例では第1差分信号ΔVD1と第2差分信号ΔVD2)から単位画素3ごとの増幅用トランジスタ42のゲインを補正するための補正データ(本例では補正信号Scomp)を生成し、カラム回路26aごと、つまり垂直列ごとに、生成した補正データに基づいて、増幅用トランジスタ42のゲインのばらつきに起因する感度性の固定パターンノイズを抑制するようにした。
これにより、第3実施形態と同様に、デバイスのチップ面積は大きくなるが、各補正処理部254aは垂直列ごとに独立して補正を行なうことができ、その分だけ補正処理の周波数を下げることができるのでノイズの点で、第4実施形態よりも有利となる。また逆に言えば、フレームレートを上げることも容易になる。
なお、第5実施形態においても、第1実施形態と同様の変形や補正信号Scompの生成を行なうことができる。たとえば、第1電圧VRD1<第2電圧VRD2としてもよいし、メカシャッタなどで遮光して補正信号Scompを生成するのがよい。また、CDS処理部26は、図1(B)に示す構成に限らない。また、3つ以上の基準電圧から補正信号Scompを生成してもよい。さらに、制御信号PWonに基づく電源投入直後の1回だけ補正信号Scompを生成することに限らず、制御信号CNT1を用いて任意のタイミングで補正信号Scompを更新してもよい。
<第6実施形態>
図10は、本発明の第6実施形態に係るCMOS固体撮像装置の概略構成図である。ここで、図10(A)は、第6実施形態の固体撮像装置1の全体構成を示し、図10B)は、負荷トランジスタ部172以降の回路の詳細を示した図である。この撮像部10を構成する単位画素3とその駆動方法は、上述した第1実施形態あるいは第2実施形態の何れであってもよい。
この第6実施形態の固体撮像装置1は、フレームメモリを用いずにFPNを補正する構成としている点で、フレームメモリを用いてFPNを補正する構成である第1〜第5実施形態と異なる。
図示するように、第6実施形態のFPN抑制処理部260は、サンプルホールド部27と補正処理部264とを備えて構成されている。ここで、サンプルホールド部27と補正処理部264とは、それぞれ列ごとに設けられた個々のカラム回路26aに対してサンプルホールド部27(それぞれを27aとする)および補正処理部264(それぞれを264aとする)を1つずつ設けている、つまり、補正信号を用いて出力信号を補正することでFPNを抑制する機能部分が、CDS処理部26ごとに設けられている点で、第3や第5実施形態と共通する。この第6実施形態の構成においては、CDS処理部26とサンプルホールド部27によって、本発明の参照信号生成部が構成される。
一方、第3や第5実施形態と異なる点として、第6実施形態のFPN抑制処理部260は、サンプルホールド部27を備えており、列ごとに設けられたカラム回路26aからの信号を記憶するための記憶容量CSと記憶容量CSへの記憶動作を制御する制御トランジスタTR4とを含むサンプルホールド部27aを、各補正処理部264aの入力側に備えている。制御トランジスタTR4のゲートには、制御パルスφSが印加される。
各補正処理部264aの2つの入力端のうちの一方には、制御トランジスタTR4のドレインが接続され、他方には制御トランジスタTR4のソースと、他方の端子が基準電位(接地)に接続された記憶容量CSとが接続されており、これにより、一方の入力端には、カラム回路26aからの画素信号S0aが入力され、他方の入力端には、記憶容量CSが記憶した信号が入力されるようになっている。
補正処理部264aは、サンプルホールド容量CSHに記憶させた補正信号Scompを使って、記憶容量CSに記憶させた画素信号S0aに対して補正を加えることでFPNを抑制する。ここで、このような信号処理としては、たとえば撮像部10の各カラム回路26aからの画素信号S0aを補正信号Scompで除算するなどの方法が挙げられる。
図11は、第6実施形態の固体撮像装置1における通常読出時の駆動タイミングの一例を示すタイミングチャートである。第6実施形態のFPN抑制処理部260においては、水平ブランキング期間に行ごとに補正信号Scompを生成し補正することによってフレームメモリを用いることなく感度性のFPNを除去するようにしている。
たとえば、水平ブランキング期間に、図11のような駆動方法で単位画素3を駆動する。すなわち、電源投入後、垂直選択パルスφSELをアクティブとすることで対応する単位画素3を選択した後(t0)、リセットパルスφRをアクティブにしてリセットトランジスタ36をオンさせるせることで(t1〜t2)、リセットトランジスタ36のドレインとフローティングディフュージョン38を導通させ、フローティングディフュージョン38をリセットトランジスタ36を通して第2電源VRDにリセットする。これにより、電荷生成部32から読出選択用トランジスタ34を経由してフローティングディフュージョン38に転送された不要電荷が第2電源VRDに掃き出される。
次に、サンプルパルスφCLPおよびサンプルパルスφSHをアクティブとしてクランプトランジスタTR1およびサンプルホールドトランジスタTR2をオンさせることで(t3〜t4)、このときの垂直信号線53に現れるクランプ電圧VCPをクランプ容量CCLPに記憶させる。なお、サンプルパルスφSHについては、t14以降もオン状態を維持させておく。
次に、転送パルスφTGをアクティブにして読出選択用トランジスタ34をオンさせて転送ゲートを開くことで(t5〜t6)、フローティングディフュージョン38と電荷生成部32を導通させる。これにより、電荷生成部32から読出選択用トランジスタ34を経由してフローティングディフュージョン38に転送された信号電荷が読み出され、垂直信号線53に信号電荷に対応した信号電圧VSが現れるので、サンプルパルスφSHを立ち下げる(t7)。こうすることで、サンプルホールド容量CSHには、クランプ電圧VCPと信号電圧VSとの差分である差分信号ΔVSが記憶される。この差分信号ΔVSが、有効な画素信号S0aである。
サンプルホールド容量CSHに画素信号S0a(差分信号ΔVS)が記憶された後には、垂直選択パルスφSELをインアクティブとする(t8)。この後、制御パルスφSをアクティブとすることで制御トランジスタTR4をオンさせ(t9s〜t9e)、画素信号S0aを記憶容量CSに記憶させる。
なお、上記のt0〜t8までの駆動タイミングは、従来の固体撮像装置1において用いられる駆動タイミングと同じである。
一方、この第6実施形態の特徴部分として、引き続き、第1あるいは第2実施形態のようにして、撮像部10の単位画素3の構成に応じたタイミングで単位画素3を駆動することで、サンプルホールド容量CSHに差分信号ΔV(すなわち補正信号Scomp)を記憶させる。
撮像部10から撮像信号を取り出す際に、各補正処理部264aは、記憶容量CSに記憶させた画素信号をサンプルホールド容量CSHに記憶させた補正信号Scompを用いて除算などの信号処理を行なうことによって、感度性のFPNを取り除く。
FPN抑制処理部260は、このような動作を、水平ブランキング期間ごとに、選択されている行の全画素に対して行なう。
このように、第6実施形態の固体撮像装置1に依れば、フローティングディフュージョン38と4つのトランジスタとを備えて構成された単位画素3において、リセットトランジスタ36を介して各単位画素3のフローティングディフュージョン38に外部から複数の基準電圧(本例では第1電圧VRD1と第2電圧VRD2)を与えて、その基準電圧に応じたCDS処理部26の構成要素により得られる複数の参照信号(本例では第1差分信号ΔVD1と第2差分信号ΔVD2)から単位画素3ごとの増幅用トランジスタ42のゲインを補正するための補正データ(本例では補正信号Scomp)を生成し、カラム回路26aごと、つまり垂直列ごとに、生成した補正データに基づいて、増幅用トランジスタ42のゲインのばらつきに起因する感度性の固定パターンノイズを抑制するようにした。
これにより、第3や第5実施形態と同様に、デバイスのチップ面積は大きくなるが、各補正処理部264aは垂直列ごとに独立して補正を行なうことができ、その分だけ補正処理の周波数を下げることができるのでノイズの点で、第1や第2実施形態よりも有利となる。また逆に言えば、フレームレートを上げることも容易になる。
また、フレームメモリを備えずに処理しているので、補正信号Scompを生成し続けなければならないが、フレームメモリを備えない分だけ回路構成がコンパクトになる。また、常に補正信号Scompを生成し続けるので、環境変化に常に追従させることができる。
なお、この第6実施形態では、画素信号S0aを取り出した後に補正信号Scompを生成しているが、場合によっては補正信号Scompを先に生成して記憶容量CSに記憶し、その後画素信号S0aを取り出して補正するようにしてもよい。
また、第6実施形態においても、第1実施形態と同様の変形や補正信号Scompの生成を行なうことができる。たとえば、第1電圧VRD1<第2電圧VRD2としてもよいし、メカシャッタなどで遮光して補正信号Scompを生成するのがよい。また、CDS処理部26は、図1(B)に示す構成に限らない。また、3つ以上の基準電圧から補正信号Scompを生成してもよい。
<第7実施形態>
図12は、本発明の第7実施形態に係るCMOS固体撮像装置の概略構成図である。ここで、図12(A)は、第7実施形態の固体撮像装置1の全体構成を示し、図12(B)は、負荷トランジスタ部172以降の回路の詳細を示した図である。この撮像部10を構成する単位画素3は、上述した第1実施形態あるいは第2実施形態の何れであってもよい。固体撮像装置1の出力アンプ28の前段側の回路構成自体は、従来の固体撮像装置と変わりがない。
この第7実施形態の固体撮像装置1は、後述するように、上述した第1〜第6実施形態とは異なる駆動方法を採ることで、電荷生成部32の飽和電荷量のばらつきを補正する点に特徴を有する。なお、この第7実施形態は、上述した第1〜第6実施形態と組み合わせることもできる。
図示するように、第7実施形態の固体撮像装置1においては、出力アンプ28の後段である外部回路200が、補正処理部の一例であるホワイトクリップ処理部270を備えて構成されている。このホワイトクリップ処理部270の構成としては、基本的には、公知のクリップ回路を使用することができる。
ただし、この第7実施形態の特徴部分として、後述する手順に基づいて得た、撮像部10の各単位画素3についての飽和信号量を参照することで、従来の構成のホワイトクリップ処理回路よりも、より適切なクリップレベルを設定できるようになっている。本実施形態では、撮像部10の各単位画素3についての飽和信号量を参照できるように、各単位画素3についての飽和信号量を記憶するフレームメモリ272と、フレームメモリ272に記憶されている飽和信号量に基づいて、全ての単位画素3について共通のクリップレベルを設定するクリップレベル設定部274と、出力アンプ28からの各単位画素3の撮像信号S0が、クリップレベル設定部274により設定されたクリップレベル以上の場合には、撮像信号S1の出力レベルが設定されたクリップレベルで一定となるように補正するクリップ処理部276とを有する。
なお、第7実施形態においては、CDS処理部26は、図1(B)に示す構成に限らない。たとえば、差分モードを持つ処理を利用することで、信号レベルとリセットレベルを取り出し、この2つの差分に基づいて補正信号Scompを取得するものなど、別の回路構成であってもよい。
また、この第7実施形態では、ホワイトクリップ処理部270を撮像部10とは別の外部回路200として設けているが、このホワイトクリップ処理部270の全体もしくは一部(特にクリップレベル設定部274とクリップ処理部276)を、画素部10ととともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子(撮像デバイス)として構成してもよい。
図13は、第7実施形態の固体撮像装置1における通常読出時の駆動タイミングの一例を示すタイミングチャートである。第7実施形態においては、単位画素3を駆動するタイミングを従来のタイミングとは異なるものとすることで、従来の構成のクリップレベル設定回路よりも、より適切なクリップレベルを設定できる。
たとえば、水平ブランキング期間に、図13のような駆動方法で単位画素3を駆動する。すなわち、電源投入後、垂直選択パルスφSELをアクティブとすることで対応する単位画素3を選択した後(t30)、リセットパルスφRをアクティブにしてリセットトランジスタ36をオンさせるととともに転送パルスφTGをアクティブにして読出選択用トランジスタ34をオンさせて転送ゲートを開くことで(t31)、リセットトランジスタ36のドレインとフローティングディフュージョン38および電荷生成部32を導通させ、フローティングディフュージョン38および電荷生成部32をリセットトランジスタ36を通して第2電源VRDにリセットする。これにより、電荷生成部32や、電荷生成部32から読出選択用トランジスタ34を経由してフローティングディフュージョン38に転送された不要電荷が第2電源VRDに掃き出される。
またこれと同時に(t31)、第2電源VRDを0Vまたは0Vに近い電圧に変化させると、フローティングディフュージョン38に飽和電荷に相当する電荷が注入されて飽和状態になる。
次に転送パルスφTGをインアクティブにすることで読出選択用トランジスタ34をオフさせて転送ゲートを閉じ(t32)、この後第2電源VRDを初期電圧VDDに戻すことで(t33)、フローティングディフュージョン38を初期電圧VDDにリセットする。なお、リセットパルスφRについては、t32以降もオン状態を維持させておく。
この後、リセットパルスφRをインアクティブにしてリセットトランジスタ36をオフさせると(t34)、フローティングディフュージョン38がリセットされ、垂直信号線53にリセットレベルVRが現れる。そこで、サンプルパルスφCLPおよびサンプルパルスφSHをアクティブとしてクランプトランジスタTR1およびサンプルホールドトランジスタTR2をオンさせることで(t35〜t36)、このときのリセットレベルVRをクランプ容量CCLPに記憶させる。なお、サンプルパルスφSHについては、t36以降もオン状態を維持させておく。
次に転送パルスφTGをアクティブにして読出選択用トランジスタ34をオンさせて転送ゲートを開くことで飽和電荷を電荷生成部32からフローティングディフュージョン38に転送すると(t37〜t38)、垂直信号線53に飽和レベルVsatが現れる。このときクランプ容量CCLPを通して、サンプルホールド容量CSHに飽和レベルVsatとリセットレベルVRの差分信号ΔV(実効的な飽和電圧)が現れるのでサンプルパルスφSHを立ち下げる(t39)。こうすることで、サンプルホールド容量CSHには、飽和レベルVsatとリセットレベルVRの差分信号ΔVすなわち実効的な飽和電圧Vsatが記憶される。これにより、サンプルホールド容量CSHにはオフセット性のFPNが取り除かれた飽和電圧Vsatが記憶される。
次に、水平駆動回路12b(列選択シフトレジスタ)でサンプルホールド容量CSHに記憶された差分信号ΔV(飽和電圧Vsat)を出力アンプ28側に送り、出力アンプ28の後段に配されたフレームメモリ272に記憶させる。
クリップレベル適正化処理部270のクリップレベル設定部274は、フレームメモリ272に記憶されている差分信号ΔVすなわちサンプルホールド容量CSHに記憶されたる飽和電圧Vsatを使って、撮像部10の全面すなわち全ての単位画素3について共通の、適正なクリップレベルVclipを設定する。具体的には、飽和信号レベルが最も小さい単位画素3の飽和信号量と同レベルかそれよりも少し低い程度に、クリップレベルVclipを設定する。
そして、クリップ処理部276は、出力アンプ28からの撮像信号S0、すなわち各単位画素3の画素信号S0aがクリップレベル設定部274により設定されたクリップレベルVclip以上の場合には、出力信号レベルをクリップレベルVclipと同じにして出力する。こうすることで、単位画素3ごとに飽和信号レベルが異なっていても、それが画像上にムラとして現れないようにすることができる。
図14は、第7実施形態の固体撮像装置1における、クリップレベル適正化処理部270による飽和電圧を参照したクリップレベル設定の効果を説明する図である。
単位画素が行列状に配列された固体撮像装置においては、製造プロセスに起因して単位画素ごとに飽和信号量がばらつくために、入射光が十分大きいとき飽和ムラとして画像に現れる。すなわち、単位画素の飽和電荷量を超えるほどの光量が撮像部へ入射すると、単位画素からの出力は飽和する。この飽和信号レベルは、当然に単位画素ごとに異なる。これが画像上にムラとして現れる。
そのため多くの固体撮像装置では、ホワイトクリップ回路を設け、ある信号量(クリップレベル)を超えると、それ以上入射光が増えても出力が一定となるように、図14のようにホワイトクリップを掛ける。単位画素ごとに飽和信号レベルが異なり、それが画像上にムラとして現れないようにするには、飽和信号レベルが最も小さい単位画素の飽和信号量と同レベルかそれよりも少し低い程度に、クリップレベルを設定する。
ただし、このようにしてあるデバイスで設定したクリップレベルを他のデバイスにも同様に設定したのでは、不都合が生じる。飽和信号レベルは、単位画素ごとだけでなく、デバイスごとにも異なるからである。つまり、通常の固体撮像装置では、デバイスごとに飽和信号量がばらつくため、それぞれのデバイスで最適となるようなクリップレベルを定めることは難しい。仮に、それぞれのデバイスで最適となるようなクリップレベルを定めようとすれば、デバイスごとに、強い光を撮像部に入射させて飽和レベルを測定する必要があるが、このような作業は容易ではない。
これに対して、第7実施形態の固体撮像装置1に依れば、フローティングディフュージョン38と4つのトランジスタとを備えて構成された単位画素3において、リセットトランジスタ36を介して各単位画素3の電荷生成部32に外部から飽和レベルを設定可能な基準電圧(本例では0Vまたはその近傍)を与えて、その基準電圧に応じたCDS処理部26の構成要素により得られる複数の参照信号(本例では飽和レベルVsatとリセットレベルVR)から単位画素3ごとの電荷生成部32の飽和レベルを補正するための補正データ(本例では差分信号ΔV=Vsat)を生成し、固体撮像装置1の出力段(本例においては出力アンプ28の後)において、生成した補正データに基づいて、全ての単位画素3について共通のクリップレベルVclipを定めるようにした。この際には、メカシャッタなどの方法で遮光することも不要であるし、逆に、撮像部10に光を当てていなくてもかまわない。
リセットトランジスタ36を介して電荷生成部32に外部から所定の基準電圧を入れ、電荷生成部32に飽和電荷に相当する電荷を注入することによって、オフセット性のFPNが含まれない各単位画素3の飽和レベルVsatを求めることができるようになる。これにより、撮像部10に光を当てない状態でも、クリップレベル適正化処理部270は、全ての単位画素3について、飽和レベルを簡単に求めることができる。
この結果、クリップレベル設定部274は、デバイスごとに適正なクリップレベルVclipを簡単に決定することができ、これにより、デバイスごとに、クリップ処理部276にて最適なクリップレベルVclipでホワイトクリップを掛けることができるようになる。
なお、第7実施形態においても、第1実施形態と同様の変形や補正信号Scompの生成を行なうことができる。たとえば、CDS処理部26は、図1(B)に示す構成に限らない。さらに、制御信号PWonに基づく電源投入直後の1回だけ補正データ(差分信号ΔV=Vsat)を生成することに限らず、制御信号CNT1を用いて任意のタイミングで補正データ(差分信号ΔV=Vsat)を更新してもよい。
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
また、上記の実施形態は、クレーム(請求項)にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
たとえば、上記の各実施形態では、電荷注入部の一例であるフローティングディフュージョンを電荷蓄積部として利用したFDA構成の画素信号生成部5を一例に説明したが、画素信号生成部5は、必ずしもFDA構成のものでなくてもよい。たとえば、転送電極の下の基板に電荷注入部の一例であるフローティングゲートFG(Floating Gate )を設け、フローティングゲートFG下のチャネルを通過する信号電荷の量でフローティングゲートFGの電位変化が生じることを利用した検出方式の構成としてもよい。
また、転送電極を備えた構成のものとして説明したが、転送電極を持たないバーチャルゲートVG(Virtual Gate)構造のものとしてもよい。
また、フローティングディフュージョンと4つのトランジスタとを備えて構成された単位画素を備えている固体撮像装置を例に、電荷蓄積部の容量などのばらつきに起因する感度成分のFPNを抑制する手法や、電荷生成部の飽和信号量のばらつきに起因する画像に現れる飽和ムラを抑制する手法について説明したが、上記において説明した構成および手法の内、電荷生成部32に対して外部から所定の基準電圧を入れることによって、感度成分のFPNを抑制する手法や電荷生成部の飽和信号量のばらつきに起因する画像に現れる飽和ムラを抑制する第4実施形態や第7実施形態の手法に関しては、フローティングディフュージョンなどの電荷蓄積部と転送ゲート(上記例では読出選択用トランジスタ34)などを有しない単位画素を備えている固体撮像装置にも同様に適用できる。たとえば、フォトダイオードなどの光電変換素子自体が電荷蓄積部の機能を備えたものに適用できる。
また、上記実施形態では、行および列状に配列された画素からの信号出力が電圧信号であって、CDS処理機能部が垂直列ごとに設けられたカラム型を一例として説明したが、カラム型のものに限らず、1系統になった撮像信号に対してオフセット性の固定パターンノイズを抑制する回路構成を採ってもよい。
また、上記の各実施形態では、電荷生成部と電荷蓄積部との間に配設され電荷生成部により生成された信号電荷を電荷蓄積部に転送する転送ゲート部(読出選択用トランジスタ)と、電荷蓄積部に蓄積されている信号電荷に応じた単位信号を生成する増幅用トランジスタを含む単位信号生成部と、電荷蓄積部における信号電荷をリセットするリセット部と、垂直列を選択する垂直選択用トランジスタとを単位画素内に含む4TR構成のものについて説明したが、単位画素の構成は4TR構成のものに限らず、垂直選択用トランジスタを含まない3TR構成(図15(B)参照)のものであってもよい。
第1実施形態に係るCMOS固体撮像装置の概略構成図である。 第1実施形態の固体撮像装置を構成する単位画素の一構成例を示した図である。 第1実施形態の単位画素を備えた固体撮像装置における通常読出時の駆動タイミングの一例を示すタイミングチャートである。 第2実施形態に係るCMOS固体撮像装置を構成する単位画素の一構成例を示した図である。 第2実施形態の単位画素を備えた固体撮像装置における通常読出時の駆動タイミングの一例を示すタイミングチャートである。 第3実施形態に係るCMOS固体撮像装置の概略構成図である。 第4実施形態に係るCMOS固体撮像装置の概略構成図である。 第4実施形態の固体撮像装置における通常読出時の駆動タイミングの一例を示すタイミングチャートである。 第5実施形態に係るCMOS固体撮像装置の概略構成図である。 第6実施形態に係るCMOS固体撮像装置の概略構成図である。 第6実施形態の固体撮像装置における通常読出時の駆動タイミングの一例を示すタイミングチャートである。 第7実施形態に係るCMOS固体撮像装置の概略構成図である。 第7実施形態の固体撮像装置における通常読出時の駆動タイミングの一例を示すタイミングチャートである。 第7実施形態の固体撮像装置における飽和電圧を参照したクリップレベル設定の効果を説明する図である。 従来の単位画素の構成例を示した図である。 増幅トランジスタの閾値電圧のばらつきとゲインのばらつきを説明する図である。
符号の説明
1…固体撮像装置、3…単位画素、5…画素信号生成部、10…撮像部、12…水平走査回路、14…垂直走査回路、18…水平信号線、19,53…垂直信号線、20…タイミングジェネレータ、26…CDS処理部、26a…カラム回路、27…サンプルホールド部、28…出力アンプ、32…電荷生成部、34…読出選択用トランジスタ、36…リセットトランジスタ、38…フローティングディフュージョン、40…垂直選択用トランジスタ、42…増幅用トランジスタ、172…負荷トランジスタ部、174…負荷制御部、200…外部回路、210,220,230,240,250,260…FPN抑制処理部、212,222,232,242,252…フレームメモリ、214,224,234,244,254,264…補正処理部、246,256…減算処理部、270…ホワイトクリップ処理部270、272…フレームメモリ、274…クリップレベル設定部、276…クリップ処理部

Claims (32)

  1. 入射された電磁波に対応する信号電荷を生成する電荷生成部と、
    前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、
    前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、
    前記電荷蓄積部における前記信号電荷をリセットするリセット部と
    を、単位構成要素内に含み、
    前記リセット部を介して前記単位構成要素の前記電荷生成部に通常使用時とは異なる値の基準電圧が与えられた際の、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素から出力される単位信号を補正するための参照信号を生成する参照信号生成部
    を備えたことを特徴とする半導体装置。
  2. 前記リセット部を介して前記単位構成要素の前記電荷生成部に前記通常使用時とは異なる値の基準電圧が与えられるように前記リセット部を制御するとともに、前記リセット部を介して前記単位構成要素の前記電荷生成部に前記基準電圧が与えられた際に、前記参照信号を生成するように前記参照信号生成部を制御する駆動制御部
    を備えたことを特徴とする請求項1に記載の半導体装置。
  3. 入射された電磁波に対応する信号電荷を生成する電荷生成部と、
    前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、
    前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記信号電荷を前記電荷蓄積部に転送する転送ゲート部と、
    前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、
    前記電荷蓄積部における前記信号電荷をリセットするリセット部と
    を、単位構成要素内に含み、
    前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に通常使用時とは異なる値の基準電圧が与えられた際の、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正するための参照信号を生成する参照信号生成部
    を備えたことを特徴とする半導体装置。
  4. 前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に前記基準電圧が与えられるように前記リセット部を制御するとともに、前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に前記基準電圧が与えられた際に、前記参照信号を生成するように前記参照信号生成部を制御する駆動制御部
    を備えたことを特徴とする請求項3に記載の半導体装置。
  5. 前記参照信号生成部は、前記単位信号生成部におけるオフセット性のノイズ成分を抑制する機能を備えており、前記基準電圧が与えられた際の、当該オフセット性のノイズ成分が抑制された単位信号に基づいて、前記参照信号を生成する
    ことを特徴とする請求項1または3に記載の半導体装置。
  6. 前記参照信号生成部は、前記リセット部を介して前記単位構成要素の前記電荷生成部にそれぞれ異なる複数の基準電圧が与えられた際の、前記単位信号生成部から出力されるそれぞれの前記単位信号に基づいて、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正するための補正信号を前記参照信号として生成する
    ことを特徴とする請求項1に記載の半導体装置。
  7. 前記参照信号生成部は、前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方にそれぞれ異なる複数の基準電圧が与えられた際の、前記単位信号生成部から出力されるそれぞれの前記単位信号に基づいて、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正するための補正信号を前記参照信号として生成する
    ことを特徴とする請求項3に記載の半導体装置。
  8. 前記参照信号生成部は、前記リセット部を介して前記単位構成要素の前記電荷生成部に飽和電荷に相当する電荷を注入可能な基準電圧が与えられた際の、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素についての飽和信号量を前記参照信号として生成する
    ことを特徴とする請求項1に記載の半導体装置。
  9. 前記参照信号生成部は、前記リセット部を介して前記単位構成要素の前記電荷生成部に飽和電荷に相当する電荷を注入可能な基準電圧が与えられた際の、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素についての飽和信号量を前記参照信号として生成する
    ことを特徴とする請求項3に記載の半導体装置。
  10. 前記参照信号生成部により生成された参照信号に基づいて、前記単位構成要素から出力される単位信号を補正する補正処理部
    を備えていることを特徴とする請求項1または3に記載の半導体装置。
  11. 前記補正処理部は、前記参照信号生成部により生成された前記参照信号としての補正信号に基づいて、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正した出力信号を生成する
    ことを特徴とする請求項10に記載の半導体装置。
  12. 前記補正処理部は、
    前記参照信号生成部により生成された各単位構成要素についての前記参照信号としての飽和信号量を参照して所定の信号処理を行なう
    ことを特徴とする請求項10に記載の半導体装置。
  13. 前記単位構成要素を複数個備えており、
    前記補正処理部は、
    前記参照信号生成部により生成された各単位構成要素についての前記参照信号としての飽和信号量に基づいて、全ての前記単位構成要素について共通のクリップレベルを設定するクリップレベル設定部と、
    前記クリップレベル設定部により設定されたクリップレベルに基づいて、それぞれの前記単位構成要素について、各単位信号が前記クリップレベル設定部により設定されたクリップレベル以上の場合には出力レベルが前記クリップレベルで一定となるように補正するクリップ処理部と
    を有することを特徴とする請求項12に記載の半導体装置。
  14. 前記単位構成要素を複数個備え、その内の実質的に有効な全てのものについて前記単位信号を1系統にして出力する出力部を備え、
    前記補正処理部は、前記出力部から出力される単位信号に対して前記補正を行なう
    ことを特徴とする請求項10に記載の半導体装置。
  15. 前記単位構成要素を水平行および垂直列のそれぞれに2次元マトリクス状に備え、
    前記補正処理部は、前記垂直列ごとに設けられ、当該垂直列の前記単位構成要素について、前記補正を行なう
    ことを特徴とする請求項10に記載の半導体装置。
  16. 前記参照信号生成部は、前記垂直列ごとに設けられ、当該垂直列の前記単位構成要素について、前記参照信号を生成し、
    前記補正処理部は、当該補正処理部が属する前記垂直列の前記参照信号生成部にて生成された前記参照信号に基づいて、前記補正を行なう
    ことを特徴とする請求項10に記載の半導体装置。
  17. 電源投入後の所定のタイミングで前記参照信号生成部により生成された前記単位構成要素の前記参照信号を取り込んで記憶する記憶部を備え、
    前記補正処理部は、前記記憶部に記憶されている前記参照信号に基づいて前記補正を行なう
    ことを特徴とする請求項10に記載の半導体装置。
  18. 前記記憶部に記憶されている前記参照信号を更新可能に構成されている
    ことを特徴とする請求項16に記載の半導体装置。
  19. 前記単位構成要素は、前記リセット部の電源供給端子と前記単位信号生成部の電源供給端子とが、共通の電源が供給されるように構成されている
    ことを特徴とする請求項1または3に記載の半導体装置。
  20. 前記単位構成要素は、前記リセット部の電源供給端子と前記単位信号生成部の電源供給端子とが分離されており、それぞれに異なる電源が供給可能に構成されている
    ことを特徴とする請求項1または3に記載の半導体装置。
  21. 入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部における前記信号電荷をリセットするリセット部とを、単位構成要素内に含む半導体装置における、前記単位信号を補正する単位信号補正方法であって、
    前記リセット部を介して前記単位構成要素の前記電荷生成部に、通常使用時とは異なる値の基準電圧を与える工程と、
    前記基準電圧が与えられた際に、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素から出力される単位信号を補正するための参照信号を生成する工程と、
    この生成した参照信号に基づいて、前記単位信号生成部から出力される前記単位信号を補正する工程と
    を備えたことを特徴とする単位信号補正方法。
  22. 前記参照信号を生成する工程は、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正するための補正信号を前記参照信号として生成するものであり、
    前記単位信号を補正する工程は、前記参照信号を生成する工程により生成された補正信号に基づいて、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正した出力信号を生成するものである
    ことを特徴とする請求項21に記載の単位信号補正方法。
  23. 前記参照信号を生成する工程は、前記単位構成要素についての飽和信号量を前記参照信号として生成するものであり、
    前記単位信号を補正する工程は、前記参照信号を生成する工程により生成された前記単位構成要素の飽和信号量に基づいて、所定の信号処理を行なう工程とを含むものである
    ことを特徴とする請求項21に記載の単位信号補正方法。
  24. 前記所定の信号処理を行なう工程は、前記参照信号を生成する工程により生成された複数個の前記単位構成要素の各飽和信号量に基づいて、全ての前記単位構成要素について共通のクリップレベルを設定する工程と、複数個の前記単位構成要素の各単位信号が前記クリップレベル以上の場合には出力レベルが前記クリップレベルで一定となるように補正する工程とを含むものである
    ことを特徴とする請求項23に記載の単位信号補正方法。
  25. 入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記信号電荷を前記電荷蓄積部に転送する転送ゲート部と、前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部における前記信号電荷をリセットするリセット部とを、単位構成要素内に含む半導体装置における、前記単位信号を補正する単位信号補正方法であって、
    前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に通常使用時とは異なる値の基準電圧を与える工程と、
    前記基準電圧が与えられた際に、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素から出力される単位信号を補正するための参照信号を生成する工程と、
    この生成した参照信号に基づいて、前記単位信号生成部から出力される前記単位信号を補正する工程と
    を備えたことを特徴とする単位信号補正方法。
  26. 前記参照信号を生成する工程は、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正するための補正信号を前記参照信号として生成するものであり、
    前記単位信号を補正する工程は、前記参照信号を生成する工程により生成された補正信号に基づいて、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正した出力信号を生成するものである
    ことを特徴とする請求項25に記載の単位信号補正方法。
  27. 前記参照信号を生成する工程は、前記単位構成要素についての飽和信号量を前記参照信号として生成するものであり、
    前記単位信号を補正する工程は、前記参照信号を生成する工程により生成された前記単位構成要素の飽和信号量に基づいて、所定の信号処理を行なう工程を含むものである
    ことを特徴とする請求項25に記載の単位信号補正方法。
  28. 前記所定の信号処理を行なう工程は、前記参照信号を生成する工程により生成された複数個の前記単位構成要素の各飽和信号量に基づいて、全ての前記単位構成要素について共通のクリップレベルを設定する工程と、複数個の前記単位構成要素の各単位信号が前記クリップレベル以上の場合には出力レベルが前記クリップレベルで一定となるように補正する工程とを含むものである
    ことを特徴とする請求項27に記載の単位信号補正方法。
  29. 入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部における前記信号電荷をリセットするリセット部とを、単位構成要素内に含む半導体装置を駆動する駆動制御方法であって、
    前記リセット部を介して前記単位構成要素の前記電荷生成部に、通常使用時とは異なる値の基準電圧が与えられるように前記リセット部を制御する工程と、
    前記リセット部を介して前記単位構成要素の前記電荷生成部に前記基準電圧が与えられた際に、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素から出力される単位信号を補正するための参照信号を生成するように前記参照信号生成部を制御する工程と
    を備えたことを特徴とする駆動制御方法。
  30. 入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記信号電荷を前記電荷蓄積部に転送する転送ゲート部と、前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部における前記信号電荷をリセットするリセット部とを、単位構成要素内に含む半導体装置を駆動する駆動制御方法であって、
    前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に、通常使用時とは異なる値の基準電圧が与えられるように前記リセット部を制御する工程と、
    前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に前記基準電圧が与えられた際に、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素から出力される単位信号を補正するための参照信号を生成するように前記参照信号生成部を制御する工程と
    を備えたことを特徴とする駆動制御方法。
  31. 入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部における前記信号電荷をリセットするリセット部とを、単位構成要素内に含む半導体装置を駆動する駆動制御装置であって、
    前記リセット部を介して前記単位構成要素の前記電荷生成部に、通常使用時とは異なる値の基準電圧が与えられるように前記リセット部を制御するためのリセット駆動パルスと、前記リセット部を介して前記単位構成要素の前記電荷生成部に前記基準電圧が与えられた際に、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素から出力される単位信号を補正するための参照信号を生成するように前記参照信号生成部を制御するためのサンプリングパルスを生成するパルス信号生成部
    を備えたことを特徴とする駆動制御装置。
  32. 入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記信号電荷を前記電荷蓄積部に転送する転送ゲート部と、前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部における前記信号電荷をリセットするリセット部とを、単位構成要素内に含む半導体装置を駆動する駆動制御装置であって、
    前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に、通常使用時とは異なる値の基準電圧が与えられるように前記リセット部を制御するためのリセット駆動パルスと、前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に前記基準電圧が与えられた際に、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素から出力される単位信号を補正するための参照信号を生成するように前記参照信号生成部を制御するためのサンプリングパルスを生成するパルス信号生成部
    を備えたことを特徴とする駆動制御装置。
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